JP2020027924A

JP2020027924A - 半導体装置の製造方法

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Publication number: JP2020027924A
Application number: JP2018153681A
Authority: JP
Inventors: 天頌大野; Takanobu Ono; 佑輔堂前; Yusuke Domae
Original assignee: Kioxia Corp
Current assignee: Kioxia Corp
Priority date: 2018-08-17
Filing date: 2018-08-17
Publication date: 2020-02-20
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Abstract

【課題】半導体チップの膜剥がれやチッピングを抑制しつつ、改質部分から広がる劈開の直進性を向上させることができる半導体装置の製造方法を提供する。【解決手段】本実施形態による半導体装置の製造方法は、半導体ウェハの分割領域に沿ってレーザ光を照射して、該分割領域に沿って半導体ウェハ内に少なくとも１列に配列された複数の改質部を形成することを具備する。また、本製造方法は、改質部を起点として半導体ウェハを劈開して複数の半導体チップへ個片化することを具備する。複数の改質部は、分割領域のうち第１部分においては第１間隔で形成され、分割領域のうち第２部分においては第１間隔よりも狭い第２間隔で形成される。【選択図】図９

Description

本実施形態は、半導体装置の製造方法に関する。

レーザダイシング技術は、レーザを用いて半導体ウェハの内部を改質し、改質部分を起点として半導体ウェハを劈開する手法である。しかし、改質部分から広がる劈開の直進性が弱いため、半導体ウェハのダイシングライン上にある材料膜が直線的に分割されず、分割ラインが蛇行する場合がある。レーザによる改質後、研削工程により半導体ウェハが薄化されると、材料膜の分割ラインはさらに大きく曲がり、クラックが半導体チップ内部のデバイス領域にまで到達することがある。

また、改質層の数を増加させて、劈開の直進性を確保することが考えられるが、改質層を増やすと、改質層の歪みや研磨による振動によって、半導体チップに膜剥がれやチッピングが生じる場合がある。

特開２０１７−１９１８２５号公報特開２０１４−０３３１６３号公報

半導体チップの膜剥がれやチッピングを抑制しつつ、改質部分から広がる劈開の直進性を向上させることができる半導体装置の製造方法を提供する。

本実施形態による半導体装置の製造方法は、半導体ウェハの分割領域に沿ってレーザ光を照射して、該分割領域に沿って半導体ウェハ内に少なくとも１列に配列された複数の改質部を形成することを具備する。また、本製造方法は、改質部を起点として半導体ウェハを劈開して複数の半導体チップへ個片化することを具備する。複数の改質部は、分割領域のうち第１部分においては第１間隔で形成され、分割領域のうち第２部分においては第１間隔よりも狭い第２間隔で形成される。

第１実施形態に従った半導体ウェハの一例を示す概略平面図。第１実施形態によるダイシング方法の一例を示す図。図２に続く、ダイシング方法の一例を示す図。図２に続く、ダイシング方法の一例を示す図。図２に続く、ダイシング方法の一例を示す図。図３に続く、ダイシング方法の一例を示す図。図３に続く、ダイシング方法の一例を示す図。図６に続く、ダイシング方法の一例を示す図。第１実施形態によるレーザ照射の様子を示す断面図。第２実施形態によるレーザ照射の様子を示す断面図。第３実施形態によるレーザ照射の様子を示す断面図。第３実施形態によるレーザ照射の様子を示す断面図。第４実施形態によるレーザ照射の様子を示す断面図。

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、半導体基板の上下方向は、半導体素子が設けられる面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

（第１実施形態）
図１は、第１実施形態に従った半導体ウェハの一例を示す概略平面図である。半導体ウェハＷは、複数のチップ領域Ｒｃｈｉｐと、複数のダイシング領域Ｒｄとを備えている。チップ領域Ｒｃｈｉｐおよびダイシング領域Ｒｄは、半導体ウェハＷの表面上の領域である。

半導体チップ領域としてのチップ領域Ｒｃｈｉｐには、トランジスタ、メモリセルアレイ等の半導体素子（図示せず）が設けられている。半導体素子は、半導体製造プロセスを経て半導体ウェハＷ上に形成される。半導体素子は、例えば、ＮＡＮＤ型フラッシュメモリのメモリセルアレイあるいはその制御回路でよい。メモリセルアレイは、例えば、三次元的にメモリセルを配置した立体型メモリセルアレイでもよい。勿論、本実施形態は、半導体メモリ以外のＬＳＩ（Large Scale Integration）にも適用可能である。

分割領域としてのダイシング領域Ｒｄは、隣接するチップ領域Ｒｃｈｉｐ間のライン状の領域であり、ダイシングによって切断される領域である。ダイシング領域Ｒｄは、ダイシングラインとも呼ばれる。本実施形態によれば、レーザを基板１０に照射することによって、ダイシング領域Ｒｄの基板１０内部に改質部を形成し、その改質部を起点として半導体ウェハＷを劈開する。これにより、半導体ウェハＷがチップ領域Ｒｃｈｉｐごとに個片化され、半導体チップとなる。尚、半導体としてシリコンを例示するが、シリコン以外の半導体を用いてもよい。

次に、半導体ウェハＷのダイシング方法について説明する。本実施形態において、半導体ウェハＷは、レーザ光を用いたレーザダイシング法で切断される。レーザ光には、例えば、赤外領域の透過レーザを用いている。

図２〜図８は、第１実施形態によるダイシング方法の一例を示す図である。半導体ウェハＷ上に形成された半導体素子は、素子形成層２０として簡略化して図示されている。

まず、図２に示すように、半導体ウェハＷの表面に、ダイシング用の保護テープ１１０を貼付する。保護テープ１１０は、半導体ウェハＷの素子形成層２０上に添付され、レーザダイシング時に素子形成層２０を保護する。

次に、半導体ウェハＷおよび保護テープ１１０を上下反転させて、図３および図４に示すように、レーザ発振器１２０を用いて、半導体ウェハＷの裏面からダイシング領域Ｒｄに対応する部分にレーザ光１２１を照射する。これにより、図４に示すように、半導体ウェハＷの内部に改質部ＬＭを形成する。改質部ＬＭは、ダイシング領域Ｒｄ内の基板１０内に形成される。

図５は、レーザ光１２１を照射しているときの様子を示す斜視図である。レーザ発振器１２０は、矢印Ａで示すように、Ｙ方向へ移動しながら、レーザ光１２１をパルス照射する。これにより、改質部ＬＭは、Ｙ方向に断続的に形成され、ダイシング領域Ｒｄに沿って略平行に形成される。このような改質部ＬＭは、断続的に形成されるが、Ｙ方向に繋がってほぼ層状になる。改質部ＬＭは、単層でもよいが、Ｚ方向に異なる位置（高さ）に形成された複数の層でもよい。レーザ光による改質部ＬＭの形成方法については、図９以降を参照して後で説明する。

次に、図６に示すように、半導体ウェハＷの裏面を研削及び／または研磨する。砥石１３０によって研磨されることより、半導体ウェハＷは、薄化されるだけでなく、図７に示すように、研磨の振動によって劈開１３１が改質部ＬＭからＺ方向に広がる。半導体ウェハＷは、改質部ＬＭが除去されるまで研磨される。

次に、接着層を有するダイシングテープ１３６上に半導体ウェハＷの裏面を接着し、ダイシングテープ１３６をリング１３５で固定する。次に、図８に示すように、ダイシングテープ１３６を下方から押上部材１４０で押し上げることによって、ダイシングテープ１３６を引っ張る（エキスパンドさせる）。これにより、ダイシングテープ１３６とともに半導体ウェハＷが外方向へ引っ張られる。このとき、改質部ＬＭを起点として半導体ウェハＷが改質部ＬＭに沿って（即ち、ダイシングラインに沿って）さらに劈開され、複数の半導体チップに個片化される。

尚、上記例では、レーザ照射の後に、半導体ウェハＷの裏面を研磨している。しかし、半導体ウェハＷの裏面を研磨した後に、レーザ照射を行ってもよい。

その後、半導体チップは、それぞれピックアップされて樹脂基板（図示せず）上に実装される。半導体チップは、樹脂基板と金属ワイヤでボンディングされ、樹脂で封止される。これにより、半導体パッケージが完成する。

次に、レーザ光による改質部ＬＭの形成方法について説明する。

図９は、第１実施形態によるレーザ照射の様子を示す断面図である。レーザ発振器１２０は、基板１０のダイシング領域Ｒｄに沿ってレーザ光１２１を照射する。図９では、レーザ発振器１２０は、半導体ウェハＷに対して矢印Ａ方向（Ｙ方向）へ相対移動しながらレーザ光１２１を周期的にパルス発振する。これにより、複数の改質部ＬＭが、ダイシング領域Ｒｄに沿って基板１０内に１列に配列されるように形成される。即ち、第１実施形態では、複数の改質部ＬＭは、半導体ウェハＷの厚み方向においてほぼ同じ高さに配列され、単一の改質層３０として形成される。

ここで、改質部ＬＭは、ダイシング領域Ｒｄのうち第１部分Ｒ１においては第１間隔Ｄ１で形成され、第２部分Ｒ２においては第１間隔Ｄ１よりも狭い第２間隔Ｄ２で形成される。例えば、レーザ発振器１２０は、第１部分Ｒ１において第１速度で半導体ウェハＷに対して相対移動しながら、第１周期でレーザ光１２１をパルス発振する。これにより、第１部分Ｒ１において、改質部ＬＭは、第１間隔Ｄ１ごとに形成される。また、レーザ発振器１２０は、第２部分Ｒ２において第１速度よりも遅い第２速度で半導体ウェハＷに対して相対移動しながら、第１周期でレーザ光１２１をパルス発振する。これにより、第２部分Ｒ２において、改質部ＬＭは、第２間隔Ｄ２ごとに形成される。代替的に、レーザ発振器１２０は、第１部分Ｒ１において第１速度で半導体ウェハＷに対して相対移動しながら第１周期でレーザ光１２１をパルス発振する。これにより、第１部分Ｒ１において、改質部ＬＭは、第１間隔Ｄ１ごとに形成される。また、レーザ発振器１２０は、第２部分Ｒ２において第１速度で半導体ウェハＷに対して相対移動しながら第１周期よりも短い第２周期でレーザ光１２１をパルス発振する。これにより、第２部分Ｒ２において、改質部ＬＭは、第２間隔Ｄ２ごとに形成される。このように、レーザ発振器１２０の半導体ウェハＷに対する相対速度を変更して、第１部分Ｒ１と第２部分Ｒ２における改質部ＬＭの間隔を制御してもよく、あるいは、レーザ発振器１２０においてレーザ光の発振周波数を変更して、第１部分Ｒ１と第２部分Ｒ２における改質部ＬＭの間隔を制御してもよい。

隣接する改質部ＬＭ間の間隔が比較的広い場合、半導体ウェハＷの劈開の直進性において劣るものの、半導体ウェハＷの強度が維持される。従って、半導体ウェハＷの裏面を研磨したときに、振動による半導体チップの膜剥がれやチッピングが抑制される。また、改質部ＬＭの数（レーザ光の発振回数）が少なくなるので、改質部ＬＭの形成時間が短縮される。一方、隣接する改質部ＬＭ間の間隔が比較的狭い場合、半導体ウェハＷの強度が弱くなるものの、改質部ＬＭから広がる劈開の直進性が良好になる。従って、半導体ウェハＷの裏面を研磨したときに、半導体チップの分割ラインがあまり蛇行せずに略直線状に延伸する。よって、膜剥がれやチッピングが生じやすい箇所では、改質部ＬＭの間隔を広げ、劈開が蛇行し易い箇所では、改質部ＬＭの間隔を狭くすればよい。

例えば、半導体ウェハＷのうち半導体チップの辺の中間部において膜剥がれやチッピングが生じやすい場合、第１部分Ｒ１のように改質部ＬＭは、半導体チップの辺の中間部において第１間隔Ｄ１で形成すればよい。一方、半導体ウェハＷのうち半導体チップのコーナー部分において分割ラインが蛇行し易い場合、第２部分Ｒ２のように改質部ＬＭは、第２間隔Ｄ２で形成すればよい。逆に、半導体チップの辺の中間部において分割ラインが蛇行し易い場合、第２部分Ｒ２のように改質部ＬＭは、半導体チップの辺の中間部において第２間隔Ｄ２で形成すればよい。半導体ウェハＷのうち半導体チップのコーナー部分において膜はがれやチッピングが生じ易い場合、第１部分Ｒ１のように改質部ＬＭは、半導体チップのコーナー部分において第１間隔Ｄ１で形成すればよい。

これにより、半導体ウェハＷの裏面を研磨したとき、あるいは、半導体ウェハＷをダイシングテープ上でエキスパンドしたときに、各半導体チップの外縁全体において膜剥がれやチッピングを抑制しつつ、改質部ＬＭから広がる劈開の直進性を向上させることができる。

（第２実施形態）
図１０は、第２実施形態によるレーザ照射の様子を示す断面図である。
第１実施形態では、単一の改質層３０内において改質部ＬＭの間隔（ピッチ）を変更している。

これに対し、第２実施形態において、改質部ＬＭは、複数の改質層３１、３２を構成し、改質層３１と改質層３２との間において改質部ＬＭの間隔を変更している。改質層３１、３２は、半導体ウェハＷの厚み方向（Ｚ方向）の異なる位置に複数列に配列されている。

例えば、まず、複数列のうち第１列としての第１改質層３１を形成する。第１改質層３１の形成において、レーザ発振器１２０は、レーザ光１２１を基板１０に第１間隔Ｄ１ごとに照射する。これにより、複数の改質部ＬＭは、基板１０に第１間隔Ｄ１ごとに形成され、第１改質層３１が形成される。第１改質層３１は、半導体ウェハＷの表面の素子形成層２０に比較的近くに形成される。半導体ウェハＷの裏面から見ると、第１改質層３１は、比較的深い位置に形成される。また、第１改質層３１は、ダイシング領域Ｒｄに沿ってその全体に形成される。即ち、第１改質層３１は、各半導体チップの周囲全体に形成される。

次に、第２列としての第２改質層３２を形成する。複数の改質部ＬＭは、基板１０に第２間隔Ｄ２ごとに形成され、第２改質層３２が形成される。このとき、レーザ発振器１２０は、レーザ光１２１の強度ピークを第１改質層３１よりも浅い位置に移動させ、レーザ光１２１を基板１０に第２間隔Ｄ２ごとに照射する。即ち、レーザ光の強度ピークを第１改質層３１の形成時におけるそれよりもＺ方向に浅くする。これにより、第２改質層３２は、半導体ウェハＷの裏面から見ると、第１改質層３１よりも浅い位置に形成される。即ち、第２改質層３２は、第１改質層３１よりも素子形成層２０から比較的離れた位置に形成される。また、第２改質層３２は、ダイシング領域Ｒｄに沿って部分的に形成される。第２改質層３２は、各半導体チップの周囲に部分的に形成される。第２実施形態のその他の工程は、第１実施形態の対応する工程と同様でよい。尚、半導体ウェハＷは、第２改質層３２または第１および第２改質層３１、３２の両方が除去されるまで研磨すればよい。

第１および第２改質層３１、３２は、基本的に、第１実施形態の改質層３０と同様に形成される。ただし、上述の通り、第１および第２改質層３１、３２は、改質部ＬＭの間隔およびＺ方向の位置において互いに異なる。

上記したように、隣接する改質部ＬＭ間の間隔が比較的広い場合、半導体ウェハＷの劈開の直進性において劣るものの、半導体ウェハＷの強度が維持される。従って、半導体ウェハＷの裏面を研磨したときに、振動による半導体チップの膜剥がれやチッピングが抑制される。また、改質部ＬＭの形成時間が短縮される。一方、隣接する改質部ＬＭ間の間隔が比較的狭い場合、半導体ウェハＷの強度が弱くなるものの、改質部ＬＭから広がる劈開の直進性が良好になる。従って、半導体ウェハＷの裏面を研磨したときに、半導体チップの分割ラインがあまり蛇行せずに略直線状態に延伸する。さらに、半導体ウェハＷの厚み方向（Ｚ方向）の異なる位置に複数列の改質層が設けられている場合、半導体ウェハＷの強度が弱くなるものの、半導体ウェハＷの劈開の直進性において優れる。従って、半導体ウェハＷの裏面を研磨したときに、半導体チップの分割ラインがあまり蛇行せずに略直線状態に延伸する。

そこで、第２実施形態では、膜剥がれやチッピングが生じやすい箇所では、改質部ＬＭの間隔を広げ、かつ、改質層の数を少なくする。一方、劈開が蛇行し易い箇所では、改質部ＬＭの間隔を狭くし、かつ、改質層の数を増大させる。例えば、半導体ウェハＷのうち半導体チップの辺の中間部において膜剥がれやチッピングが生じ易い場合、第１部分Ｒ１のように改質部ＬＭは、半導体チップの辺の中間部において第１間隔Ｄ１で形成され、単一の改質層３１を形成する。第１部分Ｒ１には、改質層３２を設けない。一方、半導体ウェハＷのうち半導体チップのコーナー部分において分割ラインが蛇行し易い場合、第２部分Ｒ２のように改質部ＬＭは、複数の改質層３１、３２に形成される。尚かつ、第２改質層３２において、改質部ＬＭは、第１間隔Ｄ１よりも狭い第２間隔Ｄ２で形成される。逆に、半導体チップの辺の中間部において分割ラインが蛇行し易い場合、第２部分Ｒ２のように改質部ＬＭは、複数の改質層（第１および第２改質層３１、３２）として形成される、かつ、改質部ＬＭは、第２改質層３２において第２間隔Ｄ２で形成される。半導体ウェハＷのうち半導体チップのコーナー部分において膜はがれやチッピングが生じ易い場合、第１部分Ｒ１のように改質部ＬＭは、第１間隔Ｄ１で形成され、単一の改質層３１を形成する。第１部分Ｒ１には、第２改質層３２を設けない。

これにより、半導体ウェハＷの裏面を研磨したとき、あるいは、半導体ウェハＷをダイシングテープ上でエキスパンドしたときに、各半導体チップにおいて膜剥がれやチッピングを抑制しつつ、改質部ＬＭから広がる劈開の直進性を向上させることができる。

（第３実施形態）
図１１および図１２は、第３実施形態によるレーザ照射の様子を示す断面図である。図１２は、図１１の１２−１２線に沿った断面図である。

第２実施形態では、Ｚ方向の異なる位置に複数列に配列された第１および第２改質層３１、３２は、それぞれ単一層である。

これに対し、第３実施形態によれば、第２改質層３２は、半導体ウェハＷの厚み方向（Ｚ方向）および改質部ＬＭの配列方向（Ｙ方向）に対して略垂直方向（Ｘ方向）の異なる位置に複数列に配列されている。第２改質層３２の複数列の一方を３２ａとし、他方を３２ｂとする。即ち、第２改質層３２ａ、３２ｂは、Ｘ方向に並列に配置されている。

例えば、まず、第１改質層３１を第２実施形態と同様に形成する。

次に、第２改質層３２ａを形成する。レーザ発振器１２０は、レーザ光１２１の強度ピークを第１改質層３１よりもＺ方向に浅く、かつ、第１改質層３１の直上から−Ｘ方向へシフトさせた位置に設定する。これにより、図１２に示すように、第２改質層３２ａは、第１改質層３１よりもＺ方向に浅く、かつ、−Ｘ方向にシフトした位置に形成される。また、第２改質層３２ａは、ダイシング領域Ｒｄに各半導体チップの周囲に沿って部分的（Ｒ２）に形成される。第２改質層３２ａにおける改質部ＬＭの間隔は、第１間隔Ｄ１でよい。

次に、第２改質層３２ｂを形成する。レーザ発振器１２０は、レーザ光１２１の強度ピークを第２改質層３２ａとＺ方向において略同じ高さに設定し、かつ、＋Ｘ方向にシフトさせた位置に設定する。これにより、図１２に示すように、第２改質層３２ｂは、第１改質層３１よりもＺ方向に浅く、かつ、＋Ｘ方向にシフトした位置に形成される。また、第２改質層３２ｂは、ダイシング領域Ｒｄに沿って各半導体チップの周囲に部分的（Ｒ２）に形成される。第２改質層３２ｂにおける改質部ＬＭの間隔は、第１間隔Ｄ１でよい。第３実施形態のその他の工程は、第２実施形態の対応する工程と同様でよい。尚、半導体ウェハＷは、第２改質層３２ａ、３２ｂまたは第１および第２改質層３１、３２ａ、３２ｂの全てが除去されるまで研磨すればよい。

このように、第２改質層３２ａ、３２ｂは、それぞれ第１改質層３１の直上から±Ｘ方向にシフトした位置に形成される。第２改質層３２ａ、３２ｂは、第１改質層３１に対して直上ではないものの、上方に配置される。これにより、半導体ウェハＷの劈開の直進性が良好になる。

また、劈開が第２改質層３２ａ、３２ｂから伝播したときに、矢印Ａ１に示すように、第１改質層３１へ集約される。従って、複数の第２改質層３２ａ、３２ｂを形成することによって、広い範囲から伝播した劈開を単一層の第１改質層３１へ集約させることができる。

さらに、半導体ウェハＷの裏面を研磨しているときに、砥石からの圧力は、Ｚ方向から印加される。これに対し、複数の第２改質層３２ａ、３２ｂが設けられていることによって、縦方向の歪みが横方向に分散され易くなる。よって、研磨工程における半導体ウェハＷの振動耐性が向上する。

尚、第３実施形態は、第１実施形態と組み合わせてもよい。即ち、第２部分Ｒ２において、改質部ＬＭの間隔は、Ｄ２としてもよい。

（第４実施形態）
図１３は、第４実施形態によるレーザ照射の様子を示す断面図である。第４実施形態によれば、第２改質層３２の大きさが第２実施形態のそれよりも大きい。例えば、第２改質層３２の形成において、レーザ発振器１２０は、レーザ光１２１の出力エネルギー（出力強度）を第１改質層３１の形成に用いられるレーザ光１２１の出力エネルギー（出力強度）よりも高くする。これにより、第２改質層３２の改質部ＬＭの大きさが第１改質層３１の改質部ＬＭの大きさよりも大きくなる。第２改質層３２における改質部ＬＭの間隔は、第１間隔Ｄ１でよい。第４実施形態のその他の工程は、第２実施形態の対応する工程と同様でよい。尚、半導体ウェハＷは、第２改質層３２または第１および第２改質層３１、３２の両方が除去されるまで研磨すればよい。

このように、第２改質層３２の改質部ＬＭを、第１改質層３１のそれよりも大きくすることによって、半導体ウェハＷの劈開の直進性が良好になる。一方、第２改質層３２の形成時におけるレーザ光の出力を高くするので、振動による半導体ウェハＷの強度が弱くなるおそれはある。従って、第２改質層３２は、半導体ウェハＷの表面からＺ方向に遠い位置に形成することが好ましい。半導体ウェハＷの劈開の直進性が求められる箇所に形成することが好ましい。第４実施形態は、その他第２実施形態の効果も得ることができる。

以上の実施形態において、改質層の数は、２本に限定されず、３本以上であってもよい。また、第１改質層３１は、第２改質層３２よりも半導体ウェハＷの表面近くに設けられている。しかし、第２改質層３２が、第１改質層３１よりも半導体ウェハＷの表面近くに設けられてもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

Ｗ半導体ウェハ、Ｒｃｈｉｐチップ領域、Ｒｄダイシング領域、１２０レーザ発振器、ＬＭ改質部、１３６ダイシングテープ、１０基板、３０改質層、Ｒ１第１部分、Ｒ２第２部分、３１、３２改質層

Claims

半導体ウェハの分割領域に沿ってレーザ光を照射して、該分割領域に沿って前記半導体ウェハ内に少なくとも１列に配列された複数の改質部を形成し、
前記改質部を起点として前記半導体ウェハを劈開して複数の半導体チップへ個片化することを具備し、
前記複数の改質部は、前記分割領域のうち第１部分においては第１間隔で形成され、前記分割領域のうち第２部分においては前記第１間隔よりも狭い第２間隔で形成される、半導体装置の製造方法。
前記複数の改質部は、前記半導体チップの辺の中間部において前記第１間隔で形成され、前記半導体チップのコーナー部分において前記第２間隔で形成される、請求項１に記載の半導体装置の製造方法。
前記複数の改質部は、前記半導体チップの辺の中間部において前記第２間隔で形成され、前記半導体チップのコーナー部分において前記第１間隔で形成される、請求項１に記載の半導体装置の製造方法。
半導体ウェハの分割領域に沿ってレーザ光を照射して、該分割領域に沿って前記半導体ウェハの厚み方向の異なる位置に複数列に配列された改質部を形成し、
前記改質部を起点として前記半導体ウェハを劈開して複数の半導体チップへ個片化することを具備し、
前記複数の列のうち第１列の前記改質部は第１間隔で形成され、
前記複数の列のうち第２列の前記改質部は前記第１間隔よりも狭い第２間隔で形成される、請求項１に記載の半導体装置の製造方法。
前記半導体チップの辺の中間部において、前記第２列は形成されておらず、前記第１列が形成され、
前記半導体チップのコーナー部分において、前記第１および第２列が形成されている、請求項４に記載の半導体装置の製造方法。
前記半導体チップの辺の中間部において、前記第１および第２列が形成されており、
前記半導体チップのコーナー部分において、前記第２列は形成されておらず、前記第１列が形成されている、請求項４に記載の半導体装置の製造方法。
半導体ウェハの分割領域に沿ってレーザ光を照射して、該分割領域に沿って前記半導体ウェハの厚み方向に異なる位置に複数列に配列された改質部を形成し、
前記改質部を起点として前記半導体ウェハを劈開して複数の半導体チップへ個片化することを具備し、
前記複数の列のうち第２列の前記改質部は前記複数の列の第１列の前記改質部よりも大きく形成される、半導体装置の製造方法。
前記第２列の前記改質部に照射される前記レーザ光のエネルギーは、前記第１列の前記改質部に照射される前記レーザ光のエネルギーよりも高い、請求項７に記載の半導体装置の製造方法。