CN113964177A - 通过隐形激光照射薄化的半导体晶片 - Google Patents

通过隐形激光照射薄化的半导体晶片 Download PDF

Info

Publication number
CN113964177A
CN113964177A CN202110525523.8A CN202110525523A CN113964177A CN 113964177 A CN113964177 A CN 113964177A CN 202110525523 A CN202110525523 A CN 202110525523A CN 113964177 A CN113964177 A CN 113964177A
Authority
CN
China
Prior art keywords
wafer
major surface
laser
semiconductor
semiconductor die
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110525523.8A
Other languages
English (en)
Inventor
罗志强
周福佑
R·哈纳皮
林文秀
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SanDisk Technologies LLC
Original Assignee
Western Digital Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Western Digital Technologies Inc filed Critical Western Digital Technologies Inc
Publication of CN113964177A publication Critical patent/CN113964177A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/564—Details not otherwise provided for, e.g. protection against moisture
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K26/00—Working by laser beam, e.g. welding, cutting or boring
    • B23K26/36—Removing material
    • B23K26/362—Laser etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/268—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H01L2221/68336—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding involving stretching of the auxiliary support post dicing

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Optics & Photonics (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Electromagnetism (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Ceramic Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Mechanical Engineering (AREA)
  • Dicing (AREA)
  • Laser Beam Processing (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

一种通过隐形激光照射工艺薄化的半导体晶片和由其形成的半导体裸片。在半导体晶片上形成集成电路层之后，可通过将激光聚焦在所述晶片的表面下方的晶片衬底中的离散点处来使所述晶片薄化。在所述衬底中的一个或多个平面层中完成隐形激光照射后，可移除所述衬底的一部分，留下薄化到所要最终厚度的所述晶片。

Description

通过隐形激光照射薄化的半导体晶片
背景技术
便携式消费型电子装置需求的强劲增长正推动对大容量存储装置的需求。例如快闪存储器存储卡等非易失性半导体存储器装置广泛用于满足对数字信息存储和交换的不断增长的需求。其便携性、变通性和坚固设计，连同其高可靠性和大容量已使此类存储器装置成为用于广泛多种电子装置(包含例如数码相机、数字音乐播放器、视频游戏控制台、蜂窝电话和固态驱动器)的理想之选。
晶片当前以760微米的典型厚度从晶片厂运输以防止运送期间的损坏，且接着一旦在晶片内限定个别半导体裸片就对晶片进行薄化。为了使给定形状因数存储装置的存储容量最大化，存储装置半导体裸片和制造这些存储装置半导体裸片的晶片被制作为不断减小的厚度。当前，晶片被薄化到例如36微米、25微米乃至更薄的厚度。
一种使半导体晶片薄化的流行的方法涉及背磨工艺，其中使用若干砂轮使晶片的后无源表面薄化，同时通过保护性胶带覆盖晶片的前有源表面并使其支撑于夹具上。常规背磨工艺具有若干缺点，包含例如在晶片上施加力可能生成裂缝，尤其是在半导体晶片的当前易碎厚度的情况下。开裂的裸片必须丢弃，因此降低了良率。此外，裂缝的检测还需要额外筛选/检查步骤，这增加了制造成本和处理时间。常规背磨工艺进一步生成碎屑和异物，它们也可能导致裂缝且以其它方式损害晶片上的裸片。
附图说明
图1是根据本发明技术的实施例的用于形成半导体晶片和半导体裸片的流程图。
图2是展示晶片的第一主表面的半导体晶片的前视图。
图3是展示半导体裸片内的电路层的放大横截面边缘视图。
图4是根据本发明技术的实施例用于使半导体晶片薄化的隐形激光照射工艺的透视图。
图5是根据本发明技术的实施例用于使半导体晶片薄化的隐形激光照射工艺的横截面图。
图6是根据本发明技术的实施例进行用于使半导体晶片薄化的隐形激光照射工艺的晶片的区段的放大横截面图。
图7是根据本发明技术的实施例由用于使半导体晶片薄化的隐形激光照射工艺产生的单个激光聚焦区的透视图。
图8是根据本发明技术的实施例在隐形激光照射工艺之后的晶片的边缘视图。
图9是根据本发明技术的实施例的薄化的晶片及晶片的衬底层的移除的边缘视图。
图10是根据本发明技术的实施例从通过隐形激光照射工艺薄化的晶片切割的裸片的透视图。
具体实施方式
现将参考图式描述本发明技术，图式大体涉及通过隐形激光照射工艺薄化的半导体晶片，以及从其切割的半导体裸片。在半导体晶片上形成集成电路层之后，可通过将激光聚焦在晶片的表面下方的晶片衬底中的离散点处来使晶片薄化。激光的离散焦点设置在平行于晶片的前表面和后表面的一个或多个平面中。在衬底中的一个或多个平面层中完成隐形激光照射后，可移除衬底的一部分，留下薄化到所要最终厚度的晶片。在实施例中，晶片可接着经历抛光步骤，且可随后分割为个别半导体裸片。
应理解，本发明可以许多不同形式体现且不应被理解为限于本文中所阐述的实施例。事实上，提供这些实施例是为了使本公开将是透彻且完整的，并且这些实施例将把本发明充分地传达给所属领域的技术人员。实际上，本发明意图涵盖这些实施例的替代、修改和等效方案，这些替代、修改和等效方案包含在如由所附权利要求书限定的本发明的范围和精神内。此外，在本发明的以下详细描述中，阐述许多具体细节以便提供对本发明的透彻理解。然而，所属领域的技术人员将明白，可在没有此类具体细节的情况下实践本发明。
如可在本文中使用的术语“顶部”和“底部”、“上部”和“下部”以及“竖直”和“水平”及其形式仅是作为实例且用于说明性目的，并不意图限制技术的描述，所提及的项目可以交换位置和定向。此外，如本文中所使用，术语“大体上”和/或“约”意指对于给定应用，指定的尺寸或参数可以在可接受的制造容限内变化。在一个实施例中，可接受的制造容限为±5um。
现将参考图1的流程图和图2-10的视图阐述本发明技术的实施例。首先参考图1的流程图，半导体晶片100可作为晶片材料锭开始，其可形成于步骤200中。在一个实例中，用以形成晶片100的锭可以是根据提拉法(Czochralski，CZ)或浮动区(floating zone，FZ)工艺生长的单晶硅。然而，在另外的实施例中，晶片100可由其它材料且通过其它工艺形成。
在步骤204中，半导体晶片100可从锭切割且在第一主表面102(图2)和与表面102相对的第二主表面104(图4)两者上抛光，以提供平滑的表面。在步骤206中，第一主表面102可经历各种处理步骤以将晶片100划分为相应半导体裸片106(其中一个在图2中编号)，且在第一主表面102上和/或中形成相应半导体裸片106的集成电路。
图3是展示形成于硅衬底112中的集成电路层110的晶片100的示例性半导体裸片106的横截面侧视图。集成电路层110可大体包含通过金属化物层118电耦合到表面裸片接合衬垫116的集成电路114。集成电路114可通过包含(例如)沉积、金属图案化和掺杂、金属氧化物和硅在内的各种工艺形成。
在形成集成电路114之后，可限定包含在介电膜128中循序分层的金属互连件120和通孔124的金属化物层118。如此项技术中已知，金属互连件120、通孔124和介电膜128可例如通过镶嵌工艺使用光刻和薄膜沉积一次一层地形成。金属互连件120和通孔124可用于形成导电节点，用于在裸片接合衬垫116和集成电路114之间传递信号和电压。钝化层130可形成于上部介电膜层128的顶部上。钝化层130可经蚀刻以暴露裸片接合衬垫116。
在实施例中，半导体裸片106可例如是快闪存储器裸片，例如2D NAND快闪存储器或3D BiCS(位成本缩放)、V-NAND或其它3D快闪存储器，但可使用其它类型的裸片106。这些其它类型的半导体裸片包含(但不限于)RAM、控制器、SOC(芯片上系统)、处理器或其它类型的半导体裸片。
已知创建由包含存储器阵列的第一半导体裸片和包含逻辑电路(例如CMOS集成电路)的第二半导体裸片构成的单个集成存储器裸片模块。此集成存储器裸片模块的实例在标题为“分叉存储器裸片模块半导体装置(Bifurcated Memory Die ModuleSemiconductor Device)”的第U.S.2019/0341375号公开的美国专利申请中公开。裸片106可进一步来自此些分叉存储器阵列半导体裸片的晶片，或来自此些分叉CMOS逻辑电路裸片的晶片。
图2中在晶片100上展示的裸片106的数目是出于说明的目的，且晶片100可以包含比其它实施例中所示更多的半导体裸片106。类似地，每一半导体裸片106上的接合衬垫116的数目是出于说明性目的而展示的，且每一裸片106可包含比其它实施例中所示更多的裸片接合衬垫。
在步骤206中形成集成电路层110之后，可在步骤210中将胶带层层压到有源主表面102上。可接着在步骤212中使晶片100翻转并薄化。根据本发明技术的方面，可通过执行隐形激光照射步骤对第二表面进行激光照射以使晶片薄化，如现将参考图4-9阐述。参看图4的透视图，晶片100可支撑于夹具或其它支撑表面(未图示)上，其中层压的有源表面102朝向夹具且第二主表面104朝上。激光器150可接着以透射穿过晶片100的第二主表面104的波长，例如以红外或近红外波长发射脉冲激光束152。脉冲激光束可使用例如包含一个或多个准直透镜156的光学系统聚焦到晶片的表面104下方的点。
现参看图5的横截面边缘视图，当激光束152撞击第二主表面104时，射束归因于激光束中的光在进入硅衬底112中时减缓而折射。折射的量可根据衬底112材料的折射率而不同。图6是图5的虚线椭圆形内的衬底112的区段的放大视图。如图5和6中所展示，准直透镜154致使射束152收敛到焦点160，在该处，激光束152的能量最为集中。当激光束152在焦点160处撞击峰值功率密度时，衬底112吸收能量，且焦点周围的区域蒸发，从而在焦点周围形成空隙162。
确切地说，随着射束152在焦点160上方收敛且在焦点160下方发散，在焦点上方及下方，射束将足够集中且能量足够高，以使衬底材料沿着预定义高度蒸发。所述高度在图7中的单个空隙162的透视图中由H展示。在空隙162上方及下方的激光束152中，激光束152的能量足够散焦以便保持衬底112完好。空隙162还将具有直径D，其是空隙高度H和衬底112中的激光束152的收敛角(折射之后)的函数。
空隙162的尺寸H和D可由多种因素控制，包含激光器150峰值功率强度、激光束152直径、由准直透镜156形成的收敛角，以及衬底112的折射角。峰值功率和射束面积一起限定激光器150的峰值功率密度：
峰值功率密度W/m2＝峰值功率(W)/射束面积(m2)。
在一个实例中，激光器150的峰值功率可为2W，且射束直径≈2～4μm。这些值仅作为实例，且可在其它实施例中变化。
在一个实例中，准直透镜156可形成～50°的激光束152的收敛角θ。此角度可在进入衬底112后改变为～80°的折射角Φ。折射角将取决于传入准直透镜角度θ和衬底112的相对电容率εr。在实施例中，衬底112可具有11.0和12.0之间的相对电容率εr。这些角度和相对电容率值仅作为实例，且可在其它实施例中不同。
利用此些参数，空隙162可具有1.4～2μm的高度H，和2～4μm的直径D。再次，这些尺寸仅作为实例。此外，虽然空隙162在图7中展示为大体圆柱形，但空隙162可在另外的实施例中具有其它形状，包含卵形、球形，或者圆柱形、卵形和/或球形的组合。
再次参看图5，空隙162可形成于一个或多个平面层164中。空隙的所述一个或多个平面层在晶片衬底112中限定修改区166，晶片将在完成隐形激光照射工艺后在该处分离。修改区166中的平面层164可彼此平行，以及平行于晶片100的第一和第二主表面102、104。在一个实例中，可形成空隙162的四个层164，但在另外的实施例中可存在1层、2层、3层或超过4层。较高的层数目便于衬底112更容易地分离。
每一层164相对于第二平面表面104的位置可由多种参数控制，包含激光器150的峰值功率密度、准直透镜156在表面104上方的高度，以及准直器角和折射角θ和Φ。上文提供了激光峰值功率密度、准直器角和折射角的实例。在上述参数恒定的情况下，晶片100的表面104下方每一层164的高度(也称为离焦高度)可通过改变准直透镜156在表面上方的位置而变化。在实例中，准直透镜156可在晶片100的表面104上方181μm和186μm之间移动以形成不同层164。
在执行隐形激光照射步骤212时可控制的另一参数是层164中的空隙162之间的间隔。较高密度空隙162的图案将从形成空隙的修改区166移除较多材料，从而使得更容易分离衬底112。空隙162之间的间隔，也称为脉冲间隔，通过下式给出：
脉冲间隔(μm)＝激光馈送速率(mm/s)/激光脉冲频率(kHz)。
在一个实例中，激光器150可相对于晶片100的表面104以300mm/s的速率移动，且脉冲频率可为90kHz。因此：
脉冲间隔≈3.3μm。
应了解，在其它实例中，馈送速率可以是其它值，例如250mm/s，且脉冲频率可以是其它值。
图8是展示激光器150已经在衬底112中形成修改区166的多个层164之后晶片100的边缘视图。在一个实例中，晶片可具有760μm的总厚度。修改区166可为约20-25um厚。在一个实例中，成品晶片的厚度Tw可为32μm。因此，被移除的衬底112的厚度Ts可在703μm和708μm之间。再次，这些值仅作为实例，且每一值可在其它实施例中变化。举例来说，成品晶片100的厚度可为25μm或更薄。在成品晶片100为25μm的情况下，被移除的衬底的厚度Ts可在710μm和715μm之间。
图9是展示在隐形激光照射步骤212之后修改区166处的衬底112的一部分(确切地说，部分112a)的移除的边缘视图。衬底112的一部分(确切地说，衬底112b)保持为晶片100的一部分。可丢弃被割断的部分112a。新的第二主(后)表面104是由部分112b的移除限定的衬底112a的表面。
在实施例中，在隐形激光照射步骤212之后，后表面104可使用例如抵着后表面旋转的Z3抛光轮经历抛光步骤214。在另外的实施例中，可设想控制隐形激光照射步骤212的参数使得可省略抛光步骤214。
在隐形激光照射步骤212和抛光步骤214(在包含的情况下)完成之后，可在步骤218中将粘合到柔性分割带的裸片附接膜(DAF)层施加到晶片100的第二主表面104。晶片100可接着翻转并支撑于夹具或其它支撑表面上，且可在步骤220中移除晶片100的有源第一主表面102上的层压胶带。
随后，可在步骤222中分割晶片100。可例如使用已知切割刀片执行晶片的分割。还已知使用隐形分割工艺来分割晶片，其中激光器在晶片100中每一半导体裸片106的轮廓周围的竖直平面(正交于表面102、104)中形成空隙层。隐形分割工艺可在若干方面与用以使晶片薄化的本发明技术的隐形激光照射工艺区分。举例来说，隐形分割可使用窄直径射束，在晶片的竖直平面中形成冲击点。隐形分割冲击点不切割晶片。实际上，在形成冲击点之后，在晶片上生成应力，其沿着竖直晶体平面传播冲击点以割断个别半导体裸片。可使用其它分割方法。
在分割步骤222之后，在步骤224中柔性分割带可沿着正交轴拉伸以分离个别半导体裸片106。随后，在步骤226中，可通过抓放机器人移除个别半导体裸片106以供包含在半导体封装中。
如上文所描述用以使晶片100薄化的隐形激光照射提供若干优点。如背景技术中所提到，常规背磨工艺可能在半导体晶片中生成裂缝，尤其是当前以薄易碎厚度制造的半导体晶片。根据本发明技术的隐形分割消除了归因于背磨工艺的晶片开裂。消除这样的裂缝改进了晶片和裸片良率，且避免需要额外筛选/检查步骤。此外，常规背磨工艺生成碎屑和异物，这些碎屑和异物可能导致裂缝且以其它方式损害组装过程。背磨工艺的消除防止生成此碎屑和异物，因此进一步改进良率和裸片质量。此外，常规晶片薄化所需的多个背磨轮对于封装工艺增加了显著的时间、费用和复杂性。根据本发明技术的背磨轮的省略改进了这些封装参数中的每一个。
本发明技术的另一优点是，激光束152在其到达集成电路层110的时候足够发散或散焦。因此，可提供隐形激光照射在不损坏集成电路层110的情况下使晶片薄化。
图10展示从晶片100分离之后的示例性半导体裸片106。裸片106包含裸片106的第一主表面102处的裸片接合衬垫116。裸片106包含通过上文描述的隐形激光照射工艺形成的激光照射的第二主表面。还展示第二主表面104上的DAF层176。
概括地说，本发明技术的实例涉及一种半导体裸片，所述半导体裸片包括：第一主表面；多个集成电路，其形成于晶片的第一主表面中；激光照射的第二主表面，其与第一主表面相对；裸片附接膜层，其覆盖激光照射的第二主表面。
在另一实例中，本发明技术涉及一种半导体晶片，所述半导体晶片包括：第一主表面；多个半导体裸片，所述多个半导体裸片包括形成于晶片的第一主表面中的集成电路；以及激光照射的第二主表面，其与第一主表面相对。
在另一实例中，本发明技术涉及一种半导体晶片，所述半导体晶片包括：第一主表面；多个半导体裸片，所述多个半导体裸片包括形成于晶片的第一主表面中的集成电路；第二主表面，其与第一主表面相对；其中第二主表面时借助于从晶片的第二部分割断晶片的第一部分而限定。
出于说明和描述的目的，已呈现本发明的前述详细描述。该描述并不意图为穷尽性的或将本发明限制于所公开的精确形式。鉴于以上教示，许多修改和变型是可能的。选择所描述的实施例是为了最佳地解释本发明的原理和其实际应用，由此使所属领域的其他技术人员能够在各种实施例中且以适于所预期的特定用途的各种修改最佳地利用本发明。本发明的范围旨在由所附权利要求书限定。

Claims (20)

1.一种半导体裸片，其包括：
第一主表面；
多个集成电路，其形成于晶片的所述第一主表面中；
激光照射的第二主表面，其与所述第一主表面相对；以及
裸片附接膜(DAF)层，其覆盖所述激光照射的第二主表面。
2.根据权利要求1所述的半导体裸片，其中所述激光照射的第二主表面包括通过隐形激光照射工艺从半导体裸片衬底的第二部分割断的所述半导体裸片衬底的第一部分。
3.根据权利要求1所述的半导体裸片，其中所述激光照射的第二主表面是通过施加在形成所述半导体裸片的晶片的表面之间聚焦的激光来形成。
4.根据权利要求1所述的半导体裸片，其中所述激光照射的第二主表面是通过施加在所述半导体裸片的一个或多个平面层处以离散点的图案聚焦的激光来形成。
5.根据权利要求4所述的半导体裸片，其中所述一个或多个平面层包括四个平面层。
6.根据权利要求1所述的半导体裸片，其中所述激光照射的第二主表面还被抛光。
7.根据权利要求1所述的半导体裸片，其中所述半导体裸片在所述第一主表面和第二主表面之间具有25微米和36微米之间的厚度。
8.根据权利要求1所述的半导体裸片，其中所述半导体裸片为快闪存储器半导体裸片。
9.根据权利要求1所述的半导体裸片，其中已移除所述DAF层，借此暴露所述第二主表面。
10.一种半导体晶片，其包括：
第一主表面；
多个半导体裸片，所述多个半导体裸片包括形成于所述晶片的所述第一主表面中的集成电路；以及
激光照射的第二主表面，其与所述第一主表面相对。
11.根据权利要求10所述的半导体晶片，其中所述激光照射的第二主表面包括通过隐形激光照射工艺从半导体晶片衬底的第二部分割断的所述半导体晶片衬底的第一部分。
12.根据权利要求10所述的半导体晶片，其中所述激光照射的第二主表面是通过从激光器施加在所述晶片的表面之间聚焦的激光束来形成。
13.根据权利要求12所述的半导体晶片，其中随着所述激光束相对于所述半导体晶片移动，所述激光器以预定频率间歇地循环断开和接通达到峰值功率密度。
14.根据权利要求13所述的半导体晶片，其中当所述激光器以其峰值功率密度循环时在所述激光束的焦点处和周围形成所述晶片中的空隙。
15.根据权利要求14所述的半导体晶片，其中所述空隙中的空隙的高度和宽度由预定激光束宽度和所述激光器的预定功率强度控制。
16.根据权利要求14所述的半导体晶片，其中所述激光束在所述激光束的所述焦点上方及下方的预定距离处散焦且不修改所述晶片。
17.根据权利要求14所述的半导体晶片，其中所述空隙以在所述晶片内限定一个或多个平面层的图案形成，空隙的所述一个或多个平面层在所述晶片中限定修改区，从而允许在所述修改区上方及下方分离所述晶片衬底。
18.根据权利要求17所述的半导体晶片，其中空隙的所述一个或多个平面层的平面层中的所述空隙的密度由所述激光器的预定峰值强度循环时间和所述激光束跨所述半导体晶片的预定移动速率控制。
19.根据权利要求10所述的半导体晶片，其中所述激光照射的第二主表面还被抛光。
20.一种半导体晶片，其包括：
第一主表面；
多个半导体裸片，所述多个半导体裸片包括形成于所述晶片的所述第一主表面中的集成电路；
第二主表面，其与所述第一主表面相对；
其中所述第二主表面是借助于从所述晶片的第二部分割断所述晶片的第一部分来限定。
CN202110525523.8A 2020-07-20 2021-05-13 通过隐形激光照射薄化的半导体晶片 Pending CN113964177A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/933,177 2020-07-20
US16/933,177 US20220020705A1 (en) 2020-07-20 2020-07-20 Semiconductor wafer thinned by stealth lasing

Publications (1)

Publication Number Publication Date
CN113964177A true CN113964177A (zh) 2022-01-21

Family

ID=79292797

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110525523.8A Pending CN113964177A (zh) 2020-07-20 2021-05-13 通过隐形激光照射薄化的半导体晶片

Country Status (2)

Country Link
US (2) US20220020705A1 (zh)
CN (1) CN113964177A (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230411169A1 (en) * 2022-06-15 2023-12-21 Western Digital Technologies, Inc. Semiconductor wafer thinned by horizontal stealth lasing

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040113283A1 (en) * 2002-03-06 2004-06-17 Farnworth Warren M. Method for fabricating encapsulated semiconductor components by etching
CN1913113A (zh) * 2005-08-10 2007-02-14 株式会社瑞萨科技 半导体器件及其制造方法
US20140225279A1 (en) * 2011-12-21 2014-08-14 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Insulating Layer in Notches Around Conductive TSV for Stress Relief
JP2014148454A (ja) * 2013-02-04 2014-08-21 Asahi Glass Co Ltd ガラス基板の切断方法、ガラス基板及び近赤外線カットフィルタガラス
CN104169040A (zh) * 2012-04-10 2014-11-26 应用材料公司 利用具有等离子体蚀刻的混合式多步骤激光划线工艺的晶圆切割
CN108206169A (zh) * 2016-12-20 2018-06-26 晟碟半导体（上海）有限公司 包含在裸芯边缘处的裸芯接合垫的半导体装置
US20200051860A1 (en) * 2018-08-07 2020-02-13 Texas Instruments Incorporated Laser dicing for singulation
DE102019121359A1 (de) * 2018-08-07 2020-02-13 Siltectra Gmbh Verfahren zum Modifizieren von Substraten in Abhängigkeit der Kristallgitterversetzungsdichte

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4606741B2 (ja) * 2002-03-12 2011-01-05 浜松ホトニクス株式会社 加工対象物切断方法
JP6822146B2 (ja) * 2015-01-16 2021-01-27 住友電気工業株式会社 半導体基板の製造方法及び複合半導体基板の製造方法
JP6482425B2 (ja) 2015-07-21 2019-03-13 株式会社ディスコ ウエーハの薄化方法
US10483239B2 (en) 2016-12-20 2019-11-19 Sandisk Semiconductor (Shanghai) Co. Ltd. Semiconductor device including dual pad wire bond interconnection
US10388526B1 (en) 2018-04-20 2019-08-20 Semiconductor Components Industries, Llc Semiconductor wafer thinning systems and related methods
JP7118804B2 (ja) * 2018-08-17 2022-08-16 キオクシア株式会社 半導体装置の製造方法
US11309201B2 (en) * 2020-05-14 2022-04-19 Vanguard International Semiconductor Corporation Method of forming dice and structure of die

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040113283A1 (en) * 2002-03-06 2004-06-17 Farnworth Warren M. Method for fabricating encapsulated semiconductor components by etching
CN1913113A (zh) * 2005-08-10 2007-02-14 株式会社瑞萨科技 半导体器件及其制造方法
US20140225279A1 (en) * 2011-12-21 2014-08-14 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Insulating Layer in Notches Around Conductive TSV for Stress Relief
CN104169040A (zh) * 2012-04-10 2014-11-26 应用材料公司 利用具有等离子体蚀刻的混合式多步骤激光划线工艺的晶圆切割
JP2014148454A (ja) * 2013-02-04 2014-08-21 Asahi Glass Co Ltd ガラス基板の切断方法、ガラス基板及び近赤外線カットフィルタガラス
CN108206169A (zh) * 2016-12-20 2018-06-26 晟碟半导体（上海）有限公司 包含在裸芯边缘处的裸芯接合垫的半导体装置
US20200051860A1 (en) * 2018-08-07 2020-02-13 Texas Instruments Incorporated Laser dicing for singulation
DE102019121359A1 (de) * 2018-08-07 2020-02-13 Siltectra Gmbh Verfahren zum Modifizieren von Substraten in Abhängigkeit der Kristallgitterversetzungsdichte

Also Published As

Publication number Publication date
US20220020705A1 (en) 2022-01-20
US11862583B2 (en) 2024-01-02
US20230238338A1 (en) 2023-07-27

Similar Documents

Publication Publication Date Title
US10483239B2 (en) Semiconductor device including dual pad wire bond interconnection
JP5608521B2 (ja) 半導体ウエハの分割方法と半導体チップ及び半導体装置
US20070207594A1 (en) Chip and method for dicing wafer into chips
US10128218B2 (en) Semiconductor device including die bond pads at a die edge
US10115644B2 (en) Interposer manufacturing method
US10892191B2 (en) Method of manufacturing a semiconductor device
US11862583B2 (en) Semiconductor wafer thinned by stealth lasing
US20220181208A1 (en) Semiconductor device with reduced stress die pick and place
US11222865B2 (en) Semiconductor device including vertical bond pads
CN106531638B (zh) 包括堆叠的半导体裸芯块的半导体装置及其制造方法
KR102642496B1 (ko) 적층형 소자의 제조 방법
US10350711B2 (en) Semiconductor device and manufacturing method thereof
US10418334B2 (en) Semiconductor device including corner recess
KR102596148B1 (ko) 적층형 소자의 제조 방법
US10373855B2 (en) Method for processing a wafer and method for processing a carrier
US20230282594A1 (en) Semiconductor wafer and semiconductor dies formed therefrom including grooves along long edges of the semiconductor dies
US20230411169A1 (en) Semiconductor wafer thinned by horizontal stealth lasing
TWI707454B (zh) 半導體裝置
US20240332078A1 (en) Post-laser dicing wafer-level testing
Suzuki et al. Improving Throughput of Zero-Kerf Singulation for Ultra-Thin Wafers using Stealth Dicing
JP2024538469A (ja) 水平ステルスレージングにより薄化される半導体ウェハ
CN109950223B (zh) 包含双垫引线键合体互连的半导体装置
US11232987B2 (en) Method for fabricating a semiconductor device
US20220208610A1 (en) Substrate dicing method, method of fabricating semiconductor device, and semiconductor chip fabricated by them
TW201729307A (zh) 封裝結構的製作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right

Effective date of registration: 20240923

Address after: Delaware, USA

Applicant after: SANDISK TECHNOLOGIES Inc.

Country or region after: U.S.A.

Address before: California, USA

Applicant before: Western Digital Technologies, Inc.

Country or region before: U.S.A.