JP2019512889A - 小型スプリットゲート不揮発性フラッシュメモリセル及びその作製方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title 1
- 239000011810 insulating material Substances 0.000 claims abstract description 36
- 238000002955 isolation Methods 0.000 claims abstract description 35
- 238000009792 diffusion process Methods 0.000 claims abstract description 27
- 239000000758 substrate Substances 0.000 claims description 53
- 150000004767 nitrides Chemical class 0.000 claims description 20
- 238000000034 method Methods 0.000 claims description 18
- 239000004065 semiconductor Substances 0.000 claims description 14
- 238000000926 separation method Methods 0.000 claims description 10
- 239000000463 material Substances 0.000 abstract description 19
- 239000007943 implant Substances 0.000 abstract description 11
- 239000010410 layer Substances 0.000 description 33
- 230000015572 biosynthetic process Effects 0.000 description 26
- 229920002120 photoresistant polymer Polymers 0.000 description 14
- 238000005530 etching Methods 0.000 description 6
- 238000000151 deposition Methods 0.000 description 5
- 230000000873 masking effect Effects 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 238000005498 polishing Methods 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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- Manufacturing & Machinery (AREA)
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Abstract
Description
本出願は、参照により本明細書に組み込まれる、2016年4月8日出願の中国特許出願第201610216805.9号の利益を主張するものである。
Claims (9)
- 第1方向に延在する複数の平行な連続した分離領域を有する半導体基板であって、隣接する一対の前記分離領域の間に活性領域が設けられ、各分離領域は前記基板の表面に形成されたトレンチと、前記トレンチ内に配置される絶縁材料と、を含む、半導体基板と、
前記第1の方向と直交する第2の方向に延在する前記基板内の複数の平行な連続したソース線拡散部であって、各ソース線拡散部は、前記各活性領域を横切って前記各分離領域内の前記絶縁材料の下に延在する、ソース線拡散部と、
前記各活性領域に形成された複数のメモリセル対と、を含む、不揮発性メモリセルアレイであって、前記メモリセル対の各々は、
前記連続したソース線拡散部の1つの一部である前記基板におけるソース領域と、
前記基板における第1及び第2のドレイン領域であって、第1のチャネル領域が前記第1のドレイン領域と前記ソース領域との間に延在し、第2のチャネル領域が前記第2のドレイン領域と前記ソース領域との間に延在する、ドレイン領域と、
前記第1のチャネル領域の第1の部分の上方に配置されて絶縁されている第1の浮遊ゲートと、
前記第2のチャネル領域の第1の部分の上方に配置されて絶縁されている第2の浮遊ゲートと、
前記第1のチャネル領域の第2の部分の上方に配置されて絶縁されている第1の選択ゲートと、
前記第2のチャネル領域の第2の部分の上方に配置されて絶縁されている第2の選択ゲートと、
前記第1の浮遊ゲートの上方に配置されて絶縁されている第1の制御ゲートと、
前記第2の浮遊ゲートの上方に配置されて絶縁されている第2の制御ゲートと、
前記ソース領域の上方に配置されて絶縁されている消去ゲートと、を含む、不揮発性メモリセルアレイ。 - 前記分離領域の各々に対して、前記絶縁材料が前記トレンチに充填されている、請求項1に記載の不揮発性メモリセルアレイ。
- 前記分離領域の各々に対して、前記絶縁材料は前記基板の前記表面の上方の前記トレンチの外に延在する、請求項2に記載の不揮発性メモリセルアレイ。
- 不揮発性メモリセルアレイを形成する方法であって、
半導体基板に複数の平行な連続した分離領域を形成することであって、前記連続した分離領域は第1方向に延在し、隣接する一対の前記分離領域の間に活性領域が設けられ、各分離領域の形成は、前記基板の表面にトレンチを形成することと、前記トレンチ内に絶縁材料を形成することと、を含む、形成することと、
前記第1の方向と直交する第2の方向に延在する前記基板に複数の平行な連続したソース線拡散部を形成することであって、各ソース線拡散部は、前記各活性領域を横切って前記各分離領域内の前記絶縁材料の下に延在する、形成することと、
前記各活性領域に複数のメモリセル対を形成することと、を含む、方法であって、前記メモリセル対の各々は、
前記連続したソース線拡散部の1つの一部である前記基板におけるソース領域と、
前記基板における第1及び第2のドレイン領域であって、第1のチャネル領域が前記第1のドレイン領域と前記ソース領域との間に延在し、第2のチャネル領域が前記第2のドレイン領域と前記ソース領域との間に延在する、ドレイン領域と、
前記第1のチャネル領域の第1の部分の上方に配置されて絶縁されている第1の浮遊ゲートと、
前記第2のチャネル領域の第1の部分の上方に配置されて絶縁されている第2の浮遊ゲートと、
前記第1のチャネル領域の第2の部分の上方に配置されて絶縁されている第1の選択ゲートと、
前記第2のチャネル領域の第2の部分の上方に配置されて絶縁されている第2の選択ゲートと、
前記第1の浮遊ゲートの上方に配置されて絶縁されている第1の制御ゲートと、
前記第2の浮遊ゲートの上方に配置されて絶縁されている第2の制御ゲートと、
前記ソース領域の上方に配置されて絶縁されている消去ゲートと、を含む、方法。 - 前記分離領域の各々に対して、前記絶縁材料が前記トレンチに充填されている、請求項4に記載の方法。
- 前記分離領域の各々に対して、前記絶縁材料は前記基板の前記表面の上方の前記トレンチの外に延在する、請求項5に記載の方法。
- 不揮発性メモリセルアレイを形成する方法であって、
半導体基板上に第1の絶縁材料の層を形成することと、
前記第1の絶縁材料の層に、第1の方向に延在する複数の第1のトレンチを形成することと、
前記複数の第1トレンチに、前記第1の絶縁材料とは異なる第2の絶縁材料を充填することと、
前記第1の絶縁材料の層に、前記第1の方向に直交する第2の方向に延在する複数の第2のトレンチを形成することと、
前記複数の第2のトレンチを前記基板に拡張することと、
前記複数の第2のトレンチに第3の絶縁材料を充填することであって、前記第3の絶縁材料は、前記半導体基板に平行分離領域を画定し、隣接する一対の前記各分離領域の間に活性領域が設けられ、前記分離領域は前記複数の第1のトレンチの下では前記基板に形成されない、充填することと、
前記第2の絶縁材料を除去することと、
前記第1のトレンチにインプラントによって、前記半導体基板内に複数の平行な連続したソース線拡散部を形成することであって、各ソース線拡散部は、前記第1の方向に、前記各活性領域を横切って延在する、形成することと、
前記各活性領域に複数のメモリセル対を形成することと、を含む、方法であって、前記メモリセル対の各々は、
前記連続したソース線拡散部の1つの一部である前記基板におけるソース領域と、
前記基板における第1及び第2のドレイン領域であって、第1のチャネル領域が前記第1のドレイン領域と前記ソース領域との間に延在し、第2のチャネル領域が前記第2のドレイン領域と前記ソース領域との間に延在する、ドレイン領域と、
前記第1のチャネル領域の第1の部分の上方に配置されて絶縁されている第1の浮遊ゲートと、
前記第2のチャネル領域の第1の部分の上方に配置されて絶縁されている第2の浮遊ゲートと、
前記第1のチャネル領域の第2の部分の上方に配置されて絶縁されている第1の選択ゲートと、
前記第2のチャネル領域の第2の部分の上方に配置されて絶縁されている第2の選択ゲートと、
前記第1の浮遊ゲートの上方に配置されて絶縁されている第1の制御ゲートと、
前記第2の浮遊ゲートの上方に配置されて絶縁されている第2の制御ゲートと、
前記ソース領域の上方に配置されて絶縁されている消去ゲートと、を含む、方法。 - 第4の絶縁材料の層を前記半導体基板の表面上に直接形成することであって、前記第1の絶縁材料の層は前記第4の絶縁材料の層上に直接形成される、形成すること、を更に含む、請求項7に記載の方法。
- 前記第1の絶縁材料は窒化物であり、
前記第2の絶縁材料は酸化物であり、
前記第3の絶縁材料は酸化物である、請求項7に記載の方法。
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201610216805.9 | 2016-04-08 | ||
CN201610216805.9A CN107293546B (zh) | 2016-04-08 | 2016-04-08 | 减小型分裂栅非易失性闪存单元及其制造方法 |
US15/468,541 US9960242B2 (en) | 2016-04-08 | 2017-03-24 | Reduced size split gate non-volatile flash memory cell and method of making same |
US15/468,541 | 2017-03-24 | ||
PCT/US2017/024310 WO2017176486A1 (en) | 2016-04-08 | 2017-03-27 | Reduced size split gate non-volatile flash memory cell and method of making same |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2019512889A true JP2019512889A (ja) | 2019-05-16 |
JP6701374B2 JP6701374B2 (ja) | 2020-05-27 |
Family
ID=60093341
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018550420A Active JP6701374B2 (ja) | 2016-04-08 | 2017-03-27 | 小型スプリットゲート不揮発性フラッシュメモリセル及びその作製方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US9960242B2 (ja) |
EP (1) | EP3449501B1 (ja) |
JP (1) | JP6701374B2 (ja) |
KR (1) | KR102119335B1 (ja) |
CN (1) | CN107293546B (ja) |
TW (1) | TWI623089B (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI637492B (zh) * | 2017-11-21 | 2018-10-01 | 旺宏電子股份有限公司 | 半導體結構及其形成方法 |
CN110021602B (zh) | 2018-01-05 | 2023-04-07 | 硅存储技术公司 | 在专用沟槽中具有浮栅的非易失性存储器单元 |
US11164881B2 (en) * | 2018-09-11 | 2021-11-02 | Globalfoundries Singapore Pte. Ltd. | Transistor device, memory arrays, and methods of forming the same |
US10797142B2 (en) | 2018-12-03 | 2020-10-06 | Silicon Storage Technology, Inc. | FinFET-based split gate non-volatile flash memory with extended source line FinFET, and method of fabrication |
US10937794B2 (en) * | 2018-12-03 | 2021-03-02 | Silicon Storage Technology, Inc. | Split gate non-volatile memory cells with FinFET structure and HKMG memory and logic gates, and method of making same |
CN112185970B (zh) * | 2019-07-02 | 2024-05-28 | 硅存储技术公司 | 形成分裂栅存储器单元的方法 |
CN113097211A (zh) * | 2020-01-09 | 2021-07-09 | 联华电子股份有限公司 | 非挥发性存储元件及其制造方法 |
US11183571B2 (en) * | 2020-01-16 | 2021-11-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Memory device and manufacturing method thereof |
CN111341776B (zh) * | 2020-03-18 | 2023-11-14 | 上海华虹宏力半导体制造有限公司 | 存储器及其形成方法、存储器单元阵列及其驱动方法 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5242848A (en) | 1990-01-22 | 1993-09-07 | Silicon Storage Technology, Inc. | Self-aligned method of making a split gate single transistor non-volatile electrically alterable semiconductor memory device |
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JP4340156B2 (ja) | 2002-02-21 | 2009-10-07 | パナソニック株式会社 | 半導体記憶装置の製造方法 |
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-
2016
- 2016-04-08 CN CN201610216805.9A patent/CN107293546B/zh active Active
-
2017
- 2017-03-24 US US15/468,541 patent/US9960242B2/en active Active
- 2017-03-27 EP EP17779530.9A patent/EP3449501B1/en active Active
- 2017-03-27 JP JP2018550420A patent/JP6701374B2/ja active Active
- 2017-03-27 KR KR1020187031645A patent/KR102119335B1/ko active IP Right Grant
- 2017-03-30 TW TW106110803A patent/TWI623089B/zh active
Also Published As
Publication number | Publication date |
---|---|
EP3449501B1 (en) | 2021-01-27 |
CN107293546B (zh) | 2020-09-04 |
JP6701374B2 (ja) | 2020-05-27 |
TW201737469A (zh) | 2017-10-16 |
KR20180132778A (ko) | 2018-12-12 |
EP3449501A4 (en) | 2019-12-04 |
KR102119335B1 (ko) | 2020-06-04 |
CN107293546A (zh) | 2017-10-24 |
US9960242B2 (en) | 2018-05-01 |
TWI623089B (zh) | 2018-05-01 |
EP3449501A1 (en) | 2019-03-06 |
US20170330949A1 (en) | 2017-11-16 |
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