TWI637492B - 半導體結構及其形成方法 - Google Patents

Abstract

一種半導體結構包括複數個次陣列結構，藉由複數個隔離結構彼此分離。此種半導體結構更包括複數個記憶胞構成的一三維陣列。該些記憶胞包括複數個記憶胞群，分別設置在次陣列結構中。此種半導體結構更包括複數個導電結構。導電結構的每一者包括沿著隔離結構之一延伸方向對應設置在隔離結構的每一者中的複數個導電柱。導電柱穿過隔離結構的每一者。導電柱的每一者具有圓形剖面。

Description

半導體結構及其形成方法

本揭露是關於一種半導體結構及其形成方法。本揭露特別是關於一種包括複數個記憶胞構成之三維陣列的半導體結構及其形成方法。

為了減少體積、降低重量、增加功率密度、和改善可攜帶性等理由，三維(3D)半導體結構被發展出來。在一些三維半導體結構的典型製程中，可形成包括複數個層的堆疊在基板上，接著形成複數個開口穿過堆疊，並提供用於形成垂直結構的合適材料至開口中。開口和形成於其中的垂直結構典型地具有高深寬比。這可能導致內部應力並從而造成裝置的變形(distortion)和失效(failure)。

本揭露是針對一種半導體結構及其形成方法。根據本揭露，能夠藉由特別的結構設計，減低半導體結構中的應力的影響。

在一些實施例中，提供一種半導體結構。此種半導體結構包括複數個次陣列結構，藉由複數個隔離結構彼此分離。此種半導體結構更包括複數個記憶胞構成的一三維陣列。該些記憶胞包括複數個記憶胞群，分別設置在次陣列結構中。此種半導體結構更包括複數個導電結構。導電結構的每一者包括沿著隔離結構之一延伸方向對應設置在隔離結構的每一者中的複數個導電柱。導電柱穿過隔離結構的每一者。導電柱的每一者具有圓形剖面。

在一些實施例中，提供一種半導體結構的形成方法。此種形成方法包括下列步驟。首先，提供一起始結構。起始結構包括藉由複數個隔離區彼此分離的複數個次陣列結構。次陣列結構的每一者包括一堆疊和穿過堆疊的複數個主動結構。主動結構的每一者包括一通道層和形成在通道層和堆疊之間的一記憶層。形成複數個隔離結構分別位於隔離區中。接著，形成複數個導電柱於隔離結構中。導電柱穿過隔離結構。導電柱的每一者具有圓形剖面。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：

100‧‧‧半導體結構

102‧‧‧次陣列結構

104‧‧‧隔離結構

106‧‧‧基板

108‧‧‧堆疊

110‧‧‧導電層

112‧‧‧絕緣層

114‧‧‧主動結構

116‧‧‧通道層

118‧‧‧記憶層

120‧‧‧絕緣材料

122‧‧‧導電連接件

126‧‧‧絕緣襯層

128‧‧‧絕緣牆

130‧‧‧導電柱

132‧‧‧導電芯

134‧‧‧阻障層

136‧‧‧導電線

138‧‧‧導電結構

140‧‧‧接觸元件

142‧‧‧第一上方導電線

144‧‧‧接觸元件

146‧‧‧第二上方導電線

200‧‧‧起始結構

204‧‧‧隔離區

208‧‧‧堆疊

210‧‧‧犧牲層

230‧‧‧導電結構

252‧‧‧硬遮罩層

254‧‧‧層間介電質層

256‧‧‧溝槽

258‧‧‧高介電係數材料層

260‧‧‧絕緣材料

262‧‧‧孔洞

264‧‧‧層間介電質層

A1‧‧‧箭頭

A2‧‧‧箭頭

R1‧‧‧第一列

R2‧‧‧第二列

T‧‧‧等腰三角形

第1A~1D圖繪示根據實施例的一例示性半導體結構。

第2圖繪示用於比較的一傳統半導體結構。

第3A~10B圖繪示根據實施例的半導體結構的一例示性製造方法。

以下將配合所附圖式對於各種不同的實施例進行更詳細的說明，所附圖式只用於描述和解釋目的，而不用於限制目的。為了清楚起見，元件可能並未依照實際比例繪示。此外，可能從某些圖式中省略一些元件和/或元件符號。可以預期的是，一實施例中的要素和特徵，能夠被有利地納入於另一實施例中，無須進一步的闡述。

根據實施例的一半導體結構包括複數個次陣列結構，藉由複數個隔離結構彼此分離。該半導體結構更包括複數個記憶胞構成的一三維陣列。該些記憶胞包括複數個記憶胞群，分別設置在次陣列結構中。該半導體結構更包括複數個導電結構。導電結構的每一者包括沿著隔離結構之一延伸方向對應設置在隔離結構的每一者中的複數個導電柱。該些導電柱穿過隔離結構的該每一者。導電柱的每一者具有圓形剖面。

請參照第1A~1D圖，其示出根據實施例的一例示性半導體結構100，其中第1A圖繪示上視圖，第1B圖繪示沿著第1A圖中B-B’線的剖視圖，第1C圖繪示沿著第1A圖中C-C’線的剖視圖，第1D圖繪示透視圖，並為了清楚起見而從圖式中移除部分元件。如第1A~1D圖所示，半導體結構100包括複數個次陣列結 構102和複數個隔離結構104。次陣列結構102藉由隔離結構104彼此分離。

根據一些實施例，次陣列結構102的每一者可包括一堆疊108和複數個主動結構114，堆疊108設置在半導體結構100的一基板106上，主動結構114穿過堆疊108。堆疊108包括交替堆疊的複數個導電層110和複數個絕緣層112。主動結構114的每一者包括一通道層116和一記憶層118，記憶層118設置在通道層116和堆疊108之間。主動結構114的每一者可更包括一絕緣材料120，填充至通道層116所形成之空間中。主動結構114的每一者可更包括一導電連接件122，設置在絕緣材料120上。主動結構114的每一者可具有圓形剖面。在一些實施例中，主動結構114可被形成為圓柱。在一些實施例中，由於製程限制，主動結構114被形成為倒立圓台。設置在次陣列結構102的每一者中的記憶胞群的記憶胞，係藉由堆疊108的導電層110和主動結構114之間的交點來定義。複數個次陣列結構102中的記憶胞群共同構成記憶胞的一三維陣列。

隔離結構104隔離次陣列結構102並定義記憶胞的區塊。根據一些實施例，由於複數個導電柱130係設置於其中，隔離結構104的每一者可包括複數個絕緣襯層126，分別環繞設置在隔離結構104的每一者中的導電柱130。隔離結構104的每一者可更包括複數個絕緣牆128，連接絕緣襯層126。藉由這樣的配置，能夠保證隔離結構104的隔離功能。

半導體結構100包括複數個導電結構。導電結構的每一者包括沿著隔離結構104之一延伸方向(圖式中為X方向)對應設置在隔離結構104的每一者中的複數個導電柱130。該些導電柱130穿過隔離結構104的該每一者。導電柱130的每一者具有圓形剖面。類似於主動結構114，導電柱130可被形成為圓柱，或者可因製程限制被形成為倒立圓台(亦即，上方部分的一直徑大於下方部分的一直徑)。導電柱130的每一者包括一導電芯132，具有圓形剖面。導電柱130的每一者可更包括一阻障層134，環繞導電芯132。根據一些實施例，如第1D圖所示，導電結構的每一者可更包括一導電線136，設置在導電柱130上。導電線136連接導電柱130，以降低導電結構的電阻。導電柱130與其上的導電線136構成一導電結構138。導電結構可為源極線結構。主動結構114的每一者的導電連接件122可用於將通道層116耦接至一位元線(142)，且導電層110可包括複數個字元線。能夠理解的是，在一些實施例中，導電層110可更包括接地選擇線等等。

現在請參照第1A圖，在一第一列R1中的主動結構114係與設置在隔離結構104的其中一者中的導電柱130相鄰設置，且在第一列R1中的主動結構114與設置在隔離結構104的該其中一者中的導電柱130可交錯配置。在一些實施例中，設置在隔離結構104的該其中一者中的該些導電柱130的其中一者與在第一列R1中的該些主動結構114中的相鄰二者可配置為形成等腰三角形T。在一第二列R2中的主動結構114係在相對於隔離結構104的 該其中一者的一側與在第一列R1中的主動結構114相鄰設置，在第二列R2中的主動結構114與在第一列R1的主動結構114可交錯配置，且在第二列R2中的主動結構114與設置在隔離結構104的該其中一者中的導電柱130可彼此對準。

根據實施例，導電柱130係形成為具有圓形剖面。這樣的導電柱能夠藉由填充導電材料至孔洞中來形成。由於孔洞具有圓形剖面，應力能夠由環繞孔洞的絕緣材料均勻地從所有方向提供，從而能夠減少導電材料的內部應力。由此形成的導電柱130也由絕緣材料均勻地從所有方向施加應力，如第1A圖中的箭頭A1所示。這有利於結構的穩定。

相對於此，如第2圖所示，在傳統的半導體結構中，牆狀的導電結構230而非導電柱130形成在分離次陣列結構的隔離區中。這樣的牆狀導電結構能夠藉由填充導電材料至只被從二個方向施加應力的溝槽中來形成。由此形成的導電結構230只承受來自二個方向的應力，如箭頭A2所示，並因為導電材料外部和內部的應力而較容易彎曲或從原本的設計變形。隨著堆疊中的層數目的增加和元件尺寸的縮小，這樣的應力因溝槽的高深寬比而變強。這樣的應力也可能在導電材料的填充品質變好時變強，作為其副作用。彎曲和變形的情形在這類導電結構係由鎢形成時特別嚴重，又在堆疊中的導電層也由鎢形成時更加嚴重。然而，由於鎢的電阻率低，它仍然是用於形成導電層和導電結構的典型選擇。這類導電結構變形的情形可能嚴重到牆狀導電結構之間的寬 度差異高達牆狀導電結構寬度的約四分之一到約二分之一。彎曲和變形的情形可能進一步造成接觸元件的錯誤落置(mis-landing)，並從而導致例如是位元線至最上方之字元線的橋接。

而在根據實施例的半導體結構中，形成具有圓形剖面的導電柱取代牆狀的導電結構，因此外部應力以更均勻的方式施加，且能夠減少來自導電材料之填充的應力。如此一來，便能夠避免接觸元件的錯誤落置及其導致的橋接。能夠減少裝置失效的可能性，並能夠提升產品的合格率。如第1A圖所示之導電柱(130)與相鄰列(R1)中之主動結構(114)的交錯配置，可進一步地提供半導體結構的製程容限(process window)。

根據一些實施例，半導體結構100可更包括其他元件，如第1D圖所示。在一些實施例中，半導體結構100更包括複數個接觸元件140和複數個第一上方導電線142。接觸元件140設置在主動結構114上，例如位於導電連接件122上，以耦接主動結構114至可以是位元線的第一上方導電線142。在一些實施例中，半導體結構100更包括一接觸元件144和一第二上方導電線146。接觸元件144設置在導電結構138上，例如位於導電線136上，以耦接可以是源極線結構的導電結構138至第二上方導電線146。如第1D圖所示，在一些實施例中，導電柱130的一排列方向相同於導電線136的一延伸方向，並垂直於第一上方導電線142和第二上方導電線146的一延伸方向。

根據實施例的一半導體結構的形成方法可包括下列步驟。首先，提供一起始結構。起始結構包括藉由複數個隔離區彼此分離的複數個次陣列結構。次陣列結構的每一者包括一堆疊和穿過堆疊的複數個主動結構。主動結構的每一者包括一通道層和形成在通道層和堆疊之間的一記憶層。接著，形成複數個隔離結構分別位於隔離區中。之後，形成複數個導電柱於隔離結構中。導電柱穿過隔離結構。導電柱的每一者具有圓形剖面。

請參照第3A~10B圖，其示出根據實施例的一例示性形成方法，其中標示為「A」的圖式繪示上視圖，標示為「B」的圖式繪示沿著標示為「A」的圖式中B-B’線的對應剖視圖。

如第3A~3B圖所示，提供一起始結構200。起始結構200包括藉由複數個隔離區204彼此分離的複數個次陣列結構102。次陣列結構102的每一者包括一堆疊208和穿過堆疊208的複數個主動結構114。主動結構114的每一者包括一通道層116和形成在通道層116和堆疊208之間的一記憶層118。如上所述，主動結構114的每一者可更包括填充至通道層116所形成之空間中的一絕緣材料120和形成在絕緣材料120的一導電連接件122。在一些實施例中，如第3A~3B圖所示，起始結構200的堆疊208包括交替堆疊的複數個犧牲層210和複數個絕緣層112。犧牲層210可由氮化物形成。絕緣層112可由氧化物形成。在一些實施例中，起始結構200可更包括一硬遮罩層252形成在堆疊208上，而主動結構114也穿過硬遮罩層252。

如第4A~4B圖所示，可選擇性地形成一層間介電質層254在第3A~3B圖所示之起始結構200上。接著，將形成隔離結構104在隔離區204中。如第4A~4B圖所示，隔離結構104的形成可包括先形成複數個溝槽256分別位於隔離區204中。溝槽256可藉由蝕刻來形成。

如第5A~5B圖所示，能夠通過溝槽256以複數個導電層110取代犧牲層210。在一些實施例中，在通過溝槽256移除犧牲層210之後，可形成一高介電係數材料共形地形成至結構上，接著填充用於形成導電層110的導電材料至剩餘空間中。如此一來，高介電係數材料層258以包覆導電層110的方式形成。導電層110可由鎢形成。

如第6A~6B圖所示，可通過溝槽256移除位在隔離區204中的導電層110，例如是藉由蝕刻。接著，如第7A~7B圖所示，填充一絕緣材料260至溝槽256以及由移除位在隔離區204中的導電層110所形成的空間中，絕緣材料260例如是氧化物。如此一來，便形成複數個隔離結構104分別位於隔離區204中。

如第8A~8B圖所示，形成複數個孔洞262穿過隔離結構104，例如是藉由蝕刻。孔洞262的每一者具有圓形剖面。如第9A~9B圖所示，形成複數個阻障層134分別位於孔洞262的複數個側壁上。接著，以一導電材料填充孔洞262，以形成複數個導電芯132分別位於孔洞262中。導電材料可為鎢。在一些實施例中，在形成阻障層134之前，可形成複數個絕緣襯層126分別位於孔洞 262的該些側壁上，以確保次陣列結構102之間正確地隔離。如此一來，便形成複數個導電柱130於隔離結構104中。導電柱130穿過隔離結構104。導電柱130的每一者具有圓形剖面。

在一些實施例中，如第9A圖所示，在次陣列結構102的每一者中的一第一列R1中的主動結構114係與形成在隔離結構104的其中一者中的導電柱130相鄰，且在第一列R1中的主動結構114與形成在隔離結構104的該其中一者中的導電柱130係交錯配置。在一些實施例中，在次陣列結構102的該每一者中的一第二列R2中的主動結構114係在相對於隔離結構104的該其中一者的一側與在第一列R1中的主動結構114相鄰，在第二列R2中的主動結構114與在第一列R1中的主動結構114係交錯配置，且在第二列R2中的主動結構114與形成在隔離結構104的該其中一者中的導電柱130係彼此對準。

如第10A~10B圖所示，可形成複數個導電線136於導電柱130上。導電線136的每一者連接對應形成於隔離結構104的每一者中的導電柱130。在一些實施例中，如第10A~10B圖所示，可選擇性地形成一層間介電質層264在層間介電質層254上，並形成接觸元件140和144穿過層間介電質層264。接觸元件140形成在主動結構114上，以耦接主動結構114至例如位元線(142)。接觸元件144形成在導電線136上，以耦接導電結構至上方導電線(146)。能夠理解的是，之後也可進行其他典型用於形成半導體結構(特別是三維垂直通道反及(NAND)記憶結構的製程。

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (10)

1. 一種半導體結構，包括：複數個次陣列結構，藉由複數個隔離結構彼此分離；複數個記憶胞構成的一三維陣列，其中該些記憶胞包括複數個記憶胞群，分別設置在該些次陣列結構中；以及複數個導電結構，其中該些導電結構的每一者包括沿著該些隔離結構之一延伸方向對應設置在該些隔離結構的每一者中的複數個導電柱，該些導電柱穿過該些隔離結構的該每一者，且該些導電柱的每一者具有圓形剖面。
2. 如申請專利範圍第1項所述之半導體結構，其中該些導電結構的該每一者更包括：一導電線，設置在該些導電柱上，該導電線連接該些導電柱。
3. 如申請專利範圍第1項所述之半導體結構，其中該些導電結構為源極線結構。
4. 如申請專利範圍第1項所述之半導體結構，其中該些次陣列結構的每一者包括：一堆疊，包括交替堆疊的複數個導電層和複數個絕緣層；以及複數個主動結構，穿過該堆疊，該些主動結構的每一者包括：一通道層；及一記憶層，設置在該通道層和該堆疊之間； 其中設置在該些次陣列結構的該每一者中的該記憶胞群的該些記憶胞，係藉由該堆疊的該些導電層和該些主動結構之間的交點來定義；其中在一第一列中的該些主動結構係與設置在該些隔離結構的其中一者中的該些導電柱相鄰設置，且在該第一列中的該些主動結構與設置在該些隔離結構的該其中一者中的該些導電柱係交錯配置。
5. 如申請專利範圍第4項所述之半導體結構，其中在一第二列中的該些主動結構係在相對於該些隔離結構的該其中一者的一側與在該第一列中的該些主動結構相鄰設置，在該第二列中的該些主動結構與在該第一列中的該些主動結構係交錯配置，且在該第二列中的該些主動結構與設置在該些隔離結構的該其中一者中的該些導電柱係彼此對準。
6. 如申請專利範圍第4項所述之半導體結構，其中設置在該些隔離結構的該其中一者中的該些導電柱的其中一者與在該第一列中的該些主動結構中的相鄰二者係配置為形成等腰三角形。
7. 一種半導體結構的形成方法，包括：提供一起始結構，其中該起始結構包括藉由複數個隔離區彼此分離的複數個次陣列結構，該些次陣列結構的每一者包括一堆疊和穿過該堆疊的複數個主動結構，且該些主動結構的每一者包括一通道層和形成在該通道層和該堆疊之間的一記憶層；形成複數個隔離結構分別位於該些隔離區中；以及 形成複數個導電柱於該些隔離結構中，該些導電柱穿過該些隔離結構，該些導電柱的每一者具有圓形剖面。
8. 如申請專利範圍第7項所述之形成方法，其中該起始結構的該些堆疊包括交替堆疊的複數個犧牲層和複數個絕緣層，且該形成方法更包括：形成複數個溝槽分別位於該些隔離區中；以及通過該些溝槽以複數個導電層取代該些犧牲層；其中形成該些隔離結構的步驟包括：通過該些溝槽移除位在該些隔離區中的該些導電層；以及填充一絕緣材料至該些溝槽以及由移除位在該些隔離區中的該些導電層所形成的空間中。
9. 如申請專利範圍第7項所述之形成方法，其中形成該些導電柱的步驟包括：形成複數個孔洞穿過該些隔離結構，該些孔洞的每一者具有圓形剖面；形成複數個阻障層分別位於該些孔洞的複數個側壁上；以及以一導電材料填充該些孔洞，以形成複數個導電芯分別位於該些孔洞中。
10. 如申請專利範圍第7項所述之形成方法，更包括：形成複數個導電線於該些導電柱上，該些導電線的每一者連接對應形成於該些隔離結構的每一者中的該些導電柱。