JP2019220751A - Ａ／ｄ変換装置および半導体装置 - Google Patents

Abstract

【課題】簡易な方式で精度の高いＡ／Ｄ変換が可能なＡ／Ｄ変換装置を提供する。【解決手段】Ａ／Ｄ変換装置は、アナログ出力信号を複数ビットのデジタル信号に変換するＡ／Ｄ変換回路と、Ａ／Ｄ変換回路を制御する制御回路とを備える。制御回路は、Ａ／Ｄ変換回路による第１変換動作に従ってアナログ出力信号の電圧レベルが複数のレベル領域のうちのいずれの領域に該当するかを示す第１ビットのデジタル信号を取得し、取得した第１ビットに基づいて当該レベル領域に対応する基準電圧を設定し、アナログ出力信号と基準電圧との差分電圧をＡ／Ｄ変換回路のＡ／Ｄ変換入力レンジに対応するように増幅して増幅アナログ出力信号としてＡ／Ｄ変換回路に出力し、Ａ／Ｄ変換回路による第２変換動作に従って増幅アナログ出力信号の電圧レベルを示す第２ビットの複数ビットのデジタル信号を取得し、第１ビットおよび第２ビットのデジタル信号を合成する。【選択図】図１

Description

本開示は、アナログ出力信号をデジタル信号に変換するＡ／Ｄ変換装置および半導体装置に関する。

従来より、撮像デバイスなどの多素子センサが、広く利用されている。多素子センサは、ダイナミックレンジが大きいことが望ましく、特にＸ線撮像素子や赤外線撮像素子などは大きなダイナミックレンジが要求される。

センサ等にはアナログ信号をデジタル信号に変換するＡ／Ｄ変換回路が設けられている。なお、センサ等に限られず種々の用途でもＡ／Ｄ変換回路は用いられる。

この点で、特許文献１では、低い分解能のＡ／Ｄ変換回路を用いて分解能を拡張することが可能なＡ／Ｄ変換回路が開示されている。

特開２０１１−１３９２５９号公報

しかしながら、上記特許文献１に示されるＡ／Ｄ変換回路は、Ａ／Ｄ変換回路の前段にプレＡ／Ｄ変換回路を設けてアナログ出力信号がどの電圧範囲に入るかの絞り込みを行なっている。そして、プレＡ／Ｄ変換回路に用いる基準電圧を生成する抵抗素子と、Ａ／Ｄ変換回路に用いる基準電圧を生成する抵抗素子とは互いに独立して設けられており、抵抗素子のばらつきに起因して基準電圧がばらつくため精度が悪化する可能性がある。

本開示は、上記の課題を解決するためになされたものであって、簡易な方式で精度の高いＡ／Ｄ変換が可能なＡ／Ｄ変換装置および半導体装置を提供する。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本開示のある局面に従うＡ／Ｄ変換装置は、アナログ出力信号を複数ビットのデジタル信号に変換するＡ／Ｄ変換回路と、Ａ／Ｄ変換回路を制御する制御回路とを備える。制御回路は、Ａ／Ｄ変換回路による第１変換動作に従ってアナログ出力信号の電圧レベルが複数のレベル領域のうちのいずれの領域に該当するかを示す第１ビットのデジタル信号を取得し、取得した第１ビットに基づいて当該レベル領域に対応する基準電圧を設定する。また、制御回路は、アナログ出力信号と基準電圧との差分電圧をＡ／Ｄ変換回路のＡ／Ｄ変換入力レンジに対応するように増幅して増幅アナログ出力信号としてＡ／Ｄ変換回路に出力し、Ａ／Ｄ変換回路による第２変換動作に従って増幅アナログ出力信号の電圧レベルを示す第２ビットの複数ビットのデジタル信号を取得し、第１ビットおよび第２ビットのデジタル信号を合成する。

一実施例によれば、本開示のＡ／Ｄ変換装置は、簡易な方式で精度の高いＡ／Ｄ変換が可能である。

実施形態１に従うＡ／Ｄ変換装置１について説明する図である。 実施形態１に従うＡ／Ｄ変換装置１のＡ／Ｄ変換動作のタイミングチャートを説明する図である。 比較例として設けられる従来のＡ／Ｄ変換装置のタイミングチャートを説明する図である。 実施形態１に従うＡ／Ｄ変換装置１の通常モードにおける第１変換動作について説明する図である。 実施形態１に従うＡ／Ｄ変換装置１の通常モードにおける第２変換動作について説明する図である。 実施形態１に従うメモリ５０に格納されている情報について説明する図である。 実施形態１に基づく各基準電圧とその差分との関係を説明する図である。 実施形態１に従うＡ／Ｄ変換装置１の補正モードにおける抵抗値間の電圧Ｖｒ１を測定する動作について説明する図である。 実施形態１に従うＡ／Ｄ変換装置１の補正モードにおける抵抗値間の電圧Ｖｒ２を測定する動作について説明する図である。 実施形態１に従うＡ／Ｄ変換装置１の補正モードにおける抵抗値間の電圧Ｖｒ３を測定する動作について説明する図である。 実施形態１に従うＡ／Ｄ変換装置１の補正モードにおける抵抗値間の電圧Ｖｒ４を測定する動作について説明する図である。 実施形態２に従うＡ／Ｄ変換装置１＃の概念について説明する図である。 実施形態２に従う温度に応じて変化する基準電圧について説明する図である。 実施形態２に従う補正テーブルについて説明する図である。 実施形態３に従うＡ／Ｄ変換装置１Ａの構成について説明する図である。 実施形態３に従うスイッチＳＷ４〜ＳＷ７の制御に従ってノードＮｄに生成される基準電圧を説明する図である。 実施形態３に従う各基準電圧とその差分との関係を説明する図である。 実施形態３に従うＡ／Ｄ変換回路２０の電圧検出範囲を説明する図である。 他の実施形態に基づくＡ／Ｄ変換回路２０および制御装置１００とを説明する図である。

実施形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰り返さない。

（実施形態１）
図１は、実施形態１に従うＡ／Ｄ変換装置１について説明する図である。

図１を参照して、実施形態１に従うＡ／Ｄ変換装置１は、内部電源２と、スイッチＳＷ１〜ＳＷ３と、マルチプレクサ４，６と、差動アンプ４０と、制御部１０と、Ａ／Ｄ変換回路２０（Ａ／ＤＣとも称する）と、シリアルパラレル変換回路３０と、メモリ５０と、基準電圧発生部６０とを含む。

内部電源２は、所望の内部電圧Ｖｉｎを生成して出力する。本例においては、内部電圧Ｖｉｎは、スイッチＳＷ３を介して外部端子から外部出力Ａｏｕｔとして出力することが可能である。

スイッチＳＷ３は、制御部１０からの制御信号ＲＬ３に従って動作する。スイッチＳＷ３は、制御信号ＲＬ３（「Ｈ」レベル）に従ってオンし、内部電圧Ｖｉｎを外部出力Ａｏｕｔとして出力する。一方、スイッチＳＷ３は、制御信号ＲＬ３（「Ｌ」レベル）に従ってオフする。したがって、この場合は、外部出力Ａｏｕｔは出力されない。

スイッチＳＷ２は、制御部１０からの制御信号ＲＬ２に従って動作する。具体的には、スイッチＳＷ２は、接点ａ，ｂと出力ノードとの接続を切り替える。スイッチＳＷ２は、制御信号ＲＬ２（「Ｌ」レベル）に従って接点ａと出力ノードとを接続する。一方、スイッチＳＷ２は、制御信号ＲＬ２（「Ｈ」レベル）に従って接点ｂと出力ノードとを接続する。

スイッチＳＷ２は、接点ａに内部電圧Ｖｉｎの入力を受ける。また、接点ｂに外部入力Ａｉｎの入力を受ける。

基準電圧発生部６０は、複数の抵抗素子Ｒ０〜Ｒ３を含む。複数の抵抗素子Ｒ０〜Ｒ３は、基準電圧Ｖｒｅｆと接地電圧ＧＮＤとの間に直列に接続される。基準電圧発生部６０は、抵抗分割により種々の基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ４を出力する。

マルチプレクサ４は、５つの入力ノードｓ１〜ｓ５を有し、制御信号ＭＸ１に従って入力ノードｓ１〜ｓ５に入力される電圧の１つを選択して電圧Ｖｉｎ１として出力する。

マルチプレクサ６は、４つの入力ノードｕ１〜ｕ４を有し、制御信号ＭＸ２に従って入力ノードｕ１〜ｕ４に入力される電圧の１つを選択して電圧Ｖｉｎ２として出力する。

入力ノードｓ１は、スイッチＳＷ２の出力信号の入力を受ける。
入力ノードｓ２は、基準電圧Ｖｒｅｆの入力を受ける。

入力ノードｓ３は、抵抗Ｒ０，Ｒ１の接続ノードの基準電圧Ｖｒｅｆ１の入力を受ける。

入力ノードｓ４は、抵抗Ｒ１，Ｒ２の接続ノードの基準電圧Ｖｒｅｆ２の入力を受ける。

入力ノードｓ５は、抵抗Ｒ２，Ｒ３の接続ノードの基準電圧Ｖｒｅｆ３の入力を受ける。

入力ノードｕ１は、抵抗Ｒ０，Ｒ１の接続ノードの基準電圧Ｖｒｅｆ１の入力を受ける。

入力ノードｕ２は、抵抗Ｒ１，Ｒ２の接続ノードの基準電圧Ｖｒｅｆ２の入力を受ける。

入力ノードｕ３は、抵抗Ｒ２，Ｒ３の接続ノードの基準電圧Ｖｒｅｆ３の入力を受ける。

入力ノードｕ４は、接地電圧ＧＮＤを基準電圧Ｖｒｅｆ４とした入力を受ける。
差動アンプ４０は、電圧Ｖｉｎ１，Ｖｉｎ２の電位差を増幅して増幅アナログ電圧をスイッチＳＷ１の接点ｂに出力する。

スイッチＳＷ１は、制御部１０からの制御信号ＲＬ１に従って動作する。具体的には、スイッチＳＷ１は、接点ａ，ｂと出力ノードとの接続を切り替える。スイッチＳＷ１は、制御信号ＲＬ１（「Ｌ」レベル）に従って接点ａと出力ノードとを接続する。一方、スイッチＳＷ１は、制御信号ＲＬ１（「Ｈ」レベル）に従って接点ｂと出力ノードとを接続する。

スイッチＳＷ１は、接点ａにスイッチＳＷ２からの出力を受ける。また、接点ｂに差動アンプ４０の出力信号の入力を受ける。スイッチＳＷ１は、アナログ出力信号ＶｏｕｔをＡ／Ｄ変換回路２０に出力する。

Ａ／Ｄ変換回路２０は、アナログ出力信号Ｖｏｕｔに対してＡ／Ｄ変換処理し、処理結果をデータＤＡＴＡとして出力する。本例においては、一例としてＡ／Ｄ変換回路２０は、アナログ出力信号Ｖｏｕｔを４ビットのデジタル信号に変換する分解能を有する。

シリアルパラレル変換回路３０は、Ａ／Ｄ変換回路２０から出力されたデータＤＡＴＡの入力を受けてパラレルデータＤ１〜Ｄ４としてメモリ５０に出力する。

メモリ５０は、シリアルパラレル変換回路３０から出力されるパラレルデータＤ１〜Ｄ４を格納する。

本例においては、Ａ／Ｄ変換回路２０は、アナログ出力信号Ｖｏｕｔに対して第１および第２変換動作を実行する。そして、第１変換動作および第２変換動作によりＡ／Ｄ変換処理した結果をメモリ５０にそれぞれ格納する。

制御部１０は、合成部１２と補正部１４とを含む。合成部１２は、メモリ５０に格納されたデータＤＡＴＡを合成処理して外部ピンを介して出力データＤＯＵＴを出力する。

本例においては、メモリ５０は、第１変換動作に従うデータＤＡＴＡを第１ビットとして格納する。また、メモリ５０は、第２変換動作に従うデータＤＡＴＡを第２ビットとして格納する。

合成部１２は、メモリ５０に格納されている第１ビットおよび第２ビットに基づく合成処理を実行し、出力データＤＯＵＴを出力する。

補正部１４は、補正モードにおける補正処理を実行する。
制御部１０は、外部ピンを介して入力される制御信号ＭＯＤＥ，ＴＲＧおよびクロック信号ＣＬＫに従って動作する。

制御信号ＭＯＤＥは、Ａ／Ｄ変換装置１における通常モードと補正モードとを切り替える。

Ａ／Ｄ変換装置１は、通常モードにおいて内部電圧Ｖｉｎあるいは外部入力Ａｉｎに対するＡ／Ｄ変換動作を実行する。

Ａ／Ｄ変換装置１は、補正モードにおいてＡ／Ｄ変換動作で用いる基準電圧に対応するデジタル信号の補正動作を実行する。

制御信号ＴＲＧは、Ａ／Ｄ変換回路２０のＡ／Ｄ変換動作を指示するコマンド信号である。

制御部１０は、制御信号ＴＲＧの入力を受けて、Ａ／Ｄ変換回路２０に対してＡ／Ｄ変換動作の実行を指示する。具体的には、制御部１０は、制御信号ＣＳ（「Ｌ」レベル）をＡ／Ｄ変換回路２０に出力する。また、制御部１０は、入力されるクロック信号ＣＬＫを内部クロック信号ＡＣＬＫとしてＡ／Ｄ変換回路２０に出力する。

Ａ／Ｄ変換回路２０は、制御信号ＣＳおよび内部クロック信号ＡＣＬＫに基づいてアナログ信号をデジタル信号に変換するＡ／Ｄ変換動作を実行する。

実施形態１に従うＡ／Ｄ変換装置１は、アナログ信号をデジタル信号に変換するＡ／Ｄ変換回路２０のＡ／Ｄ変換動作を２回実行することにより高分解能（一例として６ビット）のＡ／Ｄ変換を実現する。

具体的には、一例としてＡ／Ｄ変換回路２０は、アナログ信号に対して４ビットのデジタル信号の分解能を有する。

Ａ／Ｄ変換装置１は、１回目のＡ／Ｄ変換動作により第１ビットのデジタル信号を取得する。そして、Ａ／Ｄ変換装置１は、２回目のＡ／Ｄ変換動作により第２ビットのデジタル信号を取得する。Ａ／Ｄ変換装置１は、第１ビットおよび第２ビットのデジタル信号に基づいて合成処理することにより６ビットの分解能のデジタル信号を取得する。

図２は、実施形態１に従うＡ／Ｄ変換装置１のＡ／Ｄ変換動作のタイミングチャートを説明する図である。

図２を参照して、制御部１０は、時刻Ｔ１に制御信号ＴＲＧ（「Ｈ」レベル）の入力を受ける。これに伴い制御部１０は、制御信号ＲＬ１（「Ｌ」レベル）を設定する。スイッチＳＷ１は、接点ａと出力ノードとを接続する。

制御部１０は、時刻Ｔ２に制御信号ＣＳ（「Ｌ」レベル）をＡ／Ｄ変換回路２０に出力する。Ａ／Ｄ変換回路２０は、制御信号ＣＳ（「Ｌ」レベル）を受けて活性化され、内部クロック信号ＡＣＬＫに従ってアナログ信号に対してＡ／Ｄ変換動作を実行する。本例においては２サイクルの内部クロック信号ＡＣＬＫに対して２ビットのデータＤ４，Ｄ３が出力される場合が示されている。データＤ４，Ｄ３は、上位２ビットに相当する。

次に、制御部１０は、時刻Ｔ３に制御信号ＴＲＧ（「Ｈ」レベル）の入力を受ける。これに伴い、制御部１０は、制御信号ＲＬ１（「Ｈ」レベル）を設定する。スイッチＳＷ１は、接点ｂと出力ノードとを接続する。

制御部１０は、時刻Ｔ３移以降において内部クロック信号ＡＣＬＫに従ってアナログ信号に対してＡ／Ｄ変換動作を実行する。本例においては４サイクルの内部クロック信号ＡＣＬＫに対して４ビットのデータＤ４，Ｄ３，Ｄ２，Ｄ１が出力される場合が示されている。データＤ４，Ｄ３，Ｄ２，Ｄ１は、下位４ビットに相当する。

Ａ／Ｄ変換装置１は、最初の２回の内部クロック信号ＡＣＬＫに従って１回目のＡ／Ｄ変換動作を実行する。そして、Ａ／Ｄ変換装置１は、次の４回の内部クロック信号ＡＣＬＫに従って２回目のＡ／Ｄ変換動作を実行する。

本例におけるＡ／Ｄ変換装置１は、２回のＡ／Ｄ変換動作により６ビットのデジタル信号を出力する。

図３は、比較例として設けられる従来のＡ／Ｄ変換装置のタイミングチャートを説明する図である。

図３においては、比較例として６ビットの分解能を有するＡ／Ｄ変換装置のタイミングチャートについて説明する。

６ビットの分解能を有するＡ／Ｄ変換装置の場合には、６サイクルのクロック信号ＣＬＫの入力に従って６ビットのデジタル信号を取得する場合が示されている。

図２および図３を参照して、４ビットの分解能を有するＡ／Ｄ変換装置１と、６ビットの分解能を有する比較例のＡ／Ｄ変換装置とを比較すると、分解能の高い比較例のＡ／Ｄ変換装置の方が高速にＡ／Ｄ変換処理を実行することが可能である。

しかしながら、２回のＡ／Ｄ変換動作を実行する分解能の低いＡ／Ｄ変換装置１を用いた場合であっても１サイクル分のクロック信号分程度遅れるのみであり、影響は少ないと考えられる。また、分解能の低いＡ／Ｄ変換回路を用いて分解能の高いＡ／Ｄ変換装置を実現することが可能であり、コストを低減することが可能である。

（通常モード）
制御部１０は、制御信号ＭＯＤＥに従ってＡ／Ｄ変換装置１における通常モードと補正モードとを切り替える。

まず、実施形態１に従うＡ／Ｄ変換装置１の通常モードにおける内部電圧Ｖｉｎあるいは外部入力Ａｉｎに対するＡ／Ｄ変換動作について説明する。

一例として、内部電源２は、一例として内部電圧Ｖｉｎ（３．３Ｖ）のＡ／Ｄ変換動作について説明する。

図４は、実施形態１に従うＡ／Ｄ変換装置１の通常モードにおける第１変換動作について説明する図である。

図４（Ａ）を参照して、制御部１０は、制御信号ＲＬ１，ＲＬ２（「Ｌ」レベル）をスイッチＳＷ１，ＳＷ２に出力する。

Ａ／Ｄ変換回路２０は、アナログ出力信号Ｖｏｕｔ（３．３Ｖ）の入力を受ける。
なお、第１変換動作においては、差動アンプ４０は用いられない。

実施形態１に従うＡ／Ｄ変換回路２０は、アナログ出力信号Ｖｏｕｔに対する１回目の第1変換動作において第１ビットとして２ビットのデジタル信号Ｄ４，Ｄ３を出力する。

図４（Ｂ）は、Ａ／Ｄ変換回路２０の電圧検出範囲を説明する図である。
図４（Ｂ）を参照して、Ａ／Ｄ変換回路２０は、一例として０〜５Ｖの電圧検出範囲を有する。

Ａ／Ｄ変換回路２０は、０〜５Ｖの電圧検出範囲を４つの領域Ａ〜Ｄに分けて第１ビットとして２ビットのデジタル信号Ｄ４，Ｄ３を出力する。

領域Ｄは、０Ｖ〜１．２５Ｖの範囲に設定され、デジタル信号Ｄ４，Ｄ３は「０」、「０」に割り当てられている。領域Ｃは、１．２５Ｖ〜２．５Ｖの範囲に設定され、デジタル信号Ｄ４，Ｄ３は、「０」，「１」に割り当てられている。領域Ｂは、２．５Ｖ〜３．７５Ｖの範囲に設定され、デジタル信号Ｄ４，Ｄ３は、「１」，「０」に割り当てられている。領域Ａは、３．７５Ｖ〜５Ｖの範囲に設定され、デジタル信号Ｄ４，Ｄ３は、「１」，「１」に割り当てられている。

本例においては、Ａ／Ｄ変換回路２０は、アナログ出力信号Ｖｏｕｔ（３．３Ｖ）の入力に対して、デジタル信号Ｄ４，Ｄ３として「１」、「０」を出力する。

シリアルパラレル変換回路３０は、Ａ／Ｄ変換回路２０の出力データＤＡＴＡの入力を受けてパラレル信号に変換してメモリ５０に格納する。

図５は、実施形態１に従うＡ／Ｄ変換装置１の通常モードにおける第２変換動作について説明する図である。

図５（Ａ）を参照して、制御部１０は、制御信号ＲＬ１（「Ｈ」レベル），ＲＬ２（「Ｌ」レベル）をスイッチＳＷ１，ＳＷ２に出力する。

内部電源２は、一例として内部電圧Ｖｉｎ（３．３Ｖ）を出力する。
制御部１０は、第２変換動作において制御信号ＭＸ１，ＭＸ２を出力して差動アンプ４０を動作させる。

具体的には、制御部１０は、第２変換動作において制御信号ＭＸ１をマルチプレクサ４に出力する。

マルチプレクサ４は、制御信号ＭＸ１に従って入力ノードｓ１を選択して電圧Ｖｉｎ１（３．３Ｖ）を差動アンプ４０に出力する。

また、制御部１０は、メモリ５０に格納されたデジタル信号Ｄ４，Ｄ３に基づいて制御信号ＭＸ２をマルチプレクサ６に出力する。

制御部１０は、デジタル信号Ｄ４，Ｄ３に基づいて内部電圧Ｖｉｎ１に近い基準電圧をマルチプレクサ６が選択するための制御信号ＭＸ２を出力する。

基準電圧Ｖｒｅｆは、一例として５Ｖに設定されている。抵抗素子Ｒ０〜Ｒ３の抵抗分割に従って基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２，Ｖｒｅｆ３，Ｖｒｅｆ４は、３．７５Ｖ，２．５Ｖ，１．２５Ｖ，０Ｖにそれぞれ設定されている。

制御部１０は、デジタル信号Ｄ４，Ｄ３（「１」、「１」）に基づいて入力ノードｕ１（基準電圧Ｖｒｅｆ１（３．７５Ｖ））を選択するように制御信号ＭＸ２を出力する。デジタル信号Ｄ４，Ｄ３（「１」、「１」）の場合は、内部電圧Ｖｉｎ１は、領域Ａの範囲に含まれる。したがって、制御部１０は、領域Ａに含まれる内部電圧Ｖｉｎ１に近い基準電圧Ｖｒｅｆ１をマルチプレクサ６が選択するように指示する。

制御部１０は、デジタル信号Ｄ４，Ｄ３（「１」、「０」）に基づいて入力ノードｕ２（基準電圧Ｖｒｅｆ２（２．５Ｖ））を選択するように制御信号ＭＸ２を出力する。デジタル信号Ｄ４，Ｄ３（「１」、「０」）の場合は、内部電圧Ｖｉｎ１は、領域Ｂの範囲に含まれる。したがって、制御部１０は、領域Ｂに含まれる内部電圧Ｖｉｎ１に近い基準電圧Ｖｒｅｆ２をマルチプレクサ６が選択するように指示する。

制御部１０は、デジタル信号Ｄ４，Ｄ３（「０」、「１」）に基づいて入力ノードｕ３（基準電圧Ｖｒｅｆ３（１．２５Ｖ））を選択するように制御信号ＭＸ２を出力する。デジタル信号Ｄ４，Ｄ３（「０」、「１」）の場合は、内部電圧Ｖｉｎ１は、領域Ｃの範囲に含まれる。したがって、制御部１０は、領域Ｃに含まれる内部電圧Ｖｉｎ１に近い基準電圧Ｖｒｅｆ３をマルチプレクサ６が選択するように指示する。

制御部１０は、デジタル信号Ｄ４，Ｄ３（「０」、「０」）に基づいて入力ノードｕ４（基準電圧Ｖｒｅｆ４（０Ｖ））を選択するように制御信号ＭＸ２を出力する。デジタル信号Ｄ４，Ｄ３（「０」、「０」）の場合は、内部電圧Ｖｉｎ１は、領域Ｄの範囲に含まれる。したがって、制御部１０は、領域Ｄに含まれる内部電圧Ｖｉｎ１に近い基準電圧Ｖｒｅｆ４をマルチプレクサ６が選択するように指示する。

本例の場合は、デジタル信号Ｄ４，Ｄ３（「１」、「０」）であるためマルチプレクサ６は、基準電圧Ｖｒｅｆ２（２．５Ｖ）を選択して内部電圧Ｖｉｎ２として差動アンプ４０に出力する。

なお、本例においては、制御部１０は、デジタル信号Ｄ４，Ｄ３に従ってマルチプレクサ６を制御する制御信号ＭＸ２を出力する構成について説明する。一方、特にこれに限られずデジタル信号Ｄ４，Ｄ３をマルチプレクサ６に入力し、マルチプレクサ６内において、当該デジタル信号Ｄ４，Ｄ３に従って動作する論理回路により基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ４のいずれか１つが選択されるように構成することも可能である。この場合には、制御部１０を介さないため処理速度を速めることが可能である。

差動アンプ４０は、内部電圧Ｖｉｎ１と内部電圧Ｖｉｎ２との差分を増幅ゲインＧに従って増幅して出力する。一例として増幅ゲインＧは３．６倍に設定されている。

増幅ゲインＧが４倍の場合には、Ａ／Ｄ変換回路２０の電圧検出範囲０〜５Ｖに対して１００％のレンジでの変換動作が実行される。

本例の場合は、増幅ゲインＧが３．６倍の場合には、Ａ／Ｄ変換回路２０の電圧検出範囲０〜５Ｖに対して９０％のレンジでの変換動作が実行される。

内部電圧Ｖｉｎ１と内部電圧Ｖｉｎ２との差分電圧は０．８Ｖである。
したがって、差動アンプ４０のアナログ出力信号Ｖｏｕｔは、０．８×増幅ゲインＧ（３．６）＝２．８８Ｖに設定される。

実施形態１に従うＡ／Ｄ変換回路２０は、アナログ出力信号Ｖｏｕｔ（２．８８Ｖ）の入力を受けて、アナログ出力信号Ｖｏｕｔに対する２回目の第２変換動作を実行する。２回目の第２変換動作において、Ａ／Ｄ変換回路２０は、第２ビットの４ビットのデジタル信号Ｄ４，Ｄ３，Ｄ２，Ｄ１を出力する。

図５（Ｂ）は、Ａ／Ｄ変換回路２０の電圧検出範囲を説明する図である。
図５（Ｂ）を参照して、Ａ／Ｄ変換回路２０は、一例として０〜５Ｖの電圧検出範囲を有する。

図４（Ｂ）で説明したように１回目の測定において、ＡＤ変換回路２０は、内部電圧Ｖｉｎ１（３．３Ｖ）に対して電圧検出範囲０〜５Ｖでの変換動作を実行する。Ａ／Ｄ変換回路２０は、０〜５Ｖの電圧検出範囲を４領域に分けて２ビットのデジタル信号Ｄ４，Ｄ３を出力する。

本例においては、内部電圧Ｖｉｎ１（３．３Ｖ）は、デジタル信号Ｄ４，Ｄ３（「１」、「０」）に対応する領域Ｂに含まれる。

次に、２回目の測定において、ＡＤ変換回路２０は、内部電圧Ｖｉｎ１（３．３Ｖ）と内部電圧Ｖｉｎ２（２．５Ｖ）との差分電圧であるアナログ出力電圧Ｖｏｕｔに対して、増幅ゲインＧに従って電圧検出範囲０〜５Ｖでの変換動作を実行する。

Ａ／Ｄ変換回路２０は、０〜５Ｖの電圧検出範囲を１６領域に分けて４ビットのデジタル信号Ｄ４，Ｄ３，Ｄ２，Ｄ１を出力する。

アナログ出力信号Ｖｏｕｔ（２．８８Ｖ）は、図４で説明したように領域Ｂに含まれる。したがって、デジタル信号Ｄ４，Ｄ３は「１０」である。

そして、本例では、領域Ｂの２．５Ｖ〜３．７５Ｖの電圧検出範囲をさらに４つの領域に分割した場合が示されている。

アナログ出力信号Ｖｏｕｔ（２．８８Ｖ）は、４つの領域のうち２．８１２５〜３．１２５Ｖの範囲に含まれる。したがって、デジタル信号Ｄ２，Ｄ１は「０１」である。

それゆえ、Ａ／Ｄ変換回路２０は、アナログ出力信号Ｖｏｕｔ（２．８８Ｖ）の入力を受けて、Ａ／Ｄ変換動作により第２ビット４ビットのデジタル信号Ｄ４〜Ｄ１（「１００１」）を出力する。

シリアルパラレル変換回路３０は、Ａ／Ｄ変換回路２０の出力データＤＡＴＡの入力を受けてパラレル信号に変換してメモリ５０に格納する。

図６は、実施形態１に従うメモリ５０に格納されている情報について説明する図である。

図６（Ａ）を参照して、ここでは、第１変換動作の出力データＤＡＴＡとしてデジタル信号Ｄ４，Ｄ３が「１０」として格納されている。

図６（Ｂ）を参照して、ここでは、第２変換動作の出力データＤＡＴＡとしてデジタル信号Ｄ４〜Ｄ１が「１００１」として格納されている。

図６（Ｃ）を参照して、ここでは、基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ４の電圧値にそれぞれ対応するデジタル信号が格納されている。具体的には、基準電圧Ｖｒｅｆ１（３．７５Ｖ）に対応して「０ｘ１１００００」が格納されている。基準電圧Ｖｒｅｆ２（２．５Ｖ）に対応して「０ｘ１０００００」が格納されている。基準電圧Ｖｒｅｆ３（１．２５Ｖ）に対応して「０ｘ０１００００」が格納されている。基準電圧Ｖｒｅｆ４（０Ｖ）に対応して「０ｘ００００００」が格納されている。

再び図５を参照して、制御部１０の合成部１２は、メモリ５０に格納された１回目の第１変換動作の出力データＤＡＴＡと、メモリ５０に格納された２回目の第２変換動作の出力データＤＡＴＡとに基づいて合成処理する。

具体的には、合成部１２は、メモリ５０に格納されている１回目の第１変換動作の出力データＤＡＴＡであるデジタル信号Ｄ４，Ｄ３（「１０」）を参照する。

合成部１２は、デジタル信号Ｄ４，Ｄ３に基づいてアナログ出力信号Ｖｏｕｔのデジタル信号として、第１変換動作に従うアナログ出力信号Ｖｏｕｔに近い基準電圧Ｖｒｅｆ２に相当するデジタル信号を取得する。本例の場合には、合成部１２は、「０ｘ１０００００」を取得する。

次に、合成部１２は、メモリ５０に格納されている２回目の第２変換動作の出力データＤＡＴＡであるデジタル信号Ｄ４〜Ｄ１（「１００１」）を参照する。

ここで、Ａ／Ｄ変換回路２０による２回目の第２変換動作の出力データＤＡＴＡは、増幅ゲインＧが３．６倍に設定された９０％のレンジでの出力であった。

合成部１２は、Ａ／Ｄ変換回路２０による１００％のレンジでの変換動作の場合の出力データＤＡＴＡとして次式の如く算出する。

０ｘ１００１×４／３．６＝０ｘ１０１０
合成部１２は、アナログ出力信号Ｖｏｕｔのデジタル信号として、第１変換動作に従うアナログ出力信号Ｖｏｕｔに近い基準電圧Ｖｒｅｆ２に相当するデジタル信号と内部電圧Ｖｉｎと基準電圧Ｖｒｅｆ２との差分電圧に相当するデジタル信号とを合成したデジタル信号として出力する。

合成部１２は、基準電圧Ｖｒｅｆ２に相当する「０ｘ１０００００」と差分電圧に相当する「０ｘ１０１０」とを加算して出力データＤＯＵＴ（「０ｘ１０１０１０」）として出力する。

０〜５Ｖの電圧検出範囲において、６ビットの分解能を有するＡ／Ｄ変換回路２０の出力データＤＯＵＴ（０ｘ１０１０１０）は、３．２８１２５Ｖに相当する。

内部電圧Ｖｉｎに対する測定誤差は、３．３Ｖ−３．２８１２５＝０．０１８７５Ｖである。

したがって、実施形態１に従うＡ／Ｄ変換装置１は、精度の高いＡ／Ｄ変換動作を実行することが可能である。

なお、本例においては、内部電源２の内部電圧Ｖｉｎを測定する場合を例に挙げて説明したが、特にこれに限られない。

具体的には、外部入力Ａｉｎを測定することも可能である。
具体的には、スイッチＳＷ２により接点ｂに切り替えて測定することにより上記と同様の方式に従って外部入力Ａｉｎの６ビットのＡ／Ｄ変換動作を実行することが可能である。

実施形態１に従う方式は、Ａ／Ｄ変換回路２０を２回用いて分解能を拡張することにより簡易な方式で精度の高いＡ／Ｄ変換動作が可能である。

また、従来方式とは異なり基準電圧発生部６０は１つであるため抵抗素子のばらつきに起因して基準電圧がばらつくことによる精度の悪化も回避することが可能である。

（補正モード）
制御部１０は、制御信号ＭＯＤＥに従ってＡ／Ｄ変換装置１における通常モードと補正モードとを切り替える。

補正部１４は、補正モードにおける処理を実行する。
次に、実施形態１に従うＡ／Ｄ変換装置１の補正モードにおけるＡ／Ｄ変換動作で用いる基準電圧に対応するデジタル信号の補正動作について説明する。

具体的には、メモリ５０には、基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ４にそれぞれ対応するデジタル信号のデータがそれぞれ格納されており当該データを必要に応じて補正する。

具体的には、一例として基準電圧Ｖｒｅｆが５Ｖの場合について考える。
図７は、実施形態１に基づく各基準電圧とその差分との関係を説明する図である。

図７に示されるように、抵抗素子Ｒ０〜Ｒ３が同一の抵抗値の場合には、抵抗素子Ｒ０〜Ｒ３に基づく抵抗分割により、各基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ４は、３．７５Ｖ、２．５Ｖ、１．２５Ｖ、０Ｖに設定される。

一方で、抵抗素子Ｒ０〜Ｒ３のばらつき等によって抵抗値の比がばらつく可能性がある。それに伴い、基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ４が想定される理想値とずれる場合がある。

補正モードにおいては、補正部１４は、抵抗素子Ｒ０〜Ｒ３のそれぞれの抵抗値間の電圧Ｖｒ１〜Ｖｒ４を測定する。

補正部１４は、当該測定した測定結果（電圧Ｖｒ１〜Ｖｒ４）に基づいて実際の基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ４の値を算出する。

そして、補正部１４は、算出した基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ４に合わせたデジタル信号に補正してメモリ５０に格納する。

当該処理により精度の高いＡ／Ｄ変換動作を実行することが可能である。
図８は、実施形態１に従うＡ／Ｄ変換装置１の補正モードにおける抵抗値間の電圧Ｖｒ１を測定する動作について説明する図である。

図８（Ａ）を参照して、補正部１４は、制御信号ＲＬ１（「Ｈ」レベル）をスイッチＳＷ１に出力する。

本例においては、基準電圧Ｖｒｅｆと基準電圧Ｖｒｅｆ１との差分電圧（抵抗値間の電圧Ｖｒ１）に対してＡ／Ｄ変換動作を実行する場合について説明する。

補正部１４は、制御信号ＭＸ１，ＭＸ２を出力して差動アンプ４０を動作させる。
具体的には、補正部１４は、制御信号ＭＸ１をマルチプレクサ４に出力する。

マルチプレクサ４は、制御信号ＭＸ１に従って入力ノードｓ２を選択して電圧Ｖｉｎ１（５．０Ｖ）を差動アンプ４０に出力する。

また、補正部１４は、制御信号ＭＸ２をマルチプレクサ６に出力する。
マルチプレクサ６は、制御信号ＭＸ２に従って入力ノードｕ１を選択して電圧Ｖｉｎ２（３．７５Ｖ）を差動アンプ４０に出力する。

差動アンプ４０は、内部電圧Ｖｉｎ１と内部電圧Ｖｉｎ２との差分を増幅ゲインＧに従って増幅して出力する。一例として増幅ゲインＧは３．６倍に設定されている。

内部電圧Ｖｉｎ１と内部電圧Ｖｉｎ２との差分電圧は１．２５Ｖである。
したがって、差動アンプ４０のアナログ出力信号Ｖｏｕｔは、１．２５×増幅ゲインＧ（３．６）＝４．５Ｖに設定される。

実施形態１に従うＡ／Ｄ変換回路２０は、アナログ出力信号Ｖｏｕｔ（４．５Ｖ）の入力を受けて、アナログ出力信号Ｖｏｕｔに対するＡ／Ｄ変換動作を実行する。

一方で、内部電圧Ｖｉｎ１と内部電圧Ｖｉｎ２との差分電圧（抵抗値間の電圧Ｖｒ１）は１．３２Ｖであると仮定する。

したがって、差動アンプ４０のアナログ出力信号Ｖｏｕｔは、１．３２×増幅ゲインＧ（３．６）＝４．７５２Ｖ（実測値）に設定される。

図８（Ｂ）は、Ａ／Ｄ変換回路２０の電圧検出範囲を説明する図である。
図８（Ｂ）を参照して、Ａ／Ｄ変換回路２０は、一例として０〜５Ｖの電圧検出範囲を有する。

Ａ／Ｄ変換回路２０は、０〜５Ｖの電圧検出範囲を１６の領域に分けて４ビットのデジタル信号Ｄ４，Ｄ３，Ｄ２，Ｄ１を出力する。

アナログ出力信号Ｖｏｕｔ（４．７５２Ｖ）は、図４で説明したように領域Ａに含まれる。したがって、デジタル信号Ｄ４，Ｄ３は「１１」である。

そして、本例では、領域Ａの３．７５Ｖ〜５Ｖの電圧検出範囲をさらに４つの領域に分割した場合が示されている。

アナログ出力信号Ｖｏｕｔ（４．７５２Ｖ）は、４つの領域のうち４．６８７５〜５Ｖの範囲に含まれる。したがって、デジタル信号Ｄ２，Ｄ１は「１１」である。

それゆえ、Ａ／Ｄ変換回路２０は、アナログ出力信号Ｖｏｕｔ（４．７５２Ｖ）の入力を受けて、Ａ／Ｄ変換動作により４ビットのデジタル信号Ｄ４〜Ｄ１（「１１１１」）を出力する。

シリアルパラレル変換回路３０は、Ａ／Ｄ変換回路２０の出力データＤＡＴＡの入力を受けてパラレル信号に変換してメモリ５０に格納する。

具体的には、メモリ５０は、抵抗値間の電圧Ｖｒ１に関して「０ｘ１１１１」を関連付けて格納する。

図９は、実施形態１に従うＡ／Ｄ変換装置１の補正モードにおける抵抗値間の電圧Ｖｒ２を測定する動作について説明する図である。

図９（Ａ）を参照して、補正部１４は、制御信号ＲＬ１（「Ｈ」レベル）をスイッチＳＷ１に出力する。

本例においては、基準電圧Ｖｒｅｆ１と基準電圧Ｖｒｅｆ２との差分電圧（抵抗値間の電圧Ｖｒ２）に対してＡ／Ｄ変換動作を実行する場合について説明する。

補正部１４は、制御信号ＭＸ１，ＭＸ２を出力して差動アンプ４０を動作させる。
具体的には、補正部１４は、制御信号ＭＸ１をマルチプレクサ４に出力する。

マルチプレクサ４は、制御信号ＭＸ１に従って入力ノードｓ３を選択して電圧Ｖｉｎ１（３．７５Ｖ）を差動アンプ４０に出力する。

また、補正部１４は、制御信号ＭＸ２をマルチプレクサ６に出力する。
マルチプレクサ６は、制御信号ＭＸ２に従って入力ノードｕ２を選択して電圧Ｖｉｎ２（２．５Ｖ）を差動アンプ４０に出力する。

差動アンプ４０は、内部電圧Ｖｉｎ１と内部電圧Ｖｉｎ２との差分を増幅ゲインＧに従って増幅して出力する。一例として増幅ゲインＧは３．６倍に設定されている。

内部電圧Ｖｉｎ１と内部電圧Ｖｉｎ２との差分電圧は１．２５Ｖである。
したがって、差動アンプ４０のアナログ出力信号Ｖｏｕｔは、１．２５×増幅ゲインＧ（３．６）＝４．５Ｖに設定される。

実施形態１に従うＡ／Ｄ変換回路２０は、アナログ出力信号Ｖｏｕｔ（４．５Ｖ）の入力を受けて、アナログ出力信号Ｖｏｕｔに対するＡ／Ｄ変換動作を実行する。

ここで、内部電圧Ｖｉｎ１と内部電圧Ｖｉｎ２との差分電圧（抵抗値間の電圧Ｖｒ２）は１．２５Ｖであるとする。

したがって、差動アンプ４０のアナログ出力信号Ｖｏｕｔは、１．２５×増幅ゲインＧ（３．６）＝４．５Ｖ（実測値）に設定される。

図９（Ｂ）は、Ａ／Ｄ変換回路２０の電圧検出範囲を説明する図である。
図９（Ｂ）を参照して、Ａ／Ｄ変換回路２０は、一例として０〜５Ｖの電圧検出範囲を有する。

Ａ／Ｄ変換回路２０は、０〜５Ｖの電圧検出範囲を１６の領域に分けて４ビットのデジタル信号Ｄ４，Ｄ３，Ｄ２，Ｄ１を出力する。

アナログ出力信号Ｖｏｕｔ（４．５Ｖ）は、図４で説明したように領域Ａに含まれる。したがって、デジタル信号Ｄ４，Ｄ３は「１１」である。

そして、本例では、領域Ａの３．７５Ｖ〜５Ｖの電圧検出範囲をさらに４つの領域に分割した場合が示されている。

アナログ出力信号Ｖｏｕｔ（４．５Ｖ）は、４つの領域のうち４．３７５〜４．６８７５Ｖの範囲に含まれる。したがって、デジタル信号Ｄ２，Ｄ１は「１０」である。

それゆえ、Ａ／Ｄ変換回路２０は、アナログ出力信号Ｖｏｕｔ（４．５Ｖ）の入力を受けて、Ａ／Ｄ変換動作により４ビットのデジタル信号Ｄ４〜Ｄ１（「１１１０」）を出力する。

シリアルパラレル変換回路３０は、Ａ／Ｄ変換回路２０の出力データＤＡＴＡの入力を受けてパラレル信号に変換してメモリ５０に格納する。

具体的には、メモリ５０は、抵抗値間の電圧Ｖｒ２に関して「０ｘ１１１０」を関連付けて格納する。

図１０は、実施形態１に従うＡ／Ｄ変換装置１の補正モードにおける抵抗値間の電圧Ｖｒ３を測定する動作について説明する図である。

図１０（Ａ）を参照して、補正部１４は、制御信号ＲＬ１（「Ｈ」レベル）をスイッチＳＷ１に出力する。

本例においては、基準電圧Ｖｒｅｆ２と基準電圧Ｖｒｅｆ３との差分電圧（抵抗値間の電圧Ｖｒ３）に対してＡ／Ｄ変換動作を実行する場合について説明する。

補正部１４は、制御信号ＭＸ１，ＭＸ２を出力して差動アンプ４０を動作させる。
具体的には、補正部１４は、制御信号ＭＸ１をマルチプレクサ４に出力する。

マルチプレクサ４は、制御信号ＭＸ１に従って入力ノードｓ４を選択して電圧Ｖｉｎ１（２．５Ｖ）を差動アンプ４０に出力する。

また、補正部１４は、制御信号ＭＸ２をマルチプレクサ６に出力する。
マルチプレクサ６は、制御信号ＭＸ２に従って入力ノードｕ３を選択して電圧Ｖｉｎ２（１．２５Ｖ）を差動アンプ４０に出力する。

差動アンプ４０は、内部電圧Ｖｉｎ１と内部電圧Ｖｉｎ２との差分を増幅ゲインＧに従って増幅して出力する。一例として増幅ゲインＧは３．６倍に設定されている。

内部電圧Ｖｉｎ１と内部電圧Ｖｉｎ２との差分電圧は１．２５Ｖである。
したがって、差動アンプ４０のアナログ出力信号Ｖｏｕｔは、１．２５×増幅ゲインＧ（３．６）＝４．５Ｖに設定される。

実施形態１に従うＡ／Ｄ変換回路２０は、アナログ出力信号Ｖｏｕｔ（４．５Ｖ）の入力を受けて、アナログ出力信号Ｖｏｕｔに対するＡ／Ｄ変換動作を実行する。

ここで、内部電圧Ｖｉｎ１と内部電圧Ｖｉｎ２との差分電圧（抵抗値間の電圧Ｖｒ３）は１．１４Ｖであるとする。

したがって、差動アンプ４０のアナログ出力信号Ｖｏｕｔは、１．１４×増幅ゲインＧ（３．６）＝４．１０４Ｖ（実測値）に設定される。

図１０（Ｂ）は、Ａ／Ｄ変換回路２０の電圧検出範囲を説明する図である。
図１０（Ｂ）を参照して、Ａ／Ｄ変換回路２０は、一例として０〜５Ｖの電圧検出範囲を有する。

Ａ／Ｄ変換回路２０は、０〜５Ｖの電圧検出範囲を１６の領域に分けて４ビットのデジタル信号Ｄ４，Ｄ３，Ｄ２，Ｄ１を出力する。

アナログ出力信号Ｖｏｕｔ（４．１０４Ｖ）は、図４で説明したように領域Ａに含まれる。したがって、デジタル信号Ｄ４，Ｄ３は「１１」である。

そして、本例では、領域Ａの３．７５Ｖ〜５Ｖの電圧検出範囲をさらに４つの領域に分割した場合が示されている。

アナログ出力信号Ｖｏｕｔ（４．１０４Ｖ）は、４つの領域のうち４．０６２５〜４．３７５Ｖの範囲に含まれる。したがって、デジタル信号Ｄ２，Ｄ１は「０１」である。

それゆえ、Ａ／Ｄ変換回路２０は、アナログ出力信号Ｖｏｕｔ（４．１０４Ｖ）の入力を受けて、Ａ／Ｄ変換動作により４ビットのデジタル信号Ｄ４〜Ｄ１（「１１０１」）を出力する。

シリアルパラレル変換回路３０は、Ａ／Ｄ変換回路２０の出力データＤＡＴＡの入力を受けてパラレル信号に変換してメモリ５０に格納する。

具体的には、メモリ５０は、抵抗値間の電圧Ｖｒ３に関して「０ｘ１１０１」を関連付けて格納する。

図１１は、実施形態１に従うＡ／Ｄ変換装置１の補正モードにおける抵抗値間の電圧Ｖｒ４を測定する動作について説明する図である。

図１１（Ａ）を参照して、補正部１４は、制御信号ＲＬ１（「Ｈ」レベル）をスイッチＳＷ１に出力する。

本例においては、基準電圧Ｖｒｅｆ３と基準電圧Ｖｒｅｆ４との差分電圧（抵抗値間の電圧Ｖｒ４）に対してＡ／Ｄ変換動作を実行する場合について説明する。

補正部１４は、制御信号ＭＸ１，ＭＸ２を出力して差動アンプ４０を動作させる。
具体的には、補正部１４は、制御信号ＭＸ１をマルチプレクサ４に出力する。

マルチプレクサ４は、制御信号ＭＸ１に従って入力ノードｓ５を選択して電圧Ｖｉｎ１（１．２５Ｖ）を差動アンプ４０に出力する。

また、補正部１４は、制御信号ＭＸ２をマルチプレクサ６に出力する。
マルチプレクサ６は、制御信号ＭＸ２に従って入力ノードｕ４を選択して電圧Ｖｉｎ２（０Ｖ）を差動アンプ４０に出力する。

差動アンプ４０は、内部電圧Ｖｉｎ１と内部電圧Ｖｉｎ２との差分を増幅ゲインＧに従って増幅して出力する。一例として増幅ゲインＧは３．６倍に設定されている。

内部電圧Ｖｉｎ１と内部電圧Ｖｉｎ２との差分電圧は１．２５Ｖである。
したがって、差動アンプ４０のアナログ出力信号Ｖｏｕｔは、１．２５×増幅ゲインＧ（３．６）＝４．５Ｖに設定される。

実施形態１に従うＡ／Ｄ変換回路２０は、アナログ出力信号Ｖｏｕｔ（４．５Ｖ）の入力を受けて、アナログ出力信号Ｖｏｕｔに対するＡ／Ｄ変換動作を実行する。

ここで、内部電圧Ｖｉｎ１と内部電圧Ｖｉｎ２との差分電圧（抵抗値間の電圧Ｖｒ４）は１．２５Ｖであるとする。

したがって、差動アンプ４０のアナログ出力信号Ｖｏｕｔは、１．２５×増幅ゲインＧ（３．６）＝４．５Ｖ（実測値）に設定される。

図１１（Ｂ）は、Ａ／Ｄ変換回路２０の電圧検出範囲を説明する図である。
図１１（Ｂ）を参照して、Ａ／Ｄ変換回路２０は、一例として０〜５Ｖの電圧検出範囲を有する。

Ａ／Ｄ変換回路２０は、０〜５Ｖの電圧検出範囲を１６の領域に分けて４ビットのデジタル信号Ｄ４，Ｄ３，Ｄ２，Ｄ１を出力する。

アナログ出力信号Ｖｏｕｔ（４．５Ｖ）は、図４で説明したように領域Ａに含まれる。したがって、デジタル信号Ｄ４，Ｄ３は「１１」である。

そして、本例では、領域Ａの３．７５Ｖ〜５Ｖの電圧検出範囲をさらに４つの領域に分割した場合が示されている。

アナログ出力信号Ｖｏｕｔ（４．５Ｖ）は、４つの領域のうち４．３７５〜４．６８７５Ｖの範囲に含まれる。したがって、デジタル信号Ｄ２，Ｄ１は「１０」である。

それゆえ、Ａ／Ｄ変換回路２０は、アナログ出力信号Ｖｏｕｔ（４．５Ｖ）の入力を受けて、Ａ／Ｄ変換動作により４ビットのデジタル信号Ｄ４〜Ｄ１（「１１１０」）を出力する。

シリアルパラレル変換回路３０は、Ａ／Ｄ変換回路２０の出力データＤＡＴＡの入力を受けてパラレル信号に変換してメモリ５０に格納する。

具体的には、メモリ５０は、抵抗値間の電圧Ｖｒ４に関して「０ｘ１１１０」を関連付けて格納する。

これに伴い抵抗値間の電圧Ｖｒ１〜Ｖｒ４に対応するデジタル信号のデータがそれぞれメモリ５０に格納される。

基準電圧Ｖｒｅｆは、電圧Ｖｒ１〜Ｖｒ４の合計値となる。
基準電圧Ｖｒｅｆ１は、電圧Ｖｒ２〜Ｖｒ４の合計値となる。

比を考えると、Ｖｒｅｆ１／Ｖｒｅｆ＝（Ｖｒ２＋Ｖｒ３＋Ｖｒ４）／（Ｖｒ１＋Ｖｒ２＋Ｖｒ３＋Ｖｒ４）が成立する。

したがって、基準電圧Ｖｒｅｆに対して「０ｘ１１１１１１」が設定されている場合に、基準電圧Ｖｒｅｆ１は、（Ｖｒ２＋Ｖｒ３＋Ｖｒ４）／（Ｖｒ１＋Ｖｒ２＋Ｖｒ３＋Ｖｒ４）×基準電圧Ｖｒｅｆとして算出することが可能である。

２進数で表わすと基準電圧Ｖｒｅｆ１は、「０ｘ１０１１１０」として算出されてメモリ５０に格納される。

同様の方式に従って、基準電圧Ｖｒｅｆ２は、（Ｖｒ３＋Ｖｒ４）／（Ｖｒ１＋Ｖｒ２＋Ｖｒ３＋Ｖｒ４）×基準電圧Ｖｒｅｆとして算出することが可能である。

２進数で表わすと基準電圧Ｖｒｅｆ２は、「０ｘ０１１１１０」として算出されてメモリ５０に格納される。

また、基準電圧Ｖｒｅｆ３は、（Ｖｒ４）／（Ｖｒ１＋Ｖｒ２＋Ｖｒ３＋Ｖｒ４）×基準電圧Ｖｒｅｆとして算出することが可能である。

２進数で表わすと基準電圧Ｖｒｅｆ３は、「０ｘ００１１１１」として算出されてメモリ５０に格納される。

基準電圧Ｖｒｅｆ４は、「０ｘ００００００」である。
補正部１４は、上記処理によりメモリ５０に格納される基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ４にそれぞれ対応するデジタル信号のデータの補正処理を実行する。

これにより、通常モードにおいて、１回目の第１変換動作の出力データＤＡＴＡとしてデジタル信号Ｄ４，Ｄ３（「１０」）が格納されるとする。また、２回目の第２変換動作の出力データＤＡＴＡとしてデジタル信号Ｄ４〜Ｄ１（「１００１」）が格納されるとする。

合成部１２は、メモリ５０に格納されている１回目の第１変換動作の出力データＤＡＴＡであるデジタル信号Ｄ４，Ｄ３（「１０」）を参照する。

合成部１２は、デジタル信号Ｄ４，Ｄ３に基づいてアナログ出力信号Ｖｏｕｔのデジタル信号として、第１変換動作に従うアナログ出力信号Ｖｏｕｔに近い基準電圧Ｖｒｅｆ２に相当するデジタル信号を取得する。本例の場合には、合成部１２は、「０ｘ０１１１１０」を取得する。

次に、合成部１２は、メモリ５０に格納されている２回目の第２変換動作の出力データＤＡＴＡであるデジタル信号Ｄ４〜Ｄ１（「１００１」）を参照する。

ここで、Ａ／Ｄ変換回路２０による２回目の第２変換動作の出力データＤＡＴＡは、増幅ゲインＧが３．６倍に設定された９０％のレンジでの出力であった。

合成部１２は、Ａ／Ｄ変換回路２０による１００％のレンジでの変換動作の場合の出力データＤＡＴＡとして次式の如く算出する。

０ｘ１００１×４／３．６＝０ｘ１０１０
合成部１２は、基準電圧Ｖｒｅｆ２に相当する「０ｘ０１１１１０」と差分電圧に相当する「０ｘ１０１０」とを加算して出力データＤＯＵＴ（「０ｘ１０１０００」）として出力する。

上記の補正モードに従う方式により、基準電圧に対応するデジタル信号の補正動作が実行される。これにより精度の高いＡ／Ｄ変換動作が可能である。

なお、補正モードに従う補正部１４による基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ４にそれぞれ対応するデジタル信号の補正処理は、通常モードを実行する前の所定タイミングで実行するようにしても良いし、所定期間の経過毎に実行するようにしても良い。

（実施形態２）
図１２は、実施形態２に従うＡ／Ｄ変換装置１＃の概念について説明する図である。

図１２を参照して、実施形態２に従うＡ／Ｄ変換装置１＃は、温度センサ７０をさらに含む。また、制御部１０を制御部１０＃に置換する。また、メモリ５０をメモリ５０＃に置換する。その他の構成については図１で説明したのと基本的には同様である。本例ではその部分を省略している。

温度センサ７０は、周辺環境の温度を検出して制御部１０＃に出力する。
メモリ５０＃は、温度に応じて基準電圧に対応するデジタル信号を補正する補正テーブルを含む。

制御部１０＃は、合成部１２＃と、補正部１４＃とを含む。
合成部１２＃は、メモリ５０に格納されている第１ビットおよび第２ビットに基づく合成処理を実行し、出力データＤＯＵＴを出力する。

補正部１４＃は、メモリ５０＃に格納されている補正テーブルを参照して温度に応じて基準電圧に対応するデジタル信号を補正する。

また、本例においては、補正テーブルの作成のためにＡ／Ｄ変換装置１＃の外部にヒータＨ（プローバ）が設けられている場合が示されている。

図１３は、実施形態２に従う温度に応じて変化する基準電圧について説明する図である。

図１３を参照して、基準電圧Ｖｒｅｆが温度ＴＬ（低温）、温度ＴＭ（常温）、温度ＴＨ（高温）に従って変化する場合が示されている。一例として所定の一次関数に従って線形に変化する場合が示されている。この点で、温度に応じて基準電圧を設定する抵抗値が変化するために基準電圧Ｖｒｅｆが変化する。

本例においては、温度ＴＬ（低温）、温度ＴＭ（常温）、温度ＴＨ（高温）の３状態のそれぞれの基準電圧Ｖｒｅｆ＝Ｖｒｅｆｃ，Ｖｒｅｆｂ，Ｖｒｅｆａを計測して、計測結果に基づいて基準電圧を算出する一次関数の傾きＧｎと、オフセット値Ｏｔとを算出する。

一次関数は、基準電圧Ｖｒｅｆ＝傾きＧｎ×温度ｔｅｍｐ＋オフセット値Ｏｔとして表わされる。

傾きＧｎは、（Ｖｒｅｆａ−Ｖｒｅｆｃ）／（ＴＨ−ＴＬ）により算出される。
オフセット値Ｏｔは、Ｖｒｅｆｂ−Ｇｎ×ＴＭにより算出される。

本例においては、基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ４に関して、温度に応じて変化するそれぞれの一次関数を算出する。

具体的には、傾きＧｎおよびオフセット値Ｏｔを算出するためにヒータＨを駆動して、温度ＴＬ、温度ＴＭ（常温）、温度ＴＨ（高温）の３状態におけるそれぞれの基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ４の値を検出する。

そして、上記方式に従って傾きＧｎおよびオフセット値Ｏｔを算出する。当該算出結果をメモリ５０＃に格納する。

一例として、基準電圧Ｖｒｅｆ１の計測の具体例について説明する。温度ＴＨ（高温）の状態において、Ｖｒｅｆ１ａ＝３．８２５Ｖを計測する（温度ＴＨ＝＋１００℃）。また、温度ＴＭ（常温）の状態において、Ｖｒｅｆ１ｂ＝３．７５０Ｖを計測する（温度ＴＭ＝＋２５℃）。また、温度ＴＬ（低温）の状態において、Ｖｒｅｆ１ｃ＝３．６７５Ｖを計測する（温度ＴＬ＝−５０℃）。

基準電圧Ｖｒｅｆ１の傾きＧｎ１は、上記式に基づいて０．００１として算出される。
また、オフセット値Ｏｔ１は、３．７２５として算出される。

基準電圧Ｖｒｅｆ１＝０．００１×温度ｔｅｍｐ＋３．７２５となる。
温度センサ７０により３０℃が計測された場合における基準電圧Ｖｒｅｆ１＝０．００１×３０＋０．３７２５＝３．７５５Ｖとなる。

当該一次関数に従って補正することが可能である。
他の基準電圧Ｖｒｅｆ２〜Ｖｒｅｆ４についても基準電圧Ｖｒｅｆ１と同様に算出することが可能である。

図１４は、実施形態２に従う補正テーブルについて説明する図である。
図１４を参照して、補正テーブルとして基準電圧Ｖｒｅｆの値を格納するテーブルと、傾きＧｎの値を格納するテーブルと、オフセット値Ｏｔを格納するテーブルとが設けられている。

基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ４の値として高温時、常温時および低温時の値を格納する。

具体的には、基準電圧Ｖｒｅｆ１ａ〜Ｖｒｅｆ４ａは、高温時において測定される抵抗素子Ｒ０〜Ｒ３のそれぞれの抵抗値間の電圧Ｖｒ１〜Ｖｒ４に従って算出される。

具体的には、基準電圧Ｖｒｅｆ１ａ＝（Ｖｒ２＋Ｖｒ３＋Ｖｒ４）／（Ｖｒ１＋Ｖｒ２＋Ｖｒ３＋Ｖｒ４）として算出される。基準電圧Ｖｒｅｆ２ａ＝（Ｖｒ３＋Ｖｒ４）／（Ｖｒ１＋Ｖｒ２＋Ｖｒ３＋Ｖｒ４）として算出される。基準電圧Ｖｒｅｆ３ａ＝（Ｖｒ４）／（Ｖｒ１＋Ｖｒ２＋Ｖｒ３＋Ｖｒ４）として算出される。基準電圧Ｖｒｅｆ４ａ＝０として算出される。

基準電圧Ｖｒｅｆ１ｂ〜Ｖｒｅｆ４ｂおよびＶｒｅｆ１ｃ〜Ｖｒｅｆ４ｃについても同様に常温時および低温時において測定される抵抗素子Ｒ０〜Ｒ３のそれぞれの抵抗値間の電圧Ｖｒ１〜Ｖｒ４に従って算出することが可能である。

傾きＧｎ１は、（Ｖｒｅｆ１ａ−Ｖｒｅｆ１ｃ）／（ＴＨ−ＴＬ）により算出することが可能である。また、オフセット値Ｏｔ１は、Ｖｒｅｆ１ｂ−（Ｇｎ１×ＴＭ）により算出することが可能である。

他の傾きＧｎ２〜Ｇｎ４およびオフセット値Ｏｔ２〜Ｏｔ４についても同様である。
制御部１０＃の補正部１４＃は、上記傾きＧｎの値を格納するテーブルおよびオフセット値を格納するテーブルに基づいて温度に応じた基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ４を算出する。

補正部１４＃は、算出した温度に応じた基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ４にそれぞれ対応するデジタル信号をメモリ５０＃に格納する。

これにより、通常モードにおいて、１回目の第１変換動作の出力データＤＡＴＡとしてデジタル信号Ｄ４，Ｄ３（「１０」）が格納されるとする。また、２回目の第２変換動作の出力データＤＡＴＡとしてデジタル信号Ｄ４〜Ｄ１（「１００１」）が格納されるとする。

合成部１２＃は、メモリ５０＃に格納されている１回目の第１変換動作の出力データＤＡＴＡであるデジタル信号Ｄ４，Ｄ３（「１０」）を参照する。

合成部１２＃は、デジタル信号Ｄ４，Ｄ３に基づいてアナログ出力信号Ｖｏｕｔのデジタル信号として、第１変換動作に従うアナログ出力信号Ｖｏｕｔに近い基準電圧Ｖｒｅｆ２に相当するデジタル信号を取得する。

この場合、補正部１４＃は、温度に応じて変化している基準電圧Ｖｒｅｆ２に相当するデジタル信号をメモリ５０＃に格納している。

合成部１２＃は、メモリ５０＃に格納されている補正された基準電圧Ｖｒｅｆ２に相当するデジタル信号を取得する。

そして、上記と同様の方式に従って基準電圧Ｖｒｅｆ２に相当するデジタル信号と、差分電圧に相当するデジタル信号とを加算して出力データＤＯＵＴとして出力する。

当該方式により、温度に従って変化する基準電圧に合わせた補正処理が可能であり、精度の高いＡ／Ｄ変換動作が可能である。

なお、補正モードに従う補正部１４＃による温度に応じた基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ４にそれぞれ対応するデジタル信号の補正処理は、通常モードを実行する前の所定タイミングで実行するようにしても良いし、所定期間の経過毎に実行するようにしても良い。

（実施形態３）
図１５は、実施形態３に従うＡ／Ｄ変換装置１Ａの構成について説明する図である。

図１５を参照して、実施形態３に従うＡ／Ｄ変換装置１Ａは、図１のＡ／Ｄ変換装置１と比較して、スイッチＳＷ２，ＳＷ３を削除した構成である。当該構成は、外部入力Ａｉｎに対するＡ／Ｄ変換動作を実行しない構成であり、内部電圧Ｖｉｎのみに対してＡ／Ｄ変換動作を実行する構成である。なお、特にこれに限られず外部入力Ａｉｎに対するＡ／Ｄ変換動作を実行する構成としても良い。また、制御部１０に入力される制御信号ＭＯＤＥ，ＴＲＧおよびクロック信号ＣＬＫについては省略している。また、制御部１０は、図示しないが合成部１２および補正部１４を含む。

また、Ａ／Ｄ変換装置１Ａは、基準電圧発生部６０の構成を変更している。具体的には、複数の抵抗素子Ｒ０〜Ｒ３の接続関係を変更するスイッチ制御部ＳＷＣ１，ＳＷＣ２が設けられている。

スイッチ制御部ＳＷＣ１は、スイッチＳＷ４，ＳＷ５を含む。
スイッチＳＷ４，ＳＷ５は、制御信号ＳＲＬ０，ＳＲＬ１に従ってそれぞれ動作する。

スイッチ制御部ＳＷＣ２は、スイッチＳＷ６，ＳＷ７を含む。
スイッチＳＷ６，ＳＷ７は、制御信号ＳＲＬ２，ＳＲＬ３に従ってそれぞれ動作する。

制御部１０は、制御信号ＳＲＬ０〜ＳＲＬ３をそれぞれ出力する。
抵抗素子Ｒ０は、スイッチＳＷ４と直列に接続される。抵抗素子Ｒ１は、スイッチＳＷ５と直列に接続される。抵抗素子Ｒ０およびスイッチＳＷ４と、抵抗素子Ｒ１およびスイッチＳＷ５とは、基準電圧ＶｒｅｆとノードＮｄとの間に互いに並列に接続される。

抵抗素子Ｒ２は、スイッチＳＷ６と直列に接続される。抵抗素子Ｒ３は、スイッチＳＷ７と直列に接続される。抵抗素子Ｒ２およびスイッチＳＷ６と、抵抗素子Ｒ３およびスイッチＳＷ７とは、ノードＮｄと接地電圧ＧＮＤとの間に互いに並列に接続される。

制御信号ＳＲＬ０〜ＳＲＬ３の入力の組み合わせに従って抵抗素子Ｒ０〜Ｒ３の接続関係を変更することが可能である。

また、マルチプレクサ４，６をそれぞれマルチプレクサ４＃，６＃に置換した点が異なる。

マルチプレクサ４＃は、３入力のうちの１つの入力を選択する。入力ノードｓ１は、内部電圧Ｖｉｎの入力を受ける。入力ノードｓ２は、基準電圧Ｖｒｅｆの入力を受ける。入力ノードｓ３は、ノードＮｄに生成される基準電圧の入力を受ける。

マルチプレクサ６＃は、２入力のうちの１つの入力を選択する。
入力ノードｕ１は、ノードＮｄに生成される基準電圧の入力を受ける。

入力ノードｕ２は、接地電圧ＧＮＤの入力を受ける。
図１６は、実施形態３に従うスイッチＳＷ４〜ＳＷ７の制御に従ってノードＮｄに生成される基準電圧を説明する図である。

図１６を参照して、スイッチＳＷ４〜ＳＷ７のオン（ＯＮ）／オフ（ＯＦＦ）の組み合わせが示されている。

また、当該組み合わせに従ってノードＮｄに生成される基準電圧が示されている。
ここで、抵抗素子Ｒ０，Ｒ１，Ｒ２，Ｒ３の比がそれぞれ１：２：３：２に設定されている場合の基準電圧が示されている。

ここで、１０種類の基準電圧を設定可能な場合が示されている。
本例においては、このうちの７種類の基準電圧を用いる。

図１７は、実施形態３に従う各基準電圧とその差分との関係を説明する図である。
図１７に示されるように、図１６に示される基準電圧のうち基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ７として、４．０９Ｖ、３．７５Ｖ、３．２１Ｖ、３．００Ｖ、２．５０Ｖ、１．８８Ｖ、０Ｖを用いる。

メモリ５０には、当該基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ７の電圧値にそれぞれ対応してデジタル信号Ｄ４，Ｄ３，Ｄ２，Ｄ１は、「１１０１」、「１１００」、「１０１１、「１０１０」、「１０００」、「０１１０」、「００００」が格納される。

当該構成においても実施形態１と同様にＡ／Ｄ変換回路２０は、アナログ出力信号Ｖｏｕｔに対して第１および第２変換動作を実行することが可能である。

図１８は、実施形態３に従うＡ／Ｄ変換回路２０の電圧検出範囲を説明する図である。
ここで、内部電圧Ｖｉｎ（２．７Ｖ）が入力された場合について説明する。また、本例においては、増幅ゲインＧは、８とする。

図１８に示されるように、Ａ／Ｄ変換回路２０は、一例として０〜５Ｖの電圧検出範囲を有する。

第１変換動作（１回目の測定）において、ＡＤ変換回路２０は、内部電圧Ｖｉｎ１（２．７Ｖ）に対して電圧検出範囲０〜５Ｖでの変換動作を実行する。Ａ／Ｄ変換回路２０は、０〜５Ｖの電圧検出範囲を１６領域に分けて４ビットのデジタル信号Ｄ４，Ｄ３，Ｄ２，Ｄ１を出力する。

本例においては、内部電圧Ｖｉｎ１（２．７Ｖ）は、デジタル信号Ｄ４，Ｄ３，Ｄ２，Ｄ１（「１」、「０」、「０」、「０」）に対応する領域に含まれる。

シリアルパラレル変換回路３０は、Ａ／Ｄ変換回路２０の出力データＤＡＴＡの入力を受けてパラレル信号に変換してメモリ５０に格納する。

次に、第２変換動作（２回目の測定）において、ＡＤ変換回路２０は、内部電圧Ｖｉｎ１（２．７Ｖ）と内部電圧Ｖｉｎ２（２．５Ｖ）との差分電圧であるアナログ出力電圧Ｖｏｕｔに対して、増幅ゲインＧ（８倍）に従って電圧検出範囲０〜５Ｖでの変換動作を実行する。

増幅ゲインＧが８倍の場合には、Ａ／Ｄ変換回路２０の電圧検出範囲０〜５Ｖに対して１００％のレンジでの変換動作が実行される。

Ａ／Ｄ変換回路２０は、０〜５Ｖの電圧検出範囲を１６領域に分けて４ビットのデジタル信号Ｄ４，Ｄ３，Ｄ２，Ｄ１を出力する。

内部電圧Ｖｉｎ１と内部電圧Ｖｉｎ２との差分電圧は０．２Ｖである。
したがって、差動アンプ４０のアナログ出力信号Ｖｏｕｔは、０．２×増幅ゲインＧ（８）＝１．６Ｖに設定される。

Ａ／Ｄ変換回路２０は、アナログ出力信号Ｖｏｕｔ（１．６Ｖ）の入力を受けて、アナログ出力信号Ｖｏｕｔに対する２回目の第２変換動作を実行する。Ａ／Ｄ変換回路２０は、第２ビットの４ビットのデジタル信号Ｄ４，Ｄ３，Ｄ２，Ｄ１を出力する。

Ａ／Ｄ変換回路２０は、アナログ出力信号Ｖｏｕｔ（１．６Ｖ）の入力を受けて、Ａ／Ｄ変換動作により第２ビットの４ビットのデジタル信号Ｄ４〜Ｄ１（「０１０１」）を出力する。

シリアルパラレル変換回路３０は、Ａ／Ｄ変換回路２０の出力データＤＡＴＡの入力を受けてパラレル信号に変換してメモリ５０に格納する。

図示しないが制御部１０は、合成部１２と補正部１４とを含む。合成部１２は、メモリ５０に格納されたデータＤＡＴＡを合成処理して外部ピンを介して出力データＤＯＵＴを出力する。

本例においては、合成部１２は、デジタル信号Ｄ４，Ｄ３，Ｄ２，Ｄ１に基づいてアナログ出力信号Ｖｏｕｔのデジタル信号として、第１変換動作に従うアナログ出力信号Ｖｏｕｔに近い基準電圧Ｖｒｅｆ５に相当するデジタル信号を取得する。本例の場合には、合成部１２は、「０ｘ１０００００００」を取得する。

次に、合成部１２は、メモリ５０に格納されている２回目の第２変換動作の出力データＤＡＴＡであるデジタル信号Ｄ４〜Ｄ１（「０１０１」）を参照する。

合成部１２は、Ａ／Ｄ変換回路２０による１００％のレンジでの変換動作の場合の出力データＤＡＴＡとして次式の如く算出する。

０ｘ０１０１×８／８＝０ｘ０１０１
合成部１２は、アナログ出力信号Ｖｏｕｔのデジタル信号として、第１変換動作に従うアナログ出力信号Ｖｏｕｔに近い基準電圧Ｖｒｅｆ５に相当するデジタル信号と内部電圧Ｖｉｎと基準電圧Ｖｒｅｆ５との差分電圧に相当するデジタル信号とを合成したデジタル信号として出力する。

合成部１２は、基準電圧Ｖｒｅｆ２に相当する「０ｘ１０００００００」と差分電圧に相当する「０ｘ０１０１」とを加算して出力データＤＯＵＴ（「０ｘ１００００１０１」）として出力する。

実施形態３に従う抵抗素子Ｒ０〜Ｒ３の接続関係を変更するスイッチ制御部ＳＷＣ１，ＳＷＣ２を設けることにより種々の基準電圧を生成することが可能となる。

一例として７種類の基準電圧の生成により、上記の方式に従ってアナログ出力信号Ｖｏｕｔのデジタル信号として、第１変換動作に従うアナログ出力信号Ｖｏｕｔに近い基準電圧に相当する４ビットのデジタル信号（データＤ４，Ｄ３，Ｄ２，Ｄ１）を取得する。そして、第２変換動作に従う内部電圧Ｖｉｎと基準電圧との差分電圧に相当する４ビットのデジタル信号（データＤ４，Ｄ３，Ｄ２，Ｄ１）を取得する。

合成部１２は、第１変換動作に従うアナログ出力信号Ｖｏｕｔに近い基準電圧に相当する４ビットのデジタル信号と第２変換動作に従う内部電圧Ｖｉｎと基準電圧との差分電圧に相当する４ビットのデジタル信号とを合成したデジタル信号として出力する。

当該処理により精度の高い高分解能（８ビット）のＡ／Ｄ変換動作を実行することが可能である。

実施形態３に従う方式により、接続関係を変更することにより抵抗素子の個数（４個）を増やすことなく複数種類（７種類）の基準電圧を設定することが可能である。そして、４ビットの分解能を有するＡ／Ｄ変換回路２０を２回用いて、８ビットの高分解能のＡ／Ｄ変換装置を実現することが可能である。すなわち、簡易な方式で精度の高いＡ／Ｄ変換装置を実現することが可能である。

（その他の実施形態）
上記の実施形態においては、Ａ／Ｄ変換回路２０を含むＡ／Ｄ変換装置の構成について説明したが、Ａ／Ｄ変換回路２０とそれ以外の部分とを分けた構成とすることも可能である。

図１９は、他の実施形態に基づくＡ／Ｄ変換回路２０および制御装置１００とを説明する図である。

図１９を参照して、図１のＡ／Ｄ変換装置１と比較して、Ａ／Ｄ変換回路２０を制御する制御装置１００をＡ／Ｄ変換回路２０と独立に設けた構成である点で異なる。

制御装置１００は、図１のＡ／Ｄ変換装置１と比較してＡ／Ｄ変換回路２０を除いた構成である。その他の構成については図１で説明したのと同様であるのでその詳細な説明については繰り返さない。

制御装置１００の制御部１０は、外部ピンを介してＡ／Ｄ変換回路２０を制御するための制御信号を出力する。

Ａ／Ｄ変換回路２０は、外部ピンを介して入力される制御信号に従って動作し、Ａ／Ｄ変換処理した処理結果をデータＤＡＴＡとして制御装置１００に出力する。

制御装置１００のシリアルパラレル変換回路３０は、外部ピンを介してＡ／Ｄ変換回路２０からのデータＤＡＴＡの入力を受ける。

当該構成においても実施形態１と同様の方式に従うＡ／Ｄ変換動作を実行することが可能である。

Ａ／Ｄ変換回路２０を置換することによりＡ／Ｄ変換装置の分解能を簡易に変更することが可能となる。また、制御装置１００を他のＡ／Ｄ変換回路に対しても利用することが可能となる。

以上、本開示を実施形態に基づき具体的に説明したが、本開示は、実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

１，１＃，１Ａ Ａ／Ｄ変換装置、２ 内部電源、４，６ マルチプレクサ、１０ 制御部、１２ 合成部、１４ 補正部、２０ Ａ／Ｄ変換回路、３０ シリアルパラレル変換回路、４０ 差動アンプ、５０ メモリ、６０ 基準電圧発生部、７０ 温度センサ、１００ 制御装置。

Claims (9)

1. アナログ出力信号を複数ビットのデジタル信号に変換するＡ／Ｄ変換回路と、
   前記Ａ／Ｄ変換回路を制御する制御回路とを備え、
   前記制御回路は、
   前記Ａ／Ｄ変換回路による第１変換動作に従って前記アナログ出力信号の電圧レベルが複数のレベル領域のうちのいずれの領域に該当するかを示す第１ビットのデジタル信号を取得し、
   取得した第１ビットに基づいて当該レベル領域に対応する基準電圧を設定し、
   前記アナログ出力信号と前記基準電圧との差分電圧を前記Ａ／Ｄ変換回路のＡ／Ｄ変換入力レンジに対応するように増幅して増幅アナログ出力信号として前記Ａ／Ｄ変換回路に出力し、
   前記Ａ／Ｄ変換回路による第２変換動作に従って前記増幅アナログ出力信号の電圧レベルを示す第２ビットの前記複数ビットのデジタル信号を取得し、
   前記第１ビットおよび前記第２ビットのデジタル信号を合成する、Ａ／Ｄ変換装置。
2. 前記制御回路は、
   前記Ａ／Ｄ変換回路による前記第１変換動作に従う前記第１ビットのデジタル信号の情報を格納するメモリと、
   前記メモリに格納された情報に基づいて基準電圧を設定する基準電圧設定部と、
   前記アナログ出力信号と前記基準電圧との差分電圧を前記Ａ／Ｄ変換回路のＡ／Ｄ変換入力レンジに対応するように増幅して前記増幅アナログ出力信号として前記Ａ／Ｄ変換回路に出力する増幅回路とを含み、
   前記メモリは、前記Ａ／Ｄ変換回路による前記第２変換動作に従う前記第２ビットのデジタル信号の情報をさらに格納し、
   前記メモリに格納された前記第１ビットおよび前記第２ビットのデジタル信号を合成して出力する合成部とを含む、請求項１記載のＡ／Ｄ変換装置。
3. 前記基準電圧設定部は、
   第１の電圧と第２の電圧との間に設けられた複数の抵抗素子と、
   前記第１ビットのデジタル信号に基づいて前記複数の抵抗素子に基づく抵抗分割により生成される複数の基準電圧のうちの１つを選択する選択回路とを含む、請求項２記載のＡ／Ｄ変換装置。
4. 前記増幅回路に入力する差分電圧を切り替える切替回路をさらに備え、
   前記切替回路は、前記基準電圧設定部の各抵抗素子の入力ノードと出力ノードとの間に印加される差分電圧に切り替え、
   前記増幅回路は、差分電圧を増幅して前記増幅アナログ出力信号として前記Ａ／Ｄ変換回路に出力し、
   前記制御回路は、前記Ａ／Ｄ変換回路による変換動作に従って前記増幅アナログ出力信号の電圧レベルを示す複数ビットのデジタル信号を取得し、取得したデジタル信号に基づいて基準電圧に対応するデジタル信号を設定する補正部をさらに含む、請求項３記載のＡ／Ｄ変換装置。
5. 前記補正部は、温度に応じて基準電圧に対応するデジタル信号を補正する補正テーブルを含む、請求項４記載のＡ／Ｄ変換装置。
6. 前記補正テーブルは、温度に応じて変化する基準電圧の変化率と、オフセット値とを含む、請求項５記載のＡ／Ｄ変換装置。
7. 前記基準電圧設定部は、前記複数の抵抗素子の接続関係を切り替えるスイッチ制御部をさらに含む、請求項３記載のＡ／Ｄ変換装置。
8. 第１〜第４の抵抗素子が設けられ、
   前記スイッチ制御部は、
   前記第１〜第４の抵抗素子にそれぞれ対応して直列に接続される第１〜第４のスイッチ回路を含み、
   第１の抵抗素子および第１のスイッチ回路は、第２の抵抗素子および第２のスイッチ回路と並列に電源ノードと中間ノードとの間に接続され、
   第３の抵抗素子および第３のスイッチ回路は、第４の抵抗素子および第４のスイッチ回路と並列に前記中間ノードと接地ノードとの間に接続される、請求項７記載のＡ／Ｄ変換装置。
9. アナログ出力信号を複数ビットのデジタル信号に変換するＡ／Ｄ変換回路を制御する半導体装置であって、
   前記アナログ出力信号を前記Ａ／Ｄ変換回路に出力し、
   前記Ａ／Ｄ変換回路による第１変換動作に従って前記アナログ出力信号の電圧レベルが複数のレベル領域のうちのいずれの領域に該当するかを示す第１ビットのデジタル信号を取得し、
   取得した第１ビットに基づいて当該レベル領域に対応する基準電圧を設定し、
   前記アナログ出力信号と前記基準電圧との差分電圧を前記Ａ／Ｄ変換回路のＡ／Ｄ変換入力レンジに対応するように増幅して増幅アナログ出力信号として前記Ａ／Ｄ変換回路に出力し、
   前記Ａ／Ｄ変換回路による第２変換動作に従って前記増幅アナログ出力信号の電圧レベルを示す第２ビットの前記複数ビットのデジタル信号を取得し、
   前記第１ビットおよび前記第２ビットのデジタル信号を合成する、半導体装置。

Images