JP2019211508A - 半導体モジュールおよびその製造方法、並びに、半導体モジュールを用いた通信方法 - Google Patents

Abstract

【課題】半導体モジュールの性能を向上させる。【解決手段】半導体モジュールＭＪは、半導体チップＣＨＰ１および半導体チップＣＨＰ２を有する。半導体チップＣＨＰ１は、光導波路ＷＧ１、光変調器ＯＭおよび受光器ＯＲなどの光デバイスと、光デバイスの上方に形成された配線Ｍ２ａとを備える。半導体チップＣＨＰ２は、ＭＩＳＦＥＴ１Ｑ〜３Ｑなどの半導体素子と、半導体素子の上方に形成された配線Ｍ６ｂとを備える。半導体チップＣＨＰ２は、半導体チップＣＨＰ１上に搭載され、配線Ｍ２ａと配線Ｍ６ｂとが直接接するように、半導体チップＣＨＰ１の表面ＴＳ１は、半導体チップＣＨＰ２の表面ＴＳ２と接合している。【選択図】図２

Description

本発明は、半導体モジュールおよびその製造方法、並びに、半導体モジュールを用いた通信方法に関し、例えば、光信号および電気信号の伝搬を行う半導体モジュールに好適に利用できるものである。

近年、光通信を行う半導体装置として、シリコンフォトニクス技術が開発されている。シリコンフォトニクス技術では、半導体基板上に、シリコンなどの半導体を材料とした光信号用の伝送線路を形成し、この光信号用の伝送線路により形成される種々の光デバイスと、電子デバイスとを集積したフォトニクスチップが使用される。また、このフォトニクスチップを制御するためのドライバチップを、フォトニクスチップ上に搭載することで、光信号および電気信号の伝搬を行う半導体モジュールの集積化が検討されている。

特許文献１〜４には、光導波路などの光デバイスが形成された基板上に、ドライバチップを搭載する技術が開示されている。

特開２０１７−１５１１４６号公報 国際公開第２０１４／１５６９６２号 米国特許出願公開第２００９／０２９４８１４号明細書 米国特許出願公開第２００９／０２９７０９１号明細書

フォトニクスチップを有する光通信用の半導体モジュールにおいて、フォトニクスチップのサイズは、半導体素子から構成される電子回路が形成されたドライバチップのサイズよりも大きい場合が多い。これは、フォトニクスチップにおいては、光の伝送距離が長くなっても伝搬損失が非常に小さいため、ドライバチップにおいて、電気の伝送距離を最短とする方が、全体的な伝搬損失を低減し、消費電力を最小にできるからである。更に、フォトニクスチップの上面側の方向、または、フォトニクスチップの側面側の方向から光の入出力を行うことができる。

しかし、このような光信号および電気信号の伝搬を行う半導体モジュールでは、フォトニクスチップとドライバチップとの間で、体積当たりのデータ伝送量（帯域密度）を最大化し、データ伝送エネルギーの効率（情報量当たりの消費電力）を向上させることが困難である。また、半導体モジュールの高集積化のための設計自由度が低いので、半導体モジュールの微細化に対応し難いという問題がある。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、半導体モジュールは、光デバイス、および、光デバイスの上方に形成された第１配線を備える第１半導体チップと、電気回路の一部を構成する半導体素子、および、半導体素子の上方に形成された第２配線を備える第２半導体チップと、を有する。ここで、第２半導体チップは、第１半導体チップ上に搭載され、第１配線と第２配線とが直接接するように、第１半導体チップの表面は、第２半導体チップの表面と接合している。

一実施の形態によれば、半導体モジュールの性能を向上させることができる。

実施の形態１の半導体モジュールを示す平面図である。 実施の形態１の半導体モジュールを示す断面図である。 実施の形態１の半導体モジュールの製造工程を示す断面図である。 図３に続く製造工程を示す断面図である。 図４に続く製造工程を示す断面図である。 図５に続く製造工程を示す断面図である。 実施の形態２の半導体モジュールを示す断面図である。 実施の形態３の半導体モジュールを示す断面図である。 実施の形態３の半導体モジュールを示す要部平面図である。 実施の形態３の半導体モジュールを示す要部断面図である。 実施の形態３の半導体モジュールを示す要部断面図である。 実施の形態３の半導体モジュールの製造工程を示す要部断面図である。 図１２に続く製造工程を示す要部断面図である。 変形例１の半導体モジュールを示す断面図である。 変形例１の半導体モジュールを示す要部断面図である。 変形例１の半導体モジュールを示す要部断面図である。 変形例１の半導体モジュールの製造工程を示す要部断面図である。 図１７に続く製造工程を示す要部断面図である。 実施の形態４の半導体モジュールを示す断面図である。 実施の形態４の半導体モジュールの製造工程を示す要部断面図である。 図２０に続く製造工程を示す要部断面図である。 変形例２の半導体モジュールを示す断面図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップなども含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合などを除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素などの形状、位置関係などに言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合などを除き、実質的にその形状などに近似または類似するものなどを含むものとする。このことは、上記数値および範囲についても同様である。

以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。また、実施の形態で用いる断面図においては、図面を見易くするためにハッチング等を省略する場合もある。

（実施の形態１）
図１には、光信号および電気信号の伝搬を行う半導体装置である半導体モジュールＭＪの平面図が示されており、図２には、半導体モジュールＭＪの断面図が示されている。半導体モジュールＭＪは、半導体チップＣＨＰ１と、半導体チップＣＨＰ１上に搭載された半導体チップＣＨＰ２を有する。半導体チップＣＨＰ１は、光導波路などの光デバイスを備えたフォトニクスチップである。半導体チップＣＨＰ２は、半導体チップＣＨＰ１と電気信号の伝搬を行い、且つ、ＣＰＵ（central processing unit）などの電気回路が形成されているドライバチップである。

図１に示されるように、半導体モジュールＭＪの外部には、光通信機器として、レーザ光ＬＺを発光する発光部を有するレーザダイオードチップＬＤが設けられている。半導体モジュールＭＪのうち半導体チップＣＨＰ１は、直接または光ファイバなどを介して、レーザダイオードチップＬＤからのレーザ光ＬＺの受光が可能であり、図示はしていないが、半導体モジュールＭＪ外部に取り付けられる光ファイバなどの光通信機器と光の送受信を行うことができる。すなわち、半導体モジュールＭＪは、光の送受信が可能な光通信用のインターポーザであるとも言える。

また、後で詳細に説明するが、半導体チップＣＨＰ１の平面サイズは、半導体チップＣＨＰ２の平面サイズとほぼ同じである。図１に示されるように、平面視において、半導体モジュールＭＪは、Ｘ方向に沿った第１辺Ｓ１および第２辺Ｓ２、並びに、Ｙ方向に沿った第３辺Ｓ３および第４辺Ｓ４を有し、半導体チップＣＨＰ１および半導体チップＣＨＰ２も、これらに対応する第１辺Ｓ１〜第４辺Ｓ４を有する。なお、Ｘ方向およびＹ方向は、互いに交差し、互いに直交している。

ここで、第１辺Ｓ１を用いて例示すると、平面視において、半導体チップＣＨＰ１の第１辺Ｓ１の位置は、半導体チップＣＨＰ２の第１辺Ｓ１の位置と、５μｍ以内の範囲で一致している。このような関係は、各々の第２辺Ｓ２〜第４辺Ｓ４についても同様である。

すなわち、平面視において、半導体チップＣＨＰ１の外周は、半導体チップＣＨＰ２の外周と所定の範囲内で一致し、具体的には、半導体チップＣＨＰ２の外周と５μｍ以内の範囲で一致している。言い換えれば、半導体チップＣＨＰ１の側面と、半導体チップＣＨＰ２の側面とは、面一である。更に言い換えれば、半導体チップＣＨＰ１の第１辺Ｓ１〜第４辺Ｓ４の位置と、半導体チップＣＨＰ２の第１辺Ｓ１〜第４辺Ｓ４の位置とのずれが、それぞれ５μｍ以内である。

以降の本実施の形態において、半導体チップＣＨＰ１の平面サイズ、および、半導体チップＣＨＰ２の平面サイズが、同じ、または、ほぼ同じと記したときは、上述のように、半導体チップＣＨＰ１の外周が、半導体チップＣＨＰ２の外周と５μｍ以内の範囲で一致していることを意味する。

以下に、図２を用いて、本実施の形態の半導体モジュールＭＪに含まれる半導体チップＣＨＰ１および半導体チップＣＨＰ２の構造について説明する。図２に示されるように、半導体チップＣＨＰ１は、表面ＴＳ１および裏面ＢＳ１を有し、半導体チップＣＨＰ２は、表面ＴＳ２および裏面ＢＳ２を有している。表面ＴＳ１および表面ＴＳ２は、向かい合わせになっており、互いに接合している。すなわち、図２では、半導体チップＣＨＰ２が逆さになっている状態が示されている。

また、図２の断面図において、半導体モジュールＭＪの側面（半導体チップＣＨＰ１の側面）のうち、光導波路ＷＧ１に近い側面が、図１に示される辺Ｓ４に対応している。

＜半導体チップＣＨＰ１の構造＞
本実施の形態では、半導体チップＣＨＰ１に含まれる主な構成として、光デバイス（光半導体素子）である光導波路ＷＧ１、光変調器ＯＭおよび受光器ＯＲが示されている。

光導波路ＷＧ１、光変調器ＯＭおよび受光器ＯＲは、それぞれ絶縁膜ＢＸ上に形成されており、同層の半導体層が加工されて形成されている。このような半導体層は、例えばシリコンからなる。また、絶縁層ＢＸは、例えば酸化シリコンからなり、例えば５００ｎｍ〜３μｍの厚さを有する。

光導波路ＷＧ１は、主に、各光デバイスを光学的に接続するための光信号の伝搬路であり、例えば半導体層からなる。本実施の形態の図面では詳細に図示していないが、光導波路ＷＧ１は、光変調器ＯＭおよび受光器ＯＲのような他の光デバイスと接続されている。

光変調器ＯＭを構成する半導体層は、例えば、ｐ型、ｉ型（真性半導体）およびｎ型の領域を含み、これらによってｐｉｎ構造が構成されている。そして、ｐ型およびｎ型の領域は、プラグなどを介して、それぞれ上層の配線Ｍ１ａに電気的に接続されている。この配線Ｍ１ａから供給される電圧により、半導体層内のキャリア密度を変化させることで、半導体層内の屈折率が変化する。これにより、光変調器ＯＭを伝搬する光に対する実効的な屈折率が変化して、光変調器ＯＭから出力される光の位相を変化させることができる。

受光器ＯＲは、例えばｐ型の不純物が導入された半導体層と、このｐ型の半導体層上に形成され、その表面がｎ型であるｉ型のゲルマニウム層とを含み、これらによってｐｉｎ構造が構成されている。ｎ型のゲルマニウム層およびｐ型の半導体層は、プラグなどを介して、それぞれ上層の配線Ｍ１ａに電気的に接続されている。これによって、ｐｉｎ構造おいて光起電力効果により流れる直流電流を、受光器ＯＲの外部に取り出すことができる。

また、後で説明するが、半導体チップＣＨＰ１では、半導体チップＣＨＰ１の裏面ＢＳ１において、半導体基板ＳＢ１が除去されている。このため、受光器ＯＲは、裏面ＢＳ１側において、半導体モジュールＭＪ外部の光通信機器からの光を受光することができる。

光導波路ＷＧ１、光変調器ＯＭおよび受光器ＯＲの上方には、例えば酸化シリコンからなる層間絶縁膜ＩＬ１が形成されている。このように、光導波路ＷＧ１、光変調器ＯＭおよび受光器ＯＲの各々の周囲は、互いに同じ材料からなる絶縁膜ＢＸおよび層間絶縁膜ＩＬ１に覆われている。そして、絶縁膜ＢＸおよび層間絶縁膜ＩＬ１は、光導波路ＷＧ１、光変調器ＯＭおよび受光器ＯＲを構成する材料の屈折率よりも、低い屈折率を有する材料からなる。このため、光導波路ＷＧ１、光変調器ＯＭおよび受光器ＯＲは、光デバイスのコア層として機能し、絶縁膜ＢＸおよび層間絶縁膜ＩＬ１は、光デバイスのクラッド層として機能する。

層間絶縁膜ＩＬ１中には、１層目の配線Ｍ１ａと、配線Ｍ１ａの上方に２層目の配線Ｍ２ａが形成されている。層間絶縁膜ＩＬ１は、実際には多層の絶縁膜の積層膜からなり、配線Ｍ１ａおよび配線Ｍ２ａは、各層の絶縁膜中に形成されているが、本実施の形態では、このような多層の絶縁膜を層間絶縁膜ＩＬ１として図示している。光デバイスは、配線Ｍ１ａおよび配線Ｍ２ａに電気的に接続されている。配線Ｍ１ａおよび配線Ｍ２ａは、所謂ダマシン構造またはデュアルダマシン構造の配線であり、銅を主体とした導電性膜からなる。ダマシン構造またはデュアルダマシン構造とは、層間絶縁膜ＩＬ１などの絶縁膜に溝を形成し、この溝内に窒化タンタル膜などのバリアメタル膜を介して、銅を主体とした導電性膜を埋め込み、その後、溝外のバリアメタル膜および導電性膜を、ＣＭＰ（chemical mechanical polishing）法によって除去することで形成される配線構造である。

光デバイスの下方には絶縁膜ＢＸが形成されているが、絶縁膜ＢＸの下面には、更に、例えば酸化シリコンからなる絶縁膜ＩＦが形成されている。

絶縁膜ＢＸと、光導波路ＷＧ１、光変調器ＯＭおよび受光器ＯＲなどに使用される半導体層とは、元々、ＳＯＩ（Silicon on Insulator）基板の一部である。本実施の形態では、ＳＯＩ基板の支持基板である半導体基板ＳＢ１を除去している。この時、絶縁膜ＢＸの一部も除去され、絶縁膜ＢＸの厚さが薄くなり、絶縁膜ＢＸがクラッド層として機能できる程度の厚さを保てなくなる恐れがある。このため、絶縁膜ＩＦは、半導体チップＣＨＰ１の裏面ＢＳ１側において、クラッド層としての役目も果たす。なお、この目的が絶縁膜ＢＸのみで十分に達成できるならば、本実施の形態において、絶縁膜ＩＦは必須ではない。

絶縁膜ＩＦの下面側（半導体チップＣＨＰ１の裏面ＢＳ１側）には、例えば銅膜またはアルミニウム膜を有するパッド電極ＰＡＤが形成されている。また、パッド電極ＰＡＤは、貫通電極ＴＧＶを介して、配線Ｍ１ａに電気的に接続されている。貫通電極ＴＧＶは、裏面ＢＳ１側から配線Ｍ１ａに達するように、絶縁膜ＢＸおよび絶縁膜ＩＦを貫通し、層間絶縁膜ＩＬ１の一部が除去されることで形成された孔内に、例えば銅からなる導電性膜を埋め込むことで構成される。

パッド電極ＰＡＤの下面には、外部接続用端子として、例えば半田からなるバンプ電極ＢＥが形成されている。図示はしていないが、このバンプ電極ＢＥは、他の配線基板または他の半導体チップなどに接続される。従って、半導体チップＣＨＰ１は、他の配線基板または他の半導体チップなどのような半導体モジュールＭＪ外部の電気機器と、電気信号の伝達を行うことができる。

＜半導体チップＣＨＰ２の構造＞
本実施の形態では、半導体チップＣＨＰ２に含まれる主な構成として、半導体素子であるＭＩＳＦＥＴ１Ｑ〜３Ｑとが示されている。

半導体チップＣＨＰ２の裏面ＢＳ２側には、ｐ型の不純物が導入されたシリコンからなる半導体基板（基板）ＳＢ２が設けられている。従って、半導体基板ＳＢ２の裏面は、半導体チップＣＨＰ２の裏面ＢＳ２である。

半導体基板ＳＢ２の表面には、ｐ型のウェル領域ＰＷ１〜ＰＷ３、および、ｎ型のウェル領域ＮＷが形成されている。本実施の形態では、ウェル領域ＰＷ１にＭＩＳＦＥＴ１Ｑが形成され、ウェル領域ＰＷ２にＭＩＳＦＥＴ２Ｑが形成され、ウェル領域ＰＷ３に容量素子が形成され、ウェル領域ＮＷにＭＩＳＦＥＴ３Ｑが形成されている例を示している。これらのＭＩＳＦＥＴ１Ｑ〜３Ｑは、半導体チップＣＨＰ２内に形成されている電気回路の一部を構成する半導体素子である。

なお、詳細な説明は省略するが、ＭＩＳＦＥＴ１ＱおよびＭＩＳＦＥＴ２Ｑは、ｎ型のトランジスタであり、ｎ型のソース領域、ｎ型のドレイン領域、ゲート絶縁膜およびゲート電極を有する。また、ＭＩＳＦＥＴ３Ｑは、ｐ型のトランジスタであり、ｐ型のソース領域、ｐ型のドレイン領域、ゲート絶縁膜およびゲート電極を有する。ウェル領域ＰＷ３は、ｎ型の拡散領域およびｐ型の拡散領域を有する容量素子を構成し、この容量素子は、例えばアナログ回路のＡＣハイパスフィルタの一部として設けられている。

半導体基板ＳＢ２上には、半導体素子（ＭＩＳＦＥＴ１Ｑ〜３Ｑ）を覆うように、層間絶縁膜ＩＬ２が形成されており、層間絶縁膜ＩＬ２中には、半導体素子の上方に多層配線層が形成されている。図２では、このような多層配線層として、配線Ｍ１ｂ〜Ｍ６ｂが示されており、半導体素子は配線Ｍ１ｂ〜Ｍ６ｂに電気的に接続されている。これらの配線Ｍ１ｂ〜Ｍ６ｂの構造は、半導体チップＣＨＰ１の配線Ｍ１ａおよび配線Ｍ２ａと同様に、例えばダマシン構造またはデュアルダマシン構造である。層間絶縁膜ＩＬ２は、実際には多層の絶縁膜の積層膜からなり、配線Ｍ１ｂ〜Ｍ６ｂは、各層の絶縁膜中に形成されているが、本実施の形態では、このような多層の絶縁膜を層間絶縁膜ＩＬ２として図示している。

＜半導体モジュールＭＪの構成および特徴＞
本実施の形態における半導体モジュールＭＪは、半導体チップＣＨＰ１および半導体チップＣＨＰ２を有し、半導体チップＣＨＰ１の表面ＴＳ１および半導体チップＣＨＰ２の表面ＴＳ２が、互いに接合している。具体的には、半導体チップＣＨＰ１の層間絶縁膜ＩＬ１の上面が、半導体チップＣＨＰ２の層間絶縁膜ＩＬ２の上面と接合し、半導体チップＣＨＰ１の最上層配線である配線Ｍ２ａの上面が、半導体チップＣＨＰ２の最上層配線である配線Ｍ６ｂの上面と接合している。

このように、半導体チップＣＨＰ１および半導体チップＣＨＰ２は、互いに直接接している配線Ｍ２ａおよび配線Ｍ６ｂを介して、電気信号の伝達を行うことができる。また、半導体チップＣＨＰ１のバンプ電極ＢＥを介して、半導体チップＣＨＰ１外部の電気機器（他の配線基板または他の半導体チップなど）から半導体チップＣＨＰ２へ、電気信号の伝達を行うことができる。また、半導体チップＣＨＰ１は、レーザダイオードチップＬＤおよび光ファイバなど、半導体モジュールＭＪ外部の光通信機器と光の送受信を行うことができる。

以下に、半導体モジュールＭＪと、半導体モジュールＭＪ外部の光通信機器および電気機器との通信方法について説明する。

電気信号から光信号へ変換する場合は、まず、半導体モジュールＭＪ外部の電気機器からの第１電気信号を、バンプ電極ＢＥ、貫通電極ＴＧＶおよび配線Ｍ１ａを介して、半導体チップＣＨＰ１内で受信する。次に、半導体チップＣＨＰ１が受信した第１電気信号を、配線Ｍ２ａおよび配線Ｍ６ｂを介して、半導体チップＣＨＰ１から半導体チップＣＨＰ２へ送信する。次に、半導体チップＣＨＰ２が受信した第１電気信号を、半導体チップＣＨＰ２のＭＩＳＦＥＴ１Ｑ〜３Ｑなどを用いて、第２電気信号などに加工する。次に、第２電気信号を、半導体チップＣＨＰ２から半導体チップＣＨＰ１へ送信する。次に、半導体チップＣＨＰ１が受信した第２電気信号を、半導体チップＣＨＰ１の光デバイス（光導波路ＷＧ１、光変調器ＯＭおよび受光器ＯＲ）を用いて、光信号へ変換する。その後、光信号が、半導体モジュールＭＪ外部の光通信機器（光ファイバなど）へ送信される。

光信号から電気信号へ変換する場合は、上記と逆の通信経路を辿ればよい。すなわち、まず、半導体モジュールＭＪ外部の光通信機器（レーザダイオードチップＬＤなど）からの光信号を、半導体チップＣＨＰ１で受信する。次に、半導体チップＣＨＰ１が受信した光信号を、半導体チップＣＨＰ１の光デバイスを用いて、第３電気信号へ変換する。次に、第３電気信号を、半導体チップＣＨＰ１から半導体チップＣＨＰ２へ送信する。次に、半導体チップＣＨＰ２が受信した第３電気信号を、半導体チップＣＨＰ２のＭＩＳＦＥＴ１Ｑ〜３Ｑなどを用いて、第４電気信号などに加工する。その後、第４電気信号が、半導体チップＣＨＰ１のバンプ電極ＢＥ、貫通電極ＴＧＶ、配線Ｍ１ａおよび配線Ｍ２ａを介して、半導体モジュールＭＪ外部の電気機器へ送信される。

また、従来技術においては、上述の先行技術文献などに示されるように、フォトニクスチップである半導体チップＣＨＰ１の平面サイズが、ドライバチップである半導体チップＣＨＰ２の平面サイズよりも大きくなるように形成されていた。

これに対して、本実施の形態では、図１で説明したように、半導体チップＣＨＰ１の平面サイズ、および、半導体チップＣＨＰ２の平面サイズは同じである。より具体的には、平面視において、半導体チップＣＨＰ１の外周は、半導体チップＣＨＰ２の外周と５μｍ以内の範囲で一致している。

従って、半導体チップＣＨＰ１と半導体チップＣＨＰ２との実装密度が最大となっているので、両チップ間において、単位体積当たりのデータ伝送量を最大化し、データ伝送エネルギーの効率を向上させることができる。従って、半導体チップＣＨＰ１および半導体チップＣＨＰ２を有する半導体モジュールＭＪの性能を向上させることができる。

また、半導体チップＣＨＰ１の平面サイズを、半導体チップＣＨＰ２の平面サイズと同じにすることができるので、半導体モジュールＭＪを高集積化することが可能であり、半導体モジュールＭＪの微細化を図ることができる。

また、従来技術においては、上述の先行技術文献などに示されるように、フォトニクスチップが、ドライバチップに層間絶縁膜のみを介して接合されているため、フォトニクスチップおよびドライバチップの接合強度が十分でない。

これに対して、本実施の形態では、半導体チップＣＨＰ１の表面ＴＳ１および半導体チップＣＨＰ２の表面ＴＳ２において、半導体チップＣＨＰ１の配線Ｍ２ａおよび半導体チップＣＨＰ２の配線Ｍ６ｂが互いに直接接合している。このため、半導体チップＣＨＰ１と半導体チップＣＨＰ２との間の抵抗を最小にすることができるとともに、半導体チップＣＨＰ１と半導体チップＣＨＰ２の接合強度を高めることができる。従って、上記の半導体チップＣＨＰ１と半導体チップＣＨＰ２との間のデータ伝送エネルギーの効率を最大にすることができる。また、半導体チップＣＨＰ１と半導体チップＣＨＰ２との接続は、配線Ｍ２ａおよび配線Ｍ６ｂからなる積層配線を引き回すことで達成できる。すなわち、厚さの厚い積層配線によって、半導体チップＣＨＰ１内および半導体チップＣＨＰ２内の所望の箇所まで配線を引き回せるため、設計の自由度が増し、配線抵抗を低く抑制することができる。

＜半導体モジュールＭＪの製造方法＞
以下に、図３〜図６を用いて、本実施の形態の半導体モジュールＭＪの製造方法を説明する。なお、図３〜図６では、最終的に図２の半導体モジュールＭＪが形成される領域に着目して説明するが、図３〜図６は、実際には、半導体モジュールＭＪが形成される領域を複数備えるウェハ状態における製造工程の断面図となっている。

まず、図３に示されるように、半導体チップＣＨＰ１となる領域を複数有するウェハＷＦ１と、半導体チップＣＨＰ２となる領域を複数有するウェハＷＦ２とを、それぞれ準備する。

ウェハＷＦ１では、半導体基板ＳＢ１上に絶縁膜ＢＸが形成され、絶縁膜ＢＸ上に光デバイス（光導波路ＷＧ１、光変調器ＯＭおよび受光器ＯＲなど）、層間絶縁膜ＩＬ１、配線Ｍ１ａおよび配線Ｍ２ａが形成されている。なお、半導体基板ＳＢ１、絶縁膜ＢＸ、並びに、光導波路ＷＧ１、光変調器ＯＭおよび受光器ＯＲなどに使用される半導体層は、それぞれ、ＳＯＩ基板の一部である。

ウェハＷＦ２では、半導体基板ＳＢ２上にＭＩＳＦＥＴ１Ｑ〜３Ｑが形成され、ＭＩＳＦＥＴ１Ｑ〜３Ｑ上に、層間絶縁膜ＩＬ２および配線Ｍ２ａ〜Ｍ６ｂが形成されている。

このようなウェハＷＦ１およびウェハＷＦ２を準備した後、ウェハＷＦ１の表面ＴＳ１と、ウェハＷＦ２の表面ＴＳ２とが向き合うように、ウェハＷＦ１に対してウェハＷＦ２を反転させる、または、ウェハＷＦ２に対してウェハＷＦ１を反転させる。

次に、図４に示されるように、ウェハＷＦ１の表面ＴＳ１と、ウェハＷＦ２の表面ＴＳ２とを互いに接合させる。この時、半導体チップＣＨＰ１となる領域が、半導体チップＣＨＰ２となる領域と重なるように、ウェハＷＦ１とウェハＷＦ２との位置合わせが行われる。これにより、ウェハＷＦ１の層間絶縁膜ＩＬ１および配線Ｍ２ａが、それぞれ、ウェハＷＦ２の層間絶縁膜ＩＬ２および配線Ｍ６ｂに接合される。

次に、図５に示されるように、ウェハＷＦ１の裏面ＢＳ１に対して研磨処理を行い、半導体基板ＳＢ１を除去することで、ウェハＷＦ１の裏面ＢＳ１側において、絶縁膜ＢＸを露出させる。

次に、絶縁膜ＢＸの下面に、例えばＣＶＤ法によって、酸化シリコンからなる絶縁膜ＩＦを形成する。絶縁膜ＩＦの厚さは、例えば１μｍ〜２μｍである。

なお、必要であれば、これらの工程の前後に、ウェハＷＦ２の裏面ＢＳ２を研磨して半導体基板ＳＢ２を薄くしてもよい。

次に、図６に示されるように、まず、ウェハＷＦ１の裏面ＢＳ１側から配線Ｍ１ａに達するように、絶縁膜ＢＸおよび絶縁膜ＩＦを貫通し、層間絶縁膜ＩＬ１の一部を除去することで、孔を形成する。次に、この孔内に、例えば銅からなる導電性膜を埋め込む。次に、絶縁膜ＩＦの下面側（ウェハＷＦ１の裏面ＢＳ１側）に、例えば銅膜またはアルミニウム膜を含む導電性膜を形成し、この導電性膜をパターニングすることで、パッド電極ＰＡＤを形成する。次に、パッド電極ＰＡＤに接するように、例えば半田ボールからなるバンプ電極ＢＥを形成する。

図６の製造工程後、互いに接合しているウェハＷＦ１およびウェハＷＦ２を、ダイシング工程によって個片化することで、図２に示されるような、互いに接合している半導体チップＣＨＰ１および半導体チップＣＨＰ２が複数個取得される。すなわち、複数の半導体モジュールＭＪが形成される。

このように、ウェハＷＦ１およびウェハＷＦ２が互いに接合された状態において、ダイシング工程を行っているので、半導体チップＣＨＰ１の平面サイズ、および、半導体チップＣＨＰ２の平面サイズは同じとなる。

ここで、ダイシング工程には、ブレードまたはレーザによる手法が用いられるが、本願発明者らの検討によれば、これらの手法では、各チップのサイズに多少のばらつきがあることが判った。また、層間絶縁膜ＩＬ１および層間絶縁膜ＩＬ２のような絶縁膜と、半導体基板ＳＢ２のようなシリコンとでは、熱膨張係数が異なるため、ダイシング工程後に、半導体チップＣＨＰ１および半導体チップＣＨＰ２の各々の平面サイズが変化することもある。

特に、本実施の形態のように、互いに接合されたウェハＷＦ１およびウェハＷＦ２を一括してダイシングする場合、１つの半導体モジュールＭＪにおける平面サイズのばらつきが大きくなる。このようなばらつきは、５μｍ以内の範囲である。すなわち、本実施の形態の半導体モジュールＭＪでは、図１で説明したように、半導体チップＣＨＰ１の第１辺Ｓ１〜第４辺Ｓ４の位置と、半導体チップＣＨＰ２の第１辺Ｓ１〜第４辺Ｓ４の位置とのずれが、それぞれ５μｍ以内である。

（実施の形態２）
以下に、実施の形態２の半導体モジュールＭＪを、図７を用いて説明する。なお、以下の説明では、実施の形態１との相違点を主に説明する。

図７に示されるように、実施の形態２では、半導体チップＣＨＰ１の最上層配線である配線Ｍ２ａの一部が、ダミー配線ＤＷ１として形成され、半導体チップＣＨＰ２の最上層配線である配線Ｍ６ｂの一部が、ダミー配線ＤＷ２として形成されている。

ダミー配線ＤＷ１およびダミー配線ＤＷ２は、半導体チップＣＨＰ１の光デバイス（光導波路ＷＧ１、光変調器ＯＭおよび受光器ＯＲなど）、および、半導体チップＣＨＰ１のＭＩＳＦＥＴ１Ｑ〜３Ｑのような半導体素子とは電気的に接続されていない配線であり、フローティング配線である。

このようなダミー配線ＤＷ１およびダミー配線ＤＷ２を設ける目的は、主に、配線Ｍ２ａおよび配線Ｍ６ｂを形成する際の研磨処理によるディッシングを防止するためである。すなわち、配線Ｍ２ａまたは配線Ｍ６ｂと同層の配線層では、互いに隣接する配線の間隔が大きくなると、ディッシングの問題が生じ易い。従って、そのような間隔の広い領域にダミー配線ＤＷ１およびダミー配線ＤＷ２を設けることで、ディッシングを防止できる。

また、実施の形態２では、半導体チップＣＨＰ１のダミー配線ＤＷ１と、半導体チップＣＨＰ２のダミー配線ＤＷ２とを、互いに接合するように配置している。ダミー配線ＤＷ１を含む配線Ｍ２ａ、および、ダミー配線ＤＷ２および配線Ｍ６ｂは、銅を主体とした導電性膜によって構成されている。銅は、層間絶縁膜ＩＬ１または層間絶縁膜ＩＬ２と直接接していると、層間絶縁膜ＩＬ１中または層間絶縁膜ＩＬ２中へ拡散し易い傾向がある。ダマシン構造である配線Ｍ２ａおよび配線Ｍ６ｂは、その側面および底面はバリアメタル膜で囲まれているが、その上面にはバリアメタル膜は形成されていない。そのため、ダミー配線ＤＷ１とダミー配線ＤＷ２とを、互いに向き合わせることで、ダミー配線ＤＷ１とダミー配線ＤＷ２に含まれる銅が、層間絶縁膜ＩＬ１中または層間絶縁膜ＩＬ２中へ拡散されることを、出来るだけ抑制することができる。

すなわち、ディッシングの抑制だけを目的とするならば、ダミー配線ＤＷ１とダミー配線ＤＷ２とを互いに接合させる必要はない。しかし、層間絶縁膜ＩＬ１中または層間絶縁膜ＩＬ２中へ銅の拡散を考慮し、ダミー配線ＤＷ１とダミー配線ＤＷ２とを互いに接合させることで、半導体モジュールＭＪ全体の信頼性を向上させることができる。

更に、金属膜であるダミー配線ＤＷ１とダミー配線ＤＷ２とを互いに接合させることで、層間絶縁膜ＩＬ１と層間絶縁膜ＩＬ２とを互いに接合させるよりも、大きな接着力を得ることができる。すなわち、半導体チップＣＨＰ１と半導体チップＣＨＰ２との接合強度を向上させることができる。

（実施の形態３）
以下に、実施の形態３の半導体モジュールＭＪおよびその製造方法を、図８〜図１３を用いて説明する。なお、以下の説明では、実施の形態１との相違点を主に説明する。

図８に示されるように、実施の形態３では、半導体チップＣＨＰ１のうち、レーザダイオードチップＬＤからのレーザ光ＬＺを受光する側面付近に、スポットサイズコンバータＳＳＣが設けられている。

＜スポットサイズコンバータＳＳＣについて＞
フォトニクスチップである半導体チップＣＨＰ１と、レーザダイオードチップＬＤとの接続において、光導波路ＷＧ１を伝搬する光のスポットサイズと、レーザ光ＬＺのような発光素子のスポットサイズと違いが問題なる場合がある。例えば、互いにスポットサイズの異なる光導波路ＷＧ１と発光素子とをそのまま光学的に接続すると、接続部分における光損失が大きくなってしまうという問題が生じる。また、光導波路ＷＧ１と光ファイバなどとの接続においても、ほぼ同様の問題が生じる。

例えば、光導波路ＷＧ１を伝搬する光のスポットサイズは、サブミクロンのオーダーとなるが、光ファイバや発光素子における光のスポットサイズは、数ミクロンのオーダーとなる。このため、スポットサイズの相対的に小さな光を伝搬する光導波路ＷＧ１と、スポットサイズの相対的に大きな光を伝搬する光ファイバまたは発光素子との間に、光のスポットサイズを変換する光デバイスとして、スポットサイズコンバータ（スポットサイズ変換器）ＳＳＣを挿入することが有効である。

そこで、図８に示されるように、実施の形態３では、スポットサイズコンバータＳＳＣとして、光導波路ＷＧ１の一部に加えて、更に、光導波路ＷＧ１の下方に光導波路ＷＧ２を設けている。この光導波路ＷＧ２は、絶縁膜ＢＸと絶縁膜ＩＦ１との間に形成され、例えば窒化シリコンからなる絶縁膜によって形成されている。光導波路ＷＧ２の厚さは、例えば１μｍ〜２μｍである。ここで、光導波路ＷＧ２は、光が伝搬する経路であり、コア層として機能する。また、絶縁膜ＢＸの下面と、光導波路ＷＧ２の下面とは、光導波路ＷＧ２を構成する材料の屈折率よりも、低い屈折率を有する材料からなる絶縁膜ＩＦによって覆われている。従って、絶縁膜ＩＦは、クラッド層として機能している。また、光導波路ＷＧ２の一方の側面は、絶縁膜ＩＦに覆われておらず、露出している。すなわち、半導体チップＣＨＰ２の第４辺Ｓ４において、光導波路ＷＧ２の一方の側面は、露出しており、レーザダイオードチップＬＤからレーザ光ＬＺを直接受光できる。

図９は、スポットサイズコンバータＳＳＣの一部を構成する光導波路ＷＧ１を拡大した要部平面図を示しており、図１０および図１１は、それぞれ図９のＢ−Ｂ線およびＣ−Ｃ線に沿った断面を示している。なお、図９のＡ−Ａ線に沿った断面は、図８に示されるスポットサイズコンバータＳＳＣに対応している。

図９〜図１１に示されるように、光導波路ＷＧ１は、光導波路ＷＧ１の延在方向（Ｘ方向）に沿って、部分Ｐ１と部分Ｐ２とを有する。平面視において、光導波路ＷＧ１の部分Ｐ１は、光導波路ＷＧ１の延在方向（Ｘ方向）と直交する方向（Ｙ方向）の幅がほぼ同じであり、光導波路ＷＧ１の部分Ｐ２は、Ｙ方向の幅が連続的に狭くなるような、テーパ形状である。

また、実施の形態３では、絶縁膜ＢＸの厚さが、実施の形態１と比較して薄く、例えば３０ｎｍ〜４００ｎｍである。すなわち、光導波路ＷＧ１と光導波路ＷＧ２との間隔は、例えば３０ｎｍ〜４００ｎｍである。

ここで、光導波路ＷＧ１および光導波路ＷＧ２は、それぞれ、レーザダイオードチップＬＤからレーザ光ＬＺを受光する。このとき、光導波路ＷＧ１と光導波路ＷＧ２との間には、絶縁膜ＢＸが存在しているため、光導波路ＷＧ２内を伝搬するレーザ光ＬＺは、光導波路ＷＧ１内へは伝搬しないように思われる。例えば、実施の形態１では、光導波路ＷＧ１下に形成されている絶縁膜ＢＸは、クラッド層として機能していた。

しかしながら、実施の形態３では、エバネッセント光の染み出し距離よりも小さくなるように、絶縁膜ＢＸの厚さを薄くしている。すなわち、光導波路ＷＧ１と光導波路ＷＧ２との間隔は、例えば３０ｎｍ〜４００ｎｍであり、エバネッセント光の染み出し距離よりも小さい。このため、エバネッセント光によって、光導波路ＷＧ２内のレーザ光ＬＺは、光導波路ＷＧ２から光導波路ＷＧ１へ伝搬することができる。

従って、光導波路ＷＧ２が受光したレーザ光ＬＺが、光導波路ＷＧ２の内部を伝搬するにつれて、光導波路ＷＧ２と隣接する光導波路ＷＧ１のテーパ部分である部分Ｐ２を介して、光導波路ＷＧ２から光導波路ＷＧ１にレーザ光ＬＺの分布が移動する。このレーザ光ＬＺの分布の移動は、テーパ部分である部分Ｐ２の形状に依存する。このように、光導波路ＷＧ１を伝搬する光のスポットサイズと、レーザダイオードチップＬＤなどの光のスポットサイズが異なっていても、スポットサイズコンバータＳＳＣによって、光損失を抑制することができる。

＜スポットサイズコンバータＳＳＣの製造方法＞
以下に、図１２および図１３を用いて、実施の形態３の半導体モジュールＭＪの一部であるスポットサイズコンバータＳＳＣの製造工程を説明する。図１２および図１３は、図９のＣ−Ｃ線に沿った断面であり、実施の形態１の図５で説明した、半導体基板ＳＢ１の研磨工程から絶縁膜ＩＦの形成工程までの間の工程に対応している。

まず、図１２に示されるように、実施の形態１の図５で説明した手法と同様に、半導体基板ＳＢ１の研磨処理を行い、更にドライエッチング処理を追加することで、絶縁膜ＢＸが露出される。ここで、絶縁膜ＢＸの厚さは、例えば５００ｎｍ〜３μｍとなる。次に、研磨処理を継続し、更にウェットエッチング処理を行うことで、絶縁膜ＢＸの厚さを薄くする。この工程により、絶縁膜ＢＸの厚さは、例えば３０ｎｍ〜４００ｎｍ程度となる。

次に、図１３に示されるように、絶縁膜ＢＸの下面に、例えばＣＶＤ法によって、例えば窒化シリコンからなる絶縁膜を形成する。この絶縁膜の厚さは、例えば１μｍ〜２μｍである。次に、フォトリソグラフィ法およびエッチング処理を用いて、この絶縁膜をパターニングすることで、光導波路ＷＧ２を形成する。

その後、実施の形態１の図５で説明した手法と同様に、絶縁膜ＩＦを形成することで、図１１の構造が得られる。実施の形態３では、絶縁膜ＩＦは、絶縁膜ＢＸだけでなく、光導波路ＷＧ２も覆うように形成される。

ここで、光導波路ＷＧ１上に光導波路ＷＧ２を形成することで、実施の形態３のスポットサイズコンバータＳＳＣと同様なデバイスを形成することも考えられるが、その場合には、光導波路ＷＧ１を構成する半導体層上にて、光導波路ＷＧ２を形成するために種々のドライエッチング処理などが必要となる。そうすると、光導波路ＷＧ１にエッチングダメージが加わる、または、光導波路ＷＧ１中にチャージアップが発生するなどの不具合が起こる恐れがある。特に、実施の形態３の光導波路ＷＧ２の厚さは、例えば１μｍ〜２μｍであるため、上記ドライエッチング処理を時間の長いオーバーエッチングで行う必要があり、そうすると、上記エッチングダメージおよび上記チャージアップなどの不具合が起こる恐れも大きくなり易い。

これに対して、実施の形態３では、半導体チップＣＨＰ１の裏面ＢＳ１側を利用して、光導波路ＷＧ１の下に光導波路ＷＧ２を形成することができる。そのため、光導波路ＷＧ１に対して、上記の不具合を発生させる恐れを抑制することができるので、スポットサイズコンバータＳＳＣの性能を向上させることができる。

また、実施の形態３の技術を、上述の実施の形態２に組み合わせて適用することもできる。

（変形例１）
以下に、変形例１の半導体モジュールＭＪおよびその製造方法を、図１４〜図１８を用いて説明する。なお、以下の説明では、実施の形態３との相違点を主に説明する。

図１４に示されるように、変形例１では、実施の形態３と同様の目的で、スポットサイズコンバータＳＳＣが設けられている。しかしながら、変形例１では、実施の形態３と異なり、スポットサイズコンバータＳＳＣを構成する光導波路ＷＧ１と光導波路ＷＧ２との間において、絶縁膜ＢＸが除去されており、光導波路ＷＧ２は光導波路ＷＧ１に直接接している。

なお、スポットサイズコンバータＳＳＣの一部を構成する光導波路ＷＧ１の平面図は、実施の形態３で説明した図９と同様であり、図９のＡ−Ａ線に沿った断面が、図１４に示されるスポットサイズコンバータＳＳＣに対応している。また、図１５および図１６は、それぞれ図９のＢ−Ｂ線およびＣ−Ｃ線に沿った断面を示している。

図１５および図１６に示されるように、光導波路ＷＧ２である窒化シリコン膜などの絶縁膜は、光導波路ＷＧ１の下面だけでなく、光導波路ＷＧ１の側面（Ｘ方向に沿った側面）も覆っている。そして、光導波路ＷＧ２の下面は、絶縁膜ＩＦによって覆われている。

実施の形態３では、光導波路ＷＧ２は光導波路ＷＧ１に直接接しているため、光導波路ＷＧ２内を伝搬するレーザ光ＬＺは、実施の形態３のようにエバネッセント光を利用することなく、光導波路ＷＧ２から光導波路ＷＧ１へ容易に伝搬することができる。

また、光導波路ＷＧ２は、光導波路ＷＧ１に直接接しているだけでなく、光導波路ＷＧ１の下面および側面も覆っている。従って、仮に、光導波路ＷＧ１から漏れる光があったとしても、光導波路ＷＧ２によって、その漏れた光を吸収することができる。すなわち、光損失を抑制することができる。

なお、変形例１では、光導波路ＷＧ２の上面の位置が、光導波路ＷＧ１の上面の位置よりも高いまで達しているが、光導波路ＷＧ２の上面の位置は、光導波路ＷＧ１の上面の位置よりも低くてもよい。また、光導波路ＷＧ２を光導波路ＷＧ１に直接接しさせる目的のみであれば、光導波路ＷＧ２の上面の位置は、光導波路ＷＧ１の下面の位置と同じであってもよい。すなわち、光導波路ＷＧ２の上面の位置は、光導波路ＷＧ１の下面の位置と同じか、光導波路ＷＧ１の下面の位置より高い。

＜変形例１のスポットサイズコンバータＳＳＣの製造方法＞
以下に、図１７および図１８を用いて、変形例１の半導体モジュールＭＪの一部であるスポットサイズコンバータＳＳＣの製造工程を説明する。図１７および図１８は、図９のＣ−Ｃ線に沿った断面であり、実施の形態３の図１２および図１３で説明した工程に対応している。

まず、図１７に示されるように、実施の形態１の図５で説明した手法と同様に、半導体基板ＳＢ１の研磨処理を行うことで、絶縁膜ＢＸが露出される。次に、フォトリソグラフィ法およびエッチング処理を用いて、スポットサイズコンバータＳＳＣとなる領域の絶縁膜ＢＸを選択的に除去する。そして、更にエッチング処理を継続させることで、層間絶縁膜ＩＬ１の一部を除去する。

次に、図１８に示されるように、絶縁膜ＢＸの下面に、例えばＣＶＤ法によって、例えば窒化シリコンからなる絶縁膜を形成する。この絶縁膜の厚さは、例えば１μｍ〜２μｍである。次に、フォトリソグラフィ法およびエッチング処理を用いて、この絶縁膜をパターニングすることで、光導波路ＷＧ２を形成する。

その後、実施の形態１の図５で説明した手法と同様に、絶縁膜ＩＦを形成することで、図１６の構造が得られる。変形例１では、絶縁膜ＩＦは、絶縁膜ＢＸだけでなく、光導波路ＷＧ２も覆うように形成される。

（実施の形態４）
以下に、実施の形態４の半導体モジュールＭＪおよびその製造方法を、図１９〜図２１を用いて説明する。なお、以下の説明では、実施の形態１との相違点を主に説明する。

図１９に示されるように、実施の形態４では、半導体チップＣＨＰ１内に、光導波路ＷＧ１と接続されるグレーティングカプラ（Grating Coupler）ＧＣを設けている。なお、グレーティングカプラＧＣは、光導波路ＷＧ１、光変調器ＯＭおよび受光器ＯＲなどと同層の半導体層を加工することで形成されている。実施の形態４では、便宜上、上記半導体層を半導体層ＳＬとして説明している。

＜グレーティングカプラＧＣについて＞
グレーティングカプラＧＣは、光導波路ＷＧ１の１種であり、光導波路ＷＧ１を伝搬する光に半導体モジュールＭＪ外部の光通信機器から入射するレーザ光を結合する、または、光導波路ＷＧ１を伝搬する光を半導体モジュールＭＪ外部の光通信機器へ出射する光デバイスである。

図１９では、グレーティングカプラＧＣを介して、光導波路ＷＧ１から半導体モジュールＭＪ外部の光通信機器へ光を出射する場合について、光の伝搬経路を模式的に矢印で示している。また、グレーティングカプラＧＣを介して、半導体モジュールＭＪ外部の光通信機器から光導波路ＷＧ１へ光を入射する場合は、この矢印の向きが逆となる。なお、図１９では、光の伝搬経路を判り易くするため、グレーティングカプラＧＣおよび光導波路ＷＧ１の周辺のハッチングを省略している。

グレーティングカプラＧＣを伝搬する光は、光導波路面に、伝搬方向に沿って設けられた凹部（溝部）および凸部（突起部）により、周期的屈折率変調（導波路グレーティング）が行われ、ある特定の方向に回析放射される。実施の形態４では、図１９に示されるように、グレーティングカプラＧＣの凹部および凸部は、半導体チップＣＨＰ１の裏面ＢＳ１側に向けて設けられている。そのため、光の回折方向は、裏面ＢＳ１側に向かう方向が支配的となる。

実施の形態４では、半導体チップＣＨＰ１の表面ＴＳ１側には、半導体チップＣＨＰ２が設けられている。このため、グレーティングカプラＧＣと、半導体モジュールＭＪ外部の光通信機器との光通信は、表面ＴＳ１側で行うことが困難であり、裏面ＢＳ１側で行うことが有効である。ここで、グレーティングカプラＧＣの下方において、半導体チップＣＨＰ１の裏面ＢＳ１では、半導体基板ＳＢ１が除去され、絶縁膜ＩＦが露出している。このため、グレーティングカプラＧＣは、裏面ＢＳ１側において、半導体モジュールＭＪ外部の光通信機器と、光通信を行うことができる。そして、上述のように、グレーティングカプラＧＣの凹部および凸部は、裏面ＢＳ１側に向けて設けられているので、上記光の伝搬を効率的に行うことができる。

＜グレーティングカプラＧＣの製造方法＞
以下に、図２０および図２１を用いて、変形例１の半導体モジュールＭＪの一部であるグレーティングカプラＧＣの製造工程を説明する。図２０および図２１は、グレーティングカプラＧＣの形成領域を拡大した要部断面図を示しており、実施の形態１の図５で説明した、半導体基板ＳＢ１の研磨工程から絶縁膜ＩＦの形成工程までの間の工程に対応している。

まず、図２０に示されるように、実施の形態１の図５で説明した手法と同様に、半導体基板ＳＢ１の研磨処理を行うことで、絶縁膜ＢＸが露出される。

次に、図２１に示されるように、フォトリソグラフィ法およびエッチング処理を用いて、絶縁膜ＢＸの一部を選択的にパターニングする。その後、エッチングガスを変更し、エッチング処理を継続することで、半導体層ＳＬを貫通しないように、半導体層ＳＬに凹部（溝部）を形成する。この時、エッチングされなかった領域が、凸部となる。このように、半導体層ＳＬが加工されて、半導体チップＣＨＰ１の裏面ＢＳ１側に向けて設けられた凹部および凸部を有するグレーティングカプラＧＣが形成される。

その後、実施の形態１の図５で説明した手法と同様に、絶縁膜ＩＦを形成することで、図１６の構造が得られる。絶縁膜ＩＦは、グレーティングカプラＧＣの凹部および凸部を覆うように形成される。

また、実施の形態４の技術を、上述の実施の形態２および実施の形態３に組み合わせて適用することもできる。

（変形例２）
以下に、変形例２の半導体モジュールＭＪを、図２２を用いて説明する。なお、以下の説明では、実施の形態４との相違点を主に説明する。

図２２に示されるように、変形例２では、実施の形態４と同様の目的で、グレーティングカプラＧＣが設けられている。そして、変形例２では、グレーティングカプラＧＣの上方に、反射膜ＲＦが設けられている。言い換えれば、平面視において、グレーティングカプラＧＣと重なる位置に、反射膜ＲＦが設けられている。

実施の形態４で説明したように、グレーティングカプラＧＣの凹部および凸部は、半導体チップＣＨＰ１の裏面ＢＳ１側に向けて設けられているため、光の回折方向は、裏面ＢＳ１側へ向かう方向が支配的である。しかしながら、半導体チップＣＨＰ１の裏面ＢＳ１側に回析せず、半導体チップＣＨＰ１の表面ＴＳ１側に回析する光も存在している。具体的には、７０％程度の光が裏面ＢＳ１側に回析し、３０％程度の光が表面ＴＳ１側に回析している。この表面ＴＳ１側に回析した光は、光損失に直結する。

反射膜ＲＦは、このような表面ＴＳ１側に回析した光を裏面ＢＳ１側に反射させ、光損失を抑制するために設けられている。従って、反射膜ＲＦは、グレーティングカプラＧＣの上面全体を覆っていることが好ましい。

また、このような反射膜ＲＦは、導電性膜によって構成されるが、光の反射率を高めるために、反射膜ＲＦは、金属膜によって構成されていることが好ましい。図２２では、反射膜ＲＦが、配線Ｍ１ａと同じ材料で形成され、配線Ｍ１ａと同層に形成され、且つ、配線Ｍ１ａと同じ工程で形成された場合を例示している。この場合、製造工程を簡略化することができる。

また、反射膜ＲＦは、配線Ｍ２ａと同じ材料で形成され、配線Ｍ２ａと同層に形成され、且つ、配線Ｍ２ａと同じ工程で形成されていてもよい。配線Ｍ１ａまたは配線Ｍ２ａの選択については、グレーティングカプラＧＣ内を伝搬する光の波長によって、より適切な方を選択することができる。

また、反射膜ＲＦは、配線Ｍ１ａまたは配線Ｍ２ａとは別の導電性膜によって形成されてもよい。このような導電性膜は、配線Ｍ１ａまたは配線Ｍ２ａとは別工程によって形成される。この場合、反射膜ＲＦを別途形成するための製造コストが増加するが、反射膜ＲＦの材料は、配線Ｍ１ａまたは配線Ｍ２ａに使用される材料に限られず、所望の反射率が得られるように、自由に選択できる。このような導電性膜としては、例えば窒化チタン膜、窒化タンタル膜またはタングステン膜のような金属膜が挙げられる。

また、変形例２では、図２２に示されるように、受光器ＯＲの上方にも反射膜ＲＦを設けている。言い換えれば、平面視において、受光器ＯＲと重なる位置に、反射膜ＲＦが設けられている。実施の形態１で説明したように、半導体チップＣＨＰ１の裏面ＢＳ１では、半導体基板ＳＢ１が除去されているので、受光器ＯＲは、裏面ＢＳ１側において、半導体モジュールＭＪ外部の光通信機器からの光を受光することができる。このとき、受光器ＯＲの上方に反射膜ＲＦが設けられていることで、受光器ＯＲを透過した光を反射させ、反射した光を受光器ＯＲで受光することができる。なお、図２２では、光の伝搬経路を判り易くするため、グレーティングカプラＧＣの周辺と同様に、受光器ＯＲの周辺のハッチングも省略している。

また、裏面ＢＳ１側において、半導体モジュールＭＪ外部の光通信機器から半導体チップＣＨＰ１（受光器ＯＲおよびグレーティングカプラＧＣ）へ入射させる光の角度は、反射膜ＲＦに対して垂直ではなく、反射膜ＲＦに対する垂線から斜めに傾けた角度とすることが好ましい。この理由は、入射角度が垂直であった場合、入射した光と、反射膜ＲＦから反射した光とが重なり、互いの波長を打ち消しあう恐れがあるからである。

以上、本願発明者らによってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。

例えば、半導体チップＣＨＰ１において、配線Ｍ１ａのような最上層配線より下層の配線は、ダマシン構造の配線ではなく、窒化チタン膜、アルミニウム膜および窒化チタン膜を積層させ、この積層膜をパターニングすることによって形成された配線であってもよい。この場合、配線の形成し、配線を覆うように層間絶縁膜を形成した後、層間絶縁膜の上面に対してＣＭＰ法による研磨処理を行うことによって、層間絶縁膜が平坦化される。

また、半導体チップＣＨＰ１では、多層配線として、配線Ｍ１ａおよび配線Ｍ２ａの２層配線を例示したが、半導体チップＣＨＰ１の多層配線は、３層以上であってもよい。また、半導体チップＣＨＰ２では、多層配線として、配線Ｍ１ｂ〜配線Ｍ６ｂの６層配線を例示したが、半導体チップＣＨＰ２の多層配線は、６層より少なくてもよいし、６層より多くてもよい。

その他、上記実施の形態に記載された内容の一部を以下に記載する。

［付記１］
光デバイス、前記光デバイスの上方に形成され、且つ、前記光デバイスに電気的に接続された第１配線、および、前記第１配線と同層に形成され、且つ、前記光デバイスに電気的に接続されていない第１ダミー配線を備える第１半導体チップと、
電気回路の一部を構成する半導体素子、前記半導体素子の上方に形成され、且つ、前記半導体素子に電気的に接続された第２配線、および、前記第２配線と同層に形成され、且つ、前記半導体素子に電気的に接続されていない第２ダミー配線を備える第２半導体チップと、
を有し、
前記第２半導体チップは、前記第１半導体チップ上に搭載され、
前記第１配線と前記第２配線とが直接接し、且つ、前記第１ダミー配線と前記第２ダミー配線とが直接接するように、前記第１半導体チップの表面は、前記第２半導体チップの表面と接合している、半導体モジュール。

［付記２］
光デバイス、および、前記光デバイスの上方に形成され、且つ、前記光デバイスに電気的に接続された第１配線を備える第１半導体チップと、
電気回路の一部を構成する半導体素子、および、前記半導体素子の上方に形成され、且つ、前記半導体素子に電気的に接続された第２配線を備える第２半導体チップと、
を有し、
前記第２半導体チップは、前記第１半導体チップ上に搭載され、
前記第１配線と前記第２配線とが直接接するように、前記第１半導体チップの表面は、前記第２半導体チップの表面と接合し、
前記光デバイスは、半導体層からなる第１光導波路と、少なくとも前記第１光導波路の下方に形成され、且つ、絶縁膜からなる第２光導波路とを有する、半導体モジュール。

［付記３］
光デバイス、および、前記光デバイスの上方に形成され、且つ、前記光デバイスに電気的に接続された第１配線を備える第１半導体チップと、
電気回路の一部を構成する半導体素子、および、前記半導体素子の上方に形成され、且つ、前記半導体素子に電気的に接続された第２配線を備える第２半導体チップと、
を有し、
前記第２半導体チップは、前記第１半導体チップ上に搭載され、
前記第１配線と前記第２配線とが直接接するように、前記第１半導体チップの表面は、前記第２半導体チップの表面と接合し、
前記光デバイスは、凹部および凸部を有するグレーティングカプラを含み、
前記グレーティングカプラの前記凹部および前記凸部は、前記第１半導体チップの裏面側に向けて設けられている、半導体モジュール。

［付記４］
光デバイス、および、前記光デバイスの上方に形成され、且つ、前記光デバイスに電気的に接続された第１配線を備える第１半導体チップと、
電気回路の一部を構成する半導体素子、および、前記半導体素子の上方に形成され、且つ、前記半導体素子に電気的に接続された第２配線を備える第２半導体チップと、
を有し、
前記第２半導体チップは、前記第１半導体チップ上に搭載され、
前記第１配線と前記第２配線とが直接接するように、前記第１半導体チップの表面が、前記第２半導体チップの表面と接合している、半導体モジュールを用いた通信方法において、
前記半導体モジュール外部の電気機器からの第１電気信号を、前記第１半導体チップで受信する工程、
前記第１半導体チップが受信した前記第１電気信号を、前記第１半導体チップから前記第２半導体チップへ送信する工程、
前記第２半導体チップが受信した前記第１電気信号を、前記半導体素子を用いて、第２電気信号に加工する工程、
前記第２電気信号を、第２半導体チップから前記第１半導体チップへ送信する工程、
前記第１半導体チップが受信した前記第２電気信号を、前記光デバイスを用いて、光信号へ変換する工程、
前記光信号を、前記第１半導体チップから前記半導体モジュール外部の光通信機器へ送信する工程、を有する、通信方法。

［付記５］
光デバイス、および、前記光デバイスの上方に形成され、且つ、前記光デバイスに電気的に接続された第１配線を備える第１半導体チップと、
電気回路の一部を構成する半導体素子、および、前記半導体素子の上方に形成され、且つ、前記半導体素子に電気的に接続された第２配線を備える第２半導体チップと、
を有し、
前記第２半導体チップは、前記第１半導体チップ上に搭載され、
前記第１配線と前記第２配線とが直接接するように、前記第１半導体チップの表面が、前記第２半導体チップの表面と接合している、半導体モジュールを用いた通信方法において、
前記半導体モジュール外部の光通信機器からの光信号を、前記第１半導体チップで受信する工程、
前記第１半導体チップが受信した前記光信号を、前記光デバイスを用いて、第３電気信号へ変換する工程、
前記第３電気信号を、前記第１半導体チップから前記第２半導体チップへ送信する工程、
前記第２半導体チップが受信した前記第３電気信号を、前記半導体素子を用いて、第４電気信号に加工する工程、
第４電気信号を、前記外部接続用端子および前記貫通電極を介して、前記半導体モジュール外部の電気機器へ送信する工程、を有する、通信方法。

［付記６］
光デバイス、および、前記光デバイスの上方に形成され、且つ、前記光デバイスに電気的に接続された第１配線を備える第１半導体チップと、
電気回路の一部を構成する半導体素子、および、前記半導体素子の上方に形成され、且つ、前記半導体素子に電気的に接続された第２配線を備える第２半導体チップと、
を有する半導体モジュールにおいて、
前記第２半導体チップは、前記第１半導体チップ上に搭載され、
前記第１配線と前記第２配線とが直接接するように、前記第１半導体チップの表面が、前記第２半導体チップの表面と接合し、
前記第１半導体チップＣＨＰ１の裏面側において、前記半導体モジュール外部の電気機器および光通信機器と、それぞれ電気信号および光信号の伝達が可能である、半導体モジュール。

１Ｑ〜３Ｑ ＭＩＳＦＥＴ
ＢＥ バンプ電極
ＢＳ１、ＢＳ２ 裏面
ＢＸ 絶縁膜
ＣＨＰ１、ＣＨＰ２ 半導体チップ
ＤＷ１、ＤＷ２ ダミー配線
ＧＣ グレーティングカプラ
ＩＦ 絶縁膜
ＩＬ１、ＩＬ２ 層間絶縁膜
ＬＤ レーザダイオードチップ
ＬＺ レーザ光
Ｍ１ａ、Ｍ２ａ 配線
Ｍ１ｂ〜Ｍ６ｂ 配線
ＭＪ 半導体モジュール
ＮＷ ウェル領域
ＯＭ 光変調器
ＯＲ 受光器
Ｐ１、Ｐ２ 部分
ＰＡＤ パッド電極
ＰＷ１〜ＰＷ３ ウェル領域
ＲＦ 反射膜
Ｓ１〜Ｓ４ 辺
ＳＢ１、ＳＢ２ 半導体基板
ＳＬ 半導体層
ＳＳＣ スポットサイズコンバータ
ＴＧＶ 貫通電極
ＴＳ１、ＴＳ２ 表面
ＷＦ１、ＷＦ２ ウェハ
ＷＧ１、ＷＧ２ 光導波路

Claims (20)

1. 光デバイス、および、前記光デバイスの上方に形成され、且つ、前記光デバイスに電気的に接続された第１配線を備える第１半導体チップと、
   電気回路の一部を構成する半導体素子、および、前記半導体素子の上方に形成され、且つ、前記半導体素子に電気的に接続された第２配線を備える第２半導体チップと、
   を有し、
   前記第２半導体チップは、前記第１半導体チップ上に搭載され、
   前記第１配線と前記第２配線とが直接接するように、前記第１半導体チップの表面は、前記第２半導体チップの表面と接合している、半導体モジュール。
2. 請求項１記載の半導体モジュールにおいて、
   平面視において、前記第１半導体チップの外周は、前記第２半導体チップの外周と５μｍ以内の範囲で一致している、半導体モジュール。
3. 請求項１記載の半導体モジュールにおいて、
   平面視において、前記第１半導体チップおよび前記第２半導体チップは、それぞれ、第１方向に沿った第１辺および第２辺と、前記第１方向と交差する第２方向に沿った第３辺および第４辺とを有し、
   前記第１半導体チップの第１辺および前記第２半導体チップの第１辺は、５μｍ以内の範囲で一致し、
   前記第１半導体チップの第２辺および前記第２半導体チップの第２辺は、５μｍ以内の範囲で一致し、
   前記第１半導体チップの第３辺および前記第２半導体チップの第３辺は、５μｍ以内の範囲で一致し、
   前記第１半導体チップの第４辺および前記第２半導体チップの第４辺は、５μｍ以内の範囲で一致している、半導体モジュール。
4. 請求項１記載の半導体モジュールにおいて、
   前記第２半導体チップにおいて、前記半導体素子の下方には半導体基板が設けられ、
   前記第１半導体チップにおいて、前記光デバイスの下方には半導体基板が設けられていない、半導体モジュール。
5. 請求項１記載の半導体モジュールにおいて、
   前記第１半導体チップは、
   前記光デバイスの上方に形成され、且つ、前記第１配線を含む第１多層配線と、
   前記光デバイスの下方に形成され、且つ、前記第１半導体チップの裏面側に形成された第１絶縁膜と、
   前記第１絶縁膜の下面に形成されたパッド電極と、
   前記第１絶縁膜を貫通し、且つ、前記パッド電極および前記第１配線に電気的に接続された貫通電極と、
   前記パッド電極の下面に形成された外部接続用端子と、
   を有し、
   前記第２半導体チップは、
   表面および裏面を有する半導体基板と、
   前記半導体基板の前記表面の上方に形成され、且つ、前記第２配線を含む第２多層配線と、
   を有し、
   前記半導体素子は、前記半導体基板の前記表面に形成されている、半導体モジュール。
6. 請求項１記載の半導体モジュールにおいて、
   前記第１半導体チップは、前記第１配線と同層に形成され、且つ、前記光デバイスに電気的に接続されていない第１ダミー配線を含み、
   前記第２半導体チップは、前記第２配線と同層に形成され、且つ、前記半導体素子に電気的に接続されていない第２ダミー配線を含み、
   前記第１ダミー配線は、前記第２ダミー配線に直接接している、半導体モジュール。
7. 請求項１記載の半導体モジュールにおいて、
   前記第１半導体チップは、
   前記光デバイスの下方に形成された第３絶縁膜と、
   前記第３絶縁膜の下面に形成された第４絶縁膜と、
   を有し、
   前記光デバイスは、
   前記第１絶縁膜上に形成された第１光導波路と、
   前記第３絶縁膜と前記第４絶縁膜との間に形成された第２光導波路と、
   を有する、半導体モジュール。
8. 請求項１記載の半導体モジュールにおいて、
   前記光デバイスは、
   半導体層からなる第１光導波路と、
   前記第１光導波路の下面に直接接し、且つ、絶縁膜からなる第２光導波路と、
   を有する、半導体モジュール。
9. 請求項８記載の半導体モジュールにおいて、
   前記第２光導波路は、前記第１光導波路の前記下面および側面を覆っている、半導体モジュール。
10. 請求項１記載の半導体モジュールにおいて、
    前記光デバイスは、凹部および凸部を有するグレーティングカプラを含み、
    前記グレーティングカプラの前記凹部および前記凸部は、前記第１半導体チップの裏面側に向けて設けられ、
    前記グレーティングカプラの下方には、第５絶縁膜が形成され、
    前記第１半導体チップの裏面において、前記第５絶縁膜が露出されている、
    半導体モジュール。
11. 請求項１０記載の半導体モジュールにおいて、
    前記グレーティングカプラの上方に、反射膜が形成されている、半導体モジュール。
12. 請求項１１記載の半導体モジュールにおいて、
    前記反射膜は、前記第１配線と同じ材料で形成されている、半導体モジュール。
13. 請求項１０記載の半導体モジュールにおいて、
    前記グレーティングカプラは、前記第１半導体チップの前記裏面側において、前記半導体モジュール外部の光通信機器と、光通信を行うことが可能である、半導体モジュール。
14. 請求項１記載の半導体モジュールにおいて、
    前記光デバイスは、受光器を有し、
    前記受光器の下方には、第６絶縁膜が形成され、
    前記第１半導体チップの裏面において、前記第６絶縁膜が露出されている、
    半導体モジュール。
15. 請求項１３記載の半導体モジュールにおいて、
    前記受光器の上方に、反射膜が形成されている、半導体モジュール。
16. 請求項１１記載の半導体モジュールにおいて、
    前記反射膜は、前記第１配線と同じ材料で形成されている、半導体モジュール。
17. 請求項１４記載の半導体モジュールにおいて、
    前記受光器は、前記第１半導体チップの前記裏面側において、前記半導体モジュール外部の光通信機器からの光を受光可能である、半導体モジュール。
18. 請求項５記載の半導体モジュールを用いた通信方法において、
    前記半導体モジュール外部の電気機器からの第１電気信号を、前記外部接続用端子および前記貫通電極を介して、前記第１半導体チップで受信する工程、
    前記第１半導体チップが受信した前記第１電気信号を、前記第１半導体チップから前記第２半導体チップへ送信する工程、
    前記第２半導体チップが受信した前記第１電気信号を、前記半導体素子を用いて、第２電気信号に加工する工程、
    前記第２電気信号を、第２半導体チップから前記第１半導体チップへ送信する工程、
    前記第１半導体チップが受信した前記第２電気信号を、前記光デバイスを用いて、光信号へ変換する工程、
    前記光信号を、前記第１半導体チップから前記半導体モジュール外部の光通信機器へ送信する工程、
    を有する、通信方法。
19. 請求項５記載の半導体モジュールを用いた通信方法において、
    前記半導体モジュール外部の光通信機器からの光信号を、前記第１半導体チップで受信する工程、
    前記第１半導体チップが受信した前記光信号を、前記光デバイスを用いて、第３電気信号へ変換する工程、
    前記第３電気信号を、前記第１半導体チップから前記第２半導体チップへ送信する工程、
    前記第２半導体チップが受信した前記第３電気信号を、前記半導体素子を用いて、第４電気信号に加工する工程、
    前記第４電気信号を、前記外部接続用端子および前記貫通電極を介して、前記半導体モジュール外部の電気機器へ送信する工程、
    を有する、通信方法。
20. （ａ）第１半導体基板、前記第１半導体基板上に形成された光デバイス、および、前記光デバイスの上方に形成され、且つ、前記光デバイスに電気的に接続された第１配線を備える第１半導体チップとなる領域を複数有する第１ウェハを準備する工程、
    （ｂ）第２半導体基板、前記第２半導体基板上に形成され、且つ、電気回路の一部を構成する半導体素子、および、前記半導体素子の上方に形成され、且つ、前記半導体素子に電気的に接続された第２配線を備える第２半導体チップとなる領域を複数有する第２ウェハを準備する工程、
    （ｃ）前記（ａ）工程および前記（ｂ）工程後に、前記第１配線と前記第２配線とが直接接するように、前記第１ウェハの表面と前記第２ウェハの表面とを接合する工程、
    （ｄ）前記（ｃ）工程後、前記第１半導体基板を除去する工程、
    （ｅ）前記（ｄ）工程後、互いに接合された前記第１ウェハと前記第２ウェハとを個片化することによって、互いに接合された前記第１半導体チップおよび前記第２半導体チップを有する半導体モジュールを、複数形成する工程、
    を有する、半導体モジュールの製造方法。

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