CN116500721A - 半导体结构及其形成方法 - Google Patents
半导体结构及其形成方法 Download PDFInfo
- Publication number
- CN116500721A CN116500721A CN202310766982.4A CN202310766982A CN116500721A CN 116500721 A CN116500721 A CN 116500721A CN 202310766982 A CN202310766982 A CN 202310766982A CN 116500721 A CN116500721 A CN 116500721A
- Authority
- CN
- China
- Prior art keywords
- waveguide structure
- dielectric layer
- silicon
- waveguide
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 75
- 239000004065 semiconductor Substances 0.000 title claims abstract description 55
- 230000003287 optical effect Effects 0.000 claims abstract description 125
- 239000000758 substrate Substances 0.000 claims abstract description 65
- 238000005520 cutting process Methods 0.000 claims abstract description 24
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 129
- 229910052710 silicon Inorganic materials 0.000 claims description 129
- 239000010703 silicon Substances 0.000 claims description 129
- 239000000463 material Substances 0.000 claims description 37
- 230000005540 biological transmission Effects 0.000 claims description 26
- 239000002184 metal Substances 0.000 claims description 17
- 230000008878 coupling Effects 0.000 claims description 15
- 238000010168 coupling process Methods 0.000 claims description 15
- 238000005859 coupling reaction Methods 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 12
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 11
- 239000010410 layer Substances 0.000 description 185
- 230000008569 process Effects 0.000 description 36
- 238000004519 manufacturing process Methods 0.000 description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 238000010586 diagram Methods 0.000 description 8
- 239000012212 insulator Substances 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 238000004891 communication Methods 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 4
- 238000013461 design Methods 0.000 description 3
- 230000004927 fusion Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000004806 packaging method and process Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 230000008054 signal transmission Effects 0.000 description 3
- 230000004075 alteration Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- DZPJVKXUWVWEAD-UHFFFAOYSA-N [C].[N].[Si] Chemical compound [C].[N].[Si] DZPJVKXUWVWEAD-UHFFFAOYSA-N 0.000 description 1
- 239000007771 core particle Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009429 electrical wiring Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000012858 packaging process Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
- G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
- G02B6/10—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type
- G02B6/12—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type of the integrated circuit kind
-
- G—PHYSICS
- G02—OPTICS
- G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
- G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
- G02B6/10—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type
- G02B6/12—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type of the integrated circuit kind
- G02B6/12007—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type of the integrated circuit kind forming wavelength selective elements, e.g. multiplexer, demultiplexer
-
- G—PHYSICS
- G02—OPTICS
- G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
- G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
- G02B6/10—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type
- G02B6/12—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type of the integrated circuit kind
- G02B6/122—Basic optical elements, e.g. light-guiding paths
-
- G—PHYSICS
- G02—OPTICS
- G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
- G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
- G02B6/10—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type
- G02B6/12—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type of the integrated circuit kind
- G02B2006/12035—Materials
- G02B2006/12061—Silicon
-
- G—PHYSICS
- G02—OPTICS
- G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
- G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
- G02B6/10—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type
- G02B6/12—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type of the integrated circuit kind
- G02B2006/12083—Constructional arrangements
- G02B2006/12107—Grating
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Optics & Photonics (AREA)
- Optical Integrated Circuits (AREA)
- Semiconductor Lasers (AREA)
Abstract
本申请提供半导体结构及其形成方法，所述半导体结构包括：SOI衬底，所述SOI衬底包括若干器件区和包围每个器件区的切割道区，所述SOI衬底上还包括第一介质层；位于所述第一介质层表面的第二介质层以及位于所述第二介质层中的第一波导结构，部分第一波导结构位于所述切割道区，任意相邻器件区的光路通过所述切割道区的第一波导结构连通。本申请提供一种半导体结构及其形成方法，通过设置于切割道区的第一波导结构实现全片光互连并且降低器件延迟和功耗。
Description
技术领域
本申请涉及半导体技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
当前硅光工艺平台中，多为独立的每个芯粒形成光功能器件的工艺制造，并在完成后进行独立封装和使用。考虑到光器件尺寸较大、种类繁多，现有最大曝光单元无法满足多功能光电器件的设计需求，因此不少平台利用整片电互连实现不同功能的器件连接。
然而整片电互连的方案仍然存在缺陷。因此，有必要提供更有效、更可靠的技术方案。
发明内容
本申请提供一种半导体结构及其形成方法，实现全片光互连并且降低器件延迟和功耗，突破曝光单元的限制，实现多功能器件相连。
本申请的一个方面提供一种半导体结构的形成方法，包括：提供SOI衬底，所述SOI衬底包括若干器件区和包围每个器件区的切割道区，所述SOI衬底上还包括第一介质层；在所述第一介质层表面形成第二介质层以及位于所述第二介质层中的第一波导结构，部分第一波导结构位于所述切割道区，任意相邻器件区的光路通过所述切割道区的第一波导结构连通。
在本申请的一些实施例中，所述器件区的SOI衬底中还包括光栅结构和硅波导结构，所述第一介质层覆盖所述光栅结构和硅波导结构。
在本申请的一些实施例中，所述半导体结构的形成方法还包括：在所述第二介质层表面形成第三介质层以及位于所述第三介质层中的第二波导结构，部分第二波导结构位于所述切割道区，所述光栅结构、硅波导结构、第一波导结构和第二波导结构在所述SOI衬底表面的垂直投影互相连接构成分别连通所述器件区相对边的两条光路。
在本申请的一些实施例中，所述光栅结构、硅波导结构、第一波导结构和第二波导结构在所述SOI衬底表面的垂直投影的连接顺序为：第一波导结构-第二波导结构-第一波导结构-硅波导结构-光栅结构-硅波导结构-第一波导结构-第二波导结构-第一波导结构。
在本申请的一些实施例中，所述第一波导结构和第二波导结构的光传输方式为倏逝耦合，所述第一波导结构和硅波导结构的光传输方式为倏逝耦合。
在本申请的一些实施例中，在所述第一介质层表面形成第二介质层以及位于所述第二介质层中的第一波导结构的方法包括：在所述第一介质层表面形成第一波导结构材料层；刻蚀所述第一波导结构材料层形成所述第一波导结构；在所述第一介质层表面和第一波导结构表面形成所述第二介质层。
在本申请的一些实施例中，在所述第二介质层表面形成第三介质层以及位于所述第三介质层中的第二波导结构的方法包括：在所述第二介质层表面形成第二波导结构材料层；刻蚀所述第二波导结构材料层形成所述第二波导结构；在所述第二介质层表面和第二波导结构表面形成所述第三介质层。
在本申请的一些实施例中，所述第一波导结构和第二波导结构的材料包括氮化硅、硅、碳氮化硅。
在本申请的一些实施例中，所述半导体结构的形成方法还包括：在所述第三介质层表面形成至少一层第四介质层以及位于每层第四介质层中的至少一层第三波导结构，所述第三波导结构与所述第二波导结构在所述SOI衬底表面的垂直投影重合。
在本申请的一些实施例中，所述SOI衬底包括底硅层、位于所述底硅层表面的绝缘层以及位于所述绝缘层表面的顶硅层，所述光栅结构和硅波导结构位于所述顶硅层中，所述第一介质层覆盖所述顶硅层。
在本申请的一些实施例中，所述第二介质层和第三介质层中还形成有金属互连结构。
本申请的另一个方面还提供一种半导体结构，包括：SOI衬底，所述SOI衬底包括若干器件区和包围每个器件区的切割道区，所述SOI衬底上还包括第一介质层；位于所述第一介质层表面的第二介质层以及位于所述第二介质层中的第一波导结构，部分第一波导结构位于所述切割道区，任意相邻器件区的光路通过所述切割道区的第一波导结构连通。
在本申请的一些实施例中，所述器件区的SOI衬底中还包括光栅结构和硅波导结构，所述第一介质层覆盖所述光栅结构和硅波导结构。
在本申请的一些实施例中，所述半导体结构还包括：位于所述第二介质层表面的第三介质层以及位于所述第三介质层中的第二波导结构，部分第二波导结构位于所述切割道区，所述光栅结构、硅波导结构、第一波导结构和第二波导结构在所述SOI衬底表面的垂直投影互相连接构成分别连通所述器件区相对边的两条光路。
在本申请的一些实施例中，所述光栅结构、硅波导结构、第一波导结构和第二波导结构在所述SOI衬底表面的垂直投影的连接顺序为：第一波导结构-第二波导结构-第一波导结构-硅波导结构-光栅结构-硅波导结构-第一波导结构-第二波导结构-第一波导结构。
在本申请的一些实施例中，所述第一波导结构和第二波导结构的光传输方式为倏逝耦合，所述第一波导结构和硅波导结构的光传输方式为倏逝耦合。
在本申请的一些实施例中，所述第一波导结构和第二波导结构的材料包括氮化硅、硅、碳氮化硅。
在本申请的一些实施例中，所述半导体结构还包括：位于所述第三介质层表面的至少一层第四介质层以及位于每层第四介质层中的至少一层第三波导结构，所述第三波导结构与所述第二波导结构在所述SOI衬底表面的垂直投影重合。
在本申请的一些实施例中，所述SOI衬底包括底硅层、位于所述底硅层表面的绝缘层以及位于所述绝缘层表面的顶硅层，所述光栅结构和硅波导结构位于所述顶硅层中，所述第一介质层覆盖所述顶硅层。
在本申请的一些实施例中，所述第二介质层和第三介质层中还形成有金属互连结构。
本申请提供一种半导体结构及其形成方法，将部分波导结构设置在后段工艺的金属互连层中，减少了前段介质层的厚度，相邻器件区的光路还通过所述切割道区的第一波导结构连通，实现全片光互连并且降低器件延迟和功耗，突破曝光单元的限制，实现多功能器件相连。
附图说明
以下附图详细描述了本申请中披露的示例性实施例。 其中相同的附图标记在附图的若干视图中表示类似的结构。本领域的一般技术人员将理解这些实施例是非限制性的、示例性的实施例，附图仅用于说明和描述的目的，并不旨在限制本申请的范围，其他方式的实施例也可能同样的完成本申请中的发明意图。应当理解，附图未按比例绘制。其中：
图1至图6为本申请实施例所述的半导体结构的形成方法中各步骤的结构示意图；
图7和图8为本申请实施例所述的半导体结构中的光路图；
图9和图10为本申请实施例所述的半导体结构中相邻器件区的光路拼接图。
具体实施方式
以下描述提供了本申请的特定应用场景和要求，目的是使本领域技术人员能够制造和使用本申请中的内容。对于本领域技术人员来说，对所公开的实施例的各种局部修改是显而易见的，并且在不脱离本申请的精神和范围的情况下，可以将这里定义的一般原理应用于其他实施例和应用。因此，本申请不限于所示的实施例，而是与权利要求一致的最宽范围。
下面结合实施例和附图对本发明技术方案进行详细说明。
常规工艺中一般采用光子芯片独立封装：硅光工艺分别在每个芯片上制备完整光学器件平台，以及层间的电性布线和光学传输，再通过划片封装为独立的光子芯片，此芯片的划片道除曝光标记和测试结构以外无光学器件的设计；而在“后摩尔时代”，当下很多研究正围绕着三维集成技术展开，制备一张全片电互连的大芯片可以提升集成度，并减少封装尺寸和制造成本。但随着互联层的增加和器件密集度增大，电互连的阻抗增加，芯片高延迟和大功耗也成为目前电互连的瓶颈。
此外常规工艺采用前段波导和光学传输：普遍的硅光工艺是在前段完成硅波导结构以及氮化硅波导结构，在层间形成光波导结构之间的直接耦合。但考虑前段两层或多层氮化硅波导结构对接触孔（CT）有负面作用，不仅刻蚀加工有难度，在电阻连续性延迟方面性能也较差；另外，前段同时兼具了调制或探测功能和光学传输功能，信号直接会增加额外的串扰。
针对上述问题，本申请提供一种半导体结构及其形成方法，将部分或全部波导结构设置在后段工艺的金属互连层中，减少了前段介质层的厚度，可以减小器件区厚度，相邻器件区的光路还通过所述切割道区的第一波导结构连通，实现全片或多片光互连并且降低器件延迟和功耗。
具体地，本申请的技术方案采用全片/多片光互连或全片/多片光电互连：为解决电互连带来的延迟和功耗问题，本申请提出使用光硅波导用来做全片/多片光互连（可使用硅、氮化硅、硅碳氮等材料），通过在芯片四周边缘处的切割道区设计对称的波导图形，即可在曝光时完成整片晶圆上芯片与芯片的光路拼接，不但传输带宽高，并且没有串扰。此全片/多片光互连大芯片可以应用在光电融合中，可以将不同的光、电芯片通过键合连通此大芯片，再进行封装，可突破曝光单元的限制并实现多功能连通。
同时采用前段+后段波导和光学传输：本申请提出了一种利用前段和后段光波导形成全片光互连的制作方法，其中优点有：1）后段嵌入式波导可以节省空间；2）减少前段介质层厚度，降低接触孔的高度，改善刻蚀复杂度和电阻连续性延迟（RC Delay）;3）形成先电后光的传输模式，前段以探测和调制作用为主的光学器件组成，后段以波导的光传输和金属线的电传输组成，避免信号传输时对前段有源器件带来额外的串扰。
图1至图6本申请实施例所述的半导体结构的形成方法中各步骤的结构示意图。下面结合附图对本申请实施例所述的半导体结构的形成方法进行详细说明。
参考图1和图2所示，其中，图1为俯视图，图2为沿图1中虚线X-X处的纵截面图。提供SOI衬底100，所述SOI衬底100包括若干器件区104和包围每个器件区104的切割道区105，所述器件区104的SOI衬底100中包括光栅结构110和硅波导结构120，所述SOI衬底100上还包括覆盖所述光栅结构110和硅波导结构120的第一介质层130。需要说明的是，在图1中省略了所述第一介质层130。
在本申请的一些实施例中，所述SOI（绝缘体上硅）衬底100包括底硅层101、位于所述底硅层101表面的绝缘层102以及位于所述绝缘层102表面的顶硅层103。
在本申请的一些实施例中，所述底硅层101的材料为硅，所述绝缘层102的材料为二氧化硅，所述顶硅层103的材料为硅。绝缘体上硅衬底（SOI衬底）是半导体结构中常见的衬底结构，因此这里不再对所述绝缘体上硅衬底100的形成过程以及详细结构进行说明。
在本申请的一些实施例中，所述器件区104用于形成有源器件，所述切割道区105在传统工艺中用于切割晶圆分离芯片（分离相邻的器件区104）。然而本申请的技术方案中，形成的是全片光互连器件，每个芯片不进行独立封装，而是整片晶圆的芯片整体封装，因此不需要拆分成一个个独立芯片，所述切割道区105用于形成连接相邻器件区的光通道。
需要说明的是，所述SOI衬底100上包括多个所述器件区104以及位于相邻器件区104之间的切割道区105。然而本申请为了便于展示，在附图中仅示出其中一个器件区104以及包围该器件区104的切割道区105。在实际中，所述多个器件区104可以呈阵列式分布。
参考图2所示，具体地，所述光栅结构110和硅波导结构120位于顶硅层103中。实际上，所述光栅结构110和硅波导结构120由刻蚀所述顶硅层103而形成。
继续参考图2所示，所述SOI衬底100上还包括覆盖所述光栅结构110和硅波导结构120的第一介质层130。具体地，所述第一介质层130位于绝缘层102、光栅结构110和硅波导结构120表面，覆盖整个顶硅层103。
在本申请的一些实施例中，所述第一介质层130的材料为氧化硅。
参考图3和图4所示，其中，图3为俯视图，图4为沿图3中虚线X-X处的纵截面图。在所述第一介质层130表面形成第二介质层140以及位于所述第二介质层140中的第一波导结构141，部分第一波导结构141位于所述切割道区105。其中，图3中省略了所述第二介质层140。
在本申请的一些实施例中，在所述第一介质层130表面形成第二介质层140以及位于所述第二介质层140中的第一波导结构141的方法包括：在所述第一介质层130表面形成第一波导结构材料层；刻蚀所述第一波导结构材料层形成所述第一波导结构141；在所述第一介质层130表面和第一波导结构141表面形成所述第二介质层140。
在本申请的一些实施例中，形成所述第一波导结构材料层的方法包括低压力化学气相沉积（LPCVD）、等离子体增强化学气相沉积（PECVD）。
在本申请的一些实施例中，所述第二介质层140的材料为氧化硅。形成所述第二介质层140的方法包括化学气相沉积工艺或物理气相沉积工艺。
在本申请的一些实施例中，所述第一波导结构141的材料包括氮化硅、硅、碳氮化硅等。
参考图3和图4所示，在本申请的一些实施例中，刻蚀所述第一波导结构材料层形成所述第一波导结构141时采用的是光刻工艺，并且光刻工艺采用的是负光刻胶，即曝光的位置得到保留的负光刻胶。在所述光刻工艺中，为了保证相邻器件区104之间的切割道区105中的第一波导结构141连贯不断开，在曝光相邻器件区104之间的切割道区105中的负光刻胶以保留该位置的第一波导结构材料时需要重叠曝光。所述重叠曝光的宽度约为50纳米至70纳米，例如55纳米、60纳米或65纳米等。所述重叠曝光能够保证相邻的器件区104之间的光路通道连续不断开，提高相邻器件区104之间的光路拼接质量。
全片互连的工艺中“stitching（拼接）”工艺是关键点，尤其强调overlay（套刻）和mismatch（错配），表明此工艺的容差不会影响光学或电学的性能。本申请在形成所述第一波导结构141的光刻工艺中在切割道区外侧边缘具有约60nm的overlay重叠，因此下层的第一波导结构141横跨切割道中心的两侧，为防止单元曝光时有光路断路而设计图形重叠60nm。
参考图3所示，在本申请的一些实施例中，所述第一波导结构141和硅波导结构120的连接部分为锥形重叠连接。参考图3所示的俯视图，所述第一波导结构141和硅波导结构120的连接部分为锥形（三角形），并且所述第一波导结构141和硅波导结构120的连接部分在竖直方向的投影是部分重叠的。
参考图5和图6所示，其中，图5为俯视图，图6为沿图5中虚线X-X处的纵截面图。在所述第二介质层140表面形成第三介质层150以及位于所述第三介质层150中的第二波导结构151，部分第二波导结构151位于所述切割道区105，所述光栅结构110、硅波导结构120、第一波导结构141和第二波导结构151在所述SOI衬底100表面的垂直投影互相连接构成分别连通所述器件区104相对边的两条光路，任意相邻器件区104的光路还通过所述切割道区105的第一波导结构141和第二波导结构151连通。其中，图5中省略了所述第三介质层150。
在本申请的一些实施例中，在所述第二介质层140表面形成第三介质层150以及位于所述第三介质层150中的第二波导结构151的方法包括：在所述第二介质层140表面形成第二波导结构材料层；刻蚀所述第二波导结构材料层形成所述第二波导结构151；在所述第二介质层140表面和第二波导结构151表面形成所述第三介质层150。
在本申请的一些实施例中，形成所述第二波导结构材料层的方法包括低压力化学气相沉积（LPCVD）、等离子体增强化学气相沉积（PECVD）。
在本申请的一些实施例中，所述第三介质层150的材料为氧化硅。形成所述第三介质层150的方法包括化学气相沉积工艺或物理气相沉积工艺。
在本申请的一些实施例中，所述第二波导结构151的材料包括氮化硅、硅、碳氮化硅等。
参考图5所示，在本申请的一些实施例中，所述第一波导结构141和第二波导结构151的连接部分为锥形重叠连接。参考图5所示的俯视图，所述第一波导结构141和第二波导结构151的连接部分为锥形（三角形），并且所述第一波导结构141和第二波导结构151的连接部分在竖直方向的投影是部分重叠的。
继续参考图5所示，在本申请的一些实施例中，所述光栅结构110、硅波导结构120、第一波导结构141和第二波导结构151在所述SOI衬底100表面的垂直投影的连接顺序为：第一波导结构141-第二波导结构151-第一波导结构141-硅波导结构120-光栅结构110-硅波导结构120-第一波导结构141-第二波导结构151-第一波导结构141。
在本申请的一些实施例中，所述第二介质层140和第三介质层150中还形成有金属互连结构（图中未示出）。在常规工艺中，所有波导结构（硅波导结构和第一波导结构和第二波导结构等）均形成于前段工艺的第一介质层130中，导致第一介质层130的厚度较厚，增加了整体器件的厚度。而在本申请的技术方案中，将部分波导结构（第一波导结构和第二波导结构等）设置于用于制作金属互连结构的后段工艺中的第二介质层140和第三介质层150中，第二介质层140和第三介质层150由于制作金属互连结构，本身厚度就较厚，可以完全容纳第一波导结构和第二波导结构，因此可以减小第一介质层的厚度，进而减小整体器件的厚度。
在本申请的一些实施例中，可以将第一波导结构141和第二波导结构151均形成于后段工艺中，与金属互连结构位于同层。也可以将第一波导结构141形成于前段工艺中，与第一介质层130同层，而将第二波导结构151形成于后段工艺中，与金属互连结构位于同层。
在本申请的一些实施例中，所述半导体结构的形成方法还包括：在所述第三介质层150表面形成至少一层第四介质层以及位于每层第四介质层中的至少一层第三波导结构，所述第三波导结构与所述第二波导结构151在所述SOI衬底100表面的垂直投影重合。也就是说，在所述第三介质层150以及第二波导结构151上还可以堆叠若干层第四介质层和第三波导结构。
参考图7和图8所示，其中，图7为展示光路A和光路B的俯视图，图8为展示光路A的纵截面图。图7和图8为本申请实施例所述的半导体结构中的光路图。
参考图7所示，所述光栅结构110、硅波导结构120、第一波导结构141和第二波导结构151在所述SOI衬底100表面的垂直投影互相连接构成分别连通所述器件区104相对边的两条光路，光路A和光路B。所述器件区104为矩形，所述相对边就是所述器件区104相对的两条边。
参考图8所示，所述光路A依次通过：第一波导结构141-第二波导结构151-第一波导结构141-硅波导结构120-光栅结构110-硅波导结构120-第一波导结构141-第二波导结构151-第一波导结构141。
其中，第一波导结构141-第二波导结构151-第一波导结构141的传输方式为倏逝耦合；第二波导结构151-第三波导结构的传输方式为直接耦合。
需要说明的是，本申请实施例所述的光路路径仅为示范，实际中可以根据需要设计不同的光路路径。例如，所述SOI衬底100中还可以形成有诸如调制器、光分束器、有源光子区、光探测器等结构，为了绕过或者连接这些结构，光路路径可以适应性修改，只要能够在保证光路路径功能完整下部分波导结构设置于第二介质层和第三介质层中减小第一介质层的厚度即可。
图9和图10为本申请实施例所述的半导体结构中相邻器件区的光路拼接图。其中，图9为相邻两个器件区中光路A的拼接俯视图，图10为相邻两个器件区中光路A的拼接纵截面图。
参考图9和图10所示，任意相邻器件区104的光路还通过所述切割道区105的第一波导结构141和第二波导结构151连通。需要说明的是，图9和图10仅展示了左右相邻的器件区的光路拼接情况，但以此作为示范，本领域技术人员应当理解，在上下方向上相邻的器件区的光路特使相互拼接的。
在本申请的一些实施例中，形成所述半导体结构后，可以不进行切片，而是直接进行后续芯片封装工艺。所述半导体结构上的所有器件区104共同构成一个全片光互连的大芯片。
而在本申请的另一些实施例中，形成所述半导体结构后，还可以包括：对所述半导体结构进行切片，形成多个包括至少两个器件区104的光互连芯片。也就是说，可以形成多个例如由两个以上器件区104构成的光互连小芯片。
本申请提出了一种全片/多片光互连的技术方案（也就是整片晶圆上的所有或多个相邻芯片之间光路都互相连通，进而所有的芯片都实现光路连通）。光互连相比电互连的优点为传输带宽高、损耗小、抗干扰性和无串扰性好，并结合CMOS成熟工艺在硅基进行光互连，不会受到电阻和寄生电容的干扰带来的时间延迟，同时生产成本低，可以在高性能CPU、计算机等高速通信应用中代替电互连。
本申请技术方案的全片光互连通过相邻芯片（相邻器件区104）之间的光波导结构拼接实现（具体地，任意相邻器件区104的光路还通过所述切割道区105的第一波导结构141和第二波导结构151连通），达成芯片之间和整片晶圆的光信号传输，此全片光互连可以突破曝光单元的限制、增大硅基光电子的芯片面积，不仅可以设计更多功能器件，还可以解决电互连带来的延迟和功耗问题，提升传输速度、减少传输损耗；同时，此全片光互连大芯片可以应用在光电融合中，可以将不同的光、电芯片通过键合连通此大芯片，再进行封装，可突破曝光单元的限制并实现多功能连通；同时，在前段和后段都嵌入光波导结构，一来能缩短前段介质层（第一介质层130）的厚度，减少接触孔的高度，解决了接触孔的高深宽刻蚀难题和电性传输延迟问题，二来因后段没有前段密集、尺寸小的器件担忧，从而能在后段完成多层光波导结构的拼接以及层间的倏逝耦合，此嵌入结构可以节省空间，提升信号输出速度。
本申请提供一种半导体结构的形成方法，将部分波导结构设置在后段工艺的金属互连层中，减少了前段介质层的厚度，可以减小器件厚度，相邻器件区的光路还通过所述切割道区的第一波导结构连通，实现全片光互连并且降低器件延迟和功耗。
本申请的实施例还提供一种半导体结构，参考图5和图6所示，包括：SOI衬底100，所述SOI衬底100包括若干器件区104和包围每个器件区104的切割道区105，所述器件区104的SOI衬底100中包括光栅结构110和硅波导结构120，所述SOI衬底100上还包括覆盖所述光栅结构110和硅波导结构120的第一介质层130；位于所述第一介质层130表面的第二介质层140以及位于所述第二介质层140中的第一波导结构141，部分第一波导结构141位于所述切割道区104；位于所述第二介质层140表面的第三介质层150以及位于所述第三介质层150中的第二波导结构151，部分第二波导结构151位于所述切割道区104，所述光栅结构110、硅波导结构120、第一波导结构141和第二波导结构151在所述SOI衬底100表面的垂直投影互相连接构成分别连通所述器件区104相对边的两条光路，任意相邻器件区104的光路还通过所述切割道区105的第一波导结构141和第二波导结构151连通。
在本申请的一些实施例中，所述SOI（绝缘体上硅）衬底100包括底硅层101、位于所述底硅层101表面的绝缘层102以及位于所述绝缘层102表面的顶硅层103。
在本申请的一些实施例中，所述底硅层101的材料为硅，所述绝缘层102的材料为二氧化硅，所述顶硅层103的材料为硅。绝缘体上硅衬底（SOI衬底）是半导体结构中常见的衬底结构，因此这里不再对所述绝缘体上硅衬底100的形成过程以及详细结构进行说明。
在本申请的一些实施例中，所述器件区104用于形成有源器件，所述切割道区105在传统工艺中用于切割晶圆分离芯片（分离相邻的器件区104）。然而本申请的技术方案中，形成的是全片光互连器件，每个芯片不进行独立封装，而是整片晶圆的芯片整体封装，因此不需要拆分成一个个独立芯片，所述切割道区105用于形成连接相邻器件区的光通道。
需要说明的是，所述SOI衬底100上包括多个所述器件区104以及位于相邻器件区104之间的切割道区105。然而本申请为了便于展示，在附图中仅示出其中一个器件区104以及包围该器件区104的切割道区105。在实际中，所述多个器件区104可以呈阵列式分布。
参考图6所示，具体地，所述光栅结构110和硅波导结构120位于顶硅层103中。实际上，所述光栅结构110和硅波导结构120由刻蚀所述顶硅层103而形成。
继续参考图6所示，所述SOI衬底100上还包括覆盖所述光栅结构110和硅波导结构120的第一介质层130。具体地，所述第一介质层130位于绝缘层102、光栅结构110和硅波导结构120表面，覆盖整个顶硅层103。
在本申请的一些实施例中，所述第一介质层130的材料为氧化硅。
在本申请的一些实施例中，所述第二介质层140的材料为氧化硅。
在本申请的一些实施例中，所述第一波导结构141的材料包括氮化硅、硅、碳氮化硅等。
参考图5所示，在本申请的一些实施例中，所述第一波导结构141和硅波导结构120的连接部分为锥形重叠连接。参考图5所示的俯视图，所述第一波导结构141和硅波导结构120的连接部分为锥形（三角形），并且所述第一波导结构141和硅波导结构120的连接部分在竖直方向的投影是部分重叠的。
在本申请的一些实施例中，所述第三介质层150的材料为氧化硅。
在本申请的一些实施例中，所述第二波导结构151的材料包括氮化硅、硅、碳氮化硅等。
参考图5所示，在本申请的一些实施例中，所述第一波导结构141和第二波导结构151的连接部分为锥形重叠连接。参考图5所示的俯视图，所述第一波导结构141和第二波导结构151的连接部分为锥形（三角形），并且所述第一波导结构141和第二波导结构151的连接部分在竖直方向的投影是部分重叠的。
继续参考图5所示，在本申请的一些实施例中，所述光栅结构110、硅波导结构120、第一波导结构141和第二波导结构151在所述SOI衬底100表面的垂直投影的连接顺序为：第一波导结构141-第二波导结构151-第一波导结构141-硅波导结构120-光栅结构110-硅波导结构120-第一波导结构141-第二波导结构151-第一波导结构141。
在本申请的一些实施例中，所述第二介质层140和第三介质层150中还形成有金属互连结构（图中未示出）。在常规工艺中，所有波导结构（硅波导结构和第一波导结构和第二波导结构等）均形成于前段工艺的第一介质层130中，导致第一介质层130的厚度较厚，增加了整体器件的厚度。而在本申请的技术方案中，将部分波导结构（第一波导结构和第二波导结构等）设置于用于制作金属互连结构的后段工艺中的第二介质层140和第三介质层150中，第二介质层140和第三介质层150由于制作金属互连结构，本身厚度就较厚，可以完全容纳第一波导结构和第二波导结构，因此可以减小第一介质层的厚度，进而减小整体器件的厚度。
在本申请的一些实施例中，所述半导体结构还包括：位于所述第三介质层150表面的至少一层第四介质层以及位于每层第四介质层中的至少一层第三波导结构，所述第三波导结构与所述第二波导结构151在所述SOI衬底100表面的垂直投影重合。也就是说，在所述第三介质层150以及第二波导结构151上还可以堆叠若干层第四介质层和第三波导结构。
参考图7和图8所示，其中，图7为展示光路A和光路B的俯视图，图8为展示光路A的纵截面图。图7和图8为本申请实施例所述的半导体结构中的光路图。
参考图7所示，所述光栅结构110、硅波导结构120、第一波导结构141和第二波导结构151在所述SOI衬底100表面的垂直投影互相连接构成分别连通所述器件区104相对边的两条光路，光路A和光路B。所述器件区104为矩形，所述相对边就是所述器件区104相对的两条边。
参考图8所示，所述光路A依次通过：第一波导结构141-第二波导结构151-第一波导结构141-硅波导结构120-光栅结构110-硅波导结构120-第一波导结构141-第二波导结构151-第一波导结构141。
其中，第一波导结构141-第二波导结构151-第一波导结构141的传输方式为倏逝耦合；第二波导结构151-第三波导结构的传输方式为直接耦合。
需要说明的是，本申请实施例所述的光路路径仅为示范，实际中可以根据需要设计不同的光路路径。例如，所述SOI衬底100中还可以形成有诸如调制器、光分束器、有源光子区、光探测器等结构，为了绕过或者连接这些结构，光路路径可以适应性修改，只要能够在保证光路路径功能完整下部分波导结构设置于第二介质层和第三介质层中减小第一介质层的厚度即可。
图9和图10为本申请实施例所述的半导体结构中相邻器件区的光路拼接图。其中，图9为相邻两个器件区中光路A的拼接俯视图，图10为相邻两个器件区中光路A的拼接纵截面图。
参考图9和图10所示，任意相邻器件区104的光路还通过所述切割道区105的第一波导结构141和第二波导结构151连通。需要说明的是，图9和图10仅展示了左右相邻的器件区的光路拼接情况，但以此作为示范，本领域技术人员应当理解，在上下方向上相邻的器件区的光路也是相互拼接的。
本申请提出了一种全片光互连的技术方案（也就是整片晶圆上的所有相邻芯片之间光路都互相连通，进而所有的芯片都实现光路连通）。光互连相比电互连的优点为传输带宽高、损耗小、抗干扰性和无串扰性好，并结合CMOS成熟工艺在硅基进行光互连，不会受到电阻和寄生电容的干扰带来的时间延迟，同时生产成本低，可以在高性能CPU、计算机等高速通信应用中代替电互连。
本申请技术方案的全片光互连通过相邻芯片（相邻器件区104）之间的光波导结构拼接实现（具体地，任意相邻器件区104的光路还通过所述切割道区105的第一波导结构141和第二波导结构151连通），达成芯片之间和整片晶圆的光信号传输，此全片光互连可以突破曝光单元的限制、增大硅基光电子的芯片面积，不仅可以设计更多功能器件，还可以解决电互连带来的延迟和功耗问题，提升传输速度、减少传输损耗；同时，此全片光互连大芯片可以应用在光电融合中，可以将不同的光、电芯片通过键合连通此大芯片，再进行封装，可突破曝光单元的限制并实现多功能连通；同时，在前段和后段都嵌入光波导结构，一来能缩短前段介质层（第一介质层130）的厚度，减少接触孔的高度，解决了接触孔的高深宽刻蚀难题和电性传输延迟问题，二来因后段没有前段密集、尺寸小的器件担忧，从而能在后段完成多层光波导结构的拼接以及层间的倏逝耦合，此嵌入结构可以节省空间，提升信号输出速度。
本申请提供一种半导体结构及其形成方法，将部分波导结构设置在后段工艺的金属互连层中，减少了前段介质层的厚度，可以减小器件厚度，相邻器件区的光路还通过所述切割道区的第一波导结构和第一波导结构连通，实现全片光互连并且降低器件延迟和功耗。
综上所述，在阅读本申请内容之后，本领域技术人员可以明白，前述申请内容可以仅以示例的方式呈现，并且可以不是限制性的。 尽管这里没有明确说明，本领域技术人员可以理解本申请意图囊括对实施例的各种合理改变，改进和修改。 这些改变，改进和修改都在本申请的示例性实施例的精神和范围内。
应当理解，本实施例使用的术语“和/或”包括相关联的列出项目中的一个或多个的任意或全部组合。应当理解，当一个元件被称作“连接”或“耦接”至另一个元件时，其可以直接地连接或耦接至另一个元件，或者也可以存在中间元件。
类似地，应当理解，当诸如层、区域或衬底之类的元件被称作在另一个元件“上”时，其可以直接在另一个元件上，或者也可以存在中间元件。与之相反，术语“直接地”表示没有中间元件。还应当理解，术语“包含”、“包含着”、“包括”或者“包括着”，在本申请文件中使用时，指明存在所记载的特征、整体、步骤、操作、元件和/或组件，但并不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组。
还应当理解，尽管术语第一、第二、第三等可以在此用于描述各种元件，但是这些元件不应当被这些术语所限制。这些术语仅用于将一个元件与另一个元件区分开。因此，在没有脱离本申请的教导的情况下，在一些实施例中的第一元件在其他实施例中可以被称为第二元件。相同的参考标号或相同的参考标记符在整个说明书中表示相同的元件。
此外，本申请说明书通过参考理想化的示例性截面图和/或平面图和/或立体图来描述示例性实施例。因此，由于例如制造技术和/或容差导致的与图示的形状的不同是可预见的。因此，不应当将示例性实施例解释为限于在此所示出的区域的形状，而是应当包括由例如制造所导致的形状中的偏差。例如，被示出为矩形的蚀刻区域通常会具有圆形的或弯曲的特征。因此，在图中示出的区域实质上是示意性的，其形状不是为了示出器件的区域的实际形状也不是为了限制示例性实施例的范围。
Claims (20)
1.一种半导体结构的形成方法，其特征在于，包括：
提供SOI衬底，所述SOI衬底包括若干器件区和包围每个器件区的切割道区，所述SOI衬底上还包括第一介质层；
在所述第一介质层表面形成第二介质层以及位于所述第二介质层中的第一波导结构，部分第一波导结构位于所述切割道区，任意相邻器件区的光路通过所述切割道区的第一波导结构连通。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述器件区的SOI衬底中还包括光栅结构和硅波导结构，所述第一介质层覆盖所述光栅结构和硅波导结构。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，还包括：在所述第二介质层表面形成第三介质层以及位于所述第三介质层中的第二波导结构，部分第二波导结构位于所述切割道区，所述光栅结构、硅波导结构、第一波导结构和第二波导结构在所述SOI衬底表面的垂直投影互相连接构成分别连通所述器件区相对边的两条光路。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，所述光栅结构、硅波导结构、第一波导结构和第二波导结构在所述SOI衬底表面的垂直投影的连接顺序为：第一波导结构-第二波导结构-第一波导结构-硅波导结构-光栅结构-硅波导结构-第一波导结构-第二波导结构-第一波导结构。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，所述第一波导结构和第二波导结构的光传输方式为倏逝耦合，所述第一波导结构和硅波导结构的光传输方式为倏逝耦合。
6.如权利要求3所述的半导体结构的形成方法，其特征在于，在所述第一介质层表面形成第二介质层以及位于所述第二介质层中的第一波导结构的方法包括：
在所述第一介质层表面形成第一波导结构材料层；
刻蚀所述第一波导结构材料层形成所述第一波导结构；
在所述第一介质层表面和第一波导结构表面形成所述第二介质层。
7.如权利要求3所述的半导体结构的形成方法，其特征在于，在所述第二介质层表面形成第三介质层以及位于所述第三介质层中的第二波导结构的方法包括：
在所述第二介质层表面形成第二波导结构材料层；
刻蚀所述第二波导结构材料层形成所述第二波导结构；
在所述第二介质层表面和第二波导结构表面形成所述第三介质层。
8.如权利要求3所述的半导体结构的形成方法，其特征在于，所述第一波导结构和第二波导结构的材料包括氮化硅、硅、碳氮化硅。
9.如权利要求3所述的半导体结构的形成方法，其特征在于，还包括：在所述第三介质层表面形成至少一层第四介质层以及位于每层第四介质层中的至少一层第三波导结构，所述第三波导结构与所述第二波导结构在所述SOI衬底表面的垂直投影重合。
10.如权利要求3所述的半导体结构的形成方法，其特征在于，所述SOI衬底包括底硅层、位于所述底硅层表面的绝缘层以及位于所述绝缘层表面的顶硅层，所述光栅结构和硅波导结构位于所述顶硅层中，所述第一介质层覆盖所述顶硅层。
11.如权利要求3所述的半导体结构的形成方法，其特征在于，所述第二介质层和第三介质层中还形成有金属互连结构。
12.一种半导体结构，其特征在于，包括：
SOI衬底，所述SOI衬底包括若干器件区和包围每个器件区的切割道区，所述SOI衬底上还包括第一介质层；
位于所述第一介质层表面的第二介质层以及位于所述第二介质层中的第一波导结构，部分第一波导结构位于所述切割道区，任意相邻器件区的光路通过所述切割道区的第一波导结构连通。
13.如权利要求12所述的半导体结构，其特征在于，所述器件区的SOI衬底中还包括光栅结构和硅波导结构，所述第一介质层覆盖所述光栅结构和硅波导结构。
14.如权利要求13所述的半导体结构，其特征在于，还包括：位于所述第二介质层表面的第三介质层以及位于所述第三介质层中的第二波导结构，部分第二波导结构位于所述切割道区，所述光栅结构、硅波导结构、第一波导结构和第二波导结构在所述SOI衬底表面的垂直投影互相连接构成分别连通所述器件区相对边的两条光路。
15.如权利要求14所述的半导体结构，其特征在于，所述光栅结构、硅波导结构、第一波导结构和第二波导结构在所述SOI衬底表面的垂直投影的连接顺序为：第一波导结构-第二波导结构-第一波导结构-硅波导结构-光栅结构-硅波导结构-第一波导结构-第二波导结构-第一波导结构。
16.如权利要求15所述的半导体结构，其特征在于，所述第一波导结构和第二波导结构的光传输方式为倏逝耦合，所述第一波导结构和硅波导结构的光传输方式为倏逝耦合。
17.如权利要求14所述的半导体结构，其特征在于，所述第一波导结构和第二波导结构的材料包括氮化硅、硅、碳氮化硅。
18.如权利要求14所述的半导体结构，其特征在于，还包括：位于所述第三介质层表面的至少一层第四介质层以及位于每层第四介质层中的至少一层第三波导结构，所述第三波导结构与所述第二波导结构在所述SOI衬底表面的垂直投影重合。
19.如权利要求14所述的半导体结构，其特征在于，所述SOI衬底包括底硅层、位于所述底硅层表面的绝缘层以及位于所述绝缘层表面的顶硅层，所述光栅结构和硅波导结构位于所述顶硅层中，所述第一介质层覆盖所述顶硅层。
20.如权利要求14所述的半导体结构，其特征在于，所述第二介质层和第三介质层中还形成有金属互连结构。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310766982.4A CN116500721B (zh) | 2023-06-27 | 2023-06-27 | 半导体结构及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310766982.4A CN116500721B (zh) | 2023-06-27 | 2023-06-27 | 半导体结构及其形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN116500721A true CN116500721A (zh) | 2023-07-28 |
| CN116500721B CN116500721B (zh) | 2023-10-24 |
Family
ID=87325214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310766982.4A Active CN116500721B (zh) | 2023-06-27 | 2023-06-27 | 半导体结构及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116500721B (zh) |
Citations (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101589318A (zh) * | 2006-10-16 | 2009-11-25 | 惠普开发有限公司 | 用于互连多个集成电路的基于光子器件的互连 |
| CN111933617A (zh) * | 2020-08-10 | 2020-11-13 | 武汉新芯集成电路制造有限公司 | 切割道结构、半导体基板及其制造方法 |
| CN112331744A (zh) * | 2021-01-06 | 2021-02-05 | 武汉光谷信息光电子创新中心有限公司 | 一种光电探测器的制备方法 |
| CN113568105A (zh) * | 2021-06-17 | 2021-10-29 | 中国科学院微电子研究所 | 一种波导层间耦合结构及其制备方法 |
| CN114616655A (zh) * | 2019-11-07 | 2022-06-10 | 思科技术公司 | 光学装置的晶圆级制造 |
| CN114641906A (zh) * | 2019-11-18 | 2022-06-17 | 电光-Ic股份有限公司 | 垂直集成电吸收调制激光器和制造方法 |
| CN114910998A (zh) * | 2021-02-08 | 2022-08-16 | 格芯(美国)集成电路科技有限公司 | 具有多层级式的层的混合边缘耦合器 |
| CN217766909U (zh) * | 2022-07-17 | 2022-11-08 | 上海图灵智算量子科技有限公司 | 基于光互联单元的光学组件及光芯片 |
| CN115425029A (zh) * | 2021-05-13 | 2022-12-02 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN115453687A (zh) * | 2022-10-14 | 2022-12-09 | 上海图灵智算量子科技有限公司 | 光学组件及包含其的光芯片 |
| US20230105803A1 (en) * | 2021-10-01 | 2023-04-06 | Advanced Semiconductor Engineering, Inc. | Optoelectronic package and method for manufacturing the same |
| CN116263518A (zh) * | 2021-12-13 | 2023-06-16 | 上海曦智科技有限公司 | 波导结构及其制造方法、光子集成电路及其制造方法 |
-
2023
- 2023-06-27 CN CN202310766982.4A patent/CN116500721B/zh active Active
Patent Citations (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101589318A (zh) * | 2006-10-16 | 2009-11-25 | 惠普开发有限公司 | 用于互连多个集成电路的基于光子器件的互连 |
| CN114616655A (zh) * | 2019-11-07 | 2022-06-10 | 思科技术公司 | 光学装置的晶圆级制造 |
| CN114641906A (zh) * | 2019-11-18 | 2022-06-17 | 电光-Ic股份有限公司 | 垂直集成电吸收调制激光器和制造方法 |
| CN111933617A (zh) * | 2020-08-10 | 2020-11-13 | 武汉新芯集成电路制造有限公司 | 切割道结构、半导体基板及其制造方法 |
| CN112331744A (zh) * | 2021-01-06 | 2021-02-05 | 武汉光谷信息光电子创新中心有限公司 | 一种光电探测器的制备方法 |
| CN114910998A (zh) * | 2021-02-08 | 2022-08-16 | 格芯(美国)集成电路科技有限公司 | 具有多层级式的层的混合边缘耦合器 |
| CN115425029A (zh) * | 2021-05-13 | 2022-12-02 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN113568105A (zh) * | 2021-06-17 | 2021-10-29 | 中国科学院微电子研究所 | 一种波导层间耦合结构及其制备方法 |
| US20230105803A1 (en) * | 2021-10-01 | 2023-04-06 | Advanced Semiconductor Engineering, Inc. | Optoelectronic package and method for manufacturing the same |
| CN116263518A (zh) * | 2021-12-13 | 2023-06-16 | 上海曦智科技有限公司 | 波导结构及其制造方法、光子集成电路及其制造方法 |
| CN217766909U (zh) * | 2022-07-17 | 2022-11-08 | 上海图灵智算量子科技有限公司 | 基于光互联单元的光学组件及光芯片 |
| CN115453687A (zh) * | 2022-10-14 | 2022-12-09 | 上海图灵智算量子科技有限公司 | 光学组件及包含其的光芯片 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN116500721B (zh) | 2023-10-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10466415B2 (en) | Semiconductor device and method of manufacturing the same | |
| US10818650B2 (en) | Semiconductor module and method of manufacturing the same, and method of communication using the same | |
| US8299555B2 (en) | Semiconductor optoelectronic structure | |
| US20140264723A1 (en) | Devices including a diamond layer | |
| TW201806172A (zh) | 半導體裝置及其製造方法 | |
| US6710378B1 (en) | Semiconductor light reception device of end face light incidence type | |
| US20190196099A1 (en) | Semiconductor device | |
| JPH0818026A (ja) | 半導体光導波路集積型受光素子 | |
| JP5477148B2 (ja) | 半導体光配線装置 | |
| JP3625258B2 (ja) | 受光素子およびその製造方法 | |
| US20230003943A1 (en) | Manufacture of semiconductor device with optical transmission channel between optical coupler and outside of the semiconductor device | |
| JP2016218132A (ja) | 半導体装置 | |
| US20210126429A1 (en) | Planar Laser Structure with Vertical Signal Transition | |
| US11137560B2 (en) | Semiconductor module, manufacturing method thereof, and communication method using the same | |
| WO2007107782A1 (en) | Monolithically integrated optoelectronic components | |
| CN116500721B (zh) | 半导体结构及其形成方法 | |
| TW201921705A (zh) | 半導體裝置及其製造方法 | |
| KR20140100323A (ko) | 3차원 일체형 광전 집적회로 | |
| CN112635589A (zh) | 基于氮化硅脊型波导的嵌入型石墨烯光探测器及制作方法 | |
| CN111580289B (zh) | 制作半导体器件的方法、半导体器件和半导体集成电路 | |
| US20220066099A1 (en) | Structures and methods for high speed interconnection in photonic systems | |
| KR100937591B1 (ko) | 반도체 광전 집적회로 및 그 형성 방법 | |
| CN112630996A (zh) | 基于氮化硅脊型波导的嵌入型石墨烯光调制器及制作方法 | |
| CN111562687A (zh) | 制作半导体器件的方法、半导体器件和半导体集成电路 | |
| CN111562688B (zh) | 制作半导体器件的方法、半导体器件和半导体集成电路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |