JP2019149552A - センサ診断のための方法および装置 - Google Patents

Abstract

【課題】磁気センサ集積回路をシステムまたはサブシステムへの設置後に構成要素が適切に動作していることを保証するための試験を行う。【解決手段】磁界センサ２００において、差動第１の出力２０８ａおよび第２の出力２０８ｂを有する磁気感知素子２０２を備える。第１のスイッチ２１０ａおよび第２のスイッチ２１０ｂが閉にされると、正の電圧ＤＣ１が信号経路に印加され、増幅器２１６の出力に負の電圧が出現する。第１のスイッチおよび第２のスイッチが開にされ、かつ、第３のスイッチ２１４ａおよび第４のスイッチ２１４ｂが閉にされると、負の電圧ＤＣ２がホール素子出力に印加され、増幅器出力に正の電圧を起こす。出力電圧は、入力刺激電圧ＤＣ１およびＤＣ２に比例するため、第１の電圧源２０６および第２の電圧源２１２の電圧の大きさが良好に制御される場合、信号経路の利得が検証される。【選択図】図２

Description

本発明は、センサ診断のための方法および装置に関する。

当分野で知られているように、磁気センサ集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）のための多くの安全最重視アプリケーションが存在している。機能的安全性の改善、およびより高い総合品質レベルおよびより低い現場故障率の達成を対象とした様々な仕様が存在している。例えばＩＣの主要な機能パラメータのための試験モードは、例えば印刷回路基板上への挿入に先立つ、顧客による機能性の試験の実施を可能にしている。

しかしながら自動車などのシステムまたはサブシステムへの設置後は、構成要素が適切に動作していることを保証するための試験の機会が限られている。

本発明の一態様では、集積回路は、差動第１の出力および第２の出力、ならびに電流を受け取るための入力を有する磁気感知素子と、差動第１の出力および第２の出力の各々に結合された第１のスイッチおよび第２のスイッチと、第１のスイッチと第２のスイッチの間に結合された第１の電圧源であって、第１のスイッチおよび第２のスイッチが、第１の電圧源が差動第１の出力と第２の出力の両端間に結合される第１の状態を有する第１の電圧源と、電圧を出力するためのＩＣ出力であって、電圧が、第１のスイッチおよび第２のスイッチが磁気感知素子からＩＣ出力までの信号経路の動作を監視するための第１の状態にある場合、第１の電圧源に対応するＩＣ出力とを備える。

集積回路は、差動第１の出力および第２の出力の各々に結合された第３のスイッチおよび第４のスイッチと、第３のスイッチと第４のスイッチの間に結合された第２の電圧源であって、第３のスイッチおよび第４のスイッチが、第１の電圧源が差動第１の出力および第２の出力の両端間に結合される第２の状態を有し、ＩＣ出力が、第３のスイッチおよび第４のスイッチが磁気感知素子からＩＣ出力までの信号経路の動作を監視するための第２の状態にある場合、第２の電圧源に対応する電圧を出力し、第１の電圧源および第２の電圧源が異なる極性を有する第２の電圧源と、磁界感知素子の第２の差動出力と第１のスイッチの間に結合された第５のスイッチと、磁界感知素子の第１の差動出力と第２のスイッチの間に結合された第６のスイッチであって、信号経路の利得を検証するべく、第１、第２、第３および第４のスイッチのそれぞれの状態を制御することができ、磁気感知素子がホール素子を備え、磁気感知素子が磁気抵抗素子を備える第６のスイッチと、磁気感知素子の第１の差動出力および第２の差動出力に結合されたそれぞれの入力を有する増幅器であって、集積回路が線形磁気センサを備える増幅器と、リードフレームによって支持されたダイであって、リードフレームがリードフレームから切り取られた領域を有し、渦電流を小さくするために磁気感知素子の位置と領域が整列され、リードフレームが、それぞれのダイ取付け部分を有する対応するリード線を有し、ダイがリード線のダイ取付け部分の両端間に置かれるダイと、磁気感知素子の入力に電流を提供するための電圧源および／または電流源と、および／またはプロセッサと、プロセッサのための命令を記憶するための不揮発性メモリ、のうちの１つまたは複数の特徴をさらに含むことができる。

本発明の別の態様では、方法は、差動第１の出力および第２の出力、ならびに電流を受
け取るための入力を有する磁気感知素子を使用するステップと、第１のスイッチおよび第２のスイッチを差動第１の出力および第２の出力の各々に結合するステップと、第１の電圧源を第１のスイッチと第２のスイッチの間に結合するステップであって、第１のスイッチおよび第２のスイッチが、第１の電圧源が差動第１の出力と第２の出力の両端間に結合される第１の状態を有するステップと、電圧を出力するためのＩＣ出力を使用するステップであって、電圧が、第１のスイッチおよび第２のスイッチが磁気感知素子からＩＣ出力までの信号経路の動作を監視するための第１の状態にある場合、第１の電圧源に対応するステップとを含む。

方法は、第３のスイッチおよび第４のスイッチを差動第１の出力および第２の出力の各々に結合するステップと、第２の電圧源を第３のスイッチと第４のスイッチの間に結合するステップであって、第３のスイッチおよび第４のスイッチが、第１の電圧源が差動第１の出力と第２の出力の両端間に結合される第２の状態を有し、第３のスイッチおよび第４のスイッチが磁気感知素子からＩＣ出力までの信号経路の動作を監視するための第２の状態にある場合、ＩＣ出力が第２の電圧源に対応する電圧を出力し、第１の電圧源および第２の電圧源が異なる極性を有するステップと、第５のスイッチを磁界感知素子の第２の差動出力と第１のスイッチの間に結合するステップと、第６のスイッチを磁界感知素子の第１の差動出力と第２のスイッチの間に結合するステップであって、信号経路の利得を検証するべく、第１、第２、第３および第４のスイッチのそれぞれの状態を制御することができ、磁気感知素子がホール素子を備え、磁気感知素子が磁気抵抗素子を備えるステップと、磁気感知素子の第１の差動出力および第２の差動出力に結合されたそれぞれの入力を有する増幅器を使用するステップであって、集積回路が線形磁気センサを備えるステップと、リードフレームによって支持されたダイを使用するステップであって、リードフレームが、リードフレームから切り取られた領域を有し、渦電流を小さくするために磁気感知素子の位置と領域が整列され、リードフレームが、それぞれのダイ取付け部分を有する対応するリード線を有し、ダイがリード線のダイ取付け部分の両端間に置かれるステップと、磁気感知素子の入力に電流を提供するために電圧源および／または電流源を使用するステップと、および／またはプロセッサおよびプロセッサのための命令を記憶するための不揮発性メモリを使用するステップ、のうちの１つまたは複数の特徴をさらに含むことができる。

本発明の他の態様では、集積回路は、差動第１の出力および第２の出力、ならびに電流を受け取るための入力を有する磁気感知素子と、差動第１の出力および第２の出力の各々に結合するための第１のスイッチ手段および第２のスイッチ手段と、第１のスイッチと第２のスイッチの間に結合された第１の電圧源手段であって、第１のスイッチおよび第２のスイッチが、第１の電圧源が差動第１の出力と第２の出力の両端間に結合される第１の状態を有する第１の電圧源手段と、電圧を出力するためのＩＣ出力であって、電圧が、第１のスイッチ手段および第２のスイッチ手段が磁気感知素子からＩＣ出力までの信号経路の動作を監視するための第１の状態にある場合、第１の電圧源手段に対応するＩＣ出力とを備える。

集積回路は、差動第１の出力および第２の出力の各々に結合された第３のスイッチおよび第４のスイッチと、第３のスイッチと第４のスイッチの間に結合された第２の電圧源であって、第３のスイッチおよび第４のスイッチが、第１の電圧源が差動第１の出力および第２の出力の両端間に結合される第２の状態を有し、ＩＣ出力が、第３のスイッチおよび第４のスイッチが磁気感知素子からＩＣ出力までの信号経路の動作を監視するための第２の状態にある場合、第２の電圧源に対応する電圧を出力し、第１の電圧源および第２の電圧源が異なる極性を有する第２の電圧源と、磁界感知素子の第２の差動出力と第１のスイッチの間に結合された第５のスイッチと、磁界感知素子の第１の差動出力と第２のスイッチの間に結合された第６のスイッチであって、信号経路の利得を検証するべく、第１、第
２、第３および第４のスイッチのそれぞれの状態を制御することができ、磁気感知素子がホール素子を備え、磁気感知素子が磁気抵抗素子を備える第６のスイッチと、磁気感知素子の第１の差動出力および第２の差動出力に結合されたそれぞれの入力を有する増幅器であって、集積回路が線形磁気センサを備える増幅器と、リードフレームによって支持されたダイであって、リードフレームがリードフレームから切り取られた領域を有し、渦電流を小さくするために磁気感知素子の位置と領域が整列され、リードフレームが、それぞれのダイ取付け部分を有する対応するリード線を有し、ダイがリード線のダイ取付け部分の両端間に置かれるダイと、磁気感知素子の入力に電流を提供するための電圧源および／または電流源と、および／またはプロセッサと、プロセッサのための命令を記憶するための不揮発性メモリ、のうちの１つまたは複数の特徴をさらに含むことができる。

本発明の別の態様では、集積回路は、駆動電流源と、駆動電流源に結合された磁気感知素子であって、第１の差動出力および第２の差動出力を有する磁気感知素子と、駆動電流源に関連してそれぞれの電流を提供するための第１の電流素子および第２の電流素子であって、第１の電流素子が第１の差動出力に結合され、第２の電流素子が第２の差動出力に結合される第１の電流素子および第２の電流素子と、第１の電流素子および第２の電流素子の電流に対応する電圧を出力するためのＩＣ出力とを備える。

集積回路は、第１の電流素子が電流複製器を備える、第１の電流素子および第２の電流素子がそれぞれの電流複製器を備える、第１の電流素子および第２の電流素子が駆動電流源に比例するそれぞれの電流を提供する、磁気感知素子がホール素子を備える、磁気感知素子が磁気抵抗素子を備える、集積回路が、第１の抵抗素子、第２の抵抗素子および第３の抵抗素子を有する分圧器を含む信号経路を含み、第２の抵抗素子が磁気感知素子を備える、および／または集積回路が、印加される磁界に比例する出力電圧をＩＣ出力上に提供する、のうちの１つまたは複数の特徴をさらに含むことができる。

本発明の別の態様では、方法は、駆動電流源を使用するステップと、磁気感知素子を駆動電流源に結合するステップであって、磁気感知素子が第１の差動出力および第２の差動出力を有するステップと、駆動電流源に関連してそれぞれの電流を提供するために第１の電流素子および第２の電流素子を使用するステップであって、第１の電流素子が第１の差動出力に結合され、第２の電流素子が第２の差動出力に結合されるステップと、第１の電流素子および第２の電流素子の電流に対応する電圧を出力するためのＩＣ出力を提供するステップとを含む。

方法は、第１の電流素子が電流複製器を備える、第１の電流素子および第２の電流素子がそれぞれの電流複製器を備える、第１の電流素子および第２の電流素子が駆動電流源に比例するそれぞれの電流を提供する、磁気感知素子がホール素子を備える、磁気感知素子が磁気抵抗素子を備える、集積回路が、第１の抵抗素子、第２の抵抗素子および第３の抵抗素子を有する分圧器を含む信号経路を含み、第２の抵抗素子が磁気感知素子を備える、および／または集積回路が、印加される磁界に比例する出力電圧をＩＣ出力上に提供する、のうちの１つまたは複数の特徴をさらに含むことができる。

本発明の別の態様では、集積回路は、磁気感知素子と、磁気感知素子の近傍に配置されたコイルと、コイルの端部に結合された、磁気感知素子からＩＣ出力までを含むアナログ信号経路を練習するための自己試験モジュールとを備える。

集積回路は、ＩＣ出力が、印加される磁界に比例する電圧を出力する、磁気感知素子が、集積回路と共通のシリコン基板上に配置されたホール素子を備える、磁気感知素子が、集積回路と共通のシリコン基板上に配置された磁気抵抗素子を備える、磁気感知素子がホール素子を備える、自己試験モジュールが、コイルの一方に結合された第１の電流源、お
よびコイルのもう一方の端部に結合された第２の電流源を含む、集積回路が線形電流センサを備える、集積回路がスイッチを備える、集積回路が、リードフレームによって支持されたダイを備え、リードフレームが、リードフレームから切り取られた領域を有し、渦電流を小さくするために磁気感知素子の位置と領域が整列される、および／または磁気感知素子がホール素子を備える、のうちの１つまたは複数の特徴をさらに含むことができる。

本発明の他の態様では、方法は、集積回路の一部を形成している磁気感知素子の近傍にコイルを配置するステップと、磁気感知素子からＩＣ出力までを含むアナログ信号経路を練習するために、自己試験モジュールをコイルの端部に結合するステップと、磁気感知素子からＩＣ出力までのアナログ信号経路を練習するステップとを含む。

方法は、自己試験モジュールの第１の電流源をコイルの一方の端部に結合し、かつ、自己試験モジュールの第２の電流源をコイルのもう一方の端部に結合するステップと、コンパレータスイッチポイントを含む集積回路の動作を検証するために第１の電流源および第２の電流源の制御を適用するステップと、コイルの電流に比例するＩＣ出力の偏りを含む集積回路の動作を検証するために第１の電流源および第２の電流源を制御するステップと、コイルに一定の電流を印加し、かつ、アナログ信号経路の利得に比例するＩＣ出力に対する偏りを検証するステップと、ＩＣ出力の零磁界動作を検証するステップと、および／またはリードフレームによって支持されたダイを使用するステップであって、リードフレームが、リードフレームから切り取られた領域を有し、渦電流を小さくするために磁気感知素子の位置と領域が整列されるステップのうちの１つまたは複数の特徴をさらに含むことができる。

本発明の他の態様では、集積回路は、磁気感知素子と、感知素子に結合された障害検出モジュールであって、障害状態を検出し、かつ、障害状態を検出するための回路機構の自己試験動作のための回路機構を含む障害検出モジュールと、障害状態を示すための障害ピンとを備える。

集積回路は、障害検出モジュールが、障害状態と関連付けられた少なくとも１つの閾値を有する窓コンパレータであって、少なくとも１つの閾値が短絡状態に対応し、短絡状態が窓コンパレータから磁気感知素子まで延在している信号経路に存在する窓コンパレータを含む、少なくとも１つの閾値によって障害が検出されると、所与の状態に対して障害ピンが起動される、および／または自己試験動作の自己試験信号が継続期間内でプログラム可能である、のうちの１つまたは複数の特徴をさらに含むことができる。

本発明の別の態様では、方法は、磁気感知素子を集積回路内の障害検出モジュールに結合するステップと、障害状態を検出し、かつ、障害状態を検出するための回路機構の自己試験動作のための回路機構を含むように障害検出モジュールを提供するステップと、自己試験信号を提供するステップと、障害状態を示すための障害ピンを提供するステップとを含む。

方法は、障害検出モジュールが、障害状態と関連付けられた少なくとも１つの閾値を有する窓コンパレータであって、少なくとも１つの閾値が短絡状態に対応し、短絡状態が窓コンパレータから磁気感知素子まで延在している信号経路に存在する窓コンパレータを含む、少なくとも１つの閾値によって障害が検出されると、所与の状態に対して障害ピンが起動される、障害状態が閾値より高い電流レベルを含む、障害ピンが入力／出力ピンであって、所与の時間の間、障害ピンを所与の電圧レベルに引っ張ることにより、自己試験動作を開始する自己試験要求を提供し、自己試験要求の所与の時間がプログラム可能であり、自己試験要求の所与の時間が自己試験要求のパワーアップ開始に対応し、印加された磁界が磁界閾値未満である場合にのみ自己試験動作に入る入力／出力ピンである、方法が、
自己試験動作に入ったことを示す肯定応答信号を提供するために障害ピン上の電圧を制御するステップを含む、肯定応答信号がアクティブである時間の長さがプログラム可能である、方法が、自己試験動作の結果を提供するために障害ピン上の電圧レベルを制御するステップを含む、方法が、自己試験動作の合格または不合格を示すために障害ピン上の電圧レベルを計時するステップを含む、第１の時間における電圧レベルの変化が合格を示し、第２の時間における電圧レベルの変化がセンサ試験不合格を示し、また、第３の時間における電圧レベルの変化が障害故障（ｆａｕｌｔ ｆａｉｌｕｒｅ）を示す、第１、第２および第３の時間がプログラム可能である、方法が、温度が温度閾値より高い温度に変化すると自己試験動作を開始するステップを含む、集積回路が厳密に４ピンのパッケージを備える、方法が、リードフレームによって支持されたダイを使用するステップであって、リードフレームが、リードフレームから切り取られた領域を有し、渦電流を小さくするために磁気感知素子の位置と領域が整列されるステップを含む、磁束閾値を超える磁界が検出されると自己試験が終了される、集積回路が線形電流センサを備える、および／または継続期間の間、自己試験動作の自己試験信号がプログラム可能である、のうちの１つまたは複数の特徴を含むことができる。

本発明の以上の特徴ならびに本発明自体は、以下の図面の説明からより完全に理解されよう。

本発明の例示的実施形態による信号経路診断を有するセンサを示す略図である。 図２は感知素子に電圧が印加されたセンサの一部を示す略図である。 図２Ａは感知素子に電圧が印加されたセンサの一部を示す略図である。 自己試験機能性を有するセンサを示す略図である。 診断機能性を有するスイッチを示す略図である。 コイルを通る電流に対応する出力信号を示すグラフである。 感知素子の両端間に電流が印加されたセンサの一部を示す略図である。 例示的試験回路の回路図である。 ホール素子を含んだ直列の抵抗の両端間に印加された基準電圧を示す略図である。 試験モード信号を生成するための例示的回路の回路図である。 障害検出を有する例示的センサを示す略図である。 例示的コンパレータ回路の回路図である。 時間による障害信号電圧および出力電圧を示すタイミング図である。 自己試験開始信号を検出するための例示的回路の回路図である。 例示的障害検出および自己試験モジュールの回路図である。 代替自己試験回路の回路図である。 自己試験信号タイミングを示すグラフである。 自己試験信号タイミングのさらに詳細を示すグラフである。 ＫＴパッケージ内のセンサの上面図である。 ＬＥパッケージ内のセンサの上面図である。 例示的端子リストを示す表である。 ＩＣの一部を形成することができるリードフレームを示す略図である。 スプリットパドルを形成するための、ダイがリード線のダイ取付け部分の両端間に置かれる部分にＩＣの部分を形成することができるリードフレームを示す略図である。 本明細書において説明される処理の少なくとも一部を実施することができる例示的コンピュータを示す略図である。

図１は、本発明の例示的実施形態による信号経路診断モジュール１０２を有する線形磁気センサＩＣ１００の例示的実施形態を示したものである。一実施形態では、センサＩＣ１００は、例えば１２０ＫＨｚ帯域幅を有する電流センサ線形デバイスを備えている。センサＩＣは、印加される磁界に比例するアナログ出力電圧ＶＯＵＴを有している。一実施形態では、センサは、Ｖｃｃ／２で始まって、印加される磁界の極性に応じて正および負の方向にスイングする線形出力を有している。

センサＩＣは、当分野でよく知られている方法で電流を感知する。一般に、ホール素子１０４などの磁界感知素子は、印加される磁界に応答して電圧を生成する。動的オフセット相殺モジュール１０６は信号を「チョップ」し、また、信号回復モジュール１０８は出力信号を提供する。感度制御１１０およびオフセット制御１１２は、例えば、参照により本明細書に組み込まれている米国特許第７９２３９９６号および米国特許公開第ＵＳ２０１１／００１８５３３号に示され、かつ、記載されているように信号を調整するために使用され得る。特定のアプリケーションのニーズに合致するべく、他の技法も使用され得ることを理解されたい。

この実施形態および他の実施形態における磁界感知素子１０４は、それらに限定されないが、ホール効果素子、磁気抵抗効果素子または磁気抵抗であってもよい。知られているように、異なるタイプのホール効果素子、例えば平面ホール素子、垂直ホール素子および円形垂直ホール（ＣＶＨ）素子が存在している。知られているように、異なるタイプのホール効果素子、例えば平面ホール素子、垂直ホール素子および円形垂直ホール（ＣＶＨ）素子が存在している。同じく知られているように、異なるタイプの磁気抵抗効果素子、例えばアンチモン化インジウム（ＩｎＳｂ）などの半導体磁気抵抗効果素子、巨大磁気抵抗効果（ＧＭＲ：Ｇｉａｎｔ Ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ）素子、異方性磁気抵抗効果（ＡＭＲ：Ａｎｉｓｏｔｒｏｐｉｃ Ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ）素子、トンネル磁気抵抗効果（ＴＭＲ：Ｔｕｎｎｅｌｉｎｇ Ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ）素子、磁気トンネル接合（ＭＴＪ）、スピン−バルブ、等々が存在している。感知素子１０４は、単一の素子を含むことができ、または別法としては、様々な構成、例えば半ブリッジまたは全（ホイートストン）ブリッジで配置された２つまたはそれ以上の素子を含むことも可能である。デバイスタイプおよび他のアプリケーション要求事項に応じて、感知素子１０４は、ケイ素（Ｓｉ）またはゲルマニウム（Ｇｅ）などのタイプＩＶ半導体材料、またはヒ化ガリウム（ＧａＡｓ）またはインジウム化合物、例えばアンチモン化インジウム（ＩｎＳｂ）のようなタイプＩＩＩ−Ｖ半導体材料でできたデバイスであってもよい。

知られているように、上で説明した磁界感知素子のいくつかには、磁界感知素子を支持している基板に平行の最大感度の軸を有する傾向があり、また、上で説明した磁界感知素子のその他のいくつかには、磁界感知素子を支持している基板に対して直角の最大感度の軸を有する傾向がある。詳細には、平面ホール素子には、基板に対して直角の感度の軸を有する傾向があり、一方、金属をベースとする、つまり金属磁気抵抗効果素子（例えばＧＭＲ、ＴＭＲ、ＡＭＲ）および垂直ホール素子には、基板に平行の感度の軸を有する傾向がある。

本明細書において使用されているように、「磁界センサ」という用語は、磁界感知素子を使用している、一般的には他の回路と組み合わせた回路を記述するべく使用されている。磁界センサは、それらに限定されないが、磁界の方向の角度を感知する角度センサ、電流運搬導体によって運搬される電流によって生成される磁界を感知する電流センサ、強磁性体の近接を感知する磁気スイッチ、強磁性物品、例えば輪形磁石の磁気領域の通過を感知する回転検出器、および磁界の磁界密度を感知する磁界センサを始めとする様々なアプ
リケーションで使用されている。

本発明の例示的実施形態は、感知素子の範囲を有する様々な感知アプリケーションに適用することができる。例示的センサには、磁界センサ、加速度計、温度センサ、ジャイロスコープ、圧力センサ、化学センサ、生物学的センサ、ひずみセンサ、圧電センサ、等々がある。本発明の例示的実施形態は、移動している磁石または流れている電流によって生成される磁界を感知することが望ましい広範囲にわたるアプリケーションに適用することができる。例えば本発明の例示的実施形態は、１２０ＫＨｚの動作帯域幅を有しており、インバータ相電流を感知するためにセンサを磁心のギャップ中で使用することができるため、ＨＥＶ（ハイブリッド電気車両）インバータアプリケーションに有用である。

本発明の例示的実施形態は、従来の磁界センサと比較して強化された安全度水準（ＳＩＬ：Ｓａｆｅｔｙ Ｉｎｔｅｇｒｉｔｙ Ｌｅｖｅｌ）を提供する。以下でより完全に説明されるように、診断は、感知素子の両端間の電流を駆動することによって信号経路内の障害を識別することができる。ホール素子が参照されているが、上で言及したように任意の実際的なタイプの感知素子が使用され得ることを理解されたい。例示的実施形態は、自動車安全度水準（ＡＳＩＬ：Ａｕｔｏｍｏｔｉｖｅ Ｓａｆｅｔｙ Ｉｎｔｅｇｒｉｔｙ
Ｌｅｖｅｌ）試験に関連して示され、かつ、説明されているが、本発明の範囲はＡＳＩＬに何ら限定されないことを理解されたい。

図２は、ホール素子として示されている差動感知素子２０２に電圧が印加された例示的磁界センサ２００の一部を示したものである。電流源２０４は、素子に電流を印加し、例えばホール素子をバイアスするために感知素子２０２に結合されている。第１の電圧源２０６は、ホール素子２０２の差動出力２０８ａと２０８ｂとの間に結合されている。一実施形態では、第１のスイッチおよび第２のスイッチ２１０ａ、ｂは、第１の電圧源２０６がホール素子の差動出力２０８ａ、ｂのうちの一方または両方に結合されるかどうかを選択的に制御する。任意選択の第２の電圧源２１２は、第３のスイッチおよび第４のスイッチ２１４ａ、ｂを介して差動ホール出力の間に結合され得る。一実施形態では、第１の電圧源および第２の電圧源２０６、２１２は、反対の極性を有している。

第１のスイッチおよび第２のスイッチ２１０ａ、ｂが閉にされると、ＤＣ１として示されている正の電圧が信号経路に印加され、増幅器２１６の出力に負の電圧が出現する。第１のスイッチおよび第２のスイッチが開にされ、かつ、第３のスイッチおよび第４のスイッチ２１４ａ、ｂが閉にされると、ＤＣ２として示されている負の電圧がホール素子出力２０８に印加され、増幅器２１６出力に正の電圧を起こす。出力電圧は、入力刺激電圧ＤＣ１およびＤＣ２に比例するため、第１の電圧源および第２の電圧源２０６、２１２の電圧の大きさが良好に制御される場合、信号経路の利得が検証され得る。

別法としては、ＤＣ１および／またはＤＣ２の入力刺激電圧が特定の閾値電圧より高い場合、増幅器２１６出力は飽和する。飽和した出力により、ユーザは、信号経路利得に関する情報を提供されることなく、信号経路の接続性および基本機能性を検証することができることを理解されたい。

図２Ａは、例えば印加される刺激電圧と、ホール素子の両端間に展開されるあらゆる電圧との間のあらゆる干渉を最小にするために、ＡＳＩＬ試験の間、ホールプレートを信号経路から隔離するための、図２のセンサへの第５のスイッチおよび第６のスイッチ２１８ａ、ｂの追加を示したものである。一実施形態では、ＤＣ１は電源電圧に対応し、また、ＤＣ２はＧＮＤに対応している。

本発明の別の態様では、磁気感知素子を有するセンサは、感知素子への信号注入を含む
。磁気感知素子を練習するための励起コイルの存在にかかわる１つの考慮事項は、コイルを励起する際に引き出される電流である。例えばシリコンホール集積回路の金属層の上に生成され得るコイルは、所与の電流から生成され得る磁界の大きさを決定する。一実施形態では、生成される磁界は約２０ガウスに制限されており、それが出力の偏りを制限している。

図３は、図１のセンサ１００と共通性を有するセンサ３００を示したものである。センサ３００は、印加される磁界に比例するアナログ出力電圧を有している。一実施形態では、線形出力ＶＯＵＴは、Ｖｃｃ／２で始まって、印加される磁界の極性に応じて正および負の方向にスイングする。自己試験制御モジュール３０３は、自己試験機能性を提供するために感知素子１０４に結合されている。例えば安全最重視アプリケーションでは、エンドユーザは、センサの安全度水準（ＳＩＬ）の改善に関心を持っている。自己試験診断は、追加完全性を達成する。以下で説明されるように、本発明の例示的実施形態は、自己試験診断を提供するためにアナログ信号経路の刺激を提供する。診断結果はエンドユーザに通信され得る。

自己試験診断機能性の事象のシーケンスに対して、エンドユーザに障害を肯定応答するため、または自己診断の結果を提示するための時間は、プログラム可能でなければならないことに留意されたい。プログラミングにより、自己試験事象を開始し、肯定応答し、かつ、報告するための異なる遅延時間を必要とすることがある多重操作プラットフォームが可能になる。

上で言及したように、試験は多くの方法でアナログ信号経路を刺激する。一実施形態では、コイル１０５は、例えばシリコン基板上のホール素子（すなわち磁界感知素子）の周囲または近傍に置かれ、図３に示されているようにコイルを通過する電流を制御する。ホール変換器１０４は、アナログ信号経路を試験するために磁界を生成することによって電流がコイル１０５を通って流れると、前端部で刺激される。一実施形態では、図３Ａに示されているスイッチなどの診断スイッチの機能性を試験するためにコイルが使用される。電流は、コイル内でスイッチオンおよびオフされ、自己試験中、デバイス出力が出力上で５０％ＰＷＭ信号を有するようにコンパレータのスイッチポイントが調整される。デバイスが診断試験に失敗すると、試験期間中、出力がハイまたはローの状態で維持される。

もう一度図３を参照すると、例示的実施形態では、自己診断試験は、電流がどちらかの方向に流れて、正および負のどちらかの試験磁界を感知素子１０４の中に生成することができるよう、電流源をコイル１０５の両方の端部に結合するステップを含む。自己試験中、コイル１０５は、図３Ｂに示されているように、コイル１０５を流れる電流に比例するアナログ信号の出力を偏らせることができる磁界を生成する。刺激は、アナログ信号経路全体を通って出力ＶＯＵＴへ直接通過する。

この構造は多くの利点を提供する。アナログ信号経路のプログラムされた感度は、エンドユーザによって検査され得る。コイルを通して一定の電流を印加することにより、コイルによって生成される磁界が固定される。この固定された磁界により、アナログ信号経路の利得に比例するアナログ出力が出力上で偏る。デバイスの利得はプログラム可能であり、また、コイルの設計はよく理解されているため、いずれもよく知られている量であり、エンドユーザによるアナログ信号経路の正確な測定のための基本を提供することができる。

さらに、試験中に修正されるアナログ信号経路はない。図３Ａの診断スイッチでは、診断のためのスイッチポイントと正規動作のためのスイッチポイントは異なっている。正規動作中、センサの利得またはコンパレータ閾値がその機能を損なっていたとすると、特定
の条件の下では、デバイス自己診断が適切にトリガすることができたはずであるが、正規動作モードは、仕様外の磁気スイッチポイントを有することができたはずである。センサの設計における配慮を最小にすることは可能であるが、誤った断定的な試験の原因になり得る窓を取り除くことは恐らく不可能である。

さらに、デバイスのオフセットも同じく試験され得る。ゼロガウス磁界アナログ出力電圧が同じくプログラムされるため、ゼロ磁界出力信号ならびに信号経路利得が比較的高水準の精度で自己試験され得る。何らかの理由で変動していた場合、自己試験中に識別され得たはずである。

試験結果の報告は、いくつかの方法で達成され得る。一実施形態では、アナログ信号の偏りはユーザによって監視される。別の実施形態では、ＰＷＭを使用してＰＷＭ出力信号が生成される。試験結果は、個別のピン上で、または別のピン上での何らかの電圧変調、あるいは電流変調を通して報告され得る。二線式センサでは、電流変調を使用してデータが通信され得る。

図４は、電気信号が印加されるホール素子として示されている磁気感知素子４０２を有するセンサ４００の一部を示したものである。ホールプレートの応答は検証され得ないが、センサ出力までの残りの信号経路は試験され得る。

電流源４０４は、バイアス電流を提供するためにホール素子４０２に結合され、また、第１および第２の電流複製器４０６ａ、ｂに結合されている。第１の電流複製器４０６ａは、ホール素子４０２の第１の差動出力４０８ａに電流を提供し、また、第２の電流複製器４０６ｂは、ホール素子の第２の差動出力４０８ｂから電流を受け取る。ホール素子の差動出力４０８ａ、ｂは、増幅器４１０に結合されている。例示的実施形態では、第１および第２の電流複製器４０６は、電流源４０４によって生成される、定数Ｋによって決定される電流に比例する電流を提供する。

ホールプレートは抵抗素子であるため、ホール素子４０２に電流を印加することにより、ホールプレート出力の両端間に電圧が生成される。電流は、差動ホール素子出力４０８の両端間に差動出力信号を確立する。

代替実施形態では、独立した電流源がホールプレート出力端子に結合される。他の実施形態では、電圧信号がホール素子に印加される。
図４Ａは、ホールプレート出力ポート４０８ａ、ｂ（図４）に印加され得る差動基準信号Ｏｕｔ＋、Ｏｕｔ−を生成する試験回路４５０の例示的実施形態を示したものである。図解されている実施形態では、分圧器Ｒ１、Ｒ２は、分圧器に結合された電圧に比例する電流を提供する。電流は、分圧器に結合された電源電圧に比例する。代替実施形態では、差動電流基準回路は、値が絶対である電流を生成することができる。電源電圧に対してレシオ−メトリックになるようにセンサが設計される場合、電源電圧は外部信号として使用され得る。回路出力がレシオ−メトリックではなく、絶対である場合、絶対差動電流回路が使用されなければならない。抵抗分圧器Ｒ１／Ｒ２をバンドギャップ電圧基準に置き換えると、この回路が比例出力から絶対出力に変わることを理解されたい。

一実施形態では、試験回路４５０は、図４の電流複製器回路４０６ａ、ｂに置き換えることができる。ホール駆動電流源の機能を検証するために追加機構が追加され得る。例えば、ホールプレートの入力端子の両端間の電圧が測定され、かつ、期待されるレベルと比較され得る。適切な入力電流がホールプレートに印加されていることを検証する回路からの指示信号を使用して、試験電流生成回路、例えば試験回路４５０がイネーブルされる。この方法によれば、たとえホールプレートが不適切に駆動されても、試験回路は、ホール
プレートに試験刺激信号を提供することはなく、したがって出力は、試験中の正規レベルからの不適切な出力偏りを介して回路故障を反映することになる。出力信号Ｏｕｔ＋、Ｏｕｔ−は、動的相殺ブロック（図１）に見出されるスイッチなどのスイッチに結合され得ることを理解されたい。

図４Ｂは、直列の第１、第２および第３の抵抗Ｒ_ＤＩＶ１、Ｒ_ＨＡＬＬ、Ｒ_ＤＩＶ２からなる分圧器の両端間に基準電圧を印加する例示的回路４８０を示したもので、これらの３つの抵抗の中央（第２の抵抗）は、ホールプレート自体である。第１および第２の信号Ｖ＋ΔＶ、Ｖ−ΔＶは、一方が第１の抵抗Ｒ_ＤＩＶ１の自由端に印加され、もう一方が第３の抵抗の自由端に印加され、第２の抵抗（ホールプレート）は、第１の抵抗Ｒ_ＤＩＶ１と第３の抵抗Ｒ_ＤＩＶ２の残りの端部の間に接続されている。

２つの抵抗の間のホールプレートは、粗い信号レベル調整を可能にするために、抵抗ストリング中への様々な（対称）タップポイントを使用して、抵抗の２つの直列ストリングの間にホールプレートを配置することによって拡張され得る。Ｖ＋（デルタＶ）およびＶ−（デルタＶ）をホール素子により近いタップポイントに印加することにより、より大きい信号をホール素子の両端間に提供する。

図解されている実施形態では、ホールＯｕｔ＋とホールＯｕｔ−の間のホールプレートの両端間に出現する電圧は、式、

で与えられる。
ホール駆動回路が適切に機能していることを保証するために補足回路が使用され得る。この場合、補足回路の出力を使用して、２つの試験抵抗を信号Ｖ＋ΔＶおよびＶ−ΔＶに接続するために使用されるスイッチが制御され得る。この方法によれば、ホールプレート駆動回路が適切に機能していないことが決定されたとしても、試験信号はホールプレートに印加されず、また、信号経路の出力に偏りが観察されることもない。

図５は、ホール検出デバイスの信号経路への入力に試験モード信号を生成するための例示的回路５００を示したものである。回路５００は、固定値である出力信号ＯＵＴを生成する。一実施形態では、この値は双方向性であり、したがっていずれかの極性で生成される入力磁界のための回路を試験することができる。第１の回路ブロック５０１は、試験モードの間、第１および第２のスイッチＳ１、Ｓ２を介してノードＡとＢの間のホールデバイス実効抵抗の両端間で短絡される抵抗Ｒ１を含む。回路ブロック５０２〜５０５内で生成される電流は、試験モードの間、ノードＶＡＳＩＬＰおよびＶＡＳＩＬＮで第１の抵抗Ｒ１に印加される。したがってノードＡとＢの両端間に生成される電圧は、信号処理ブロック５０６への入力として提供される。出力ＯＵＴは一定の大きさであり、極性は、極性スイッチの選択を介した信号ＴＭ＿ＰＯＳによって決定される。

回路ブロック５０２では、増幅器Ａ１は、２つの並列抵抗Ｒ２およびＲ３の両端間の電圧ＶＲを強制する。これらの抵抗は、Ｒ１およびノードＡとＢの間の実効抵抗ホールデバイス抵抗のスケール化されたバージョンである。これは、全面的なプロセス変動および動作温度に対する第一次修正をもたらす。増幅器Ａ１への入力ＶＲは、回路ブロック４０５内の信号経路中のＦｉｎｅ利得設定の変動を補償したＦｉｎｅの値、および電流生成回路（ブロック５０２〜５０５）におけるデバイス一致などのより多くの局所処理誤りの何ら
かのトリミングを許容するＴｒｉｍの値、ならびに並列短絡抵抗Ｒ１によって決定される。

回路ブロック５０１内のスイッチＳ１およびＳ２における抵抗による誤りは、回路ブロック５０３内で補償される。回路ブロック５０２内で生成された電流Ｉ１は、Ｑ１および抵抗Ｒ４を通って流れる。デバイスＱ１のベース（ノードＣ）の電圧は、ＶＣ＝Ｉ１^＊Ｒ４＋Ｖｂｅ１である。したがって、Ｒ５およびスイッチＳ３を通る、Ｑ２によって供給される電流は、ＩＲ５＝（Ｉ１^＊Ｒ４＋Ｖｂｅ１）／Ｒ５である。Ｑ３のベースノード（ノードＤ）の電圧は、ＶＤ＝ＩＲ５^＊（Ｒ５＋Ｒｓ３）であり、Ｒｓ３はスイッチＳ３のオン抵抗である。Ｒ６の両端間の電圧（ノードＥの電圧）はＶＥ＝Ｖｄ−Ｖｂｅ３であり、したがってＩ２＝ＶＥ／Ｒ６である。デバイスの適切なスケーリングにより、比率Ｉ２／Ｉ１は、回路ブロック５０１内のスイッチＳ１およびＳ２の両端間の電圧降下を補償するようになされ得る。

電流ミラーとして示されている回路ブロック５０４は、粗い利得設定を使用してプログラム可能になされることが可能であり、したがって電流比Ｉ３／Ｉ２は、Ｒ１の両端間の電圧を調整して、粗い利得設定に無関係に一定の電圧ＯＵＴを維持する。

差動電流は、出力信号ＯＵＴの極性を変更するために必要なチョッピングスイッチを提供し、また、試験モードではない場合に電流を開放することができる回路ブロック５０５内で生成される。

本発明の別の態様では、自己試験診断は、パワーアップ時またはユーザ制御などによる自己試験開始を使用した安全最重視アプリケーションにおける機能的安全性レベルを改善する。例示的実施形態では、期待される信号タイミングと一致させるために、自己試験信号のタイミングが調整される。自己試験機能性の開始は、センサシステムの総合システム制御に関連している。信号生成における柔軟性により、異なるユーザが様々な方法で安全性レベルを改善することができる。例えば所与のシステムに必要な安全性のレベルは、自己診断がその動作または誤り状態をユーザに報告しなければならない頻度を示している。

図６は、アナログ出力を監視するための障害検出モジュール６００の例示的実施形態のさらなる詳細を示したもので、障害出力ＦＡＵＬＴを生成するためのコンパレータを有するプログラム可能窓コンパレータモジュール６０２を含む。一実施形態では、障害検出モジュール６００は、障害を検出し、かつ、障害出力ＦＡＵＬＴを起動する。障害出力ＦＡＵＬＴは、起動状態を正（論理１）または負（論理０）のいずれかに容易に設定され得ることを理解されたい。図解されている実施形態では、障害出力は、アクティブローとして示されている。

障害出力ＦＡＵＬＴは、自動車運転者またはマイクロコントローラなどからのシステム内の他の障害信号に冗長性を提供することができることを理解されたい。この冗長性は、自動車の安全最重視アプリケーションにおける安全性レベルに適用することができる自動車安全度水準（ＡＳＩＬ）などの総合制御システム機能性を改善する。例えばパワーステアリングおよびアクセルペダル位置には、ＡＳＩＬによって定義されるより高いレベルの安全性が必要である。

例示的実施形態では、障害検出モジュールは、センサ障害機能が適切に動作していることを保証するためにユーザによって開始され得る自己試験ルーチンを含む。一実施形態では、自己試験は、所与の電圧レベルをＦＡＵＬＴピン上に提供することによって開始される。

図６Ａは、図６の障害検出モジュールの一部を形成することができる例示的窓コンパレータ６５０を示したものである。抵抗Ｒ１、Ｒ２およびＲ３は、第１および第２のコンパレータ６５２、６５４のトリップポイントを決定する。例示的実施形態では、基準電圧抵抗は、当分野でよく知られている、障害を検出するための所望の窓閾値を設定するためのＲ／２ＲラダーＤＡＣの使用によるプログラム可能抵抗であってもよい。回路は、短絡状態でトリップするようにプログラムされることが可能であり、障害出力ＦＡＵＬＴは、例えば短絡回路電流がコンパレータによって検出されるとアクティブになる。

一実施形態では、障害は、それぞれのコンパレータ６５２、６５４を使用して、正または負の値として検出され得る。図解されている実施形態では、コンパレータ出力は、アクティブロー動作用に構成されている。第１または第２のコンパレータ６５２、６５４がアクティブ出力を有している場合、スイッチ６５６が起動されて障害出力ＦＡＵＬＴを接地に接続する。

一実施形態では、障害ピンＦＡＵＬＴは、図７に示されているように自己試験機能の初期化をイネーブルする入力／出力ピンを備えている。磁界がほぼゼロであり、電流の流れが印加されず、したがって磁界が存在しないことを意味している時間の間、ＦＡＵＬＴ出力ピンは、障害検出機能性の自己試験を開始するためにＶｃｃ／２に引っ張られ得る。図解されている実施形態では、時間ｔ_{ＡＳＩＬＩ}の間、ＦＡＵＬＴピン上の電圧は、Ｖ_{ＡＳＩＬＩ−}として示されているようにＶｃｃ／２に引っ張られる。時間ｔ_{ＡＳＩＬＨ}の間、自己試験が実行される。デバイスは、この時間の間、ＦＡＵＬＴピン出力をローに引っ張って、コマンドを受け取ったデバイスに、時間ｔＡＳＩＬＩの間、自己試験を開始するように肯定応答する。時間ｔ_{ＡＳＩＬＲ}の間、自己試験合格はＶｃｃとして、また、自己試験不合格はＶ_{ＡＳＩＬＯ}として示されているように、自己試験の結果がＦＡＵＬＴピン上に出力される。

上で言及したように、また、図７に示されているように、出力電圧Ｖｏｕｔは、磁界が存在しない場合、Ｖ_{０ＵＴＯＧ}になる。正規動作の間、出力電圧Ｖｏｕｔは、最大Ｖ_{０ＵＴＧ（ｍａｘ）}から最小のＶ_{０ＵＴＧ（ｍｉｎ）}まで変化し得る。ＶＦＰＳＰおよびＶＦＮＳＰは、正のフルスケール出力電圧および負のフルスケール出力電圧を表している。

図８に示されているように、デバイスは、図７における時間インターバルｔ_{ＡＳＩＬＩ}の開始時に、ＦａｕｌｔピンがＶ_{ＡＳＩＬＩ}として示されている約Ｖｃｃ／２まで引っ張られていたかどうか、およびホール素子によって磁界が検出されていないことを感知することができる。図解されている実施形態８００では、ホール素子からの信号は、いわゆる「ゼロ」磁界を決定するＲ１、Ｒ２およびＲ３の値によって画定されるそれぞれの基準電圧を有する第１および第２のコンパレータ８０２、８０４に提供される。つまり磁界は、何らかの値未満でなければならない。一実施形態では、抵抗Ｒ２は、コンパレータ基準電圧を設定するために調整可能であり、例えばプログラム可能窓コンパレータである。コンパレータ８０２、８０４の出力は、ＡＮＤゲート８０６の入力に提供され、その出力はクロックドカウンタ８０８に提供される。Ｆａｕｌｔピン電圧は、Ｒ４、Ｒ５、Ｒ６の値によって決定されるそれぞれの基準電圧を有する第３および第４のコンパレータ８１０、８１２に入力される。コンパレータ８１０、８１２の出力は、ＡＮＤゲート８０６の入力に提供される。この構造によれば、ホール素子からの電圧がゼロ近辺であり、かつ、Ｆａｕｌｔピンが約Ｖｃｃ／２に引っ張られている場合、自己試験機能は、カウンタ８０８によって画定される時間の後にイネーブルされる。

図９は、障害検出モジュールおよび自己試験機能性の例示的回路実施態様９００を示したものである。図７にｔＡＳＩＬＩとして示されているカウンタ８０８（図８）の時間切れ期間が経過すると、デバイスは自己診断モードに入る。カウンタ８０８は、雑音または
グリッチによって部品が試験モードに入るのを防止する。時間切れｔＡＳＩＬＩは、数マイクロ秒などの所望の時間期間になるように設定され得る。時間切れｔＡＳＩＬＩは、特定のアプリケーションのニーズに合致することが望ましい任意の実際的な時間の長さに設定され得ることを理解されたい。

センサは、図７の時間ｔＡＳＩＬＨの間ＧＮＤに引っ張られた障害ピンの出力によって、自己試験コマンドが受け取られたことを「確認する」。磁界／電流が存在していない時間の間は、ＦＡＵＬＴ出力はＶｃｃ／２に保持されていたため、チップは、カウンタ８０８からの時間ｔＡＳＩＬＩの間によってこれを「確認する」。ＩＣによるアクティブプルダウンは、コマンドが受け取られたことを肯定応答している。出力がローにならない場合、自己試験を実行するコマンドは「確認」されない。障害ピンの制御から解放されると、デバイスは出力ピンを制御し、かつ、時間ｔＡＳＩＬＨの間、出力ピンを能動的にＧＮＤに保持し、自己試験コマンドが受け取られたことを通信する。時間ｔＡＳＩＬＨは、図７に示されているように、時間ｔＡＳＩＬＲの間に結果を報告するためにデバイスが診断試験を完了するだけの十分な長さでなければならない。

一実施形態では、自己試験機能性は、図９に示されているように実施される。ＡＳＩＬ入力コマンド検出モジュール９０１は、図７および８に関連して示され、かつ、説明されたように構成され得る。ＡＳＩＬコマンドが検出されると、試験制御モジュール９０２は、ＦＡＵＬＴ出力をＧＮＤに引っ張り、制御信号入力９０４をＯＲゲート９０６に引っ張る。試験制御モジュール９０２は、ＯＲゲートへの入力を制御することによって出力をローに維持している間（図７参照）、後続する試験シーケンスを実施する。

自己試験の間、試験制御モジュール９０２は、第１のスイッチＳＷ１のスイッチ位置５を閉じ、したがって第２の３位置スイッチＳＷ２の出力を閉じる。正規動作の下では、第１のスイッチＳＷ１は、ホール信号を受け取るために閉ざされた位置６を有する。

試験制御モジュール９０２は、第２のスイッチＳＷ２を位置１（Ｖ＋）、位置２（Ｖ＋／２）または位置３（ＧＮＤ）のうちの１つに制御する。試験制御モジュール９０２は、これらの接続を介して輪回し、ＳＷ２の位置１および３で、障害コンパレータの出力がローである（障害状態が存在する）ことを検証し、また、位置２で、障害コンパレータの出力がハイである（障害が存在しない）ことを検証する。一実施形態では、スイッチＳＷ１、ＳＷ２はＩＣ上に提供される。

このシーケンスが完了されると、コンパレータ回路機構が試験され、ｔＡＳＩＬＨの時間切れの後、結果が通信され得る（図７参照）。より詳細には、自己試験不合格である場合、デバイスは、時間期間ｔＡＳＩＬＲの間、出力ＦＡＵＬＴをローに引っ張り続けることができる。代替実施形態では、自己試験不合格である場合、センサは、出力上に故障をラッチすることができる。図解されている実施形態では、デバイスは、選択された時間期間の間、障害出力をローに保持し、出力を開放して、正規動作の再開およびさらなる自己試験をイネーブルする。例えばグリッチまたは雑音パルスによる故障が誤った断定的な試験をもたらしている場合、自己試験を再実行することが場合によっては望ましい。

自己試験に成功すると、デバイスは、図７の自己試験合格のラベルが振られた時間ｔＡＳＩＬＲの間、出力ＨＩを駆動する。時間ｔＡＳＩＬＲの間に自己試験結果が終了すると、試験制御モジュール９０２は、正規動作を仮定するために第１のスイッチＳＷ１を位置６に接続し、かつ、ＯＲゲートへの入力を論理ローにクリアすることによってホール入力電圧を障害コンパレータに再接続することにより、ＦＡＵＬＴピンを開放する。

この構造によれば、デバイスは、コンパレータの３つの状態の各々に対する試験を可能
にする自己試験診断を提供する。自己試験は、システム全体の機能的安全性レベルを改善することができ、また、例えばＩＳ０２６２６２による安全性の改善されたレベルを可能にすることができる。

一実施形態では、感知された磁界がホール回路機構によって検出される所与の閾値を超えて増加する場合、デバイスは試験モードから抜け出す。
別の実施形態では、デバイスは、プログラムされた障害閾値に近いスイッチ位置１および３電圧を制御し、かつ、両方の閾値から離れた短い距離を試験することにより、プログラムされた障害閾値の精度を試験するための回路機構を含む。例えば障害閾値は、Ｖ＋未満の値２００ｍＶにプログラムされる。Ｖ＋−２００ｍＶ＋／−ｘｍＶの基準を使用して、＋ｘｍＶでコンパレータがローにスイッチし、また、−ｘｍＶではスイッチしないことが試験され得る。特定のアプリケーションのニーズに合致するために、ｍＶ単位の値「ｘ」が選択され得る。「ｘ」の値が小さいほど、スイッチポイントがより正確に試験されることを理解されたい。

窓コンパレータを試験する代替実施形態１０００は、逐次方式の代わりに同時に試験する図１０に示されている。ＡＳＩＬ試験に合格するためには、論理ゲートＧ１〜３およびコンパレータＣＰ１、ＣＰ２は、適切に機能しなければならない。正規動作の間は、コンパレータＣＰ１、ＣＰ２の後段のＮＡＮＤゲートＧ３のみがＦａｕｌｔ信号経路内で使用される。正規Ｆａｕｌｔ検出動作の間は、窓基準ＲｅｆＨおよびＲｅｆＬが障害状態を検出するための閾値として使用される。ＡＳＩＬ試験モードでは、上で説明した必要時間ｔＡＳＩＬＩの後、ＡＳＩＬ試験が要求されていることを検証し、基準がＴｅｓｔＲｅｆＨおよびＴｅｓｔＲｅｆＬにスイッチされる。また、その時点で、代替論理経路を検出するためにＭＵＸがスイッチされる。ＴｅｓｔＲｅｆＨおよびＴｅｓｔＲｅｆＬに必要なことは、それらの値が、上で説明したようにコンパレータがトリップしなければならない値であることのみである。一実施形態では、ＴｅｓｔＲｅｆＨ＝ＲｅｆＬであり、また、ＴｅｓＲｅｆＬ＝ＲｅｆＨであるよう、２つの正規動作基準の交差接続が存在している。これは、コンパレータＣＰ１、ＣＰ２がＦａｕｌｔ状態を示す出力を有することを保証する。

正規Ｆａｕｌｔ検出動作では、スイッチＳＷ１、ＳＷ２は、示されているように接続され、また、ＡＳＩＬ＿Ｖａｌｉｄ信号はＬＯである。基準ＲｅｆＨおよびＲｅｆＬは、デバイスが所望の出力範囲で動作中である場合、コンパレータＣＰ１出力、ＣＰ２出力がハイであるように設定される。Ｍｕｘ０経路として示されているブール式は有効であり、また、点Ｃは、点ＡまたはＢ（コンパレータの出力）のいずれかがローになってＦａｕｌｔが生じたことを示している場合、ハイになる。

ＡＳＩＬ試験モードの間、ＡＳＩＬ試験要求が期間ｔＡＳＩＬの間有効になった後、スイッチＳＷ１、ＳＷ２は、コンパレータＣＰ１入力、ＣＰ２入力を新しい基準レベルＴｓｔＲｅｆＨおよびＴｅｓｔＲｅｆＬに接続する。また、ＭＵＸ１入力も点Ｃに接続され、したがってＭＵＸ１ブール式は、このＡＳＩＬ試験モードにおいて有効である。ここでは、点Ｃがハイになるためには、コンパレータＣＰ１出力、ＣＰ２出力の両方がローでなければならない。条件ＴｓｔＲｅｆＨ＜Ｏｕｔ＜ＴｅｓｔＲｅｆＬが満たされると、コンパレータＣＰ１、ＣＰ２の出力がローになり、また、論理ゲートが同じく適切に機能している場合、ブール関数によってＣがＨＩになり、コンパレータおよび論理が適切に機能していることを発信する。

図１１は、出力信号Ｖ_ＯＵＴおよびＦＡＵＬＴピンに対するシーケンス線図をプログラム可能自己試験信号と共に示したものである。上で言及したように、ＦＡＵＬＴピンは、自己試験診断を開始するための入力ピンとして使用されている。正規動作の間、ＦＡＵＬＴ出力を使用して、例えば過剰な北極磁界および南極磁界が検出され、また、ＦＡＵＬＴ
ピンをローに引っ張ることによって過剰な磁界がユーザに警告される。デバイスは、電流を感知するために使用され得るため、インバータにおける、例えばスイッチングトランジスタを保護するための過剰電流障害特徴としてうってつけである。

図１１に示されているように、ＦＡＵＬＴピンはアクティブローであり、障害が存在しない場合、通常はＶｃｃである。障害状態が存在していない場合にユーザがＦＡＵＬＴピンをＧＮＤに引っ張ると、デバイスはこの入力を検出し、自己試験を開始することができる。上で説明したように、回路は、ＦＡＵＬＴピン上の電圧と障害状態を比較することができる。ＦＡＵＬＴピン上の電圧が低く、ＩＣがこのピンをローに引っ張っていない場合、ＩＣは、ユーザが診断モードに入るべく試行していることを決定する。

例示的実施形態では、自己試験は多くの方法で生じ得る。例えばユーザは、磁界がほぼゼロである時間に自己試験を開始することができる。コマンドが受け取られると、ＩＣは、図解されている実施形態に示されているように、入力磁界を無視し、自己試験のために内部で生成される刺激にのみ応答することを選択することができる。外部磁界は無視され、出力は、自己試験内部生成信号にのみ応答する。

さらに、ユーザは任意の時間に自己試験を開始することができ、また、ＩＣは外部磁界に応答することができる。これは、内部で生成された信号を外部で影響を受けた磁気信号の上に重ねる。入力信号が十分に小さい限り、応答信号は、外部磁界信号の「上に乗る」ことができ、出力を飽和させることはない。

本発明の例示的実施形態では、自己試験タイミングシーケンスはプログラム可能である。ユーザが自己試験を開始するコマンドを与えると、ＦＡＵＬＴピンは、時間期間ｔＡＳＩＬＲＥＱＵＥＳＴの間、ローに保持される。この時間が経過すると、自己試験を開始するコマンドが首尾よくチップに与えられ、チップは、コマンドが受け取られたことを肯定応答する。肯定応答するために、センサは、時間ｔＡＳＩＬＡＣＫの間、出力Ｖ_ＯＵＴをローに保持する。ユーザは、ＦＡＵＬＴピンの制御を解放し、かつ、ピンが依然としてローに保持されていることを観察することによって肯定応答信号を観察することができる。

図解されている実施形態では、外部磁界を無視しているため、出力Ｖ_ＯＵＴも同じくほぼゼロ磁界レベルである。この時間の間、外部磁界を無視することは、必ずしも必要ではないことを理解されたい。ｔＡＳＩＬＡＣＫの間に、自己試験を開始するコマンドに肯定応答した後、デバイスは自己試験を開始し、時間ｔＡＳＩＬＳＥＮＳの間、アナログ信号経路を試験し、また、ｔＡＳＩＬＦＡＵＬＴの間、障害を出力する。この時間の間、アナログ出力Ｖ_ＯＵＴおよびＦＡＵＬＴピン出力上に一連のパルスが出現する。ユーザは、試験が成功したかどうかを決定するために、これらの出力の適切な挙動を観察することができる。また、デバイスは、ＩＣ自体が試験の結果を同じく監視することができ、また、それを障害出力上で報告することができるため、時間ｔＡＳＩＬＲＥＳＵＬＴの間に試験の結果を報告することも可能である。

例示的実施形態では、時間ｔＡＳＩＬＲＥＳＵＬＴの間、ＦＡＵＬＴピン上にパルスが出現する時間は、自己試験の結果を示す。図解されている図１１Ａの実施形態では、時間ｔＰにおけるＦＡＵＬＴピンの変化は自己試験合格を示す。時間ｔＳＦにおける変化はセンサ試験故障を示す。時間ｔＦＦにおける変化はＦａｕｌｔ故障を示す。時間ｔＳＦＦにおける変化は、センサ故障および障害故障を示す。センサに結合されたシステムは、試験結果を決定するために、例えばｔＡＳＩＬＲＥＳＵＬＴの開始に関連してＦＡＵＬＴピン上の変化を探し求める。

例示的実施形態では、変化は、任意の順序であってもよく、また、プログラム可能な位
置および継続期間であってもよい。一般に、センサ信号は、センサと通信しているＥＣＵまたは他のシステムの要求事項に合致するように適合され得る。

時間ｔＡＳＩＬＲＥＳＵＬＴが経過すると、チップは正規動作を再開する。試験に無関係に、シーケンスは、ｔＡＳＩＬＲＥＱＵＥＳＴ、ｔＡＳＩＬＡＣＫ、ｔＡＳＩＬＳＥＮＳ、ｔＡＳＩＬＦＡＵＬＴおよび／またはｔＡＳＩＬＲＥＳＵＬＴなどの個々のシーケンスのタイミングをプログラムする能力である。シーケンス項目を例えば５０μｓから５００ｍＳまたは１秒の範囲内でプログラム可能にすることにより、例えば異なるＥＣＵ（エンジン制御ユニット）制御プラットフォームを使用したタイミングコンプライアンスが可能になる。パルスのタイミングのプログラミングは、最大柔軟性を可能にする。

試験パルスの幅のプログラミングは、追加柔軟性を提供する。これらの幅は、例えば５０μｓと５０ｍＳの間でプログラムされ得る。
代替実施形態では、利用可能である場合、ＴＳＳＯＰパッケージ（図１２Ｂ）内などの専用ピンを使用して自己試験が開始され得る。別の実施形態では、出力レベルがハイ状態、ロー状態および他の診断状態で測定される３ピンパッケージが使用される。

自己試験を開始する１つの方法は、センサのパワーアップ時である。ＥＣＵに結合された実施形態では、制御ＥＣＵが最初にパワーアップし、次にＥＣＵ、その次にサブシステムがパワーアップする。デバイスにとっては、多くのシステムをパワーアップする際に自己試験を開始することが場合によっては便利である。試験を開始するのに入力が必要とされない場合、試験のタイミング要素毎のプログラミングは、最大柔軟性およびＥＣＵ制御プラットフォームとの両立性を提供する。

一実施形態では、デバイスは、特定の時間、例えば１ｍｓまたは１０ｍｓより長い時間の間、デバイスの出力がほぼゼロ磁界である場合、いつでも自己試験を開始する。この場合、センサは、常に、磁界が存在しない診断モードにあり、出力を観察するのに最も都合のいい時間の間、観察され得る。デバイスは、印加された磁界、例えばフルスケールの５％を超える磁界を観察すると、自己試験から抜け出すことができる。タイミングシーケンスのプログラミングは、最大柔軟性を提供する。

別の実施形態では、デバイスは、温度が特定の量、例えば２５℃を超えて温度が変化すると、いつでも自己試験を開始し、温度過上昇でもデバイスが正常に動作しているフィードバックを提供する。

他の実施形態では、デバイスは、連続的に走っているシステムクロックによって決定される定期的な周期で自己試験を開始する。この場合、ＩＣは、カウンタが特定の値に達すると、いつでも自己試験を実施する。カウンタは、特定の値に達するとリセットされ、再度計数を開始する。カウンタ値は、プログラム可能であってもよい。

別の実施形態では、ＩＣがＳＰＩまたはＩ２Ｃなどの双方向性通信プロトコルを有している場合、ユーザは、通信バス上でセンサに送られるデジタルコマンドに基づいて、自己診断を実施する時期を選択することができる。

図１２Ａは、４リード線ＫＴ ＳＩＰ内の例示的デバイスパッケージを示したものであり、また、図１２Ｂは、例示的表面実装ＴＳＳＯＰパッケージを示したものである。ＩＣは、任意の適切なパッケージを備えることができることを理解されたい。一実施形態では、パッケージは、約１．１ｍｍ未満の厚さを有している。パッケージの厚さを最小化することが望ましいことを理解されたい。図１２Ｃは、ＫＴパッケージおよびＬＥパッケージの例示的端子リストを示したものである。

特定のアプリケーションのニーズに合致するべく、様々なパッケージが使用され得ることを理解されたい。例えば参照により本明細書に組み込まれている米国特許第６７８１３５９号に示され、かつ、記載されているタイプのパッケージが使用され得る。

図１２Ｄは、例示的スプリットリードフレーム１２００の構成を示したもので、リードフレーム１２０２は、残りのリードフレームから切り取られた領域１２０４を有している。磁気感知素子１２０６は、感知素子の近傍における渦電流の形成を防止するために、領域１２０４内に配置されている。ダイ１２０８は、リードフレームによって支持され得る。

図１２Ｅに示されている別の実施形態では、リードフレームは、図１２Ｄに示されているようなダイ取付けパドルを有するのではなく、どちらかと言えば、例えば２０１３年４月２６日に出願された、参照により本明細書に組み込まれている米国特許公開第２０１４／０３２０１２４号に示されているようなスプリットパドルを生成するために、単に、ダイがリード線のダイ取付け部分の両端間に置かれる部分のみを有することができる。集積回路内で使用するためのリードフレーム１２１０は、複数のリード線１２１４、１２１６、１２１８を含み、そのうちの少なくとも２本（ここでは３本のすべて）は、それぞれのダイ取付け部分１２２４、１２２６、１２２８および接続部分１２３４、１２３６、１２３８を含む。リードフレーム１２１０は、第１の表面１２１０ａおよび反対側の第２の表面（図示せず）を有している。リード線のダイ取付け部分１２２４、１２２６、１２２８（本明細書においては単純にダイ部分と呼ばれることもある）は、ダイ取付け部分に取り付けられた半導体ダイ１２４０（図示せず）を有することができる。リードフレーム１２１０は、３本のリード線１２１４、１２１６、１２１８を含むように示されているが、２本と８本の間などの様々な数のリード線が可能であることは当業者には理解されよう。

リード線の接続部分１２３４、１２３６、１２３８は、それぞれのダイ部分１２２４、１２２６、１２２８の近傍の第１の端部１２３４ａ、１２３６ａ、１２３８ａから、ダイ部分からは末端の第２の遠位端１２３４ｂ、１２３６ｂ、１２３８ｂまで延在している。通常、リード線の接続部分１２３４、１２３６、１２３８は引き伸ばされており、電源またはマイクロコントローラなどの集積回路パッケージの外部の電子システムおよび構成要素（図示せず）への電気接続に適している。さらに、リード線のうちの１つまたは複数のダイ取付け部分は、ダイ取付け部分の領域を互いに分離する少なくとも１つの分離特徴１２３２をさらに含むことができる。

図１３は、本明細書において説明されている処理のうちの少なくとも一部を実行することができる例示的コンピュータ１３００を示したものである。コンピュータ１３００は、プロセッサ１３０２、揮発性メモリ１３０４、不揮発性メモリ１３０６（例えばハードディスク）、出力デバイス１３０７およびグラフィカルユーザインタフェース（ＧＵＩ）１３０８（例えばマウス、キーボード、ディスプレイ）を含む。不揮発性メモリ１３０６は、コンピュータ命令１３１２、オペレーティングシステム１３１６およびデータ１３１８を記憶する。一例では、コンピュータ命令１３１２は、揮発性メモリ１３０４の中からプロセッサ１３０２によって実行される。一実施形態では、物品１３２０は、非一時的コンピュータ可読命令を含む。

処理は、ハードウェア、ソフトウェアまたはその２つの組合せの中で実施され得る。処理は、それぞれプロセッサ、記憶媒体またはプロセッサによる読出しが可能な他の製造物品（揮発性メモリおよび不揮発性メモリおよび／または記憶素子を含む）、少なくとも１つの入力デバイス、および１つまたは複数の出力デバイスを含むプログラマブルコンピュータ／機械上で実行されるコンピュータプログラムの中で実施され得る。プログラムコー
ドは、処理を実行し、出力情報を生成するために、入力デバイスを使用して入力されるデータに適用され得る。

システムは、データ処理装置（例えばプログラマブルプロセッサ、コンピュータまたは複数のコンピュータ）による実行のための、またはそれらの動作を制御するためのコンピュータプログラム製品（例えば機械可読記憶デバイス中の）を介して少なくとも部分的に処理を実行することができる。このようなプログラムの各々は、コンピュータシステムと通信するために、高水準の手続き形プログラミング言語またはオブジェクト指向プログラミング言語で実施され得る。しかしながらプログラムは、アセンブリ言語または機械言語で実施され得る。言語は、コンパイル済み言語または翻訳済み言語であってもよく、また、言語は、独立型プログラムとして、またはモジュールとして、コンポーネント、サブルーチン、または計算環境での使用に適した他のユニットを含む任意の形態で展開され得る。コンピュータプログラムは、１つのサイト、または複数のサイトにわたって分散され、通信ネットワークによって相互接続されたサイトで、１つのコンピュータ上で、または複数のコンピュータ上で実行されるように展開され得る。コンピュータプログラムは、記憶媒体またはデバイスがコンピュータによって読み出されると、コンピュータを構成し、かつ、動作させるために汎用プログラマブルコンピュータまたは専用プログラマブルコンピュータによる読出しが可能な記憶媒体またはデバイス（例えばＣＤ−ＲＯＭ、ハードディスクまたは磁気ディスケット）上に記憶され得る。また、処理は、コンピュータプログラムを使用して構成された機械可読記憶媒体として同じく実施されることも可能であり、実行されると、コンピュータプログラム内の命令によってコンピュータが動作する。

処理は、システムの機能を実行するために１つまたは複数のコンピュータプログラムを実行する１つまたは複数のプログラマブルプロセッサによって実行され得る。システムのすべてまたは一部は、専用論理回路機構（例えばＦＰＧＡ（書替え可能ゲートアレイ）および／またはＡＳＩＣ（特定用途向け集積回路））として実施され得る。

以上、本発明の例示的実施形態について説明したが、これらの例示的実施形態の概念を組み込んだ他の実施形態が同じく使用され得ることは当業者には明らかであろう。本明細書に含まれている実施形態は、開示されている実施形態に限定されるべきではなく、むしろ添付の特許請求の範囲の精神および範囲によってのみ限定されるべきである。本明細書に記載されているすべての刊行物および参考文献は、参照によりそれらの全体が本明細書に明確に組み込まれている。

Claims (28)

1. 集積回路であって、
   磁気感知素子と、
   前記感知素子に結合された障害検出モジュールであって、障害状態を検出し、かつ、前記障害状態を検出するための回路機構の自己試験動作のための、該回路機構を含む、障害検出モジュールと、
   前記障害状態を示すための障害ピンであって、所与の時間の間、前記障害ピンを所与の電圧レベルに引っ張ることで、前記自己試験動作を開始する自己試験要求を提供するように、入力／出力ピンを含む、障害ピンと
   を備え、
   前記障害検出モジュールは、既知の電圧及び接地信号との接続を介して輪回し、前記障害状態を検出するための前記回路機構の前記自己試験動作のために、前記障害ピン上の予期される障害信号及び非障害信号を検証する、少なくとも１つのスイッチを含む、集積回路。
2. 前記障害検出モジュールが、前記障害状態と関連付けられた少なくとも１つの閾値を有する窓コンパレータを含む、請求項１に記載の集積回路。
3. 前記少なくとも１つの閾値が短絡回路に対応する、請求項２に記載の集積回路。
4. 前記短絡回路が、前記窓コンパレータから前記磁気感知素子まで延在している信号経路に存在する、請求項３に記載の集積回路。
5. 前記少なくとも１つの閾値によって障害が検出されると、所与の状態に対して前記障害ピンが起動される、請求項２に記載の集積回路。
6. 前記自己試験動作の自己試験信号が継続期間内でプログラム可能である、請求項１に記載の集積回路。
7. 磁気感知素子を集積回路内の障害検出モジュールに結合するステップと、
   障害状態を検出し、かつ、前記障害状態を検出するための回路機構の自己試験動作のための、該回路機構を含むように、前記障害検出モジュールを提供するステップと、
   自己試験信号を提供するステップと、
   前記障害状態を示すための障害ピンを提供するステップと
   を含み、
   前記障害ピンは、所与の時間の間、前記障害ピンを所与の電圧レベルに引っ張ることで、前記自己試験動作を開始する自己試験要求を提供するように、入力／出力ピンを含み、
   前記障害検出モジュールは、既知の電圧及び接地信号との接続を介して輪回し、前記障害状態を検出するための前記回路機構の前記自己試験動作のために、前記障害ピン上の予期される障害信号及び非障害信号を検証する、少なくとも１つのスイッチを含む、方法。
8. 前記障害検出モジュールが、前記障害状態と関連付けられた少なくとも１つの閾値を有する窓コンパレータを含む、請求項７に記載の方法。
9. 前記少なくとも１つの閾値が短絡回路状態に対応する、請求項８に記載の方法。
10. 前記短絡回路状態が、前記窓コンパレータから前記磁気感知素子まで延在している信号経路に存在する、請求項９に記載の方法。
11. 前記少なくとも１つの閾値によって障害が検出されると、所与の状態に対して前記障害ピンが起動される、請求項８に記載の方法。
12. 前記障害状態が閾値より高い電流レベルを含む、請求項８に記載の方法。
13. 前記自己試験要求の前記所与の時間がプログラム可能である、請求項８に記載の方法。
14. 前記自己試験要求の前記所与の時間が自己試験要求のパワーアップ開始に対応する、請求項８に記載の方法。
15. 印加された磁界が磁界閾値未満である場合にのみ前記自己試験動作に入る、請求項８に記載の方法。
16. 前記自己試験動作に入ったことを示す肯定応答信号を提供するために前記障害ピン上の電圧を制御するステップをさらに含む、請求８に記載の方法。
17. 前記肯定応答信号がアクティブである時間の長さがプログラム可能である、請求項１６に記載の方法。
18. 前記自己試験動作の結果を提供するために前記障害ピン上の電圧レベルを制御するステップをさらに含む、請求項１６に記載の方法。
19. 前記自己試験動作の合格または不合格を示すために前記障害ピン上の電圧レベルを計時するステップをさらに含む、請求項１８に記載の方法。
20. 第１の時間における電圧レベルの変化が合格を示し、第２の時間における電圧レベルの変化がセンサ試験不合格を示し、第３の時間における電圧レベルの変化が障害故障を示す、請求項１９に記載の方法。
21. 前記第１、第２および第３の時間がプログラム可能である、請求項２０に記載の方法。
22. 温度が温度閾値より高い温度に変化すると前記自己試験動作を開始するステップをさらに含む、請求項７に記載の方法。
23. 前記集積回路が厳密に４ピンのパッケージを備える、請求項７に記載の方法。
24. リードフレームによって支持されたダイを使用するステップであって、前記リードフレームが、前記リードフレームから切り取られた領域を有し、渦電流を小さくするために前記磁気感知素子の位置と前記領域が整列されるステップをさらに含む、請求項７に記載の方法。
25. 磁束閾値を超える磁界が検出されると前記自己試験が終了される、請求項７に記載の方法。
26. 前記集積回路が線形電流センサを備える、請求項７に記載の方法。
27. 継続期間の間、前記自己試験動作の自己試験信号がプログラム可能である、請求項７に記載の方法。
28. 磁気感知素子と、
    前記感知素子に結合された障害検出モジュールであって、障害状態を検出し、かつ、前記障害状態を検出するための回路機構の自己試験動作のための、該回路機構を含み、前記障害状態と関連付けられた少なくとも１つの閾値を有する窓コンパレータを含む、障害検出モジュールと、
    前記障害状態を示すための障害ピンと
    を備え、
    前記障害ピンは、所与の時間の間、前記障害ピンを所与の電圧レベルに引っ張ることで、前記自己試験動作を開始する自己試験要求を提供するように、入力／出力ピンを含み、
    前記障害検出モジュールは、既知の電圧及び接地信号との接続を介して輪回し、前記障害状態を検出するための前記回路機構の前記自己試験動作のために、前記障害ピン上の予期される障害信号及び非障害信号を検証する、少なくとも１つのスイッチを含む、集積回路。