JP2019091933A - めっきレジストを用いたビア構造の同時で選択的なワイドギャップ分割 - Google Patents

Abstract

【課題】スタブ効果を低減するためのバックドリル処理を必要としない多層プリント基板を提供する。【解決手段】多層プリント基板１６０２は、第１誘電体層と、第１誘電体層内に選択的に配置された第１めっきレジスト１６０４と、を有し、第２めっきレジスト１６０５が、第１誘電体層又は第２誘電体層内に選択的に配置されてもよく、第２めっきレジスト１６０５は第１めっきレジスト１６０４から隔てられる。第１誘電体層、第１めっきレジスト１６０４及び第２めっきレジスト１６０５をスルーホールが貫通している。スルーホールの内面は、第１めっきレジスト１６０４及び第２めっきレジスト１６０５の間の長さに沿った箇所を除いて導電材料によってめっきされている。これによって、第２ビアセグメントから電気的に絶縁された第１ビアセグメントを有する分割しためっきスルーホール１６１６を形成する。【選択図】図１６

Description

米国特許法第１１９条に基づく優先権の主張
［０００１］ 本願は、２０１３年３月１５日出願の米国仮特許出願第６１／８０１，１３４号及び２０１４年３月１１日出願の米国特許出願第１４／２０５，３３１号に対する優先権を主張し、両出願は、その譲受人に譲渡され、かつ、参照によってそれらの全体が本明細書に明示的に組み込まれる。

［０００２］ 本発明は、プリント基板（ＰＣＢ）に関し、特に、複数の電気信号が、互いに干渉することなく各電気的に絶縁された部分を横断することを可能にするためにＰＣＢスタックアップ内でめっきレジストを用いることによって、ビア構造を、電気的に絶縁された部分に同時に分割するシステム及び方法に関する。

［０００３］ 消費者は、より速くてより小さな電子製品をますます必要としている。ＰＣＢの使用は、新しい電子アプリケーションが市販されるにつれて飛躍的に増大してきた。ＰＣＢは、複数の導電層と１以上の非導電層とを積層することによって形成される。ＰＣＢのサイズが縮小するにつれて、その電気相互接続の相対的な複雑度が増大していく。

［０００４］ めっきビア構造は、信号がＰＣＢの層同士の間を伝わることを可能にするために従来用いられる。めっきビア構造は、電気信号の伝送の媒体として機能するＰＣＢ内のめっきホールである。例えば、電気信号は、ＰＣＢの１つの層上の配線を通り、めっきビア構造の導電材料を通り、その後、ＰＣＢの異なる層上の第２配線まで伝わることがある。

［０００５］ 残念ながら、従来技術の制約によって、めっきビア構造は、電気接続性の機能を実行するために必要な長さよりも長いことがある。例えば、めっきビア構造は、ＰＣＢを完全に貫通するが、直接隣接する２つの層上の２つの配線を接続するだけの場合がある。その結果、１以上のスタブが形成されることがある。スタブは、電気信号を伝達するために不要な、めっきビア構造内の余分な導電材料である。

［０００６］ 高速信号がめっきビア構造を通じて伝送される時、「スタブ効果」は信号を歪めることがある。スタブ効果は、無用で余分な導電材料がめっきビア構造内に存在することの結果である。スタブ効果は、信号の一部が配線接続部を避けて、めっきビア構造の１以上のスタブ内に迂回させられる時に発生する。信号の一部は、スタブの端部から、いくらかの遅延後に配線接続部に向かって戻るように反射されることがある。この遅延した反射は、シグナルインテグリティに干渉し、例えば、信号のビット誤り率を増大させることがある。スタブ効果の悪化作用はスタブの長さとともに増大することがある。１０ギガビット毎秒で流れる信号における５０％程度の信号減衰がめっきビア構造内のスタブに起因する場合がある。ショートスタブを有するビア構造を製造することができるが、このビア構造は、実質的にコストを増加させる連続的な処理を必要とする。

［０００７］ 図１は、従来技術におけるめっきビア構造１１０及びスタブ１７０を有するＰＣＢ１００の図である。ＰＣＢ１００は、非導電性の誘導体層１２０によって隔てられた導電層１３０から構成される。通常、めっきビア構造１１０は、円筒形状であって導電材料１８０によってめっきされたバレル（すなわち、ビア構造の軸）を含む。めっきビア構造１１０は、ＰＣＢ１００の第１導電層１３０上の配線１４０から第２導電層１３０上の配線１５０への電気信号１６０の伝送を可能にする。めっきビア構造のスタブ１７０は、めっきビア構造１１０の不要な部分であり、スタブ効果を生じさせることがある。

［０００８］ 図２は、従来技術において、バックドリルによってスタブ１７０（図１に示す）が除去された後のめっきビア構造１１０を有するＰＣＢ１００の図である。スタブ１７０を低減させる又は除去するためにめっきビア構造１１０の不要な部分をバックドリルすることは、スタブ効果を低減させる１つの方法である。バックドリルは、連続的な層処理に対する実現可能な代替案であるが、制約を有する。通常、ドリルビットは、スタブ１７０をバックドリルし、それによって、めっきビア構造１１０の不要で余分な導電材料の一部を除去する。ドリルビットがめっきビア構造１１０からスタブの一部を除去すると、バックドリルされた孔２００が形成される。ドリルビットは、一般に、コンピュータ数値制御（ＣＮＣ）ドリル機械内の超硬ドリルビットである。バックドリルの結果として、めっきビア構造１１０のスタブ１７０の一部が除去され、それによって、シグナルインテグリティに干渉し得る寄生容量、寄生インダクタンス及び時間遅延を完全には排除しないが低減させる。

［０００９］ 大抵の場合、穿孔設備の精度における偏差を許容するために設計許容（ｄｅｓｉｇｎ ｃｏｎｃｅｓｓｉｏｎｓ）を形成する必要がある。バックドリルが不正確な（例えば深過ぎる又は中心を外れた）場合、めっきビア構造１１０の機能部分が除去されて、ＰＣＢ１００が破壊されることがある。結果として、新しいＰＣＢ１００が、再構築され、バックドリルされなくてはならない。従って、生産量が低下するとともにコストが増加する。

［００１０］ バックドリル処理はまた、確実に保持可能な公差の点で制約がある。バックドリルは、通常、＋／−５ミルの深さ公差までしか制御可能ではない。大抵の場合、さらなる設計許容が、層の強度及び整合性における制約に起因して形成され、穿孔の位置、幅及び方向のバリエーションを可能にすることが必要である。

［００１１］ さらに別の制約は、多くの設計が、スタブ１７０が様々な深さであり得る複数のめっきビア構造１１０のバックドリルを必要とすることである。これは、作成に時間及び資金が必要なドリル工具ファイルの専門のプログラミングを必要とする。

［００１２］ さらに、複数のめっきビア構造１１０のバックドリルは、通常、連続処理であり、その結果、ＰＣＢ１００をバックドリルするために必要な時間がスタブ１７０の数とともに増大する。スタブ１７０のいずれか１つが適切に穿孔されない場合、ＰＣＢ１００は破壊されることがある。従って、多数のスタブ１７０をバックドリルすることによって、ＰＣＢ１００に損傷を与える確率が上昇する。

［００１３］ 別の制約は、多くの設計がまた、ＰＣＢ１００の両面からスタブが除去されることを必要とすることである。これは、バックドリル処理中にＰＣＢ１００の向きを再び変えることを必要とし、そのことが、さらに時間を必要とし、追加のプログラミングを必要とし、かつ、バックドリル処理の精度に潜在的な誤りを付与する。

［００１４］ さらに、ドリルビットは、生産量を低下させてＰＣＢ１００の再加工を必要とするような破損を引き起こしやすい。各個別のめっきビア構造１１０を再加工する処理は、生産時のサイクル時間を増大させ、生産時のコストを増加させる。加えて、ドリルビットは高価であるので、コストをさらに吊り上げる。

［００１５］ バックドリルの１つの結果は、除去されたスタブバレルのボリュームが、回路の経路選択に関連して機能しないということである。任意の層上の他のいかなる配線又は相互接続も、除去されたスタブのボリュームを通ることができない。回路配線は、このようなボリュームの周りで再び経路選択される必要がある。大抵の場合、追加の層が追加されて所定の設計ですべての配線を効率的に経路選択することが必要であり、及び従って、複雑さとコストとを増大させる。

［００１６］ ＰＣＢを２以上のセクションに分割して、スタブの長さを減少させる又は連続処理技術等の当該技術分野で知られた方法を用いて配線密度を増大させることができる。連続処理によって、２つの別個のＰＣＢサブアセンブリが個別に製造される。２つのサブアセンブリが、連続的にともに積層され、及び、スルーホール又はビアがめっきされて、２つの個別のＰＣＢを接続して１つにする。スタブは、この方法で制御され得るが、２つの個別のサブアセンブリ同士の間の層に制限される。このような積層処理の「連続する性質」のため、追加の処理ステップを必要とし、かつ、製造のためのコストとサイクル時間とを著しく増大させる。

従来技術のめっきビア構造及びスタブを有するＰＣＢを示す図である。 従来技術のバックドリルによってスタブが除去された後のめっきビア構造を有するＰＣＢを示す図である。 ある実施形態に係る、めっきレジストを通じて形成されためっきビア構造を有するＰＣＢを示す図である。 ある実施形態に係る、電磁放射線に選択的に暴露されたエッチングレジストの層によって覆われたコアサブ複合構造を示す図である。 本発明のある実施形態に係る、改質されたエッチングレジストのエリアを有するサブ複合構造の導電層及び誘電体層を示す図である。 ある実施形態に係る、導電層内にクリアランスを形成するために除去された改質されたエッチングレジスト及び導電層の一部を有するサブ複合構造の導電層及び誘電体層を示す図である。 ある実施形態に係る、除去された改質されていないエッチングレジストを有するサブ複合構造の導電層及び誘電体層を示す図である。 ある実施形態に係る、クリアランス内に堆積されためっきレジストを有するサブ複合構造の導電層及び誘電体層を示す図である。 ある実施形態に係る、めっきレジストのより厚い層を用いて形成された分割されためっきビア構造を有するＰＣＢスタックアップを示す図である。 ある実施形態に係る、導電層内に形成されたクリアランス内にめっきレジストを選択的に堆積させることによって形成された分割されためっきビア構造と、サブ複合構造の隣接する誘電体層と、を有するＰＣＢスタックアップを示す図である。 ある実施形態に係る、サブ複合構造の最上部の導電層と同一平面上にある表面のアンチパッド領域上にあるサブ複合構造の表面上にめっきレジストを選択的に堆積させることによって形成された分割されためっきビア構造を有するＰＣＢスタックアップを示す図である。 ある実施形態に係る、サブ複合構造の表面上にある導電領域又は導電パッド上にめっきレジストを選択的に堆積させることによって形成された分割されためっきビア構造を有するＰＣＢを示す図である。 めっきスルーホール（ＰＴＨ）内に形成された理想的なギャップを有する多層ＰＣＢスタックアップの一部の断面図である。 めっきスルーホール（ＰＴＨ）内に形成されたギャップを有する実際の多層ＰＣＢスタックアップの一部の断面図である。 １以上の誘電体層内にめっきレジスト材料を有する複数のポイントを用いることによって、めっきスルーホール内で形成されたワイド（長手方向）ギャップ／ボイド／クリアランスを有する多層ＰＣＢの一部の断面図である。 １以上の誘電体層内にめっきレジスト材料を有する複数のポイントを用いることによって、めっきスルーホール内で形成されたワイド（長手方向）ギャップ／ボイドを有する多層ＰＣＢの一部の断面図である。 １以上の誘電体層内にめっきレジスト材料を有する複数のポイントを用いることによって、めっきスルーホール内に形成されたワイド（長手方向）ギャップ／ボイドを有する別の多層ＰＣＢの一部の断面図である。 １以上の誘電体層内にめっきレジスト材料を有する複数のポイントを用いることによって、めっきスルーホール内に形成されたワイド（長手方向）ギャップ／ボイドを有するさらに別の多層ＰＣＢの一部の断面図である。 図１５、図１６、図１７及び／又は図１８のＰＣＢを形成する方法を示す図である。第１コア又はサブ複合構造が形成される。 １以上の誘電体層内にめっきレジスト材料を有する複数のポイントを用いることによって、めっきスルーホール内に形成されたワイド（長手方向）ギャップ／ボイドを有するさらに別の多層ＰＣＢの一部の断面図である。 図２０のＰＣＢを形成する方法を示す図である。 少なくともコア又はサブ複合構造内を含む、めっきレジスト材料を有する複数のポイントを用いることによって、めっきスルーホール内に形成されたワイド（長手方向）ギャップ／ボイドを有するさらに別の多層ＰＣＢの一部の断面図である。 図２２の多層ＰＣＢ内に延長ビアギャップ／ボイド／クリアランスを形成する方法を示す図である。 単一のコア又はサブ複合構造内でめっきレジスト材料の複数のポイントを用いることによって、めっきスルーホール内で形成されたワイド（長手方向）ギャップ／ボイドを有するさらに別の多層ＰＣＢの一部の断面図である。 図２４の多層ＰＣＢ内に延長ビアギャップ／ボイド／クリアランスを形成する方法を示す図である。 ２つの異なるコア又はサブ複合構造内でめっきレジスト材料の複数のポイントを用いることによって、めっきスルーホール内に形成されたワイド（長手方向）ギャップ／ボイドを有するさらに別の多層ＰＣＢの一部の断面図である。 図２６の多層ＰＣＢ内に延長ビアギャップ／ボイド／クリアランスを形成する方法を示す図である。 １以上の誘電体層内にめっきレジスト材料を有する複数のポイントを用いることによって、めっきスルーホール内に形成された複数のワイド（長手方向）ギャップ／ボイド／クリアランスを有するさらに別の多層ＰＣＢの一部の断面図である。 コア又はサブ複合構造内にめっきレジスト材料及び１以上の誘電体層内にめっきレジスト材料を有する複数のポイントを用いることによって、めっきスルーホール内で形成された複数のワイド（長手方向）ギャップ／ボイド／クリアランスを有するさらに別の多層ＰＣＢの一部の断面図である。 めっきレジスト材料の複数のポイントを用いることによるめっきスルーホール内でのワイドギャップ／ボイドの形成を示す図である。

［００４７］ 信号劣化を最小限に抑えるための費用効果が高くて効率的なシステムは、プリント基板（ＰＣＢ）のめっきビア構造内での導電材料の形成を制御することによって、スタブを電気的に絶縁させる、低減させる又は除去することである。ビア構造内に１以上のボイドを意図的に形成することによって導電材料の形成に抗うために、ビア構造内でめっきレジストの１以上のエリアが用いられる。その結果、ビア構造内の導電材料の形成は、電気信号の伝送に必要なそれらのエリアに限定され得る。ある実施形態によれば、ビア構造を電気的に絶縁されたセグメントに分割することによって、ＰＣＢ設計の経路の可能性又は配線密度を劇的に増大させることができる。これは、その特定のセグメントに関連付けられた層上に信号を電気的に接続するために、分割されたビアの各々の電気的に絶縁されたセグメントを用いるからである。

［００４８］ 多層ＰＣＢは、チップ基板、マザーボード、バックプレーン、バックパネル、センタープレーン、フレックス回路又はリジッドフレックス回路であってもよい。本発明はＰＣＢでの使用に限定されない。ビア構造は、一方の導電層から他方の導電層に電気信号を伝送するために使用されるめっきスルーホールであってもよい。めっきビア構造は、電気コンポーネントをＰＣＢ上の他の電気コンポーネントに電気的に接続するためのコンポーネント実装ホールであってもよい。

［００４９］ ＰＣＢのビア構造内のスタブを電気的に絶縁する、低減させる又は除去するための方法は、バックドリルよりも速くて効率的であり得る。めっきレジストは、ＰＣＢの導電層及び／又は誘電体層内の多くのクリアランス内に同時に配置されてもよい。大抵の場合、ＰＣＢは、スルーホールと、１００，０００以上程度のビアと、を有し得る。同時に、多層ＰＣＢは複数の層を有し得る。ビアの各々を分割して、各ビアごとに様々な程度にスタブを制御することが好都合である。言い換えれば、各ビアは、異なる層で、かつ、異なる場所で分割されてもよい。単一のパネル上で同時にすべてのビアを分割することができるようにするため、めっきレジストは、パネル内でのビアの穿孔及びその後のめっきの前のＰＣＢスタックアップの形成中、各サブ複合コアの選択された層上に選択的に堆積されてもよい。例えば、ＰＣＢの層内のすべてのクリアランスが同時に形成されてもよい。別の例では、導電材料は、ＰＣＢのすべてのビア構造内に同時に形成されてもよい。対照的に、上述したように、バックドリルは、一度に１つのビア構造に対して通常は実行される。従って、スタブの形成を制限するためにめっきレジストを組み込む方法は、バックドリルよりもＰＣＢの高速な製造を可能にし得る。

［００５０］ 図３は、ある実施形態に係る、メッキレジスト３７０を貫通して形成されためっきビア構造３３０を有するＰＣＢ３００を示す図である。ＰＣＢ３００は、誘電体層３２０ａ〜３２０ｅによって隔てられた導電層３１０ａ〜３１０ｅを含む。めっきビア構造３３０は、シード導電材料３９０と導電材料３９２のさらなる被覆とによってめっきされる。めっきビア３３０は、ＰＣＢスタックアップを形成するためにサブ複合構造にめっきレジストを選択的に堆積させることによって、複数の電気的に絶縁された部分（３３０ａ及び３３０ｂ）に有効に分割される。例えばめっきビア３３０等のめっきビアを分割する方法を図４〜図８を参照して以下に説明する。

［００５１］ 図３は、ビア３３０の絶縁された部分３３０ａを横断することによって、第１導電層３１０ａ上の１つの配線３４０又はコンポーネント実装パッドから、ＰＣＢ３００の第２導電層３１０ｂ上の別の配線３５０に、電気信号が伝送されることをめっきビアが可能にすることを示している。同様に、ビア３３０の絶縁された部分３３０ｂは、別の電気信号３６２が信号３６０と干渉することなく配線３８０に伝送されることを可能にする。

［００５２］ めっきレジストは、導電層及び誘電体層の１以上のクリアランス内に堆積される通常の非導電材料である。例えば、図３では、めっきレジストは、導電層３１０ｄ内のクリアランス内に堆積される。ＰＣＢ３００がシード又は触媒槽内に配置される時、シードは、ビアの壁のすべてのエリア上に堆積するが、めっきレジスト上には堆積しない。少量のシードがめっきレジスト上に堆積された場合、これらの残留堆積物を除去するために後処理工程が利用されてもよい。続いて、パネルが無電解銅又は電解銅めっき槽内に配置される時、銅は、シード又は導電性がある場所にめっきされ、めっきレジストがあるエリアにはめっき又は堆積されない。めっきレジストは、ビアのバレルをセグメントに有効に分割する円筒形ボイドを形成する。

［００５３］ めっきレジスト３７０は、導電層３１０ｄでビア構造３３０内の触媒材料３９０及び導電材料３９２の堆積を阻止する。その結果、ビア３３０は、電気的に絶縁された部分３３０ａ及び３３０ｂに分割される。結果的に、電気信号３６０は、セクション３３０ｂによって生じた干渉を通じてシグナルインテグリティを悪化させることなく、第１導電層３１０ａから第２導電層３１０ｂに伝わる。めっきビア構造３３０の導電材料３９２は、それを通じて電気信号３６０がＰＣＢ３００の第１導電層３１０ａから第２導電層３１０ｂに伝わるための媒体である。同様に、電気信号３６２はめっきビア３３０の導電層３１０ｅを横断する。めっきビア構造３３０は任意の形状を有してもよい。

［００５４］ 導電又は触媒材料３９０のある例は、無電解銅、パラジウムシードである。触媒シード処理は電気泳動めっき又は直接金属化を含んでもよい。導電金属又は銅等の導電材料３９２がビア構造３３０内に堆積されるめっき処理は電解めっき又は無電解処理を含んでもよい。

［００５５］ ＰＣＢ３００は任意の数の導電層及び誘電体層を有してもよい。図３は、単純化のため、５つの導電層３１０ａ〜３１０ｅ及び５つの誘電体層３２０ａ〜３２０ｅのみを示す。導電層３１０ａ〜３１０ｅの各々は、電源層若しくはグラウンド層等の部分的な層若しくは完全な層を備えてもよく、回路配線の層を備えてもよく、又は、回路配線とグラウンド層等の部分的な層との両方を備えてもよい。導電層３１０ａ〜３１０ｅの非限定的な例は銅である。誘電体層３２０ａ〜３２０ｅのある非限定的な例は、ＦＲ−４、エポキシガラス、ポリイミドガラス、セラミック炭化水素、ポリイミドフィルム、樹脂含浸織布ガラス、フィルム、樹脂含浸マット材料、ケブラー、紙、及び、分散したナノ粉末を有する樹脂誘電体である。ある実施形態によれば、分割されたビアは、絶縁ペースト又は抵抗ペーストによって充填されて信頼性又は機能性を改善する。

［００５６］ めっきビア３３０等のめっきビアの分割方法を図４〜図８を参照して説明する。ここでさらに説明するように、クリアランスは、少なくとも１つの導電層３１０ａ〜３１０ｅ内及び／又は少なくとも１つの誘電体層３２０ａ〜３２０ｅ内にある孔である。例えば、クリアランスは導電層３１０ｅ内に形成されてもよい。各クリアランスは、めっきビア構造３３０よりも大きい半径を有する。エッチング処理を通じたクリアランスの形成を図４〜図８を参照にして以下に説明する。

［００５７］ 図４〜図８は、本発明のある実施形態に係る、導電層３１０ｄ内のクリアランスのエッチングと、めっきレジスト３７０の配置及び堆積と、を示す例である。図４〜図８を参照して説明するように、エッチングは、サブ複合構造の両方の導電層に対して適用されてもよいことに留意すべきである。単純化のため、エッチングは、図４〜図８の１つの導電層（３１０ｄ）を参照して説明する。さらに、単純化のため、図４〜図８は、コアサブ複合構造内の１つの場所上へのめっきレジストの選択的な堆積を説明する。しかしながら、めっきレジストは、ＰＣＢ設計に応じてサブ複合構造内の複数の場所に選択的に堆積されてもよいことが理解される。さらに、各サブ複合構造は、他のサブ複合構造の層とは異なる層上に選択的に堆積されるめっきレジストを有してもよく、その結果、これらの様々なサブ複合構造を積層してＰＣＢスタックアップを形成することによって所望のＰＣＢ設計を達成する。

［００５８］ 図４は、ある実施形態に係る、電磁放射線に選択的に暴露されたエッチングレジストの層によって覆われたコアサブ複合構造を表す図である。図４は、サブ複合構造４０２（また、コアとしても言及される）を示しており、このサブ複合構造４０２は、２つの導電層３１０ｄ及び３１０ｅの間に挟み込まれた誘電体層３２０ｄを含む。導電層３１０ｄはエッチングレジスト４００によって覆われている。エッチングレジストの一部はマスク４１０によって覆われている。

［００５９］ エッチングレジスト４００は、電磁エッチング処理、化学エッチング処理又は電気化学エッチング処理中に導電層３１０ｄのエリアに適用されてそのエリアの反応を阻止する任意の材料である。エッチングレジスト４００は、リソグラフィ処理によって、選択的な堆積によって、又は、レーザ直接イメージングによって、処理されてもよい。エッチングレジスト４００のある例は、フォトレジスト、有機材料、ドライフィルム、シート、ペースト、ポリマー厚膜及び液体である。

［００６０］ マスク４１０は、電磁反応、化学反応又は電気化学反応中、あるエリアを覆って、覆われたエリアの反応を阻止する膜又はめっきである。マスク４１０のある例は、銀フィルム、ガラス又はジアゾフィルムである。マスク４１０は、マスク４１０の配置を制御するように構成されたマスクアライナ（図示せず）を有するエッチングレジスト４００上に位置決めされてもよい。エッチングレジスト４００の暴露された部分は、非限定的な例として、電磁放射線４２０又はレーザに暴露され、及び、覆われたエッチングレジストが影響を受けないにしたままにする一方で、暴露されたエッチングレジストを除去可能にするように改質される。レーザを用いる場合、マスク４１０は不要である。

［００６１］ 図５は、本発明のある実施形態に係る、改質されたエッチングレジスト５００のエリアを有するサブ複合構造４０２の導電層３１０ｄ、３１０ｅ及び誘電体層３２０ｄを示す図である。電磁放射線４２０（図４）が終了してマスク４１０（図４）が除去される、それによって、改質されていないエッチングレジスト４００を暴露する。

［００６２］ 図６は、ある実施形態に係る、改質されたエッチングレジスト５００（図５）を有するサブ複合構造４０２の導電層３１０ｄ、３１０ｅ及び誘電体層３２０ｂと、導電層３１０ｄ内にクリアランス６００を形成するために除去された導電層３１０ｄの一部と、を示す図である。改質されたエッチングレジスト５００（図５）は、当該技術分野において周知の方法によって除去され、それによって、導電層３１０ｄの一部を露出させる。導電層３１０ｄの露出した部分が、その後、クリアランス６００を形成するためにエッチングされ、誘電体層３２０ｄを露出させる。クリアランス６００は、グラウンド面若しくは電源面内にあってよく、又は、信号層上の導電パッド若しくは特徴部内にあってもよい。

［００６３］ 図７は、ある実施形態に係る、除去された改質されていないエッチングレジスト４００を有するサブ複合構造４０２の導電層３１０ｄ、３１０ｅ及び誘電体層３２０ｄを示す図である。改質されていないエッチングレジスト４００（図４〜図６）は当該技術分野で周知の方法によって除去されてもよく、これによって導電層３１０ｄが露出される。

［００６４］ 図８は、ある実施形態に係る、クリアランス６００内に堆積されためっきレジスト８７０を有するサブ複合構造４０２の導電層３１０ｄ、３１０ｅ及び誘電体層３２０ｄを示す図である。

［００６５］ 例えば、めっきレジストは、印刷、ステンシル印刷、ニードルディスペンス等を用いて、クリアランス内に堆積され得る。めっきレジストは、無電解金属堆積に触媒作用を引き起こすことが可能な触媒種の堆積に対して耐性を有する疎水性の絶縁材料であってもよい。めっきレジストは、コロイド状黒鉛等の他の「シード」堆積物の堆積に対して抗う材料であってもよい。

［００６６］ めっきレジストは、エッチングされたクリアランス層と同一平面に又はよりも高くなるように堆積されてもよい。めっきレジストはペースト又は強粘液であってもよい。めっきレジストのある非限定的な例は、シリコーン樹脂、ポリエチレン樹脂、フッ素樹脂、ポリウレタン樹脂及びアクリル樹脂である。このような絶縁疎水性樹脂材料は、単独で用いられてもよく、又は、複合された組成物内で疎水特性を維持するために十分な量の他の樹脂材料を有する複合された組成物であってもよい。

［００６７］ めっきレジストの堆積後、めっきレジストは、適切な方法を用いて硬化される。定位置のめっきレジスト８７０を有するサブ複合構造４０２は、現在では、当該技術分野で周知の技術を用いて多層ＰＣＢスタックアップの残余部に積層されることが可能である。様々な場所における選択的に堆積されためっきレジストエリアを有する多層サブ複合構造（コア）は、ＰＣＢスタックアップを形成するように積層されてもよい。スルーホールは、ＰＣＢスタックアップ、導電層、誘電体層及びめっきレジストを貫通するようにドリルで穿孔される。

［００６８］ 従って、ＰＣＢパネルは、シード槽内にパネルを配置した後に無電解銅槽内に浸漬されることによって同時にめっき可能な複数のスルーホールを有する。シード槽の非限定的な例は銅パラジウムコロイドである。表面めっきのための一例を米国特許第４，６６８，５３２号明細書で見ることができる。無電解銅は、パネル内の各スルーホールのバレルの追加の電解銅めっきを可能にする最初の導電経路を提供する。シードの化学的性質（無電解銅）は、スルーホールの壁の表面上に堆積するが、めっきレジストを有する壁のエリア上には効果的に堆積しない。少量の無電解銅が、めっきレジスト上に堆積することがあるが、この量は、当該技術分野において公知の後処理ステップによって除去され得る。例えば、めっきレジスト上に堆積され得る任意の少量の無電解銅は、疎水性めっきレジストから実質的にすべての前記触媒種を除去するために十分な期間にわたって、影響を受けたエリアをアルカリ性溶液内のキレート剤に接触させることによって除去され得る。パネルは、その後、パネルめっき又はパターンめっきのどちらかのための公知の処理に進む。例えば電解又は無電解めっきが用いられてもよい。言い換えれば、スルーホールの内壁は、金属堆積溶液に接触させられ、疎水性めっきレジストによって保護されていない壁の暴露された触媒エリアのみを金属化する。

［００６９］ ビア構造内での導電材料のめっきは、シード材料が存在する場所に生じる。同様に、めっきレジストが存在する場所には導電材料のめっきは形成されない。従って、ビア構造内のめっき導電材料のボイドであるエリアは、電気的に絶縁されたセクションにビアを有効に分割する。ＰＣＢスタックアップのある場所内及びある層上にめっきレジストを戦略的に配置することによって、ビア構造内に複数の電気的に絶縁された部分が同時に形成され得る。

［００７０］ 従って、上記の方法は、ビア構造を、複数の電気的に絶縁されたセグメントに構成するように用いられてもよい。このような各セグメントは、ＰＣＢ内の適切な層への相互接続経路を提供する。このような分割されたビアは、信頼性を改善し又は機能性を向上させるために、エポキシ又は他の絶縁若しくは抵抗ポリマーのような絶縁材料によって連続的に充填され得る。従って、損失が大きく、間違いやすく、非常に時間の掛かるバックドリルを回避することができる。同様に、図３に戻ると、めっきレジスト３７０を使用することによって、バックドリルによって生じ得るＰＣＢ３００への見込まれる損傷を回避する。さらなる利点は、バックドリルが通常＋／−５ミルの深さの公差で制御可能である場合に、＋／−１ミル以上の制御可能な深さの公差が、本明細書で説明したシステム及び方法によって達成され得る。その結果、めっきレジスト３７０と、誘電体層３２０ｂと、導電層３１０ｃとの間の整合性はバックドリルと比較してより狭い標準偏差に保持され得る。

［００７１］ ある実施形態によれば、より厚いレジスト堆積物が好ましい場合がある。このような場合、サブ複合構造又はコアは、分割されたビア構造が、結果物としてのＰＣＢスタックアップで所望されるエリアに対応するスルーホールによって機械的に穿孔される。サブ複合構造の厚さは約１〜５０ミルに及び得る。従って、めっきレジストのより厚い堆積物が形成され得る。スルーホールは、専用の孔充填装置、ステンシル印刷又はスクリーン印刷を用いて、めっきレジストによって充填される。このような処理は孔埋め又はビア埋めとして知られている。めっきレジストは、その後、適切な処理を用いて硬化される。平坦化又は洗浄工程は、サブ複合構造の表面から任意の余分なレジストを除去するために採用されてもよい。サブ複合構造は、回路画像を形成する標準的なＰＣＢ処理を用いて処理されてもよい。スルーホールは、回路画像の形成前又は形成後にめっきレジストによって充填されてもよいことに留意されたい。サブ複合構造は、その後、多層ＰＣＢスタックアップに積層され、及び、その処理は、無電解シード、及び、ＰＣＢスタックアップ内の１以上のビア構造の内壁の後続のめっきについて、上述したように継続し得る。ある実施形態によれば、分割されたビアは、電気的な絶縁材料、オーム抵抗ペースト又は電圧感応状態遷移誘電材料によって充填されて信頼性又は機能性を向上させる。電圧感応遷移状態誘電材料を用いる場合、ＰＣＢ内のプログラム可能な回路の経路選択がなされてもよい。さらに、電圧感応状態遷移誘電材料は過渡保護を提供する。本明細書で用いられるように、用語「過渡」は、静電放電事象だけではなく、プリント基板内に電圧及び電流を直接的又は間接的に誘導する短時間の任意の現象も包含し、並びに、このような電圧及び電流の振幅は、プリント基板上の電子部品の劣化又は機能不全を引き起こすのに十分に大きい。

［００７２］ 図９は、ある実施形態に係る、めっきレジストのより厚い層を用いて形成された分割されためっきビア構造を有するＰＣＢスタックアップを示す図である。図９は、誘電体層９２０ａ〜９２０ｆによって隔てられた導電層９１０ａ〜９１０ｆを含むＰＣＢ９００を示す。めっきビア構造９３０は、シード導電材料９９０と、導電材料９９２のさらなるコーティングと、によってめっきされる。めっきビア９３０は、ＰＣＢスタックアップを形成するために用いられるサブ複合構造内にめっきレジストを選択的に堆積させることによって、複数の電気的に絶縁された部分（９３０ａ及び９３０ｂ）に有効に分割される。

［００７３］ 図９は、部分９３０ｂによって引き起こされた干渉を通してシグナルインテグリティを劣化させずに、ビア９３０の絶縁された部分９３０ａを横断することによって、第１導電層９１０ａ上の１つの配線９４０からＰＣＢ９００の第２導電層９１０ｂ上の別の配線９５０に電気信号９６０が伝送されることを、分割されためっきビアが可能にすることを示す。めっきビア構造９３０の導電材料９９２は媒体であり、この媒体を通じて、電気信号９６０がＰＣＢ９００の第１導電層９１０ａから第２導電層９１０ｂに伝わる。同様に、ビア９３０の絶縁された部分９３０ｂは、別の電気信号９６２が、信号９６０と干渉することなく配線９８０に伝送されることを可能にする。めっきレジスト９７０は、導電層９１０ｃ及び導電層９１０ｄでビア構造９３０内の導電材料９９０及び９９２の堆積を阻止する。その結果、ビア９３０は、電気的に絶縁された部分９３０ａ及び９３０ｂに有効に分割される。

［００７４］ ＰＣＢ９００は任意の数の導電層及び誘電体層を有してもよい。図９は、単純化のため、６層の導電層９１０ａ〜９１０ｆ及び６層の誘電体層９２０ａ〜９２０ｆのみを示す。導電層９１０ａ〜９１０ｆの各々は、電源層若しくはグラウンド層等の部分的な層若しくは完全な層を含み、及び、回路配線の層を備えてもよく、又は、回路配線とグラウンド層等の部分的な層とを備えてもよい。導電層９１０ａ〜９１０ｆの非限定的な例は銅であり、及び、誘電体層９２０ａ〜９２０ｆのある非限定的な例は、エポキシガラス、ポリイミドガラス、セラミック炭化水素、ポリイミドフィルム、テフロンフィルム、樹脂含浸マット材料、ケブラー、紙、分散したナノ粉末を有する樹脂誘電体である。

［００７５］ ある実施形態によれば、めっきレジストは、サブ複合構造の導電層内及び誘電体層に隣接して形成されたクリアランス内に選択的に堆積される。このような場合、サブ複合構造は、機械的に又はレーザによって穿孔されてブラインドホールを形成することができる。ブラインドホールは、サブ複合構造の１つの導電層で始まり、誘電体層を通じて進み、サブ複合構造の別の導電層上で終わる。しかしながら、ブラインドホールの深さは、サブ複合構造の導電層に到達しない任意の深さに穿孔されてもよい。めっきレジストは、その後、例えば、スキージ除去、ステンシル又はスクリーン印刷工程を用いてブラインドホール内に堆積される。レジストはその後に硬化される。ブラインドホールの開口端からレジストを除去するために平坦化又は洗浄工程が用いられてもよい。サブ複合構造は、標準的なＰＣＢ処理を用いて処理されて回路画像を形成することができる。めっきレジストは、回路画像の形成前又は形成後に堆積させられてもよいことに留意されたい。サブ複合構造は、その後、多層ＰＣＢスタックアップに積層され、並びに、その処理は、ビア構造の内壁の無電解シード及び後続のめっきについて上述したように継続し得る。このようなビア構造における利点は、めっきレジストが、孔のブラインド端の外側に出てこないこと、及び、サブ複合構造（コア）の穿孔されていない導電層への接続が形成され得ることである。ある実施形態によれば、分割されたビアは、電気的に絶縁材料、オーム抵抗体ペースト又は電圧感応状態遷移誘電材料によって充填されて信頼性及び機能性を向上させる。電圧感応状態遷移誘電材料を用いる場合、ＰＣＢ内のプログラム可能な回路の経路選択がなされてもよい。さらに、電圧感応状態遷移誘電材料は過渡保護を提供することができる。

［００７６］ 図１０は、ある実施形態に係る、導電層内とサブ複合構造の隣接する誘電体層内とに形成されるクリアランス内にめっきレジストを選択的に堆積させることによって形成された分割されためっきビア構造を有するＰＣＢスタックアップを示す図である。図１０は、誘電体層１０２０ａ〜１０２０ｆによって隔てられた導電層１０１０ａ〜１０１０ｆを含むＰＣＢ１０００を示す。めっきビア構造１０３０は、シード導電材料１０９０と、導電材料１０９２のさらなるコーティングと、によってめっきされる。めっきビア１０３０は、ＰＣＢスタックアップを形成するために用いられるサブ複合構造内にめっきレジストを選択的に堆積させることによって、複数の電気的に絶縁された部分（１０３０ａ及び１０３０ｂ）に有効に分割される。

［００７７］ 図１０は、部分１０３０ｂによって引き起こされる干渉を通じてシグナルインテグリティを劣化させずに、ビア１０３０の絶縁された部分１０３０ａを横断することによって、第１導電層１０１０ａ上の１つの配線１０４０からＰＣＢ１０００の異なる導電層１０１０ｃ上にある別の配線１０５０に電気信号１０６０が伝送されることを、分割されためっきビアが可能にすることを図示する。めっきビア構造１０３０の導電材料１０９２は媒体であり、この媒体を通じて、電気信号１０６０がＰＣＢ１０００の第１導電層１０１０ａから第２導電層１０１０ｃに伝わる。同様に、ビア１０３０の絶縁された部分１０３０ｂは、別の電気信号１０６２が信号１０６０と干渉せずに配線１０８０に伝送されることを可能にする。めっきレジスト１０７０は、導電層１０１０ｄ及び誘電体層１０２０ｃでビア構造１０３０内での導電材料１０９０及び１０９２の堆積を阻止する。その結果、ビア１０３０は、電気的に絶縁された部分１０３０ａ及び１０３０ｂに有効に分割される。

［００７８］ ＰＣＢ１０００は任意の数の導電層及び誘電体層を有してもよい。図１０は、単純化のため、６層の導電層１０１０ａ〜１０１０ｆ及び６層の誘電体層１０２０ａ〜１０２０ｆのみを示している。導電層１０１０ａ〜１０１０ｆの各々は、電源層若しくはグラウンド層等の部分的な層若しくは完全な層を備えてもよく、及び、回路配線の層を備えてもよく、又は、回路配線とグラウンド層等の部分的な層とを備えてもよい。導電層１０１０ａ〜１０１０ｆの非限定的な例は銅であり、及び、誘電体層１０２０ａ〜１０２０ｆのある非限定的な例は、エポキシガラス、ポリイミドガラス、セラミック炭化水素、ポリイミドフィルム、テフロンフィルム、樹脂含浸マット材料、ケブラー、紙、分散したナノ粉末を有する樹脂誘電体である。

［００７９］ ある実施形態によれば、めっきレジストは、サブ複合構造の最上端の導電層と同一平面上にある表面上の露出した誘電体上でサブ複合構造の表面上に選択的に堆積される。このような場合、めっきレジストは、露出した誘電体上にあるサブ複合構造コアのエッチングされた表面上に堆積される。めっきレジストは、スクリーン印刷、ステンシル、ニードル堆積、又は、当該技術分野において公知の他の方法を用いて誘電体上に堆積される。めっきレジストの堆積物の厚さは、５ミル厚さまでの範囲に調節されてもよい（２ミル〜３０ミル）。めっきレジストの堆積物は、任意の形状を有し得るが、通常、幾何学的に円形又は四角形であってもよい。堆積後、レジストは、適切な処理を用いて硬化される。サブ複合構造は、標準的なＰＣＢ処理を用いて処理されて回路画像を形成することができる。めっきレジストは回路画像の形成前又は形成後に堆積され得ることに留意されたい。サブ複合構造は、その後、多層ＰＣＢスタックアップに積層され、及び、その処理は、無電解シード及びビア構造の内壁の後続のめっきについて上述したように継続し得る。ある実施形態によれば、分割されたビアは、電気的な絶縁材料、オーム抵抗体ペースト又は電圧感応状態遷移誘電材料によって充填されて信頼性又は機能性を向上させる。電圧感応状態遷移誘電材料を用いる場合、ＰＣＢ内のプログラム可能な回路の経路選択がなされてもよい。さらに、電圧感応状態遷移誘電材料は過渡保護を提供することができる。

［００８０］ 図１１は、ある実施形態に係る、暴露された誘電体上でサブ複合構造の表面上にめっきレジストを選択的に堆積させることによって形成された分割されためっきビア構造を有するＰＣＢスタックアップを示す図である。図１１は、誘電体層１１２０ａ〜１１２０ｅによって隔てられた導電層１１１０ａ〜１１１０ｅを含むＰＣＢ１１００を示す。めっきビア構造１１３０は、シード導電材料１１９０と、導電材料１１９２のさらなるコーティングと、によってめっきされる。めっきビア１１３０は、ＰＣＢスタックアップを形成するために用いられるサブ複合構造にめっきレジストを選択的に堆積させることによって、複数の電気的に絶縁された部分（１１３０ａ及び１１３０ｂ）に有効に分割される。

［００８１］ 図１１は、部分１１３０ｂによって引き起こされた干渉を通じてシグナルインテグリティを劣化させずに、ビア１１３０の絶縁された部分１１３０ａを横断することによって、第１導電層１１１０ａ上の１つの配線１１４０からＰＣＢ１１００の異なる導電層１１１０ｃ上の別の配線１１５０に電気信号１１６０が伝送されることを、分割されためっきビアが可能にすることを示す。めっきビア構造１１３０の導電材料１１９２は媒体であり、この媒体を通じて、電気信号１１６０がＰＣＢ１１００の第１導電層１１１０ａから別の導電層１１１０ｃに伝わる。同様に、ビア１１３０の絶縁された部分１１３０ｂは、別の電気信号１１６２が信号１１６０と干渉せずに配線１１８０に伝送されることを可能にする。めっきレジスト１１７０は、導電層１１１０ｃと別の導電層１１１０ｅとの間のエリアでのビア構造１１３０内への導電材料１１９０及び１１９２の堆積を阻止する。その結果、ビア１１３０は、電気的に絶縁された部分１１３０ａ及び１１３０ｂに有効に分割される。めっきビア構造１１３０は任意の形状を有してもよい。

［００８２］ ＰＣＢ１１００は任意の数の導電層及び誘電体層を有してもよい。図１１は、単純化のため、５層の導電層１１１０ａ〜１１１０ｅ及び５層の誘電体層１１２０ａ〜１１２０ｅのみを示す。導電層１１１０ａ〜１１１０ｅの各々は、電源層若しくはグラウンド層等の部分的な層若しくは完全な層を備えてもよく、及び、回路配線の層を備えてもよく、又は、回路配線を有する層とグラウンド層等の部分的な層とを備えてもよい。導電層１１１０ａ〜１１１０ｅの非限定的な例は銅であり、及び、誘電体層１１２０ａ〜１１２０ｅのある非限定的な例は、エポキシガラス、ポリイミドガラス、セラミック炭化水素、ポリイミドフィルム、テフロンフィルム、樹脂含浸マット材料、ケブラー、紙、分散したナノ粉末を有する樹脂誘電体である。

［００８３］ ある実施形態によれば、めっきレジストは、サブ複合構造の表面上の導電領域又は導電パッド上のサブ複合構造の表面上に選択的に堆積される。導電領域は、平面になるようにパターン化されてもよく、又は、個別のパッド若しくは特徴部であってもよい。パッド又は特徴部の場合、めっきレジストはパッドに重なり得る。めっきレジストは、スクリーン印刷、ステンシル、ニードル堆積、又は、当該技術分野において公知の他の方法を用いて導電領域上に堆積される。めっきレジストの堆積物は、任意の形状を有してもよいが、通常、幾何学的に円形又は四角形であってもよい。堆積後、レジストは適切な処理を用いて硬化される。サブ複合構造は、標準的なＰＣＢ処理を用いて回路画像を形成することができる。めっきレジストが、回路画像の形成前又は形成後に堆積され得ることに留意されたい。サブ複合構造は、その後、多層ＰＣＢスタックアップに積層されてもよく、及び、その処理は、無電解シード及びビア構造の内壁の後続のめっきについて、上述したように継続することができる。ある実施形態によれば、分割されたビアは、電気的な絶縁材料、オーム抵抗体ペースト又は電圧感応状態遷移誘電体によって充填されて、信頼性又は機能性を向上させる。電圧感応状態遷移誘電体を用いる場合、ＰＣＢ内のプログラム可能な回路の経路選択がなされてもよい。さらに、電圧感応状態遷移誘電体は過渡保護を提供することができる。

［００８４］ 図１２は、ある実施形態に係る、サブ複合構造の表面上の導電領域又は導電パッド上にめっきレジストを選択的に堆積させることによって形成された分割されためっきビア構造を有するＰＣＢスタックアップを示す図である。図１２は、誘電体層１２２０ａ〜１２２０ｅによって隔てられた導電層１２１０ａ〜１２１０ｅを含むＰＣＢ１２００を示す。めっきビア構造１２３０は、シード導電材料１２９０と導電材料１２９２のさらなるコーティングとによってめっきされる。めっきビア１２３０は、ＰＣＢスタックアップを形成するために用いられるサブ複合構造にめっきレジストを選択的に堆積させることによって、複数の電気的に絶縁された部分（１２３０ａ及び１２３０ｂ）に有効に分割される。

［００８５］ 図１２は、部分１２３０ｂによって引き起こされた干渉を通じてシグナルインテグリティを劣化させずに、ビア１２３０の絶縁された部分１２３０ａを横断することによって、第１導電層１２１０ａ上の１つの配線１２４０からＰＣＢ１２００の導電パッド１２１０ｄ上の別の配線１２５０に電気信号１２６０が伝送されることを、分割されためっきビアが可能にすることを示す。めっきビア構造１２３０の導電材料１２９２は媒体であり、この媒体を通じて、電気信号１２６０がＰＣＢ１２００の第１導電層１２１０ａから導電パッド１２１０ｄに伝わる。同様に、ビア１２３０の絶縁された部分１２３０ｂは、別の電気信号１２６２が信号１２６０と干渉することなく配線１２８０に伝送されることを可能にする。めっきレジスト１２７０は、導電層１２１０ｅと導電パッド１２１０ｄとの間のエリアでのビア構造内への導電材料１２９０及び１２９２の堆積を阻止する。その結果、ビア１２３０は、電気的に絶縁された部分１２３０ａ及び１２３０ｂに有効に分割される。めっきビア構造１２３０は任意の形状を有してもよい。

［００８６］ ＰＣＢ１２００は任意の数の導電層及び誘電体層を有してもよい。図１２は、単純化のため、５層の導電層１２１０ａ〜１２１０ｅ及び５層の誘電体層１１２０ａ〜１１２０ｅのみを示す。導電層１２１０ａ〜１２１０ｅの各々は、電源層若しくはグラウンド層等の部分的な層若しくは完全な層を備えてもよく、及び、回路配線の層を備えてもよく、又は、回路配線を有する層とグラウンド層等の部分的な層とを備えてもよい。導電層１２１０ａ〜１２１０ｆの非限定的な例は銅であり、及び、誘電体層１２２０ａ〜１２２０ｅのある非限定的な例は、エポキシガラス、ポリイミドガラス、セラミック炭化水素、ポリイミドフィルム、テフロンフィルム、樹脂含浸マット材料、ケブラー、紙、分散したナノ粉末を有する樹脂誘電体である。

［００８７］ めっきレジスト堆積及び分割されたセクションを生じさせるビアの同時のめっきの選択的な性質に起因して、ビアは、他のセクションの信号を妨害することなく信号を伝達可能な複数のセクションにさらに分割されることができる。これを効果的にするため、コンピュータプログラムは、ＰＣＢレイアウトの設計時に用いることが利点である。例えば、コンピュータプログラムは、Ｃａｄｅｎｃｅ Ａｌｌｅｇｒｏ（商標）、又は、Ｍｅｎｔｏｒ Ｅｘｐｅｄｉｔｉｏｎ（商標）、又は、Ｓｕｐｅｒｍａｘ（商標）等のＥＣＡＤソフトウェアに適用され得る。コンピュータプログラムはまた、スタンドアロンのソフトウェアモジュールとして動作することができ、このソフトウェアモジュールは、ＥＣＡＤシステムからデータを取り込んで、ビアを分割し、その後、ＥＣＡＤ又はコンピュータ支援製造（ＣＡＭ）システムに適切なファイルを出力し戻す。このようなソフトウェアはまた、選択されたコア内の適切な孔を穿孔する製造設備をプログラミングするために用いられるため、ファイルを出力することができ、及び／又は、めっきレジストの選択的な堆積のためのステンシルを製造するアートワークを生成する。従って、めっきレジストの位置、及び、結果として生じた分割されたビアの位置を決定することによって、ＰＣＢ設計は、最適化されて、経路の密度を高める又は整合性を改善することができる。ＰＣＢレイアウトの既存の設計の場合、コンピュータプログラムが用いられて、例えば、バックドリルのための位置に相関する位置におけるめっきレジストの選択的な堆積のための位置を識別することができる。

複数のめっきレジストのポイントを用いたよりワイドな導電ビアギャップ
［００８８］ いくつかの単一のめっきレジストギャップ／ボイドのアプローチの１つの欠点は、図３の場合と同様に、いくつかの単一のめっきレジストギャップ／ボイドのアプローチが製造不良（例えば電気的短絡）になりやすいことである。例えば、多層ＰＣＢスタックアップ内の層が薄くなるにつれて、めっきレジストの厚さをさらに薄くしなければならず、めっきスルーホール（ビアとしても言及される）内の導電めっき材料が、ギャップ／ボイドを封入することを意図しためっきレジスト材料にまたがって短絡し得る可能性を増大させる。

［００８９］ 図１３は、めっきスルーホール（ＰＴＨ）内に形成された理想的なギャップを有する多層ＰＣＢスタックアップの一部の断面図を示す。多層ＰＣＢスタックアップ１３０２は、ともに積層されてＰＣＢスタックアップ１３０２を形成する１以上のコア及び／又はサブ複合構造１３１２ａ及び１３１２ｂを含んでもよい。各コア及び／又はサブ複合構造１３１２ａ及び１３１２ｂは、リジッド、セミリジッド、セミフレキシブル及び／又はフレキシブル構造を形成する１以上の誘電体層及び／又は導電層を含んでもよい。

［００９０］ 一例では、構造１３１２ａ及び／又は１３１２ｂは、片面又は両面上に誘電材料１３２２（例えばプレプリグ）を有する導電層（例えば金属箔（ｆｏｉｌ））１３２０ａ及び導電層１３２０ｂを含むコア構造１３１５（例えばフレキシブル、セミフレキシブル／セミリジッド又はリジッド）であってもよい。誘電材料は、例えば、プレプリグ、接着シート、及び／又は、硬化された若しくは部分的に硬化された樹脂等のサブ複合材料であってもよく、かつ、これらは、補強材料又は強化材料又は凝結体によって含浸されてもよい。硬化された又は部分的に硬化された樹脂は、エポキシ、ポリイミド、ポニフェニレンエーテル（ＰＰＯ）、シアン酸エステル、炭化水素、ポリテトラフルオロエチレン（ＰＴＦＥ）、ビスマレイミドトリアジン（ＢＴ）、フェノール樹脂、又は、混合されていない若しくは混合された組成物としてプリント基板誘電材料に用いられる任意の樹脂を含んでもよい。樹脂含浸補強材は、誘電材料１３２２に用いられてもよく、及び、織られた又は織られていないガラス繊維、ケブラー繊維、ポリエステル繊維、炭素繊維、セルロース繊維、若しくは、プリント基板に用いられる任意の他の繊維を含んでもよい。織られていない補強材が用いられる時、この補強材は、刻んだ粉末状材料等の繊維であってもよい。

［００９１］ 第２例では、構造１３１２ａ及び／又は１３１２ｂは、それぞれの間に１以上の誘電体層１３２６ａ、１３２６ｂ及び／又は１３２６ｃを有する１以上の導電層（例えば金属箔）１３２４ａ、１３２４ｂ、１３２４ｃ及び／又は１３２４ｄを含む第１サブ複合構造１３１７（例えばフレキシブル、セミフレキシブル／セミリジッド又はリジッド）であってもよい。この例では、複合構造１３１７は上面及び下面に導電層を有する。

［００９２］ 第３例では、構造１３１２ａ及び／又は１３１２ｂは、それぞれの間に１以上の導電層（例えば金属箔）１３３０ａ、１３３０ｂ、１３３０ｃ及び／又は１３３０ｄを有する１以上の誘電体層１３２８ａ、１３２８ｂ、１３２８ｃ、１３２８ｄ及び／又は１３２８ｅを含む第２サブ複合構造１３１９（例えばフレキシブル、セミフレキシブル／セミリジッド又はリジッド）であってもよい。この例では、複合構造１３１９は上面及び下面に誘電体層を有する。

［００９３］ ある例では、コア／サブ複合構造１３１２ａ及び／又は１３１２ｂ内の導電層の１以上が、導電層１３２０、１３２４及び／又は１３３０のエッチングによって形成された電気配線及び／又はパッドを含んでもよい。

［００９４］ 図１３では、めっきレジスト１３０４はコア／サブ複合構造１３１２ｂの一部上に堆積された。例えば、積層処理中、めっきレジスト１３０４は、例えば、スクリーン印刷、ステンシル印刷、インクジェット、転写印刷又は他の堆積方法を用いてコア／サブ複合構造１３１２ｂの表面上に堆積された。めっきレジスト１３０４は、導電層１３２０ａ、１３２４ａ又は誘電体層１３２８ａのいずれかの最上部上に堆積されてもよいことに留意されたい。

［００９５］ めっきスルーホール（ＰＴＨ）１３１６は、めっきレジスト１３０４を含むスタックアップ１３０２を貫通して形成されてもよく、めっきレジスト１３０４は、コア／サブ複合構造１３１２ａ、１３１２ｂの１以上の導電層１３２０、１３２４及び／若しくは１３３０、並びに／又は、１以上の導電層上に形成された電気配線／パッドを電気的に結合してもよい。めっきレジスト１３０４は、めっきレジスト１３０４でＰＴＨ１３１６内での導電めっき材料の堆積を阻止する。その結果、ＰＴＨ１３１６は、電気的に絶縁されたビアセグメント１３０８及び１３１０に有効に分割される。ＰＴＨ１３１６が電気的な導電材料によってめっきされる時、２つの別個のビアセグメント１３０８及び１３１０が、めっきレジスト１３０４によってビアギャップ／ボイド／クリアランス１３１８が形成されるように形成される。

［００９６］ しかしながら、図１３は、理想的な状況であり、かつ、現実の／実際のＰＴＨ構造でしばしば出てくる問題を説明していない。

［００９７］ 図１４は、めっきスルーホール（ＰＴＨ）１４１６内に形成されるギャップを有する実際の多層ＰＣＢスタックアップの一部の断面図を示す。多層ＰＣＢスタックアップ１４０２は、複数の誘電体層１４０６ａ、１４０６ｂ及び１４０６ｃ（例えばプリプレグ層）と、複数のコア又はサブ複合構造１４１２ａ及び１４１２ｂと、を含む。コア又はサブ複合構造１４１２ａ及び１４１２ｂは、図１３のものと同様であってもよい。この例では、めっきレジスト１４０４は第１コア／サブ複合構造１４１２ｂ上に堆積された。ＰＴＨ１４１６が電気的な導電材料によってめっきされる時、２つの分割されたビアセグメント１４０８及び１４１０が、めっきレジスト１４０４によってビアギャップ／ボイド／クリアランス１４１８が形成されるように形成される。ここで図示するように、積層処理中、１４０６ｂ内にある平らでないソリッド構造に起因して、大きな厚さの変化が（例えば層１４１２ａ及び１４０６ｂの間に）あり得る。従って、少なくとも１つの非導電／誘電体層１４０６ｂは、複数のコア又はサブ複合構造１４１２ａ及び１４１２ｂがともに積層される時に重要となる厚さの変化及び積層ボイドに適合するのに十分な幅であることを必要とし得る。一方で、多くのプリント基板（ＰＣＢ）は、インピーダンス制御、総厚さ制御及び／又は他の理由に起因する誘電体層厚さの制約を有する。そして、ＰＣＢは、解決不能のトレードオフに直面し得る。例えば、等方性の電解めっきの性質に起因して、めっきレジスト１４０４上に広がって突出する導電めっき材料がしばしば存在する。この突出（ｏｖｅｒｈａｎｇ）した導電材料は、ギャップ／ボイド／クリアランス１４１８の幅を短縮し、第１ビアセグメント１４０８と第２ビアセグメント１４１０との間の短絡の可能性を増大させる。たとえ短絡が存在しなくても、小さいギャップ１４１８は電流漏洩及び／又はアーク放電を受けやすい。短絡、漏洩、アーク放電及び誘電体層の不均一な厚みのリスクに起因して、非導電性誘電体層は、さらにより大きな幅にされなくてはならない可能性がある。しかしながら、めっきレジスト１４０４及び／又は誘電体層１４０６ｂの幅の増加は、厚さの制約（例えばインピーダンス制御、厚み制御等）に起因してオプションではない。

［００９８］ 図１５〜図２９は、図１３〜図１４の単一のギャップ／ボイドアプローチの欠点を克服するための様々な解決策を示す。

［００９９］ 図１５は、１以上の誘電体層１５０６ａ及び１５０６ｂ内にめっきレジスト１５０４及び１５０５を有する複数のポイントを用いることによって、めっきスルーホール１５１６内に形成されたワイド（長手方向）ギャップ／ボイド／クリアランス１５１８を有する多層ＰＣＢ１５０２の一部の断面図を示す。多層ＰＣＢ１５０２内では、ギャップ／ボイド／クリアランス１５１８は２つのめっきレジスト材料１５０４及び１５０５の間に形成され得る。多層ＰＣＢ１５０２は、追加の誘電体、コア構造及び／又はサブ複合構造層１５１２ａ、１５１２ｂ及び１５１２ｃを含んでもよい。第１めっきレジスト材料１５０４及び１５０５は、無電解金属堆積に触媒作用を及ぼすことが可能な触媒種の堆積に耐性を有する絶縁性の疎水性樹脂状材料を含んでもよい。第１ビアセグメント１５０４及び第２ビアセグメント１５０５は、分割されためっきスルーホール１５１６の外周に沿って仕切られてもよい。

［００１００］ 別の実施例では、第１及び第２めっきレジストは、堆積を効果的に阻止する、及び／又は、電解めっきシードの除去を可能にする、プリント基板に用いられる材料と比較してより小さな表面積の穿孔ホール表面を備えてもよい。別の例では、めっき樹脂面及び他のエリアの間の化学的又は物理的接着力の差分を用いて電解めっきシードを除去するために化学処理又は物理処理が用いられてもよい。

［００１０１］ 一例では、第１めっきレジスト材料１５０４の第１厚さは第１誘電体層１５０６ａの第２厚さより小さくてもよい。同様に、第２めっきレジスト材料１５０５の第３厚さは第２誘電体層１５０６ｂの第４厚さより小さくてもよい。

［００１０２］ 別の例では、第１めっきレジスト材料１５０４の第１厚さは第１誘電体層１５０６ａの第２厚さとほぼ同一である。

［００１０３］ 一例では、コア又はサブ複合構造１５１２ａ、１５１２ｂ及び／又は１５１２ｃは、少なくとも１つの電源面及び／又は少なくとも１つのグラウンド面を含んでもよい。

［００１０４］ 図１６は、１以上の誘電体層１６０６ｂ及び１６０６ｃ内にめっきレジスト材料１６０４及び１６０５を有する複数のポイントを用いることによって、めっきスルーホール１６１６内に形成されたワイド（長手方向）ギャップ／ボイド１６１８を有する多層ＰＣＢ１６０２の一部の断面図を示す。多層ＰＣＢ１６０２は、複数の誘電体層１６０６ａ、１６０６ｂ、１７０６ｃ及び／又は１６０６ｄと、複数のコア又はサブ複合構造１６１２ａ及び／又は１６１２ｂと、１以上の誘電体、コア及び／又はサブ複合構造層１６１４と、を含んでもよい。多層ＰＣＢ１６０２内において、ギャップ／ボイド／クリアランス１６１８は、２つのめっきレジスト材料１６０４及び１６０５の間に形成されてもよい。この例では、めっきレジスト材料１６０４及び１６０５は、第１コア又はサブ複合構造１６１２ａの第１面上、及び、第２コア又はサブ複合構造１６１２ｂの第２面上に堆積された。多層ＰＣＢ１６０２は、めっきレジスト材料１６０４及び１６０５の間に追加の誘電体、コア構造及び／又はサブ複合構造層１６１４を含んでもよい。追加的に、第１誘電体層１６０６ａは第１コア又はサブ複合構造１６１２ａの第２面上に配置されてもよく、及び、第２誘電体層１６０６ｂは第２コア又はサブ複合構造１６１２ｂの第１面上に配置されてもよい。

［００１０５］ 一例では、構造１６１２ａ、１６１２ｂ及び／又は１６１４は、誘電材料１６２２（例えばプリプレグ）のどちらかの面上に配置された導電層（例えば金属箔）１６２０ａ及び１６２０ｂを含むコア構造１６１５（例えばフレキシブル、セミフレキシブル／セミリジッド又はリジッド）であってもよい。誘電材料は、例えば、プリプレグ、接着シート、及び／又は、硬化された若しくは部分的に硬化された樹脂等のサブ複合材料であってもよく、及び、これらは、補強材料又は強化材料又は凝結体で含浸されてもよい。硬化された又は部分的に硬化された樹脂は、エポキシ、ポリイミド、ポリフェニレンエーテル（ＰＰＯ）、シアン酸エステル、炭化水素、ポリテトラフルオロエチレン（ＰＴＦＥ）、ビスマレイミドトリアジン（ＢＴ）、フェノール樹脂、若しくは、混合されていない又は混合された組成物としてプリント基板誘電材料に用いられる任意の樹脂を含んでもよい。樹脂含浸補強材は、誘電材料１６２２に用いられてもよく、及び、織られた又は織られていないガラス繊維、ケブラー繊維、ポリエステル繊維、炭素繊維、セルロース繊維、又は、プリント基板に用いられる任意の他の繊維を含んでもよい。織られていない補強材が用いられる時、この補強材は、刻んだ粉末状材料等の繊維であってもよい。

［００１０６］ 第２例では、構造１６１２ａ、１６１２ｂ及び／又は１６１４は、それぞれの間に１以上の誘電体層１６２６ａ、１６２６ｂ及び／又は１６２６ｃを有する１以上の導電層（例えば金属箔）１６２４ａ、１６２４ｂ、１６２４ｃ及び／又は１６２４ｄを含む第１サブ複合構造１６１７（例えばフレキシブル、セミフレキシブル／セミリジッド又はリジッド）であってもよい。この例では、複合構造１６１７は上面及び下面上に導電層を有する。

［００１０７］ 第３例では、構造１６１２ａ、１６１２ｂ及び／又は１６１４は、それぞれの間に１以上の導電層（例えば金属箔）１６３０ａ、１６３０ｂ、１６３０ｃ及び／又は１６３０ｄを有する１以上の誘電体層１６２８ａ、１６２８ｂ、１６２８ｃ、１６２８ｄ及び／又は１６２８ｅを含む第２サブ複合構造１６１９（例えばフレキシブル、セミフレキシブル／セミリジッド又はリジッド）であってもよい。この例では、複合構造１６１９は上面及び下面に誘電体層を有する。

［００１０８］ ある例では、コア／サブ複合構造１６１２ａ及び／又は１６１２ｂ内の導電層の１以上が、導電層１６２０、１６２４及び／又は１６３０をエッチングすることによって形成された電気配線及び／又はパッドを含んでもよい。

［００１０９］ 図１７は、１以上の誘電体層１７０６ｂ及び１７０６ｄ内にめっきレジスト材料１７０４及び１７０５を有する複数のポイントを用いることによって、めっきスルーホール１７１６内に形成されたワイド（長手方向）ギャップ／ボイド１７１８を有する別の多層ＰＣＢ１７０２の一部の断面図を示す。多層ＰＣＢ１７０２は、複数の誘電体層１７０６ａ、１７０６ｂ、１７０６ｃ、１７０６ｄ及び／又は１７０６ｅ、複数のコア又はサブ複合構造１７１２ａ及び／又は１７１２ｂ、及び／又は、１以上の誘電体、コア及び／又はサブ複合構造層１７１４ａ及び／又は１７１４ｂを含んでもよい。多層ＰＣＢ１７０２内では、ギャップ／ボイド／クリアランス１７１８は、２つのめっきレジスト材料１７０４及び１７０５の間に形成されてもよい。この例では、めっきレジスト材料は、第１コア又はサブ複合構造１７１２ａの第１面上、及び、第２コア又はサブ複合構造１７１２ｂの第１面上に堆積された。多層ＰＣＢ１７０２は、めっきレジスト材料１７０４及び１７０５の間に追加の誘電体、コア構造及び／又はサブ複合構造層１７１４ａを含んでもよい。追加的に、第１誘電体層１７０６ａは第１コア又はサブ複合構造１７１２ａの第２面上に配置されてもよく、及び、第２誘電体層１７０６ｃは第２コア又はサブ複合構造１７１２ｂの第２面上に配置されてもよい。

［００１１０］ 多層ＰＣＢ１７０２の一部の斜視図は、一例において、めっきレジスト１７０４が、ＰＴＨ１７１６が配置されるべき位置に対応するコア又はサブ複合構造１７１２ａの一部上のみに堆積され得ることを示す。例えば、めっきレジスト１７０４は、ＰＴＨ１７１６に形成される／穿孔されるべき孔よりもわずかに大きい領域に堆積されてもよい。その結果、めっきレジスト１７０４及び／又は１７０５は、コア又はサブ複合構造１７１２ａ及び／又は１７１２ｂの全面上よりもむしろ、コア又はサブ複合構造１７１２ａ及び／又は１７１２ｂの選択された領域又は一部上に堆積されてもよい。結果として、一例において、第１めっきレジスト１７０４及び／又は第２めっきレジスト１７０５は、スルーホールの半径／直径よりも大きい半径／直径を有してもよい。

［００１１１］ 図１８は、１以上の誘電体層１８０６ａ及び１８０６ｄ内にめっきレジスト材料１８０４及び１８０５を有する複数のポイントを用いることによって、めっきスルーホール１８１６内に形成されたワイド（長手方向）ギャップ／ボイド１８１８を有するさらに別の多層ＰＣＢ１８０２の一部の断面図を示す。多層ＰＣＢ１８０２は、複数の誘電体層１８０６ａ、１８０６ｂ、１８０６ｃ、１８０６ｄ及び／又は１８０６ｅ、複数のコア又はサブ複合構造１８１２及び／又は１８１２ｂ、及び／又は、１以上の誘電体、コア及び／又はサブ複合構造層１８１４ａ及び／又は１８１４ｂを含んでもよい。この例では、めっきレジスト材料は、第１コア又はサブ複合構造１８１２ａの第１面上、及び、第２コア又はサブ複合構造１８１２ｂの第２面上に堆積された。多層ＰＣＢ１８０２は、めっきレジスト材料１８０４及び１８０５の間に追加の誘電体、コア構造及び／又はサブ複合構造層１８１４ａを含んでもよい。めっきスルーホール１８１６が多層ＰＣＢ１８０２を貫通して形成される時、スルーホールの内面は、第１めっきレジスト材料１８０４と第２めっきレジスト材料１８０５との間の長さ／ギャップ／ボイド／クリアランス１８１８に沿った箇所を除いて導電材料でめっきされて、第２ビアセグメント１８１０から電気的に絶縁された第１ビアセグメント１８０８を有する分割されためっきスルーホール１８１６を形成する。

［００１１２］ 中間コア又はサブ複合構造１８１２ａ、１８１４ａ及び／又は１８１２ｂにまたがるめっきを阻止するため、これらの中間コア又はサブ複合構造は、めっき処理中に電流路を形成することはなく（例えばグラウンド又は電源に結合されない）、それによって、スルーホール内の中間コア又はサブ複合構造１８１２ａ、１８１４ａ及び／又は１８１２ｂの厚さに沿ってめっき材料が堆積することを妨げる。

［００１１３］ 図１９は、図１５、図１６、図１７及び／又は図１８のＰＣＢを形成する方法を示す。第１コア又はサブ複合構造が形成される（１９０２）。例えば、第１コア又はサブ複合構造は、コア又はサブ複合構造１５１２ａ（図１５）、１６１２ａ（図１６）、１７１２ａ（図１７）及び／又は１８１２ａ（図１８）であってもよい。第１コア又はサブ複合構造の少なくとも１つの導電層は、エッチングされて、ビアパッド、アンチパッド及び／又は電気配線を形成してもよい（１９０４）。例えば、このようなエッチングは、ビアが形成されるべきポイントに／ポイントから電気路を形成するように機能してもよい。第１めっきレジスト材料はその後、第１コア又はサブ複合構造の少なくとも１つの表面上に堆積されてもよい（１９０６）。例えば、第１めっきレジストは、コア又はサブ複合構造１５１２ａ（図１５）の下面上のめっきレジスト１５０４（図１５）、コア又はサブ複合構造１６１２ａ（図１６）の下面上のめっきレジスト１６０４（図１６）、コア又はサブ複合構造１７１２ａ（図１７）の下面上のめっきレジスト１７０４（図１７）、及び／又は、コア／サブ複合構造１８１２ａ（図１８）の上面上のめっきレジスト１８０４（図１８）であってもよい。

［００１１４］ 同様に、第２コア又はサブ複合構造が形成される（１９０８）。例えば、第２コア又はサブ複合構造は、コア又はサブ複合構造１５１２ｃ（図１５）、１６１２ｂ（図１６）、１７１２ｂ（図１７）、及び／又は、１８１２ｂ（図１８）であってもよい。第１コア又はサブ複合構造の少なくとも１つの導電層は、エッチングされて、ビアパッド、アンチパッド、及び／又は、電気配線を形成してもよい（１９１０）。例えば、このようなエッチングは、ビアが形成されるべきポイントへの／ポイントからの電気経路を形成するように機能してもよい。第２めっきレジスト材料は、その後、第２コア又はサブ複合構造１９１２の少なくとも１つの表面上に堆積されてもよい。例えば、第２めっきレジストは、コア又はサブ複合構造１５１２ｃ（図１５）の上面上のめっきレジスト１５０５（図１５）、コア又はサブ複合構造１６１２ｂ（図１６）の上面上のめっきレジスト１６０５（図１６）、コア又はサブ複合構造１７１２ｂ（図１７）の下面上のめっきレジスト１７０５（図１７）、及び／又は、コア又はサブ複合構造１８１２ｂ（図１８）の下面上のめっきレジスト１８０５（図１８）であってもよい。

［００１１５］ 第１コア又はサブ複合構造、及び、第２コア又はサブ複合構造は、その後、その間に少なくとも１つの誘電体層を有するように積層されてもよい（１９１４）。スルーホールが、その後、第１コア又はサブ複合構造と、第２コア又はサブ複合構造と、少なくとも１つの誘電体層と、を貫通して形成されてもよく、及び、第１めっきレジストと、第２めっきレジストと、を貫通して形成されてもよい（１９１６）。スルーホールの内面は、第１めっきレジストと第２めっきレジストとの間の長さに沿った箇所を除いて、誘電材料によってめっきされてもよく、第２ビアセグメントから電気的に絶縁された第１ビアセグメントを有する分割されためっきスルーホールを形成する（１９１８）。例えば、めっきスルーホールは、めっきスルーホール１５１６、１６１６、１７１６及び／又は１８１６であってもよい。これは、第１及び第２めっきレジスト材料の位置決めの結果（図１５の１５０４／１５０５、図１６の１６０４／１６０５、図１７の１７０４／１７０５、及び／又は、図１８の１８０４／１８０５等）として、めっき材料は、第１及び第２めっきレジスト材料の間にある領域に付着せず、それによって、めっきスルーホールに沿ってボイド／ギャップ／クリアランスを形成する。

［００１１６］ 図２０は、１以上の誘電体層２００６ｂ及び２００６ｃのめっきレジスト２００４及び２００５を有する複数のポイントを用いることによって、めっきスルーホール２０１６内に形成されたワイド（長手方向）ギャップ／ボイド２０１８を有するさらに別の多層ＰＣＢ２００２の一部の断面図を示す。多層ＰＣＢ２００２は、複数の誘電体層２００６ａ、２００６ｂ、２００６ｃ及び／又は２００６ｄと、複数のコア又はサブ複合構造２０１２ａ、２０１２ｂ及び／又は２０１２ｃと、を含んでもよい。多層ＰＣＢ２００２内で、ギャップ／ボイド／クリアランス２０１８は２つのめっきレジスト材料２００４及び２００５の間に形成されてもよい。この例では、めっきレジスト材料は、第１コア又はサブ複合構造２０１２ｂの第１面上、及び、第１コア又はサブ複合構造２０１２ｂの第２面上に堆積された。続いて、めっきスルーホール２０１６が多層ＰＣＢ２００２を貫通して形成される時、スルーホールの内面は、第１めっきレジスト材料２００４と第２めっきレジスト材料２００５との間の長さ／ギャップ／ボイド／クリアランス２０１８に沿った箇所を除いて誘電材料によってめっきされ、第２ビアセグメント２０１０から電気的に絶縁された第１ビアセグメント２００８を有する分割されためっきスルーホール２０１６を形成する。

［００１１７］ 中間のコア又はサブ複合構造２０１２ｂにわたってめっきを阻止するため、その中間のコア又はサブ複合構造２０１２ｂが、めっき処理中、電流路を形成せず（例えば、グラウンド又は電源に結合されない）、それによって、スルーホール内にある中間のコア又はサブ複合構造２０１２ｂの厚さに沿っためっき材料の堆積を阻止することに留意されたい。

［００１１８］ 図２１は、図２０のＰＣＢを形成する方法を示す。第１コア又はサブ複合構造が形成される（２１０２）。例えば、第１コア又はサブ複合構造はコア又はサブ複合構造２０１２ｂ（図２０）であってもよい。第１コア又はサブ複合構造の少なくとも１つの誘電体層は、エッチングされ、ビアパッド、アンチパッド及び／又は電気配線を形成してもよい（２１０４）。例えば、こうしたエッチングは、ビアが形成されるべきポイントへの／ポイントからの電気経路を形成するように機能してもよい。第１めっきレジスト材料は、その後、第１コア又はサブ複合構造の第１面上に堆積されてもよい（２１０６）。例えば、第１めっきレジストは、コア又はサブ複合構造２０１２ｂ（図２０）の上面上のめっきレジスト２００４（図２０）であってもよい。第２めっきレジスト材料は、その後、第１コア又はサブ複合構造の第２面上に堆積されてもよい（２１０８）。例えば、第２めっきレジストは、コア又はサブ複合構造２０１２ｂ（図２０）の下面上のめっきレジスト２００５（図２０）であってもよい。

［００１１９］ 第１コア又はサブ複合構造は、その後、１以上の誘電体層及び／又は他のコア又はサブ複合構造に積層されてもよい（２１１０）。スルーホールが、その後、第１コア又はサブ複合構造と、１以上の誘電体層と、他のコア又はサブ複合構造と、第１めっきレジスト及び第２めっきレジストと、を貫通して形成されてもよい（２１１２）。スルーホールの内面は、第１めっきレジストと第２めっきレジストとの間の長さに沿った箇所を除いて誘電材料によってめっきされ、第２ビアセグメントから電気的に絶縁された第１ビアセグメントを有する分割されためっきスルーホールを形成してもよい（２１１４）。すなわち、第１及び第２めっきレジスト材料（例えば図２０の２００４及び２００５）の分割の結果として、めっき材料が、第１及び第２めっきレジスト材料の間の領域に付着せず、それによって、めっきスルーホールに沿ったボイド／ギャップ／クリアランスを形成する。

［００１２０］ 図２２は、少なくともコア又はサブ複合構造内に含まれるめっきレジスト材料２２０４及び２２０５を有する複数のポイントを用いることによって、めっきスルーホール内に形成されたワイド（長手方向）ギャップ／ボイド２２１８を有するさらに別の多層ＰＣＢ２２０２の一部の断面図を示す。多層ＰＣＢ２２０２は、複数の誘電体層２２０６ａ、２２０６ｂ、２２０６ｃ及び／又は２２０６ｄと、複数のコア又はサブ複合構造２２１２ａ、２２１２ｂ及び／又は２２１２ｃと、を含んでもよい。多層ＰＣＢ２２０２内において、ギャップ／ボイド／クリアランス２２１８が２つのめっきレジスト材料２２０４及び２２０５の間に形成されてもよい。この例では、第１めっきレジスト材料２２０４は、第１コア又はサブ複合構造２２１２ａの第１面上に堆積された。例えば、第１めっきレジスト材料２２０４は、第１コア又はサブ複合構造２２１２ａの一部である導電層又は導電パッド／配線２２１４ａ上に堆積されてもよい。第２めっきレジスト材料２２０５は、第２コア又はサブ複合構造２２１２ｂ内に堆積されてもよい。例えば、第２めっきレジスト材料２２０５は、このような構造が形成される間に、第２コア又はサブ複合構造２２１２ｂの導電層又は誘電体層内に堆積されてもよい。続いて、めっきスルーホール２２１６が多層ＰＣＢ２２０２を貫通して形成される時、スルーホールの内面は、第１めっきレジスト材料２２０４と第２めっきレジスト材料２２０５との間の長さ／ギャップ／ボイド／クリアランス２２１８に沿った箇所を除いて導電材料によってめっきされ、第２ビアセグメント２２１０から電気的に絶縁された第１ビアセグメント２２０８を有する分割されためっきスルーホール２２１６を形成する。

［００１２１］ 一例では、第１コア又はサブ複合構造２２１２ｂは、誘電材料２２２２（例えばプレプリグ）のどちらかの面上に配置された導電層（例えば金属箔）２２２０ａ及び２２２０ｂを含むフレキシブル、セミフレキシブル／セミリジット又はリジット構造であってもよい。誘電材料は、例えばプレプリグ、接着シート、及び／又は、硬化された若しくは部分的に硬化された樹脂等のサブ複合材料であってもよく、かつ、これらは、補強材又は強化材又は凝結体（ａｇｇｒｅｇａｔｅ）で含浸されてもよい。硬化された又は部分的に硬化された樹脂は、エポキシ、ポリイミド、ポリフェニレンエーテル（ＰＰＯ）、シアン酸エステル、炭化水素、ポリテトラフルオロエチレン（ＰＴＦＥ）、ビスマレイミドトリアジン（ＢＴ）、フェノール樹脂、若しくは、混合されていない又は混合された組成物としてプリント基板誘電材料に用いられる任意の樹脂であってもよい。樹脂含浸補強材は、誘電材料２２２２に用いられてもよく、及び、織られた又は織られていないガラス繊維、ケブラー繊維、ポリエステル繊維、炭素繊維、セルロース繊維、若しくは、プリント基板に用いられる任意の他の繊維を含んでもよい。織られていない補強材が用いられる時、この補強材は、刻んだ粉末状材料等の繊維であってもよい。第２めっきレジスト材料２２０５は誘電体層２２２２内に堆積されてもよい。

［００１２２］ 第２例では、第１コア又はサブ複合構造２２１２ａは、それぞれの間に１以上の誘電体層２２２６ａ、２２２６ｂ及び／又は２２２６ｃを有する１以上の導電層（例えば金属箔）２２２４ａ、２２２４ｂ、２２２４ｃ及び／又は２２２４ｄを含むフレキシブル、セミフレキシブル／セミリジット又はリジット構造であってもよい。この例では、複合構造２２１７は上面又は下面上に導電層を有する。第２めっきレジスト材料２２０５は誘電体層２２２６ｂ内に堆積されてもよい。

［００１２３］ 第３例では、第１コア又はサブ複合構造２２１２ａは、それぞれの間に１以上の導電層（例えば金属箔）２２３０ａ、２２３０ｂ、２２３０ｃ及び／又は２２３０ｄを有する１以上の誘電体層２２２８ａ、２２２８ｂ、２２２８ｃ、２２２８ｄ及び／又は２２２８ｅを含むフレキシブル、セミフレキシブル／セミリジット、及び／又は、リジット構造であってもよい。この例では、複合構造１６１９は上面及び下面に誘電体層を有する。第２めっきレジスト材料２２０５は誘電体層２２２８ｃ内に堆積されてもよい。

［００１２４］ ある例では、コア／サブ複合構造２２１２ａ及び／又は２２１２ｂ内の導電層の１以上が、導電層２２２０、２２２４及び／又は２２３０のエッチングによって形成された電気配線及び／又はパッドを含んでもよい。

［００１２５］ 図２３は、図２２の多層ＰＣＢ内に延長ビアギャップ／ボイド／クリアランスを形成する方法を示す。少なくとも１つの導電層が、エッチングされ、ビアパッド、アンチパッド及び／又は電気配線を形成してもよい（２３０２）。第１めっきレジスト２２０５は、少なくとも１つの導電層２３０４の第１面上に堆積されてもよい（２３０４）。少なくとも１つの導電層と、１以上の導電層及び／又は誘電体層と、を組み込んだ第１コア又はサブ複合構造２２１２ｂが、その後、形成される（２３０６）。１以上の導電層及び／又は誘電体層２３０８を組み込んだ第２コア又はサブ複合構造２２１２ａがまた形成されてもよい（２３０８）。第２めっきレジストが、第２コア又はサブ複合構造２３１０の表面上に堆積されてもよい（２３１０）。

［００１２６］ 第１コア又はサブ複合構造２２１２ｂ、第２コア又はサブ複合構造２２１２ａ、及び／又は、１以上の誘電体層及び／又は他のコア又はサブ複合構造は、その後、１以上のステップでともに積層されてもよい（２３１２）。スルーホールが、第１コア又はサブ複合構造、第２コア又はサブ複合構造、１以上の誘電体層及び／又は他のコア又はサブ複合構造を貫通して、かつ、第１めっきレジスト及び第２めっきレジストを貫通して形成されてもよい（２３１４）。スルーホールの内面は、第１めっきレジストと第２めっきレジストとの間の長さに沿った箇所を除いて導電材料によってめっきされ、第２ビアセグメントから電気的に絶縁された第１ビアセグメントを有する分割されためっきスルーホールを形成してもよい（２３１６）。

［００１２７］ 図２４は、単一のコア又はサブ複合構造内にめっきレジスト材料２４０４及び２４０５の複数のポイントを用いることによってめっきスルーホール２４１６内に形成されたワイド（長手方向）ギャップ／ボイド２４１８を有するさらに別の多層ＰＣＢの一部の断面図を示す。多層ＰＣＢ２４０２は、複数の誘電体層２４０６ａ、２４０６ｂ、２４０６ｃ及び／又は２４０６ｄと、複数のコア又はサブ複合構造２４１２ａ、２４１２ｃと、を含んでもよい。多層ＰＣＢ２４０２内において、ギャップ／ボイド／クリアランス２４１８は、２つのめっきレジスト材料２４０４及び２４０５の間に形成されてもよい。この例では、第１めっきレジスト材料２４０４は、第１コア又はサブ複合構造２４１２ｂの第１面上に堆積された。例えば、第１めっきレジスト材料２４０４は、第１コア又はサブ複合構造２４１２ｂの一部である導電層又は導電パッド／配線２４１４ａ上に堆積されてもよい。第２めっきレジスト材料２４０５は、第１コア又はサブ複合構造２４１２ａの第２面上に堆積されてもよい。例えば、第２めっきレジスト材料２４０５は、このような構造が形成される間に、第１コア又はサブ複合構造２４１２ｂの導電層又は誘電体層内に堆積されてもよい。続いて、めっきスルーホール２４１６が多層ＰＣＢ２４０２を貫通して形成される時、スルーホールの内面は、第１めっきレジスト材料２４０４と第２めっきレジスト材料２４０５との間の長さ／ギャップ／ボイド／クリアランス２４１８に沿った箇所を除いて導電材料によってめっきされ、第２ビアセグメント２４１０から電気的に絶縁された第１ビアセグメント２４０８を有する分割されためっきスルーホール２４１６を形成する。

［００１２８］ 図２５は、図２４の多層ＰＣＢ内に延長ビアギャップ／ボイド／クリアランスを形成する方法を示す。少なくとも１つの導電層が、エッチングされて、ビアパッド、アンチパッド及び／又は電気配線を形成してもよい（２５０２）。第１めっきレジスト２４０４が第１導電層上に堆積されてもよい（２５０４）。第２めっきレジスト２４０５が第１導電層上に堆積されてもよい（２５０６）。少なくとも１つの導電層、第１導電層、第２導電層、及び／又は、１以上の導電層及び／又は誘電体層を組み込んだ第１コア又はサブ複合構造２４１２ｂが、その後、形成されてもよい（２５０８）。

［００１２９］ 第１コア又はサブ複合構造２４１２ｂ、及び／又は、１以上の誘電体層及び／又は他のコア又はサブ複合構造が、その後、１以上のステップでともに積層されてもよい（２５１０）。スルーホールが、第１コア又はサブ複合構造、１以上の誘電体層、及び／又は、他のコア又はサブ複合構造を貫通して、かつ、第１めっきレジスト及び第２めっきレジストを貫通して形成されてもよい（２５１２）。スルーホールの内面は、第１めっきレジストと第２めっきレジストとの間の長さに沿った箇所を除いて導電材料によってめっきされ、第２ビアセグメントから電気的に絶縁された第１ビアセグメントを有する分割されためっきスルーホールを形成してもよい（２５１４）。

［００１３０］ 図２６は、２つの異なるコア又はサブ複合構造内でめっきレジスト材料２６０４及び２６０５の複数のポイントを用いることによって、めっきスルーホール２６１６内に形成されたワイド（長手方向）ギャップ／ボイド２６１８を有するさらに別の多層ＰＣＢ２６０２の一部の断面図を示す。多層ＰＣＢ２６０２は、複数の誘電体層２６０６ａ、２６０６ｂ、２６０６ｃ及び／又は２６０６ｄと、複数のコア又はサブ複合構造２６１２ａ、２６１２ｂ及び／又は２６１２ｃと、を含んでもよい。多層ＰＣＢ２６０２内において、ギャップ／ボイド／クリアランス２６１８は、２つのめっきレジスト材料２６０４及び２６０５の間に形成されてもよい。この例では、第１めっきレジスト材料２６０４は、第１コア又はサブ複合構造２６１２ａの第１面上に堆積された。例えば、第１めっきレジスト材料２６０４は、第１コア又はサブ複合構造２６１２ａの一部である導電層又は導電パッド／配線２６１４ａ上に堆積されてもよい。第２めっきレジスト材料２６０５は、第２コア又はサブ複合構造２６１２ｂの第２面上に堆積されてもよい。例えば、第２めっきレジスト材料２６０５は、このような構造が形成される間に、第２コア又はサブ複合構造２６１２ｂの導電層又は誘電体層内に堆積されてもよい。続いて、めっきスルーホール２６１６が多層ＰＣＢ２６０２を貫通して形成される時、スルーホールの内面は、第１めっきレジスト材料２６０４と第２めっきレジスト材料２６０５との間の長さ／ギャップ／ボイド／クリアランス２６１８に沿った箇所を除いて導電材料によってめっきされ、第２ビアセグメント２６１０から電気的に絶縁された第１ビアセグメント２６０８を有する分割されためっきスルーホール２６１６を形成する。

［００１３１］ 図２７は、図２６の多層ＰＣＢ内に延長ビアギャップ／ボイド／クリアランスを形成する方法を示す。少なくとも１つの導電層が、エッチングされ、ビアパッド、アンチパッド及び／又は電気配線を形成してもよい（２７０２）。第１めっきレジスト２６０４が第１導電層上に堆積されてもよい（２７０４）。少なくとも１つの導電層、第１導電層及び／又は１以上の導電層及び／又は誘電体層を組み込んだ第１コア又はサブ複合構造２６１２ａが、その後、形成される（２７０６）。

［００１３２］ 第２めっきレジスト２６０５は第２導電層上に堆積されてもよい（２７０８）。第１導電層及び／又は１以上の導電層及び／又は誘電体層を組み込んだ第２コア又はサブ複合構造２６１２ｂが、その後、形成される（２７１０）。

［００１３３］ 第１コア又はサブ複合構造２６１２ａ、第２コア又はサブ複合構造２６１２ｂ、及び／又は、１以上の誘電体層及び／又は他のコア又はサブ複合構造が、その後、１以上のステップでともに積層されてもよい（２７１２）。スルーホールが、第１コア又はサブ複合構造、第１コア又はサブ複合構造、１以上の誘電体層、及び／又は、他のコア又はサブ複合構造を貫通して、かつ、第１めっきレジスト及び第２めっきレジストを貫通して形成されてもよい（２７１４）。スルーホールの内面は、第１めっきレジストと第２めっきレジストとの間の長さに沿った箇所を除いて導電材料によってめっきされ、第２ビアセグメントから電気的に絶縁された第１ビアセグメントを有する分割されためっきスルーホールを形成してもよい（２７１６）。

［００１３４］ 図２８は、１以上の誘電体層２８０６ｂ及び２８０６ｃ内にめっきレジスト材料２８０４、２８０５、２８０７及び２８０９を有する複数のポイントを用いることによって、めっきスルーホール２８１６内に形成されたワイド（長手方向）ギャップ／ボイド／クリアランス２８１８ａ及び２８１８ｂを有するさらに別の多層ＰＣＢ２８０２の一部の断面図を示す。多層ＰＣＢ２８０２は、複数の誘電体層２８０６ａ、２８０６ｂ、２８０６ｃ及び／又は２８０６ｄと、複数の誘電体層、コア構造又はサブ複合構造２８１２ａ、２８１２ｂ及び／又は２８１２ｃと、を含んでもよい。多層ＰＣＢ２８０２内において、ギャップ／ボイド／クリアランス２８１８ａ及び２８１８ｂは、２つのめっきレジスト材料２８０４／２８０５の間又は２８０７／２８０９の間にそれぞれ形成されてもよい。一例では、めっきレジスト材料２８０４／２８０５は、第１コア又はサブ複合構造２８１２ａ上、及び、第２コア又はサブ複合構造２８１２ｂの第１面上に、それぞれ堆積された。同様に、めっきレジスト材料２８０７／２８０９は、第２コア又はサブ複合構造２８１２ｂの第２面上、及び、第３コア又はサブ複合構造２８１２ｃ上に、それぞれ堆積された。続いて、めっきスルーホール２８１６が多層ＰＣＢ２８０２を貫通して形成される時、スルーホールの内面は、第１めっきレジスト材料２８０４と第２めっきレジスト材料２８０５との間の第１長さ／ギャップ／ボイド／クリアランス２８１８ａに沿った箇所を除いて、及び、第３めっきレジスト材料２８０７と第４めっきレジスト材料２８０９との間の第２長さ／ギャップ／ボイド／クリアランス２８１８ｂに沿った箇所を除いて、導電材料によってめっきされ、互いに電気的に絶縁された第１ビアセグメント２８０８と、第２ビアセグメント２８１４と、第３ビアセグメント２８１０と、を形成する。

［００１３５］ 図２８に図示するビアセグメンテーション処理は、多層ＰＣＢ２８０２の積層後、任意の追加の処理なしに、単一のめっき処理で、内部の又は埋め込まれたビアセグメント２８１４を形成するように機能することに留意されたい。この内部の又は埋め込まれたビアセグメント２８１４は、第１ビアセグメント２８０８及び／又は第２ビアセグメント２８１０が形成されない時であっても形成されてもよい。

［００１３６］ 図２９は、コア又はサブ複合構造内のめっきレジスト材料２９０４と、１以上の誘電体層２９０６ｂ及び２９０６ｃ内のめっきレジスト材料２９０５、２９０７及び２９０９と、を有する複数のポイントを用いることによって、めっきスルーホール２９１６内に形成された複数のワイド（長手方向）ギャップ／ボイド／クリアランス２９１８ａ及び２９１８ｂを有するさらに別の多層ＰＣＢ２９０２の一部の断面図を示す。多層ＰＣＢ２９０２は、複数の誘電体層２９０６ａ、２９０６ｂ、２９０６ｃ及び／又は２９０６ｄと、複数の誘電体層と、コア構造又はサブ複合構造２９１２ａ、２９１２ｂ及び／又は２９１２ｃと、を含んでもよい。多層ＰＣＢ２９０２内において、ギャップ／ボイド／クリアランス２９１８ａ及び２９１８ｂは、２つのめっきレジスト材料２９０４／２９０５の間又は２９０７／２９０９の間にそれぞれ形成されてもよい。一例では、第１めっきレジスト２９０４は、第１コア又はサブ複合構造２９１２ａ内に堆積され、及び、第２めっきレジスト２９０５は、第２コア又はサブ複合構造２９１２ｂの第１面上に堆積された。同様に、第３めっきレジスト材料２９０７は、第２コア又はサブ複合構造２９１２ｂの第２面上に堆積され、及び、第４めっきレジストは、第３コア又はサブ複合構造２９１２ｃの第１面上に堆積された。続いて、めっきスルーホール２９１６が多層ＰＣＢ２９０２を貫通して形成される時、スルーホールの内面は、第１めっきレジスト２９０４と第２めっきレジスト２９０５との間の第１長さ／ギャップ／ボイド／クリアランス２９１８ａに沿った箇所を除いて、及び、第３めっきレジスト２９０７と第４めっきレジスト２９０９との間の第２長さ／ギャップ／ボイド／クリアランス２９１８ｂに沿った箇所を除いて、誘電材料によってめっきされ、互いに電気的に絶縁された第１ビアセグメント２９０８と、第２ビアセグメント２９１４と、第３ビアセグメント２９１０と、を有する分割されためっきスルーホール２９１６を形成する。

［００１３７］ 図３０は、めっきレジスト材料の複数のポイントを用いることによるめっきスルーホール内へのワイドギャップ／ボイドの形成を示す。まず、コア構造又はサブ複合構造３００２が形成される。一例では、コア構造又はサブ複合構造３００２は、その間に誘電体を有する２つの導電層を有するコア構造３００６であってもよい。別の例では、コア又はサブ複合構造３００２は、各々が複数の導電層及び誘電体層を備える第１サブ複合構造Ａ３００８又は第２サブ複合構造Ｂ３０１０であってもよい。

［００１３８］ めっきレジスト材料３００４は、その後、コア構造又はサブ複合構造３００２の少なくとも１つの面上に堆積されてもよい。例えば、めっきレジスト材料３００４は、特定の厚さまで、かつ、規定されたエリア又は領域内（例えば層全体ではなく）に堆積されてもよい。規定されたエリア又は領域は、ビアのための孔が貫通するエリアに対応してもよい。

［００１３９］ 第１誘電材料３０１２は、その後、コア構造又はサブ複合構造３００２の片面又は両面上に堆積又は積層されてもよい。第１誘電材料３０１２の厚さは、少なくとも、めっきレジスト材料３００４の厚さと同一の厚さであっても、又は、めっきレジスト材料３００４の厚さより大きくてもよい。このようにして、単一のめっきレジスト材料３００４がＰＣＢスタックアップ内に一体化されてもよい。追加のめっきレジスト材料がＰＣＢスタックアップの層内に同様に堆積されてもよい。例えば、第２めっきレジスト材料３０１８が、第２誘電材料３０１４に積層されてもよく（例えば、前又は後のいずれかに）、又はそうでなければ第２誘電材料３０１４に結合された第２コア構造又はサブ複合構造３０１６上に同様に堆積されてもよい。第３誘電材料３０２０は、第２コア構造又はサブ複合構造３０１６の面上及び第２めっきレジスト材料３０１８上に堆積され、さらにＰＣＢスタックアップ３０２６を構築してもよい。

［００１４０］ スルーホール３０２６は、その後、ＰＣＢスタックアップ３０２８の複数の層を貫通して形成されてもよく、及び、その後、めっきされて、互いに電気的に絶縁された第１めっきビアセグメント３０２６及び第２めっきビアセグメント３０２４を形成してもよい。すなわち、この例では、ホール３０２６がめっきされる時、導電材料が、第１及び第２めっきレジスト材料３００４及び３００６の間でめっきされず、それによって、第１及び第２ビアセグメント３０２２及び３０２４の間にワイドギャップ／ボイドを形成する。

［００１４１］ 図１５、図１６、図１７、図１８及び図２０に図示しためっきスルーホール内のワイドギャップ／ボイドの例は、図３０に図示した処理と同様の方法で形成されてもよい。追加的に、（例えば、図２２、図２４、図２６及び図２９に図示した）コア構造又はサブ複合構造自体へのめっきレジスト材料の埋め込みはまた、前記構造の積層処理中に同様の方法で実現されてもよい。

［００１４２］ 上述した明細書において、本発明の実施形態を、実施ごとに変化し得る多数の特定の詳細を参照して説明した。明細書及び図面は従って、限定的な意味ではなく例示であるものと考慮されるべきである。本発明は、すべてのその均等物を含む、添付の請求項と同様に広いものであることを意図している。

［００１４３］ 当業者は、本明細書で開示された実施形態に関連して説明された様々な例示の論理ブロック、モジュール、回路及びアルゴリズムステップが電子機器、コンピュータソフトウェア又は両方の組み合わせとして実行されてもよいことを理解する。ハードウェア及びソフトウェアのこの互換性を明確に図示するため、様々な例示の構成要素、ブロック、モジュール、回路及びステップは、それらの機能性に関して一般的に上述された。こうした機能性がハードウェア又はソフトウェアとして実行されるかどうかは、特定の用途及びシステム全体に課された設計制約に依存する。

［００１４４］ ある例示的な実施形態を添付の図面で説明して図示したが、当業者には様々な他の変更が思い付き得るので、こうした実施形態が、広い本発明の単なる例示であり、かつ、広い本発明への限定とはならず、及び、本発明が、図示又は説明した特定の構成及び配列に限定されないことが理解されるであろう。

Claims (15)

1. 第１誘電体層と、
   前記第１誘電体層内に選択的に位置決めされた第１めっきレジストと、
   前記第１誘電体層又は第２誘電体層内に選択的に位置決めされた第２めっきレジストであって、前記第２誘電体層は前記第１誘電体層から隔てられる、第２めっきレジストと、
   前記第１誘電体層、前記第１めっきレジスト及び前記第２めっきレジストを貫通するスルーホールであって、当該スルーホールの内面は、前記第１めっきレジスト及び前記第２めっきレジストの間の長さに沿った箇所を除いて導電材料によってめっきされ、第２ビアセグメントから電気的に絶縁された第１ビアセグメントを有する分割されためっきスルーホールを形成する、スルーホールと、を備える多層プリント基板。
2. 前記第１めっきレジストは、第１コア又はサブ複合構造の第１面に隣接して配置され、前記第２めっきレジストは、第２コア又はサブ複合構造の第２面に隣接して配置される、請求項１に記載の多層プリント基板。
3. 前記第１めっきレジストは、第１コア又はサブ複合構造の第１面に隣接して配置され、前記第２めっきレジストは、前記第１コア又はサブ複合構造の反対側の第２面に隣接して配置される、請求項１に記載の多層プリント基板。
4. 前記第１めっきレジスト及び第２めっきレジストのうちの少なくとも１つは第１コア構造又はサブ複合構造内に配置され、前記第１誘電体層及び第２誘電体層は前記第１コア構造又はサブ複合構造の一部である、請求項１に記載の多層プリント基板。
5. 前記第１めっきレジスト及び第２めっきレジストの両方が第１コア構造又はサブ複合構造内に配置され、前記第１誘電体層及び第２誘電体層は前記第１コア構造又はサブ複合構造の一部である、請求項１に記載の多層プリント基板。
6. 前記第１めっきレジストが第１コア構造又はサブ複合構造内に配置され、前記第２めっきレジストは第２コア構造又はサブ複合構造内に配置され、前記第１誘電体層は前記第１コア構造又はサブ複合構造の一部であり、前記第２誘電体層は前記第２コア構造又はサブ複合構造の一部である、請求項１に記載の多層プリント基板。
7. 前記第１めっきレジスト及び第２めっきレジストは前記第１誘電体層内に配置され、前記多層プリント基板は、
   前記第２誘電体層内に選択的に位置決めされた第３めっきレジストと、
   前記第２誘電体層内に選択的に位置決めされた第４めっきレジストであって、前記第３めっきレジストは前記４めっきレジストから隔てられ、前記スルーホールは、前記第２誘電体層、前記第３めっきレジスト及び前記第４めっきレジストを貫通し、前記スルーホールの内面は、前記第３めっきレジスト及び前記第４めっきレジストの間の第２長さに沿った箇所を除いて前記導電材料によってめっきされ、前記第１ビアセグメント及び第２ビアセグメントから電気的に絶縁された第３ビアセグメントを形成する、第４めっきレジストと、をさらに備える、請求項１に記載の多層プリント基板。
8. １以上のコア構造又はサブ複合構造と、
   前記１以上のコア構造又はサブ複合構造の間の１以上の追加の誘電体層と、をさらに備える、請求項１に記載の多層プリント基板。
9. 前記第１めっきレジストの第１厚さは前記第１誘電体層の第２厚さよりも小さい、請求項１に記載の多層プリント基板。
10. 前記第１めっきレジストの第１厚さは前記第１誘電体層の第２厚さとほぼ同一である、請求項１に記載の多層プリント基板。
11. 前記第１めっきレジストは、無電解金属堆積に触媒作用を及ぼすことが可能な触媒種の堆積に対して耐性を有する絶縁疎水性樹脂材料を含む、請求項１に記載の多層プリント基板。
12. 前記第１めっきレジスト及び第２めっきレジストのうちの少なくとも１つは、前記スルーホールの半径よりも大きな半径を有する、請求項１に記載の多層プリント基板。
13. 前記第１ビアセグメント及び第２ビアセグメントは、前記分割されためっきスルーホールの外周に沿って仕切られる、請求項１に記載の多層プリント基板。
14. 分割されためっきスルーホールを有するプリント基板の製造方法であって、
    第１誘電体層を形成するステップと、
    前記第１誘電体層に第１めっきレジストを選択的に堆積させるステップと、
    前記第１誘電体層又は前記第１誘電体層から区別可能で隔てられた第２誘電体層内に第２めっきレジストを選択的に堆積させるステップと、
    前記第１誘電体層、前記第１めっきレジスト及び前記第２めっきレジストを貫通するスルーホールを形成するステップと、
    第１ビアセグメントが形成されて当該第１ビアセグメントが第２ビアセグメントから電気的に絶縁されるように、前記第１めっきレジスト及び前記第２めっきレジストの間の前記スルーホールのセグメントに沿った箇所を除いて導電材料によって前記スルーホールの内面をめっきするステップと、を含む方法。
15. 前記第１誘電体層及び第２誘電体層の両方が、前記第１誘電体層及び前記第２誘電体層の間に位置決めされた第１コア又はサブ複合構造の外側にある、請求項１４に記載の方法。
    

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