CN105122958B - 多层印刷电路板及其制造方法 - Google Patents

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Abstract

本公开涉及多层印刷电路板及其制造方法，该多层印刷电路板具有第一介电层以及选择性地定位在该第一介电层中的第一镀制抗蚀剂。第二镀制抗蚀剂可以被选择性地定位在第一介电层或第二介电层中，第二镀制抗蚀剂与第一镀制抗蚀剂分离。贯通孔延伸穿过第一介电层、第一镀制抗蚀剂以及第二镀制抗蚀剂。除了沿着第一镀制抗蚀剂与第二镀制抗蚀剂之间的长度，贯通孔的内表面被镀制有导电材料。这形成了具有与第二通孔段电隔离的第一通孔段的分割的镀制贯通孔。

Description

多层印刷电路板及其制造方法
本专利申请要求于2013年3月15日提交的美国临时美国专利申请No.61/801,134以及于2014年3月11日提交的美国实用专利申请No.14/205,331的优先权，这两个专利申请被转让给其受让人并且由此通过引用方式全部被明确地并入到本文中。
技术领域
本发明涉及印刷电路板(PCB)，更具体地，涉及用于通过在PCB叠层(stackup)内使用镀制抗蚀剂(plating resist)将通孔(via)结构同时分割成电隔离部分的系统和方法，以使得多个电信号能够在不彼此干扰的情况下穿过每个电隔离部分。
背景技术
客户日益增加地要求更快且更小的电子产品。当销售新的电子应用时，PCB的使用已极大地增加。通过将多个导电层与一个或更多个非导电层进行层压来形成PCB。当缩小PCB的尺寸时，其电互连的相对复杂性增加。
镀制通孔结构通常被用于使得信号能够在PCB的层之间行进。镀制通孔结构是PCB内的用作用于传输电信号的介质的镀制孔。例如，电信号可以通过PCB的一个层上的迹线，通过镀制通孔结构的导电材料，然后行进到PCB的不同的层上的第二迹线中。
不幸地，由于现有技术中的局限性，镀制通孔结构可以比必需的长，以执行电连接的功能。例如，镀制通孔结构可以完全地延伸穿过PCB，但是仅连接两个最邻近的层上的两条迹线。结果，可以形成一条或更多条短截线(stub)。短截线是镀制通孔结构内的过量的导电材料，其不必要传送电信号。
当通过镀制通孔结构来传输高速信号时，“短截线效应”可能使信号失真。短截线效应是无用的过量的导电材料存在于镀制通孔结构中的结果。当信号的一部分远离迹线连接转移并且转移到镀制通孔结构的一条或更多条短截线中时，短截线效应发生。信号的该部分可以在一些延迟之后从短截线的端部朝向迹线连接反射。该延迟的反射可能干扰信号完整性，并且增加例如信号的比特差错率。短截线效应的恶化效应可以随着短截线的长度而增加。以10吉比特每秒行进的信号的差不多50％的信号衰减可能是由于镀制通孔结构中的短截线而导致的。具有短短截线的通孔结构可以被制造，但是要求顺序的处理，这显著地增加了成本。
图1是现有技术中的具有镀制通孔结构110和短截线170的PCB 100的示图。PCB100包括由非导电介电层120分离的导电层130。通常，镀制通孔结构110包括桶(barrel)(即，通孔结构的轴)，该筒具有圆柱体的形状并且被镀制有导电材料180。镀制通孔结构110使得电信号160能够从PCB 100的第一导电层130上的迹线140传输到第二导电层130上的迹线150。镀制通孔结构110的短截线170是镀制通孔结构110的不必要的部分，其可能产生短截线效应。
图2是现有技术中的在通过反钻来去除短截线170(如图1中所示)之后的具有镀制通孔结构110的PCB 100的示图。反钻镀制通孔结构110的不必要的部分以减少或去除短截线170是用于减少短截线效应的一种方法。反钻是对顺序的层处理的一种可行的另选方案，但是具有局限性。通常，钻头(drill bit)反钻短截线170，因此去除镀制通孔结构110的不必要的过量的导电材料的部分。一旦钻头从镀制通孔结构110去除短截线170的一部分，就产生经反钻的孔200。钻头通常是在计算机数控(CNC)钻机中的硬质合金钻头。作为反钻的结果，镀制通孔结构110的短截线170的该部分被去除，因此减少但未完全地消除寄生电容、寄生电感和时间延迟，这可能干扰信号完整性。
在大多数情况下，需要作出设计让步，以使得能够在钻孔设备的精确度方面存在偏差。如果反钻不精确(例如，太深或者偏离中心)，则镀制通孔结构110的功能部分可能被去除，并且PCB 100可能被毁坏。结果，必须重新构造并且反钻新的PCB100。因此，减少了产量，并且增加了成本。
反钻处理还在能够可靠地保持的公差方面受到限制。反钻通常仅可控制到+/-5密耳(mil)的深度公差。在很多情况下，由于在层的强度和一致性方面的限制，导致需要作出进一步的设计让步，以使得能够改变钻孔的布置、宽度和方向。
又一个限制是，很多设计要求对短截线170可能在不同深度处的多个镀制通孔结构110进行反钻。这要求对钻具文件进行专门的编程，这花费生产时间和金钱。
此外，反钻多个镀制通孔结构110通常是一系列处理，使得反钻PCB 100所需的时间随着短截线170的数目而增加。如果任一条短截线170被不适当地反钻，则PCB100可能被毁坏。因此，反钻多条短截线170增加损坏PCB 100的可能性。
另一个限制是，很多设计还要求从PCB 100的两个表面去除短截线。这要求PCB100在反钻处理期间被重新定向，这进一步地花费时间，要求附加的编程，并且将可能的误差添加到反钻处理的精确度。
此外，钻头倾向于破损，这减少了产量并且要求重做PCB 100。重做每个单独的镀制通孔结构110的处理增加循环时间，并且增加生产的成本。此外，钻头昂贵，这进一步地抬高成本。
反钻的一个结果是，被去除的短截线桶的容积(volume)在电路路由的背景下不起作用。在任何层上没有其它迹线或互连能够通过被去除的短截线的容积。电路迹线需要包围这些容积而重新路由。在大多数情况下，需要添加附加层，以有效地路由给定设计中的所有迹线，因此增加了复杂性和成本。
可以使用本领域中已知的方法(诸如顺序处理技术)来将PCB分离成两个或更多个部分，以减少短截线长度或增加布线密度。利用顺序处理，两个单独的PCB子组件被单独地制造。随后将这两个子组件层压在一起，并且镀制贯通孔(through-hole)或者通孔，以将这两个单独的PCB连接成一个。短截线可以按照该方式进行控制，但是不限于这两个单独的子组件之间的层。由于这种层压处理的“顺序特性”，因此要求附加的处理步骤，并且使得制造的成本和循环时间显著地增加。
附图说明
图1是现有技术中的具有镀制通孔结构和短截线的PCB的示图。
图2是现有技术中的具有在通过反钻去除短截线之后的镀制通孔结构的PCB的示图。
图3是描述了根据特定实施方式的具有通过镀制抗蚀剂而形成的镀制通孔结构的PCB的示图。
图4是描述了根据特定实施方式的覆盖有选择性地暴露于电磁辐射的蚀刻抗蚀剂层的芯子复合结构(core sub-composite structure)的示图。
图5是描述了根据本发明的特定实施方式的具有改变的蚀刻抗蚀剂的区域的子复合结构的导电层和介电层的示图。
图6是描述了根据特定实施方式的具有改变的蚀刻抗蚀剂的子复合结构的导电层和介电层以及被去除以形成导电层中的间距(clearance)的导电层的一部分的示图。
图7是描述了根据特定实施方式的在去除未改变的蚀刻抗蚀剂的情况下的子复合结构的导电层和介电层的示图。
图8是描述了根据特定实施方式的在镀制抗蚀剂沉积在间距内的情况下的子复合结构的导电层和介电层的示图。
图9是描述了根据特定实施方式的具有使用更厚的镀制抗蚀剂层而形成的分割的镀制通孔结构的PCB叠层的示图。
图10是描述了根据特定实施方式的具有通过在子复合结构的导电层和相邻的介电层中形成的间距中选择性地沉积镀制抗蚀剂而形成的分割的镀制通孔结构的PCB叠层的示图。
图11是描述了根据特定实施方式的具有通过在与子复合结构的顶部导电层共面的表面的反焊盘区域(anti-pad region)上的子复合结构的表面上选择性地沉积镀制抗蚀剂而形成的分割的镀制通孔结构的PCB叠层的示图。
图12是描述了根据特定实施方式的具有通过在子复合结构的表面上的导电区域或导电焊盘上选择性地沉积镀制抗蚀剂而形成的分割的镀制通孔结构的PCB叠层的示图。
图13例示了具有在镀制贯通孔(PTH)内形成的理想间隙(gap)的多层PCB叠层的一部分的横截面图。
图14例示了具有在镀制贯通孔(PTH)内形成的间隙的实际多层PCB叠层的一部分的横截面图。
图15例示了具有通过使用在一个或更多个介电层中的具有镀制抗蚀剂材料的多个点而在镀制贯通孔内形成的宽的(纵向的)间隙/空隙(void)/间距的多层PCB的一部分的横截面图。
图16例示了具有通过使用在一个或更多个介电层中的具有镀制抗蚀剂材料的多个点而在镀制贯通孔内形成的宽的(纵向的)间隙/空隙的多层PCB的一部分的横截面图。
图17例示了具有通过使用在一个或更多个介电层中的具有镀制抗蚀剂材料的多个点而在镀制贯通孔内形成的宽的(纵向的)间隙/空隙的另一个多层PCB的一部分的横截面图。
图18例示了具有通过使用在一个或更多个介电层中的具有镀制抗蚀剂材料的多个点而在镀制贯通孔内形成的宽的(纵向的)间隙/空隙的又一个多层PCB的一部分的横截面图。
图19例示了用于形成图15、图16、图17和/或图18的PCB的方法。形成第一芯或子复合结构。
图20例示了具有通过使用在一个或更多个介电层中的具有镀制抗蚀剂材料的多个点而在镀制贯通孔内形成的宽的(纵向的)间隙/空隙的又一个多层PCB的一部分的横截面图。
图21例示了用于形成图20的PCB的方法。
图22例示了具有通过使用在至少一个芯或子复合结构内包括的具有镀制抗蚀剂材料的多个点而在镀制贯通孔内形成的宽的(纵向的)间隙/空隙的又一个多层PCB的一部分的横截面图。
图23例示了用于在图22的多层PCB中形成扩展的通孔间隙/空隙/间距的方法。
图24例示了具有通过使用单个芯或子复合结构内的镀制抗蚀剂材料的多个点而在镀制贯通孔内形成的宽的(纵向的)间隙/空隙的又一个多层PCB的一部分的横截面图。
图25例示了用于在图24的多层PCB中形成扩展的通孔间隙/空隙/间距的方法。
图26例示了具有通过使用在两个不同的芯或子复合结构内的镀制抗蚀剂材料的多个点而在镀制贯通孔内形成的宽的(纵向的)间隙/空隙的又一个多层PCB的一部分的横截面图。
图27例示了用于在图26的多层PCB中形成扩展的通孔间隙/空隙/间距的方法。
图28例示了具有通过使用在一个或更多个介电层中的具有镀制抗蚀剂材料的多个点而在镀制贯通孔内形成的多个宽的(纵向的)间隙/空隙/间距的又一个多层PCB的一部分的横截面图。
图29例示了具有通过使用在芯或子复合结构中具有镀制抗蚀剂材料以及在一个或更多个介电层中具有镀制抗蚀剂材料的多个点而在镀制贯通孔内形成的多个宽的(纵向的)间隙/空隙/间距的又一个多层PCB的一部分的横截面图。
图30例示了通过使用镀制抗蚀剂材料的多个点在镀制贯通孔内形成宽间隙/空隙。
具体实施方式
使信号恶化最小化的划算且高效的系统是为了通过控制导电材料在印刷电路板(PCB)的镀制通孔结构内的形成来电隔离、减少或者消除短截线。通孔结构内的镀制抗蚀剂的一个或更多个区域被用于通过在通孔结构中有意地创建一个或更多个空隙来抵抗导电材料的形成。结果，导电材料在通孔结构内的形成可以被限制于对于传输电信号所必需的这些区域。根据特定实施方式，将通孔结构分割成电隔离的段能够显著地增加PCB设计的路由能力或布线密度。这是因为分割的通孔的每个电隔离的段可以被用于电连接与特定段关联的层上的信号。
多层PCB可以是芯片基板、母板、背板、后面板、中心面、柔性或刚性柔性电路。本发明不限于在PCB中使用。通孔结构可以是用于将电信号从一个导电层传输到另一个导电层的镀制贯通孔。镀制通孔结构还可以是用于将电组件电连接到PCB上的其它电组件的组件安装孔。
电隔离、减少或消除PCB的通孔结构内的短截线的方法可以比反钻快并且高效。可以将镀制抗蚀剂同时设置在PCB的导电层和/或介电层中的很多间距内。在大多数情况下，PCB可以具有为约正的100,000量级的贯通孔和通孔。同时，多层PCB可以具有多个层。有利的是，分割通孔中的每一个，并且针对每个通孔将短截线控制到可变的程度。换句话说，每个通孔可以在不同的层和不同的位置处进行分割。为了能够在单个面板上同时分割所有通孔，在面板中的钻孔以及通孔的后续镀制之前，可以在制造PCB叠层期间所选的每个子复合芯的层上选择性地沉积镀制抗蚀剂。例如，可以同时形成PCB的一层内的所有间距。在另一个示例中，可以同时在PCB的所有通孔结构内形成导电材料。相反，如前所述，对于一个通孔结构通常执行一次反钻。因此，合并镀制抗蚀剂以限制短截线形成的方法可以使得能够比反钻快地生产PCB。
图3是描述了根据特定实施方式的具有通过镀制抗蚀剂370形成的镀制通孔结构330的PCB 300的示图。PCB 300包括由介电层320a-320e分离的导电层310a-310e。镀制通孔结构330被镀制有种子导电材料390以及另外的导电材料392的涂层。通过在用于制造PCB叠层的子复合结构中选择性地沉积镀制抗蚀剂来有效地将镀制通孔330分割成多个电隔离部分(330a和330b)。本文中参照图4至图8描述分割镀制通孔(诸如镀制通孔330)的方法。
图3示出了镀制通孔使得电信号360能够通过穿过通孔330的隔离部分330a从PCB300的第一导电层310a上的一条迹线340或组件安装焊盘传输到第二导电层310b上的另一条迹线350。类似地，通孔330的隔离部分330b使得另一个电信号362能够在不干扰信号360的情况下传输到迹线380。
镀制抗蚀剂通常是在导电层和介电层的一个或更多个间距中沉积的非导电材料。例如，在图3中，镀制抗蚀剂被沉积在导电层310d的间距中。当将PCB 300放在种子或催化池(bath)中时，种子将被沉积在通孔壁的所有区域上，但是将不被沉积在镀制抗蚀剂上。少量种子可能被沉积在镀制抗蚀剂上，能够利用后处理操作来去除这些残留沉积物。随后，当将面板放到无电铜(electroless copper)或电解铜镀制池中时，铜将镀制存在种子或者导电性的地方，并且将不镀制或者沉积在存在镀制抗蚀剂的区域。镀制抗蚀剂将形成圆柱空隙，该圆柱空隙将通孔的桶有效地分割成多个段。
镀制抗蚀剂370防止催化材料390和导电材料392沉积在导电层310d处的通孔结构330内。结果，通孔330被分割成电隔离部分330a和330b。随后，在信号完整性不因为由部分330b导致的干扰而恶化的情况下，电信号360从第一导电层310a行进到第二导电层310b。镀制通孔结构330的导电材料392是介质，电信号360通过该介质从PCB 300的第一导电层310a行进到第二导电层310b。类似地，电信号362穿过镀制通孔330至导电层310e。镀制通孔结构330可以具有任何的形状。
导电或催化材料390的一些示例是无电铜、钯种子。催化播种处理还可以包括电泳镀制或者直接金属化。在通孔结构330内沉积诸如导电金属或铜这样的导电材料392的镀制处理可以包括电解镀制或无电处理。
PCB 300可以具有任何数目的导电层和介电层。为了简单起见，图3仅示出了五层导电层310a-310e以及五层介电层320a-320e。导电层310a-310e中的每一个可以包括诸如电源或地层这样的部分层或完整层，可以包括电路迹线的层，或者可以包括具有电路迹线以及诸如地层这样的部分层二者的层。导电层310a-310e的非限制性示例是铜。介电层320a-320e的一些非限制性示例是FR-4、环氧树脂玻璃、聚酰亚胺玻璃、陶瓷碳氢化合物、聚酰亚胺膜、树脂浸渍织物玻璃、膜、树脂浸渍无光泽材料、Kevlar、纸、以及散布有纳米粉末的树脂电介质。根据特定实施方式，分割的通孔被填充有绝缘或电阻膏，以改进可靠性或功能性。
本文中参照图4至图8描述分割镀制通孔(诸如镀制通孔330)的方法。如本文中进一步描述的，间距是在至少一个导电层310a-310e和/或至少一个介电层320a-320e内的孔。例如，间距可以形成在导电层310e中。每个间距具有比镀制通孔结构330大的半径。以下参照图4至图8描述通过蚀刻处理形成间距。
图4至图8是描述了根据本发明的特定实施方式的在导电层310d内蚀刻间距以及布置和沉积镀制抗蚀剂370的示例。要注意的是，参照图4至图8描述的蚀刻将应用于子复合结构的两个导电层。为了简单的目的，参照图4至图8的一个导电层(310d)来描述蚀刻。此外，为了简单起见，图4至图8描述了将镀制抗蚀剂选择性地沉积在芯子复合结构中的一个位置上。然而，要理解的是，可以根据PCB设计来将镀制抗蚀剂选择性地沉积在子复合结构中的多个位置上。此外，每个子复合结构可以具有被选择性地沉积在与其它子复合结构的层不同的层上的镀制抗蚀剂，以通过层压这些不同的子复合结构以形成PCB叠层来实现期望的PCB设计。
图4是描述了根据特定实施方式的覆盖有选择性地暴露于电磁辐射的抗蚀剂层的芯子复合结构。图4示出了包括夹在两个导电层310d和310e之间的介电层320d的子复合结构402(本文中也被称为芯)。导电层310d被覆盖有蚀刻抗蚀剂400。蚀刻抗蚀剂的部分被覆盖有掩模410。
蚀刻抗蚀剂400是被施加至导电层310d的区域以防止该区域在电磁、化学或电化学蚀刻处理期间反应的任何材料。可以通过光刻处理、通过选择性沉积或者通过直接激光成像来处理蚀刻抗蚀剂400。蚀刻抗蚀剂400的一些示例是光刻胶、有机材料、干膜、薄板、膏、聚合物厚膜以及液体。
掩模410是选择性地覆盖一区域以防止所覆盖的区域在电磁、化学或电化学反应期间反应的膜或板。掩模410的一些示例是银膜、玻璃或者重氮膜。掩模410可以利用掩模对准器(未描述)而定位在蚀刻抗蚀剂400上面，该掩模对准器被构造为控制掩模410的布置。作为非限制性示例，蚀刻抗蚀剂400的暴露部分被暴露于电磁辐射420或者激光，并且被改变为使得在留下未被扰乱的覆盖的蚀刻抗蚀剂的同时暴露可去除的蚀刻抗蚀剂。在使用激光的情况下，不需要掩模410。
图5是描述了根据本发明的特定实施方式的具有改变的蚀刻抗蚀剂500的区域的子复合结构402的导电层310d、310e和介电层320d的示图。已终止电磁辐射420(图4)，并且已去除掩模410(图4)，因此暴露未改变的蚀刻抗蚀剂400。
图6是描述了根据特定实施方式的具有改变的蚀刻抗蚀剂500(图5)的子复合结构402的导电层310d、310e和介电层320b以及被去除以在导电层310d中形成间距600的导电层310d的一部分的示图。已经通过本领域中众所周知的方法去除了改变的蚀刻抗蚀剂500(图5)，因此暴露导电层310d的一部分。然后，蚀刻导电层310d的暴露部分以形成间距600，并且暴露介电层320d。间距600可以在地或电源面中，或者在单层上的导电焊盘或特征中。
图7是描述了根据特定实施方式的在去除未改变的蚀刻抗蚀剂400的情况下的子复合结构402的导电层310d、310e和介电层320d的示图。可以通过本领域中众所周知的方法来去除未改变的蚀刻抗蚀剂400(图4至图6)，因此暴露导电层310d。
图8是描述了根据特定实施方式的在镀制抗蚀剂870沉积在间距600内的情况下的子复合结构402的导电层310d、310e和介电层320d的示图。
例如，可以使用印刷、模版印刷(stencil printing)、针滴(needle dispensing)等来使镀制抗蚀剂沉积到间距中。镀制抗蚀剂可以是疏水绝缘材料，该疏水绝缘材料抵抗能够催化无电金属沉积的催化物种的沉积。镀制抗蚀剂还可以是抵抗诸如胶态石墨这样的其它“种子”沉积物的沉积的材料。
可以沉积镀制抗蚀剂，以与经蚀刻的间距层平齐或者比经蚀刻的间距层高。镀制抗蚀剂可以是膏或者粘性液体。镀制抗蚀剂的一些非限制性示例是硅胶树脂、聚乙烯树脂、碳氟树脂、聚氨酯树脂以及丙烯酸树脂。这样的绝缘疏水树脂材料可以被单独地使用或者在具有足够量的其它树脂材料的组合合成物中使用，以保持该组合合成物的疏水特性。
在沉积镀制抗蚀剂之后，使用适当的方法来固化镀制抗蚀剂。现在可以使用本领域中众所周知的技术来将具有镀制抗蚀剂870的子复合结构402在原位层压到多层PCB叠层的其余部分。可以对在不同的位置处具有选择性地沉积的镀制抗蚀剂的多个子复合结构(芯)进行层压，以形成PCB叠层。通过PCB叠层、通过导电层、介电层、以及通过镀制抗蚀剂而钻出贯通孔。
因此，PCB板具有多个贯通孔，然后可以通过将该PCB板放到种子池中，之后浸入无电铜池中，同时镀制所述多个贯通孔。种子池的非限制性示例是铜钯胶质。用于表面镀制的示例可以在美国专利No.4,668,532中找到。无电铜提供初始导电性路径，以使得能够对该PCB板中的每个贯通孔的桶进行附加的电解铜镀制。种子化学物质(无电铜)将沉积在贯通孔壁的表面上，但是将不有效地沉积在具有镀制抗蚀剂的壁的区域上。少量无电铜可能沉积在镀制抗蚀剂上，但是能够通过本领域中已知的后处理步骤来去除这种量。例如，能够通过使受影响的区域在碱性溶液中与螯合剂接触达足以从疏水镀制抗蚀剂去除几乎所有所述催化物种的一段时间，来去除可能沉积在镀制抗蚀剂上的任何少量的无电铜。然后，该PCB板将遵循用于板镀制或者图案镀制的已知处理。例如，可以使用电解或无电镀制。换句话说，贯通孔的内壁与金属沉积溶液接触，以仅使未受到疏水镀制抗蚀剂保护的壁的暴露的催化区域金属化。
只要存在种子材料，就将建立导电材料在通孔结构中的镀制。类似地，在存在镀制抗蚀剂的地方，将不形成导电材料的镀制。因此，通孔结构中没有镀制导电材料的区域有效地将通孔分割成电隔离部分。通过策略地将镀制抗蚀剂设置在PCB叠层的特定位置中以及特定层上，可以同时形成通孔结构中的多个电隔离部分。
因此，可以使用以上方法来将通孔结构构造成多个电隔离的段。每个这样的段提供到PCB内的适当的层的互连路径。这些分割的通孔可以随后被填充有像环氧树脂这样的绝缘材料或者其它绝缘或电阻聚合物，以提高可靠性或者增加功能性。因此，可以避免昂贵的、易出错的且耗时的反钻。类似地，返回参照图3，镀制抗蚀剂370的使用避免了可能由反钻导致的对PCB 300的可能的损坏。另外的优点在于，反钻通常可控制到+/-5密耳的深度公差，然而可以通过本文中描述的系统和方法来实现+/-1密耳或更好的可控制的深度公差。结果，与反钻相比，镀制抗蚀剂370、介电层320b以及导电层310c之间的一致性可以被保持到更严格的标准偏差。
根据特定实施方式，更厚的抗蚀剂沉积可以是优选的。在这种情况下，子复合结构或芯被机械地钻孔有贯通孔，所述贯通孔与在所得的PCB叠层中期望分割的通孔结构的区域对应。子复合结构的厚度可以在从约1至50密耳的范围内。因此，可以产生镀制抗蚀剂的更厚的沉积。使用专门孔填充设备、模版或者丝网印刷来使贯通孔填充有镀制抗蚀剂。这种处理被已知为孔堵塞或者通孔填充。然后，使用适当的处理来固化镀制抗蚀剂。可以采用平面化或洗涤操作，以从子复合结构的表面去除任何过量的镀制抗蚀剂。可以使用标准PCB过程来处理子复合结构，以形成电路图像。要注意的是，贯通孔可以在形成电路图像之前或者在形成电路图像之后被填充有镀制抗蚀剂。然后，可以将子复合结构层压成多层PCB叠层，并且处理可以如上所述那样继续，以对PCB叠层中的一个或更多个通孔结构的内壁进行无电播种和后续镀制。根据特定实施方式，分割的通孔被填充有电绝缘材料、欧姆电阻膏、或者电压可切换介电材料，以改进可靠性或功能性。在使用电压可切换介电材料的情况下，可以进行PCB中的可编程电路布线。此外，电压可切换介电材料能够提供瞬时保护(transientprotection)。本文中使用的术语“瞬时”不仅包含静电放电事件，而且包含将电压和电流直接地或间接地引入到印刷电路板中以及这些电压和电流的幅度高到足以导致印刷电路板上的电组件的恶化或故障的、短持续时间的任何现象。
图9是描述了根据特定实施方式的具有使用更厚的镀制抗蚀剂层而形成的分割的镀制通孔结构的PCB叠层的示图。图9示出了包括由介电层920a-920f分离的导电层910a-910f的PCB 900。镀制通孔结构930被镀制有种子导电材料990以及另外的导电材料992的涂层。通过在用于形成PCB叠层的子复合结构中选择性地沉积镀制抗蚀剂，有效地将镀制通孔930分割成多个电隔离部分(930a和930b)。
图9示出了分割的镀制通孔使得电信号960能够在信号完整性不因为由部分930b导致的干扰而恶化的情况下通过穿过通孔930的隔离部分930a从PCB 900的第一导电层910a上的一条迹线940传输到第二导电层910b上的另一条迹线950。镀制通孔结构930的导电材料992是介质，电信号960通过该介质从PCB 900的第一导电层910a行进至第二导电层910b。类似地，通孔930的隔离部分930b使得另一个电信号962能够在不干扰信号960的情况下传输到迹线980。镀制抗蚀剂970防止导电材料990和992沉积在导电层910c和910d处的通孔结构930内。结果，通孔930被有效地分割成电隔离部分930a和930b。
PCB 900可以具有任何数目的导电层和介电层。为了简单起见，图9仅示出了六层导电层910a-910f和六层介电层920a-920f。导电层910a-910f中的每一个可以包括诸如电源或地层这样的部分或完整层，并且可以包括电路迹线的层，或者可以包具有电路迹线以及诸如地层这样的部分层二者的层。导电层910a-910f的非限制性示例是铜，并且介电层920a-920f的一些非限制性示例是环氧树脂玻璃、聚合物玻璃、陶瓷碳氢化合物、聚酰亚胺膜、聚四氟乙烯膜、树脂浸渍无光泽材料、Kevlar、纸、具有分散的纳米粉末的树脂电介质。
根据特定实施方式，镀制抗蚀剂被选择性地沉积在子复合结构的导电层和相邻的介电层中形成的间距中。在这种情况下，子复合结构可以被以机械方式或激光钻孔，以形成盲孔。盲孔开始于子复合结构的一个导电层，行进通过介电层，并且终止于子复合结构的另一个导电层。然而，盲孔的深度能够被钻到不足以达到子复合结构的导电层的任何深度。然后，使用例如橡胶滚轴、模版或者丝网印刷操作来将镀制抗蚀剂沉积到盲孔中。然后，固化抗蚀剂。可以采用平面化或洗涤操作来从盲孔的开口端去除抗蚀剂。可以使用标准PCB过程来处理子复合结构，以形成电路图像。要注意的是，可以在形成电路图像之前或者在形成电路图像之后沉积镀制抗蚀剂。然后，可以将子复合结构层压成多层PCB叠层，并且处理可以如上所述继续，以对通孔结构的内壁进行无电播种和后续镀制。这种通孔结构的优点在于，镀制抗蚀剂不从孔的盲端出来，并且可以形成到子复合结构(芯)的未钻孔的导电层的连接。根据特定实施方式，分割的通孔被填充有电绝缘材料、欧姆电阻膏或者电压可切换介电材料，以改进可靠性或者功能性。在使用电压可切换介电材料的情况下，可以进行PCB中的可编程电路布线。此外，电压可切换介电材料能够提供瞬时保护。
图10是描述了根据特定实施方式的具有通过在子复合结构的导电层和相邻的介电层中形成的间距中选择性地沉积镀制抗蚀剂而形成的分割的镀制通孔结构的PCB叠层的示图。图10示出了包括由介电层1020a-1020f分离的导电层1010a-1010f的PCB1000。镀制通孔结构1030被镀制有种子导电材料1090以及另外的导电材料1092的涂层。通过在用于形成PCB叠层的子复合结构中选择性地沉积镀制抗蚀剂，有效地将镀制通孔1030分割成多个电隔离部分(1030a和1030b)。
图10示出了分割的镀制通孔使得电信号1060能够在信号完整性不因为由部分1030b导致的干扰而恶化的情况下通过穿过通孔1030的隔离部分1030a从PCB 1000的第一导电层1010a上的一条迹线1040传输到不同的导电层1010c上的另一条迹线1050。镀制通孔结构1030的导电材料1092是介质，电信号1060通过该介质从PCB1000的第一导电层1010a行进到另一个导电层1010c。类似地，通孔1030的隔离部分1030b使得另一个电信号1062能够在不干扰信号1060的情况下传输到迹线1080。镀制抗蚀剂1070防止导电材料1090和1092沉积在导电层1010d和介电层1020c处的通孔结构1030内。结果，通孔1030被有效地分割成电隔离部分1030a和1030b。
PCB 1000可以具有任何数目的导电层和介电层。为了简单起见，图10仅示出了六层导电层1010a-1010f和六层介电层1020a-1020f。导电层1010a-1010f中的每一个可以包括诸如电源层或地层这样的部分或完整层，并且可以包括电路迹线的层，或者可以包括具有电路迹线以及诸如地层这样的部分层二者的层。导电层1010a-1010f的非限制性示例是铜，并且介电层1020a-1020f的一些非限制性示例是环氧树脂玻璃、聚酰亚胺玻璃、陶瓷碳氢化合物、聚酰亚胺膜、聚四氟乙烯膜、树脂浸渍无光泽材料、Kevlar、纸、具有分散的纳米粉末的树脂电介质。
根据特定实施方式，镀制抗蚀剂被选择性地沉积在与子复合结构的顶部导电层共面的表面上的暴露的电介质上的子复合结构的表面上。在这种情况下，镀制抗蚀剂被沉积到暴露的电介质上的子复合芯的蚀刻表面上。镀制抗蚀剂使用丝网印刷、模版、针滴或者本领域中已知的其它方法而沉积到电介质上。镀制抗蚀剂的沉积厚度可以被调整到多达5密耳厚的范围。[2密耳至30密耳]镀制抗蚀剂的沉积可以是任何形状，但是通常在几何形状上是圆形或正方形。在沉积之后，使用适当的处理来固化镀制抗蚀剂。可以使用标准PCB过程来处理子复合结构，以形成电路图像。要注意的是，可以在形成电路图像之前或者在形成电路图像之后沉积镀制抗蚀剂。然后，可以将子复合结构层压成多层PCB叠层，并且处理可以如上所述那样继续，以对通孔结构的内壁进行无电播种和后续镀制。根据特定实施方式，分割的通孔被填充有电绝缘材料、欧姆电阻膏或者电压可切换介电材料，以改进可靠性或功能性。在使用电压可切换介电材料的情况下，可以进行PCB中的可编程电路布线。此外，电压可切换介电材料能够提供瞬时保护。
图11是描述了根据特定实施方式的具有通过将镀制抗蚀剂选择性地沉积在暴露的电介质上的子复合结构的表面上而形成的分割的镀制通孔结构的PCB叠层的示图。图11示出了包括由介电层1120a-1120e分离的导电层1110a-1110e的PCB 1100。镀制通孔结构1130被镀制有种子导电材料1190以及另外的导电材料1192的涂层。通过将镀制抗蚀剂选择性地沉积在用于形成PCB叠层的子复合结构中，有效地将镀制通孔1130分割成多个电隔离部分(1130a和1130b)。
图11示出了分割的镀制通孔使得电信号1160能够在信号完整性不因为由部分1130b导致的干扰而恶化的情况下通过穿过通孔1130的隔离部分1130a从PCB 1100的第一导电层1110a上的一条迹线1140传输到不同的导电层1110c上的另一条迹线1150。镀制通孔结构1130的导电材料1192是介质，电信号1160通过该介质从PCB 1100的第一导电层1110a行进到另一个导电层1110c。类似地，通孔1130的隔离部分1130b使得另一个电信号1162能够在不干扰信号1160的情况下传输到迹线1180。镀制抗蚀剂1170防止导电材料1190和1192沉积在导电层1110c和另一个导电层1110e之间的区域处的通孔结构1130内。结果，通孔1130被有效地分割成电隔离部分1130a和1130b。镀制通孔结构1130可以具有任何形状。
PCB 1100可以具有任何数目的导电层和介电层。为了简单起见，图11仅示出了五层导电层1110a-1110e和五层介电层1120a-1120e。导电层1110a-1110e中的每一个可以包括诸如电源层或地层这样的部分层或完整层，并且可以包括电路迹线的层，或者可以包括具有电路迹线以及诸如地层这样的部分层二者的层。导电层1110a-1110e的非限制性示例是铜，并且介电层1120a-1120e的一些非限制性示例是环氧树脂玻璃、聚酰亚胺玻璃、陶瓷碳氢化合物、聚酰亚胺膜、聚四氟乙烯膜、树脂浸渍无光泽材料、Kevlar、纸、具有分散的纳米粉末的树脂电介质。
根据特定实施方式，在子复合结构上的导电区域或导电焊盘上，将镀制抗蚀剂选择性地沉积在子复合结构的表面上。导电区域可以被构图为平面，或者可以是单个焊盘或特征。在焊盘或特征的情况下，镀制抗蚀剂可以与焊盘交叠。镀制抗蚀剂使用丝网印刷、模版、针滴或者本领域中已知的其它方法而沉积在导电区域上。镀制抗蚀剂的沉积可以是任何形状，但是在几何形状上通常是圆形或正方形。在沉积之后，使用适当的处理来固化镀制抗蚀剂。可以使用标准PCB过程来处理子复合结构，以形成电路图像。要注意的是，在形成电路图像之前或者在形成电路图像之后，可以沉积镀制抗蚀剂。然后，可以将子复合结构层压成多层PCB叠层，并且处理可以如上所述那样继续，以对通孔结构的内壁进行无电播种和后续镀制。根据特定实施方式，分割的通孔被填充有电绝缘材料、欧姆电阻膏或者电压可切换介电材料，以改进可靠性或功能。在使用电压可切换介电材料的情况下，可以进行PCB中的可编程电路布线。此外，电压可切换介电材料能够提供瞬时保护。
图12是描述了根据特定实施方式的具有通过在子复合结构的表面上的导电区域或导电焊盘上选择性地沉积镀制抗蚀剂而形成的分割的镀制通孔结构的PCB叠层的示图。图12示出了包括由介电层1220a-1220e分离的导电层1210a-1210e的PCB 1200。镀制通孔结构1230被镀制有种子导电材料1290以及另外的导电材料1292的涂层。通过在用于形成PCB叠层的子复合结构中选择性地沉积镀制抗蚀剂，有效地将镀制通孔1230分割成多个电隔离部分(1230a和1230b)。
图12示出了分割的镀制通孔使得电信号1260能够在信号完整性不因为由部分1230b导致的干扰而恶化的情况下通过穿过通孔1230的隔离部分1230a从PCB 1200的第一导电层1210a上的一条迹线1240传输到导电焊盘1210d上的另一条迹线1250。镀制通孔结构1230的导电材料1292是介质，电信号1260通过该介质从PCB 1200的第一导电层1210a行进到导电焊盘1210d。类似地，通孔1230的隔离部分1230b使得另一个电信号1262能够在不干扰信号1260的情况下传输到迹线1280。镀制抗蚀剂1270防止导电材料1290和1292沉积在导电层1210e和导电焊盘1210d之间的区域处的通孔结构1230内。结果，通孔1230被有效地分隔成电隔离部分1230a和1230b。镀制通孔结构1230可以具有任何形状。
PCB 120可以具有任何数目的导电层和介电层。为了简单起见，图12仅示出了五层导电层1210a-1210e和五层介电层1120a-1120e。导电层1210a-1210e中的每一个可以包括诸如电源层或地层这样的部分层或完整层，并且可以包括电路迹线的层，或者可以包括具有电路迹线以及诸如地层这样的部分层二者的层。导电层1210a-1210f的非限制性示例是铜，并且介电层1220a-1220e的一些非限制性示例是环氧树脂玻璃、聚合物玻璃、陶瓷碳氢化合物、聚酰亚胺膜、聚四氟乙烯膜、树脂浸渍无光泽材料、Kevlar、纸、具有分散的纳米粉末的树脂电介质。
由于导致分割部分的通孔的镀制抗蚀剂沉积的选择性特性和同时镀制，通孔可以被细分为多个部分，每个部分能够在不干扰其它部分中的信号的情况下承载信号。为了有效地这样做，当设计PCB布局时，使用计算机程序是有利的。例如，计算机程序将被修补(patch)为ECAD软件，诸如Cadence AllegroTM或Mentor ExpeditionTM或SupermaxTM。计算机程序还可以作为独立的软件模块运行，其可以从ECAD系统输入数据，分割通孔，然后将适当的文件输出回到ECAD或者计算机辅助制造(CAM)系统。这种软件还可以输出要被用于对制造设备进行编程的文件以在所选的芯中钻出适当的孔，和/或生成原图(art work)以制造用于选择性地沉积镀制抗蚀剂的模版。因此，通过确定镀制抗蚀剂的位置以及所得的分割的通孔的位置，能够优化PCB设计，以增加布线密度并且改进完整性。在预先存在PCB布局的设计的情况下，计算机程序能够被用于在与例如用于反钻的位置相关的位置中识别选择性地沉积镀制抗蚀剂的位置。
使用多镀制抗蚀剂点的更宽的导电通孔间隙
像图3中一样，一些单个镀制抗蚀剂间隙/空隙方法的一个缺点在于，它们易于出现制造缺陷(例如，电短路)。例如，当多层PCB叠层中的层变得更薄时，镀制抗蚀剂的厚度必须也变得更薄，增加了镀制贯通孔(也被称为通孔)中的导电镀制材料能够跨期望包围间隙/空隙的镀制抗蚀剂材料而短路的可能性。
图13例示了具有在镀制贯通孔(PTH)内形成的理想间隙的多层PCB叠层的一部分的横截面图。多层PCB叠层1302可以包括一个或更多个芯和/或子复合结构1312a和1312b，所述一个或更多个芯和/或子复合结构1312a和1312b被层压在一起以形成PCB叠层1302。每个芯和/或子复合结构1312a和1312b可以包括一个或更多个介电层和/或一个或更多个导电层，其形成刚性的、半刚性的、半柔性的和/或柔性的结构。
在一个示例中，结构1312a和/或1312b可以是芯结构1315(例如，柔性、半柔性/半刚性、或者刚性)，所述芯结构1315在一侧或两侧上包括具有介电材料1322(例如，预浸材料)的导电层(例如，箔)1320a和1320b。介电材料可以是例如预浸材料、粘结片、和/或诸如固化或部分固化的树脂这样的子复合材料，并且这些介电材料可以浸渍有加固或加强材料或集料(aggregate)。固化的或部分固化的树脂可以包括环氧树脂、聚酰亚胺、聚苯醚(PPO)、氰酸酯、碳氢化合物、聚四氟乙烯(PTFE)、双马来酰亚胺三嗪(BT)、酚树脂或者用于印刷电路板介电材料作为纯的或混合的化合物的任何树脂。树脂浸渍加固可以被用于介电材料1322，并且可以包括机织织物或非机织织物玻璃纤维、Kevlar纤维、聚酯纤维、碳纤维、纤维素纤维或者用于印刷电路板的任何其它纤维。当使用非机织织物加固时，该加固可以是如斩碎的、粉末状的材料这样的纤维等。
在第二示例中，结构1312a和/或1312b可以是包括在中间具有一个或更多个介电层1326a、1326b和/或1326c的一个或更多个导电层(例如，箔)1324a、1324b、1324c和/或1324d的第一子复合结构1317(例如，柔性、半柔性/半刚性、或者刚性)。在本示例中，复合结构1317在顶表面和底表面上具有导电层。
在第三示例中，结构1312a和/或1312b可以是包括在中间具有一个或更多个导电层(例如，箔)1330a、1330b、1330c和/或1330d的一个或更多个介电层1328a、1328b、1328c、1328d和/或1328e的第二子复合结构1319(例如，柔性、半柔性/半刚性、或者刚性)。在本示例中，复合结构1319在顶表面和底表面上具有介电层。
在一些示例中，芯/子复合结构1312a和/或1312b内的导电层中的一个或更多个可以包括电迹线和/或焊盘，所述电迹线和/或焊盘可以通过对导电层1320、1324和/或1330进行蚀刻而形成。
在图13中，镀制抗蚀剂1304已被沉积在芯/子复合结构1312b的一部分上。例如，在堆叠处理期间，可以使用例如丝网印刷、模版印刷、喷墨、转印印刷或者其它沉积方法来使镀制抗蚀剂1304沉积在芯/子复合结构1312b的一个表面上。注意到，镀制抗蚀剂1304可以被沉积在导电层1320a、1324a或者介电层1328a的顶部上。
可以形成穿过包括镀制抗蚀剂1304的叠层1302的镀制贯通孔(PTH)1316，叠层1302可以电耦合芯/子复合结构1312a、1312b的一个或更多个导电层1320、1324和/或1330和/或在所述导电层中的一个或更多个上形成的电迹线/焊盘。镀制抗蚀剂1304防止导电镀制材料在镀制抗蚀剂1304处沉积在PTH 1316内。结果，PTH 1316被有效地分割成电隔离通孔段1308和1310。当PTH 1316被镀制有导电材料时，形成两个分离的通孔段1308和1310，通过镀制抗蚀剂1304来形成通孔间隙/空隙/间距1318。
然而，图13是理想情况，并且没有例示通常在真实的/实际的PTH结构中表现出的问题。
图14例示了具有在镀制贯通孔(PTH)1416内形成的间隙的实际的多层PCB叠层的一部分的横截面图。多层PCB叠层1402包括多个介电层1406a、1406b和1406c(例如，预浸材料层)以及多个芯或子复合结构1412a和1412b。芯或子复合结构1412a和1412b可以与图13的芯或子复合结构类似。在本示例中，镀制抗蚀剂1404已被沉积在第一芯/子复合结构1412b上。当PTH 1416被镀制有导电材料时，形成两个分离的通孔段1408和1410，通过镀制抗蚀剂1404来形成通孔间隙/空隙/间距1418。如本文中例示的，由于在层压处理期间在1406b中的不平坦的固体结构，可能存在宽的厚度变化(例如，在层1412a和1406b之间)。因此，当多个芯或子复合结构1412a和1412b被层压到一起时，至少一个非导电/介电层1406b可能需要足够宽，以适应厚度变化和层压空隙问题。同时，由于阻抗控制、总厚度控制和/或其它原因，很多印刷电路板(PCB)具有介电层厚度限制。于是，PCB可能面对不能解决的折中。例如，由于各向同性的电解镀制特性，通常存在在镀制抗蚀剂1404上扩展的悬伸的导电镀制材料。该悬伸导电材料缩短了间隙/空隙/间距1418的宽度，增加了第一通孔段1408和第二通孔段1410之间的短路的可能性。即使不存在短路，小的间隙1418也可能易于产生电流泄漏和/或电弧。由于短路、泄漏、电弧的风险以及介电层的不均匀的厚度，非导电介电层可能必须做得甚至更宽。然而，由于厚度限制(例如，阻抗控制、厚度控制等)，增加镀制抗蚀剂1404和/或介电层1406b的宽度可能不是一种选择。
图15至图29例示了克服图13和图14的单个间隙/空隙方法的缺点的不同的解决方案。
图15例示了具有通过使用在一个或更多个介电层1506a和1506b中的具有镀制抗蚀剂材料1504和1505的多个点而在镀制贯通孔1516内形成的宽的(纵向的)间隙/空隙/间距1518的多层PCB 1502的一部分的横截面图。在多层PCB 1502内，可以在两个镀制抗蚀剂材料1504和1505之间形成间隙/空隙/间距1518。多层PCB 1502还可以包括附加的电介质、芯结构和/或子复合结构层1512a、1512b和1512c。第一镀制抗蚀剂材料1504和1505可以包括抵抗能够催化无电金属沉积的催化物种的沉积的绝缘疏水树脂材料。第一通孔段1504和第二通孔段1505可以沿着分割的镀制贯通孔1516的圆周而分离。
在另一个示例中，与在印刷电路板中使用的有效地防止沉积和/或使得能够去除电解镀制种子的材料相比，第一镀制抗蚀剂和第二镀制抗蚀剂可以组成钻孔表面的减小的表面积。在另一个示例中，化学或物理处理可以被用于使用在镀制树脂表面和其它区域之间的化学或物理接合力差来去除电解镀制种子。
在一个示例中，第一镀制抗蚀剂材料1504的第一厚度可以小于第一介电层1506a的第二厚度。类似地，第二镀制抗蚀剂材料1505的第三厚度可以小于第二介电层1506b的第四厚度。
在另一个示例中，第一镀制抗蚀剂材料1504的第一厚度与第一介电层1506a的第二厚度大致相同。
在一个示例中，芯或子复合结构1512a、1512b和/或1512c可以包括至少一个电源平面和/或至少一个地平面。
图16例示了具有通过使用在一个或更多个介电层1606b和1606c中的具有镀制抗蚀剂材料1604和1605的多个点而在镀制贯通孔1616内形成的宽的(纵向的)间隙/空隙1618的多层PCB 1602的一部分的横截面图。多层PCB 1602可以包括多个介电层1606a、1606b、1706c和/1606d、多个芯或子复合结构1612a和/或1612b、和/或一个或更多个电介质、芯和/或子复合结构层1614。在多层PCB 1602内，可以在两个镀制抗蚀剂材料1604和1605之间形成间隙/空隙/间距1618。在本示例中，镀制抗蚀剂材料1604和1605已被沉积在第一芯或子复合结构1612a的第一表面以及第二芯或子复合结构1612b的第二表面上。多层PCB 1602还可以包括在镀制抗蚀剂材料1604和1605之间的附加的电介质、芯结构和/或子复合结构层1614。另外，第一介电层1606a可以被设置在第一芯或子复合结构1612a的第二表面上，并且第二介电层1606b可以被设置在第二芯或子复合结构1612b的第一表面上。
在一个示例中，结构1612a、1612b和/或1614可以是包括设置在介电材料1622(例如，预浸材料)的任一侧上的导电层(例如，箔)1620a和1620b的芯结构1615(例如，柔性、半柔性/半刚性、或者刚性)。介电材料可以是例如预浸材料、接合片和/或诸如固化或部分固化的树脂这样的子复合材料，并且这些介电材料可以被浸渍有加固或加强材料或者集料。固化或部分固化的树脂可以包括环氧树脂、聚酰亚胺、聚苯醚(PPO)、氰酸酯、碳氢化合物、聚四氟乙烯(PTFE)、双马来酰亚胺三嗪(BT)、酚树脂或者用于印刷电路板介电材料的作为纯的或混合的化合物的任何树脂。树脂浸渍加固可以被用于介电材料1622，并且可以包括机织织物或非机织织物玻璃纤维、Kevlar纤维、聚酯纤维、碳纤维、纤维素纤维或者用于印刷电路板的任何其它纤维。当使用非机织织物加固时，该加固可以是如斩碎的、粉末状的材料这样的纤维等。
在第二示例中，结构1612a、1612b和/或1614可以是包括在中间具有一个或更多个介电层1626a、1626b和/或1626c的一个或更多个导电层(例如，箔)1624a、1624b、1624c和/或1624d的第一子复合结构1617(例如，柔性、半柔性/半刚性、或者刚性)。在本示例中，复合结构1617在顶表面和底表面上具有导电层。
在第三示例中，结构1612a、1612b和/或1614可以是包括在中间具有一个或更多个导电层(例如，箔)1630a、1630b、1630c和/或1630d的一个或更多个介电层1628a、1628b、1628c、1628d和/或1628e的第二子复合结构1619(例如，柔性、半柔性/半刚性、或者刚性)。在本示例中，复合结构1619在顶表面和底表面上具有介电层。
在一些示例中，芯/子复合结构1612a和/或1612b内的导电层中的一个或更多个可以包括可以已通过蚀刻导电层1620、1624和/或1630而形成的电迹线和/或焊盘。
图17例示了具有通过使用在一个或更多个介电层1706b和1706d中的具有镀制抗蚀剂材料1704和1705的多个点而在镀制贯通孔1716内形成的宽的(纵向的)间隙/空隙1718的另一个多层PCB 1702的一部分的横截面图。多层PCB 1702可以包括多个介电层1706a、1706b、1706c、1706d和/或1706e、多个芯或子复合结构1712a和/或1712b、和/或一个或更多个电介质、芯和/或子复合结构层1714a和/或1714b。在多层PCB 1702内，可以在两个镀制抗蚀剂材料1704和1705之间形成间隙/空隙/间距1718。在本示例中，镀制抗蚀剂材料已被沉积在第一芯或子复合结构1712a的第一表面以及第二芯或子复合结构1712b的第一表面上。多层PCB 1702还可以包括在镀制抗蚀剂材料1704和1705之间的附加的电介质、芯结构和/或子复合结构层1714a。另外，第一介电层1706a可以被设置在第一芯或子复合结构1712a的第二表面上，并且第二介电层1706c可以被设置在第二芯或子复合结构1712b的第二表面上。
多层PCB 1702的一部分的立体图1717还例示了，在一个示例中，镀制抗蚀剂1704可以被沉积在与要设置PTH 1716的位置对应的芯或子复合结构1712a的仅一部分上。例如，镀制抗蚀剂1704可以被沉积在比要被形成/钻出用于PTH 1716的孔稍微大的区域中。结果，镀制抗蚀剂1704和/或1705可以被沉积在芯或子复合结构1712a和/或1712b的仅选择的区域或部分上，而不是芯或子复合结构1712a和/或1712b的整个表面上。因此，在一个示例中，第一镀制抗蚀剂1704和/或第二镀制抗蚀剂1705可以具有比贯通孔的半径/直径大的半径/直径。
图18例示了具有通过使用在一个或更多个介电层1806a和1806d中的具有镀制抗蚀剂材料1804和1805的多个点而在镀制贯通孔1816内形成的宽的(纵向的)间隙/空隙1818的又一个多层PCB 1802的一部分的横截面图。多层PCB 1802可以包括多个介电层1806a、1806b、1806c、1806d和/或1806e、多个芯或子复合结构1812a和/或1812b、和/或一个或更多个电介质、芯和/或子复合结构层1814a和/或1814b。在本示例中，镀制抗蚀剂材料已被沉积在第一芯或子复合结构1812a的第一表面以及第二芯或子复合结构1812b的第二表面上。多层PCB 1802还可以包括在镀制抗蚀剂材料1804和1805之间的附加的电介质、芯结构和/或子复合结构层。当形成穿过多层PCB 1802的镀制贯通孔1816时，除了沿着第一镀制抗蚀剂材料1804和第二镀制抗蚀剂材料1805之间的长度/间隙/空隙/间距1818，贯通孔的内表面被镀制有导电材料，以形成具有与第二通孔段1810电隔离的第一通孔段1808的分割的镀制贯通孔1816。
注意到，为了避免跨中间的芯或子复合结构1812a、1814a和/或1812b镀制，这些中间的芯或子复合结构可以在镀制处理期间不形成电流路径(例如，其不耦合至地或电源)，因此抑制镀制材料沿着中间的芯或子复合结构1812a、1814a和/或1812b的厚度沉积在贯通孔中。
图19例示了用于形成图15、图16、图17和/或图18的PCB的方法。形成1902第一芯或子复合结构。例如，第一芯或子复合结构可以是芯或子复合结构1512a(图15)、1612a(图16)、1712a(图17)和/或1812a(图18)。可以蚀刻第一芯或子复合结构的至少一个导电层，以形成通孔焊盘、反焊盘和/或电迹线1904。例如，这种蚀刻可以用于形成到/从要形成通孔的点的电路径。然后，可以在第一芯或子复合结构的至少一个表面上沉积第一镀制抗蚀剂材料1906。例如，第一镀制抗蚀剂可以是芯或子复合结构1512a(图15)的底表面上的镀制抗蚀剂1504(图15)、芯或子复合结构1612a(图16)的底表面上的镀制抗蚀剂1604(图16)、芯或子复合结构1712a(图17)的底表面上的镀制抗蚀剂1704(图17)、和/或芯或子复合结构1812a(图18)的顶表面上的镀制抗蚀剂1804(图18)。
类似地，形成第二芯或子复合结构1908。例如，第二芯或子复合结构可以是芯或子复合结构1512c(图15)、1612b(图16)、1712b(图17)和/或1812b(图18)。可以蚀刻第一芯或子复合结构的至少一个导电层，以形成通孔焊盘、反焊盘和/或电迹线1910。例如，这种蚀刻可以用于形成到/从要形成通孔的点的电路径。然后，可以在第二芯或子复合结构的至少一个表面上沉积第二镀制抗蚀剂材料1912。例如，第二镀制抗蚀剂可以是芯或子复合结构1512c(图15)的顶表面上的镀制抗蚀剂1505(图15)、芯或子复合结构1612b(图16)的顶表面上的镀制抗蚀剂1605(图16)、芯或子复合结构1712b(图17)的底表面上的镀制抗蚀剂1705(图17)、和/或芯或子复合结构1812b(图18)的底表面上的镀制抗蚀剂1805(图18)。
然后，可以将第一芯或子复合结构和第二芯或子复合结构与在中间的至少一个介电层一起进行层压1914。然后，可以形成穿过第一芯或子复合结构、第二芯或子复合结构、所述至少一个介电层并且穿过第一镀制抗蚀剂和第二镀制抗蚀剂的贯通孔1916。除了沿着第一镀制抗蚀剂和第二镀制抗蚀剂之间的长度，可以利用导电材料镀制贯通孔的内表面，以形成具有与第二通孔段电隔离的第一通孔段的分割的镀制贯通孔1918。例如，镀制贯通孔可以是镀制贯通孔1516、1616、1716和/或1816。即，作为定位第一镀制抗蚀剂材料和第二镀制抗蚀剂材料(诸如，图15中的1504/1505、图16中的1604/1605、图17中的1704/1705、和/或图18中的1804/1805)的结果，镀制材料不粘附到第一镀制抗蚀剂材料和第二镀制抗蚀剂材料之间的区域，因此沿着镀制贯通孔产生空隙/间隙/间距。
图20例示了具有通过使用在一个或更多个介电层2006b和2006c中的具有镀制抗蚀剂材料2004和2005的多个点而在镀制贯通孔2016中形成的宽的(纵向的)间隙/空隙2018的又一个多层PCB 2002的一部分的横截面图。多层PCB 2002可以包括多个介电层2006a、2006b、2006c和/或2006d、多个芯或子复合结构2012a、2012b和/或2012c。在多层PCB 2002内，可以在两个镀制抗蚀剂材料2004和2005之间形成间隙/空隙/间距2018。在本示例中，镀制抗蚀剂材料被沉积在第一芯或子复合结构2012b的第一表面以及第一芯或子复合结构2012b的第二表面上。因此，当形成穿过多层PCB 2002的镀制贯通孔2016时，除了沿着第一镀制抗蚀剂材料2004和第二镀制抗蚀剂材料2005之间的长度/间隙/空隙/间距2018，贯通孔的内表面被镀制有导电材料，以形成具有与第二通孔段2010电隔离的第一通孔段2008的分割的镀制贯通孔2016。
注意到，为了避免跨中间的芯或子复合结构2012b镀制，该中间的芯或子复合结构2012b可以在镀制处理期间不形成电流路径(例如，其不耦合至地或电源)，因此抑制镀制材料沿着中间的芯或子复合结构2012b的厚度沉积在贯通孔中。
图21例示了用于形成图20的PCB的方法。形成第一芯或子复合结构2102。例如，第一芯或子复合结构可以是芯或子复合结构2012b(图20)。可以蚀刻第一芯或子复合结构的至少一个导电层，以形成通孔焊盘、反焊盘和/或电迹线2104。例如，这种蚀刻可以用于形成到/从要形成通孔的点的电路径。然后，可以在第一芯或子复合结构的第一表面上沉积第一镀制抗蚀剂材料2106。例如，第一镀制抗蚀剂可以是芯或子复合结构2012b(图20)的顶表面上的镀制抗蚀剂2004(图20)。然后，可以在第一芯或子复合结构的第二表面上沉积第二镀制抗蚀剂材料2108。例如，第二镀制抗蚀剂可以是芯或子复合结构2012b(图20)的底表面上的镀制抗蚀剂2005(图20)。
然后，将第一芯或子复合结构层压到一个或更多个介电层和/或其它芯或子复合结构2110。然后，形成穿过第一芯或子复合结构、所述一个或更多个介电层、其它芯或子复合结构并且穿过第一镀制抗蚀剂和第二镀制抗蚀剂的贯通孔2112。除了沿着第一镀制抗蚀剂和第二镀制抗蚀剂之间的长度，可以利用导电材料镀制贯通孔的内表面，以形成具有与第二通孔段电隔离的第一通孔段的分割的镀制贯通孔2114。即，作为定位第一镀制抗蚀剂材料和第二镀制抗蚀剂材料(诸如图20中的2004和2005)的结果，镀制材料不粘附至第一镀制抗蚀剂材料和第二镀制抗蚀剂材料之间的区域，因此沿着镀制贯通孔产生空隙/间隙/间距。
图22例示了具有通过使用在至少一个芯或子复合结构内包括的具有镀制抗蚀剂材料2204和2205的多个点而在镀制贯通孔2216内形成的宽的(纵向的)间隙/空隙2218的又一个多层PCB 2202的一部分的横截面图。多层PCB 2202可以包括多个介电层2206a、2206b、2206c和/或2206d、多个芯或子复合结构2212a、2212b和/或2212c。在多层PCB 2202内，可以在两个镀制抗蚀剂材料2204和2205之间形成间隙/空隙/间距2218。在本示例中，第一镀制抗蚀剂材料2204已被沉积在第一芯或子复合结构2212a的第一表面上。例如，第一镀制抗蚀剂材料2204可以被沉积在作为第一芯或子复合结构2212a的一部分的导电层或导电焊盘/迹线2214a上。第二镀制抗蚀剂材料2205可以被沉积在第二芯或子复合结构2212b内。例如，在正在形成这种结构的同时，第二镀制抗蚀剂材料2205可以被沉积在第二芯或子复合结构2212b的导电或介电层内。随后，当形成穿过多层PCB 2202的镀制贯通孔2216时，除了沿着在第一镀制抗蚀剂材料2204和第二镀制抗蚀剂材料2205之间的长度/间隙/空隙/间距2218，贯通孔的内表面被镀制有导电材料，以形成具有与第二通孔段2210电隔离的第一通孔段2208的分割的镀制贯通孔2216。
在一个示例中，第一芯或子复合结构2212b可以是包括设置在介电材料2222(例如，预浸材料)的任一侧上的导电层(例如，箔)2220a和2220b的柔性的、半柔性的/半刚性的、或者刚性的结构。介电材料可以是例如预浸材料、接合片、和/或诸如固化或部分固化的树脂这样的子复合材料，并且这些介电材料可以被浸渍有加固或加强材料或者集料。固化或部分固化的树脂可以包括环氧树脂、聚酰亚胺、聚苯醚(PPO)、氰酸酯、碳氢化合物、聚四氟乙烯(PTFE)、双马来酰亚胺三嗪(BT)、酚树脂或者用于印刷电路板介电材料的作为纯的或混合的化合物的任何树脂。树脂浸渍加固可以被用于介电材料2222，并且可以包括机织织物或非机织织物玻璃纤维、Kevlar纤维、聚酯纤维、碳纤维、纤维素纤维或者用于印刷电路板的任何其它纤维。当使用非机织织物加固时，该加固可以是如斩碎的、粉末状的材料这样的纤维等。第二镀制抗蚀剂材料2205可以被沉积在介电层2222内。
在第二示例中，第一芯或子复合结构2212a可以是包括在中间具有一个或更多个介电层2226a、2226b、和/或2226c的一个或更多个导电层(例如，箔)2224a、2224b、2224c和/或2224d的柔性的、半柔性的/半刚性的、或者刚性的结构。在本示例中，复合结构2217在顶表面和底表面上具有导电层。第二镀制抗蚀剂材料2205可以被沉积在介电层2226b内。
在第三示例中，第一芯或子复合结构2212a可以是包括在中间具有一个或更多个导电层(例如，箔)2230a、2230b、2230c和/或2230d的一个或更多个介电层2228a、2228b、2228c、2228d和/或2228e的柔性的、半柔性的/半刚性的、或者刚性的结构。在本示例中，复合结构1619在顶表面和底表面上具有介电层。第二镀制抗蚀剂材料2205可以被沉积在介电层2228c内。
在一些示例中，芯/子复合结构2212a和/或2212b内的导电层中的一个或更多个可以包括可以已通过蚀刻导电层2220、2224和/或2230而形成的电迹线和/或焊盘。
图23例示了用于在图22的多层PCB中形成扩展的通孔间隙/空隙/间距的方法。可以蚀刻至少一个导电层，以形成通孔焊盘、反焊盘和/或电迹线2302。可以在所述至少一个导电层的第一表面上沉积第一镀制抗蚀剂2205 2304。然后，可以形成包含所述至少一个导电层以及一个或更多个导电层和/或介电层的第一芯或子复合结构2212b 2306。第二芯或子复合结构2212a还可以包含一个或更多个导电层和/或介电层2308。还可以在第二芯或子复合结构的表面上沉积第二镀制抗蚀剂2310。
然后，可以在一个或更多个步骤中将第一芯或子复合结构2212b、第二芯或子复合结构2212a、和/或一个或更多个介电层和/或其它芯或子复合结构层压在一起2312。可以形成穿过第一芯或子复合结构、第二芯或子复合结构、所述一个或更多个介电层和/或其它芯或子复合结构并且穿过第一镀制抗蚀剂和第二镀制抗蚀剂的贯通孔2314。除了沿着第一镀制抗蚀剂和第二镀制抗蚀剂之间的长度，可以利用导电材料镀制贯通孔的内表面，以形成具有与第二通孔段电隔离的第一通孔段的分割的镀制贯通孔2316。
图24例示了具有通过使用在单个芯或子复合结构内的镀制抗蚀剂材料2404和2405的多个点而在镀制贯通孔2416内形成的宽的(纵向的)间隙/空隙2418的又一个多层PCB 2402的一部分的横截面图。多层PCB 2402可以包括多个介电层2406a、2406b、2406c和/或2406d、多个芯或子复合结构2412a、2412b和/或2412c。在多层PCB 2402内，可以在两个镀制抗蚀剂材料2404和2405之间形成间隙/空隙/间距2418。在本示例中，第一镀制抗蚀剂材料2404已被沉积在第一芯或子复合结构2412b的第一表面上。例如，第一镀制抗蚀剂材料2404可以被沉积在作为第一芯或子复合结构2412b的一部分的导电层或导电焊盘/迹线2414a上。第二镀制抗蚀剂材料2405可以被沉积在第一芯或子复合结构2412a的第二表面上。例如，在正在形成这种结构同时，第二镀制抗蚀剂材料2405可以被沉积在第一芯或子复合结构2412b的导电或介电层内。随后，当形成穿过多层PCB 2402的镀制贯通孔2416时，除了沿着第一镀制抗蚀剂材料2404和第二镀制抗蚀剂材料2405之间的长度/间隙/空隙/间距2418，贯通孔的内表面被镀制有导电材料，以形成具有与第二通孔段2410电隔离的第一通孔段2408的分割的镀制贯通孔2416。
图25例示了用于在图24的多层PCB中形成扩展的通孔间隙/空隙/间距的方法。可以蚀刻至少一个导电层，以形成通孔焊盘、反焊盘和/或电迹线2502。可以在第一导电层上沉积第一镀制抗蚀剂2404 2504。可以在第一导电层上沉积第二镀制抗蚀剂2405 2506。然后，可以形成包含所述至少一个导电层、第一导电层、第二导电层和/或一个或更多个导电层和/或介电层的第一芯或子复合结构2412b 2508。
然后，可以在一个或更多个步骤中将第一芯或子复合结构2412b、和/或一个或更多个介电层和/或其它芯或子复合结构层压到一起2510。可以形成穿过第一芯或子复合结构、所述一个或更多个介电层和/或其它芯或子复合结构并且穿过第一镀制抗蚀剂和第二镀制抗蚀剂的贯通孔2512。除了沿着第一镀制抗蚀剂和第二镀制抗蚀剂之间的长度，可以利用导电材料镀制贯通孔的内表面，以形成具有与第二通孔段电隔离的第一通孔段的分割的镀制贯通孔2514。
图26例示了具有通过使用在两个不同的芯或子复合结构内的镀制抗蚀剂材料2604和2605的多个点而在镀制贯通孔2616内形成的宽的(纵向的)间隙/空隙2618的又一个多层PCB 2602的一部分的横截面图。多层PCB 2602可以包括多个介电层2606a、2606b、2606c和/或2606d、多个芯或子复合结构2612a、2612b和/或2612c。在多层PCB 2602内，可以在两个镀制抗蚀剂材料2604和2605之间形成间隙/空隙/间距2618。在本示例中，第一镀制抗蚀剂材料2604已被沉积在第一芯或子复合结构2612a的第一表面上。例如，第一镀制抗蚀剂材料2604可以被沉积在作为第一芯或子复合结构2612a的一部分的导电层或导电焊盘/迹线2614a上。第二镀制抗蚀剂材料2605可以被沉积在第二芯或子复合结构2612b的第二表面上。例如，在正在形成这种结构的同时，第二镀制抗蚀剂材料2605可以被沉积在第二芯或子复合结构2612b的导电或介电层内。随后，当形成穿过多层PCB 2602的镀制贯通孔2616时，除了沿着第一镀制抗蚀剂材料2604和第二镀制抗蚀剂材料2605之间的长度/间隙/空隙/间距2618，贯通孔的内表面被镀制有导电材料，以形成具有与第二通孔段2610电隔离的第一通孔段2608的分割的镀制贯通孔2616。
图27例示了用于在图26的多层PCB中形成扩展的通孔间隙/空隙/间距的方法。可以蚀刻至少一个导电层，以形成通孔焊盘、反焊盘和/或电迹线2702。可以在第一导电层上沉积第一镀制抗蚀剂2604 2704。然后，可以形成包含所述至少一个导电层、第一导电层、和/或一个或更多个导电层和/或介电层2706的第一芯或子复合结构2612a。
可以在第二导电层上沉积第二镀制抗蚀剂2605 2708。然后，可以形成包含第一导电层和/或一个或更多个导电层和/或介电层的第二芯或子复合结构2612b 2710。
然后，可以在一个或更多个步骤中将第一芯或子复合结构2612a、第二芯或子复合结构2612b、和/或一个或更多个介电层和/或其它芯或子复合结构层压到一起2712。可以形成穿过第一芯或子复合结构、第一芯或子复合结构、所述一个或更多个介电层和/或其它芯或子复合结构并且穿过第一镀制抗蚀剂和第二镀制抗蚀剂的贯通孔2714。除了沿着第一镀制抗蚀剂和第二镀制抗蚀剂之间的长度，可以利用导电材料镀制贯通孔的内表面，以形成具有与第二通孔段电隔离的第一通孔段的分割的镀制贯通孔2716。
图28例示了具有通过使用在一个或更多个介电层2806b和2806c中的具有镀制抗蚀剂材料2804、2805、2807和2809的多个点而在镀制贯通孔2816内形成的宽的(纵向的)间隙/空隙/间距2818的又一个多层PCB 2802的一部分的横截面图。多层PCB 2802可以包括多个介电层2806a、2806b、2806c和/或2806d、多个介电层、芯结构、或者子复合结构2812a、2812b和/或2812c。在多层PCB 2802内，可以分别在两个镀制抗蚀剂材料2804/2805或2807/2809之间形成间隙/空隙/间距2818a和2818b。在一个示例中，镀制抗蚀剂材料2804/2805已分别被沉积在第一芯或子复合结构2812a和第二芯或子复合结构2812b的第一表面上。类似地，镀制抗蚀剂材料2807/2809已分别被沉积在第二芯或子复合结构2812b的第二表面上和第三芯或子复合结构2812c上。随后，当形成穿过多层PCB 2802的贯通孔2816时，除了沿着第一镀制抗蚀剂材料2804和第二镀制抗蚀剂材料2805之间的第一长度/间隙/空隙/间距2818a以及第三镀制抗蚀剂材料2807和第四镀制抗蚀剂材料2809之间的第二长度/间隙/空隙/间距2818b，贯通孔的内表面被镀制有导电材料，以形成具有彼此电隔离的第一通孔段2808、第二通孔段2814和第三通孔段2810的分割的镀制贯通孔2816。
注意到，图28中例示的通孔分割处理用于在单个镀制处理中形成内部的或嵌入式的通孔段2814，并且在层压多层PCB 2802之后，不需要任何附加处理。即使当不形成第一通孔段2808和/或第二通孔段2810时，也可以形成这种内部的或嵌入式的通孔段2814。
图29例示了具有通过使用芯或子复合结构中的具有镀制抗蚀剂材料2904的多个点以及一个或更多个介电层2906b和2906c中的镀制抗蚀剂材料2905、2907和2099而在镀制贯通孔2916内形成的多个宽的(纵向的)间隙/空隙/间距2918a和2918b的又一个多层PCB2902的横截面图。多层PCB 2902可以包括多个介电层2906a、2906b、2906c和/或2906d、多个介电层、芯结构、或者子复合结构2912a、2912b和/或2912c。在多层PCB 2902内，可以分别在两个镀制抗蚀剂材料2904/2905或2907/2909之间形成间隙/空隙/间距2918a和2918b。在一个示例中，第一镀制抗蚀剂2904已被沉积在第一芯或子复合结构2912a内，并且第二镀制抗蚀剂2905已被沉积在第二芯或子复合结构2912b的第一表面上。类似地，第三镀制抗蚀剂材料2907已被沉积在第二芯或子复合结构2912b的第二表面上，并且第四镀制抗蚀剂已被沉积在第三芯或子复合结构2912c的第一表面上。随后，当形成穿过多层PCB 2902的镀制贯通孔2916时，除了沿着第一镀制抗蚀剂2904和第二镀制抗蚀剂2905之间的第一长度/间隙/空隙/间距2918a以及第三镀制抗蚀剂2907和第四镀制抗蚀剂2909之间的第二长度/间隙/空隙/间距2918b，贯通孔的内表面被镀制有导电材料，以形成具有彼此电隔离的第一通孔段2908、第二通孔段2914和第三通孔段2910的分割的镀制贯通孔2916。
图30例示了通过使用镀制抗蚀剂材料的多个点在镀制贯通孔内形成宽的间隙/空隙。首先，可以形成芯结构或子复合结构3002。在一个示例中，芯结构或子复合结构3002可以是具有在中间具有电介质的两个导电层的芯结构3006。在另一个示例中，芯结构或子复合结构3002可以是第一子复合结构A 3008或者第二子复合结构B3010，每个子复合结构包括多个导电层和介电层。
然后，可以将镀制抗蚀剂材料3004沉积在芯结构或子复合结构3002的至少一个表面上。例如，镀制抗蚀剂材料3004可以被沉积直到特定厚度并且在限定范围或区域(例如，代替跨整个层)。该限定范围或区域可以对应于对于通孔的孔要经过的区域。
然后，将第一介电材料3012沉积或层压在芯结构或子复合结构3002的一个或两个表面上。第一介电材料3012的厚度可以至少为与镀制抗蚀剂材料3004的厚度一样厚或者比镀制抗蚀剂材料3004的厚度厚。按这种方式，单个镀制抗蚀剂材料3004可以被集成在PCB叠层内。附加的镀制抗蚀剂材料可以被类似地沉积在PCB叠层的多层内。例如，第二镀制抗蚀剂材料3018可以被类似地沉积在第二芯结构或子复合结构3016上，该第二芯结构或子复合结构3016被层压(例如，之前或之后)或以其它方式联接到第二介电材料3014。第三介电材料3020可以被沉积到第二芯结构或子复合结构3016和第二镀制抗蚀剂材料3018的表面上，以进一步地建立PCB叠层3026。
然后，可以形成穿过PCB叠层3028的多个层的贯通孔3026，并且然后进行镀制，以形成彼此电隔离的第一镀制通孔段3026和第二镀制通孔段3024。即，在本示例中，当镀制孔3026时，在第一镀制抗蚀剂材料3004和第二镀制抗蚀剂材料3006之间不镀制导电材料，因此在第一通孔段3022和第二通孔段3024之间产生宽的间隙/空隙。
可以按照与图30中例示的处理相似的方式形成在图15、图16、图17、图18和图20中例示的镀制贯通孔内的宽的间隙/空隙的示例。另外，还可以在所述结构的层压处理期间按照类似的方式实现使芯结构或子复合结构本身嵌入镀制抗蚀剂材料(例如，在图22、图24、图26和图29中例示的)。
在以上说明中，已参考可以根据从实施到实施而改变的许多特定细节描述了本发明的实施方式。因此，说明书和附图将被认为是说明性的而不是限制性的。本发明旨在是与所附的权利要求(包括其所有等价物)一样宽。
本领域技术人员将进一步地领会到的是，结合本文中公开的实施方式描述的各种示例性的逻辑块、模块、电路和算法步骤可以被实现为电子硬件、计算机软件或者两者的组合。为了清楚地例示硬件和软件的该可交换性，已经在上文总体上按照其功能描述了各种示例性的组件、块、模块、电路和步骤。这种功能被实现为硬件还是软件取决于特定应用以及对整个系统施加的设计约束。
虽然已经在附图中描述和示出了特定示例性实施方式，但是要理解的是，这些实施方式仅是示例性的而不限制宽的发明，并且由于各种其它修改对于本领域普通技术人员可能发生，本发明不限于所示出和描述的特定构造和布置。

Claims (20)

1.一种多层印刷电路板，该多层印刷电路板包括：
第一芯或子复合结构；
第一镀制抗蚀剂，所述第一镀制抗蚀剂被选择性地定位在所述第一芯或子复合结构的第一表面上；
第二镀制抗蚀剂，所述第二镀制抗蚀剂被选择性地定位在所述第一芯或子复合结构的第二表面上或者所述第一芯或子复合结构的介电层内，所述第二表面与所述第一表面相反；
一个或更多个介电层，所述一个或更多个介电层在所述第一芯或子复合结构的每个侧部上；以及
贯通孔，所述贯通孔延伸穿过所述第一芯或子复合结构、所述第一镀制抗蚀剂、所述第二镀制抗蚀剂以及所述一个或更多个介电层，其中，除了沿着所述第一镀制抗蚀剂与所述第二镀制抗蚀剂之间的长度，所述贯通孔的内表面被镀制有导电材料，以形成与沿着经镀制的贯通孔的第二内部通孔段电隔离的第一内部通孔段。
2.根据权利要求1所述的多层印刷电路板，其中，所述第一内部通孔段或所述第二内部通孔段的两端均不延伸到所述多层印刷电路板的表面。
3.根据权利要求1所述的多层印刷电路板，所述多层印刷电路板还包括：
第三镀制抗蚀剂，所述第三镀制抗蚀剂被选择性地定位在与所述第一芯或子复合结构不同的第一介电层内；
第四镀制抗蚀剂，所述第四镀制抗蚀剂被选择性地定位在与所述第一芯或子复合结构不同的第二介电层内；
其中，所述贯通孔延伸穿过所述第一介电层、所述第二介电层、所述第三镀制抗蚀剂和所述第四镀制抗蚀剂，其中，除了沿着所述第一镀制抗蚀剂与所述第三镀制抗蚀剂之间的第一空隙以及所述第二镀制抗蚀剂与所述第四镀制抗蚀剂之间的第二空隙，所述贯通孔的所述内表面被镀制有所述导电材料。
4.根据权利要求3所述的多层印刷电路板，其中，在所述多层印刷电路板的所述第三镀制抗蚀剂与第一外表面之间形成有第三通孔段，并且在所述多层印刷电路板的所述第四镀制抗蚀剂与第二外表面之间形成有第四通孔段，所述第三通孔段、所述第四通孔段以及内部通孔段彼此电隔离。
5.一种用于制造具有分割的镀制贯通孔的印刷电路板的方法，该方法包括以下步骤：
形成第一芯或子复合结构；
在所述第一芯或子复合结构内的第一介电层上或者在所述第一芯或子复合结构的外部选择性地沉积第一镀制抗蚀剂；
在所述第一芯或子复合结构内的第二介电层中或者在所述第一芯或子复合结构的外部选择性地沉积第二镀制抗蚀剂；
形成穿过所述第一芯或子复合结构、所述第一镀制抗蚀剂和所述第二镀制抗蚀剂的贯通孔；以及
除了沿着所述贯通孔的所述第一镀制抗蚀剂与所述第二镀制抗蚀剂之间的一段，利用导电材料镀制所述贯通孔的内表面，使得第一通孔段被形成并且与第二通孔段电隔离。
6.根据权利要求5所述的方法，其中，所述第一介电层和所述第二介电层两者都在所述第一芯或子复合结构的外部。
7.根据权利要求5所述的方法，其中，所述第一介电层和所述第二介电层两者都在所述第一芯或子复合结构的内部。
8.根据权利要求5所述的方法，其中，所述第一介电层在所述第一芯或子复合结构的内部，并且所述第二介电层在所述第一芯或子复合结构的外部。
9.根据权利要求5所述的方法，其中，所述第一介电层在所述第一芯或子复合结构的内部，并且所述第二介电层在第二芯或子复合结构的内部。
10.根据权利要求5所述的方法，其中，所述第一介电层和所述第二介电层两者都在所述第一芯或子复合结构的外部，并且所述方法还包括以下步骤：
在第三介电层中选择性地沉积第三镀制抗蚀剂；
在第四介电层中选择性地沉积第四镀制抗蚀剂，其中，所述贯通孔延伸穿过所述第三介电层、所述第四介电层、所述第三镀制抗蚀剂和所述第四镀制抗蚀剂，其中，除了沿着所述第三镀制抗蚀剂与所述第四镀制抗蚀剂之间的第二长度，所述贯通孔的所述内表面被镀制有所述导电材料，以形成与所述第一通孔段和所述第二通孔段电隔离的第三通孔段。
11.根据权利要求5所述的方法，其中，所述第一镀制抗蚀剂的第一厚度小于所述第一介电层的第二厚度。
12.根据权利要求5所述的方法，其中，所述第一镀制抗蚀剂的第一厚度与所述第一介电层的第二厚度相同。
13.根据权利要求5所述的方法，其中，所述第一镀制抗蚀剂和所述第二镀制抗蚀剂中的至少一个具有比所述贯通孔的半径大的半径。
14.一种多层印刷电路板，该多层印刷电路板包括：
第一芯或子复合结构；
第一镀制抗蚀剂，所述第一镀制抗蚀剂被选择性地定位在第一介电层上，所述第一介电层在所述第一芯或子复合结构内或者在所述第一芯或子复合结构外部；
第二镀制抗蚀剂，所述第二镀制抗蚀剂被选择性地定位在第二介电层上，所述第二介电层在所述第一芯或子复合结构内或者在所述第一芯或子复合结构外部；以及
贯通孔，所述贯通孔延伸穿过所述第一芯或子复合结构、所述第一镀制抗蚀剂和所述第二镀制抗蚀剂，其中，除了沿着所述第一镀制抗蚀剂与所述第二镀制抗蚀剂之间的所述贯通孔的长度，所述贯通孔的内表面被镀制有导电材料，以形成与第二内部通孔段电隔离的第一内部通孔段。
15.根据权利要求14所述的多层印刷电路板，其中，所述第一介电层和所述第二介电层两者均在所述第一芯或子复合结构外部。
16.根据权利要求14所述的多层印刷电路板，其中，所述第一介电层和所述第二介电层两者均在所述第一芯或子复合结构内部。
17.根据权利要求14所述的多层印刷电路板，其中，所述第一介电层在所述第一芯或子复合结构内部，并且所述第二介电层在所述第一芯或子复合结构外部。
18.根据权利要求14所述的多层印刷电路板，其中，所述第一介电层在所述第一芯或子复合结构内部，并且所述第二介电层在第二芯或子复合结构内部。
19.根据权利要求14所述的多层印刷电路板，其中，所述第一镀制抗蚀剂的第一厚度小于所述第一介电层的第二厚度。
20.根据权利要求14所述的多层印刷电路板，其中，所述第一镀制抗蚀剂的第一厚度与所述第一介电层的第二厚度相同。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014196911A1 (en) * 2013-06-05 2014-12-11 Telefonaktiebolaget L M Ericsson (Publ) Selective partitioning of via structures in printed circuit boards
US9801277B1 (en) 2013-08-27 2017-10-24 Flextronics Ap, Llc Bellows interconnect
US9867290B2 (en) * 2015-03-19 2018-01-09 Multek Technologies Limited Selective segment via plating process and structure
CN106034377B (zh) * 2015-03-19 2020-06-16 马尔泰克技术有限公司 选择性段过孔电镀工艺和结构
US10257931B2 (en) * 2016-02-09 2019-04-09 Dell Products, L.P. Systems and methods for providing grooved vias in high-speed printed circuit boards
US9872399B1 (en) * 2016-07-22 2018-01-16 International Business Machines Corporation Implementing backdrilling elimination utilizing anti-electroplate coating
WO2018152686A1 (zh) * 2017-02-22 2018-08-30 华为技术有限公司 金属化孔的形成方法、电路板的制造方法及电路板
US10917976B1 (en) * 2017-07-12 2021-02-09 Juniper Networks, Inc. Designing a printed circuit board (PCB) to detect slivers of conductive material included within vias of the PCB
US10561020B2 (en) 2017-08-03 2020-02-11 International Business Machines Corporation Pin array including segmented pins for forming selectively plated through holes
US10212828B1 (en) * 2017-11-27 2019-02-19 International Business Machines Corporation Via stub elimination by disrupting plating
US10973131B2 (en) 2018-07-03 2021-04-06 International Business Machines Corporation Method of manufacturing printed circuit boards
CN108633172B (zh) 2018-08-23 2019-11-26 合肥鑫晟光电科技有限公司 印刷电路板和显示装置
CN109379859A (zh) * 2018-10-10 2019-02-22 广州添利电子科技有限公司 在pcb基板上的背钻零残铜桩制作工艺
CN113170577A (zh) 2018-12-19 2021-07-23 索尼集团公司 基板和电子装置
JP7567182B2 (ja) 2020-03-17 2024-10-16 日本電気株式会社 回路基板の製造方法
US20220252660A1 (en) * 2021-02-11 2022-08-11 R & D Circuits, Inc. System and method for detecting defective back-drills in printed circuit boards
KR102357005B1 (ko) * 2021-05-25 2022-02-08 주식회사 스마트코리아피씨비 백드릴 스터브 제거방법
CN115988730A (zh) * 2021-10-15 2023-04-18 奥特斯奥地利科技与系统技术有限公司 部件承载件、以及部件承载件的制造方法和使用方法
CN114867207A (zh) * 2022-04-29 2022-08-05 梅州市志浩电子科技有限公司 一种线路板背钻stub控制方法及线路板

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6747217B1 (en) * 2001-11-20 2004-06-08 Unisys Corporation Alternative to through-hole-plating in a printed circuit board
CN101133478A (zh) * 2005-03-04 2008-02-27 三米拉-惜爱公司 利用电镀保护层同时并选择性分割通孔结构

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2047204A1 (de) 1969-12-18 1971-06-16 Ibm Mehrschichtige Leiterplatte
US3760091A (en) * 1971-11-16 1973-09-18 Ibm Multilayer circuit board
JPS5443568A (en) 1977-09-12 1979-04-06 Fujitsu Ltd Multilayer printed board
JPS5868999A (ja) 1981-10-21 1983-04-25 富士通株式会社 多層プリント配線板の製造方法
US4668532A (en) 1984-09-04 1987-05-26 Kollmorgen Technologies Corporation System for selective metallization of electronic interconnection boards
JPS62186594A (ja) 1986-02-12 1987-08-14 日本電気株式会社 多層印刷配線板の製造方法
JPS63133596A (ja) 1986-11-26 1988-06-06 カシオ計算機株式会社 多層印刷配線板およびその製造方法
JP2689591B2 (ja) 1989-04-21 1997-12-10 日本電気株式会社 多層印刷配線板の製造方法
JPH0515472U (ja) * 1991-08-05 1993-02-26 シヤープ株式会社 多層プリント配線板
US6764217B2 (en) * 2000-10-30 2004-07-20 Kabushiki Kaisha Toshiba X-ray diagnosis apparatus
US6426470B1 (en) 2001-01-17 2002-07-30 International Business Machines Corporation Formation of multisegmented plated through holes
US6541712B1 (en) * 2001-12-04 2003-04-01 Teradyhe, Inc. High speed multi-layer printed circuit board via
JP2003204157A (ja) * 2001-12-28 2003-07-18 Toshiba Corp 多層プリント配線板、多層プリント配線板を搭載した電子機器および多層プリント配線板の製造方法
US20040118605A1 (en) 2002-12-20 2004-06-24 Van Der Laan Ruud Circuit board having a multi-functional hole
JP2004207568A (ja) 2002-12-26 2004-07-22 Nippon Avionics Co Ltd 多層プリント配線板およびその製造方法
US9781830B2 (en) * 2005-03-04 2017-10-03 Sanmina Corporation Simultaneous and selective wide gap partitioning of via structures using plating resist
US7404251B2 (en) * 2006-04-18 2008-07-29 International Business Machines Corporation Manufacture of printed circuit boards with stubless plated through-holes
US7375290B1 (en) * 2006-10-11 2008-05-20 Young Hoon Kwark Printed circuit board via with radio frequency absorber
JP2012195389A (ja) * 2011-03-15 2012-10-11 Fujitsu Ltd 配線基板、配線基板ユニット、電子装置、及び配線基板の製造方法
CN102291934A (zh) 2011-08-05 2011-12-21 华为技术有限公司 电镀通孔、印刷电路板以及制造电镀通孔的方法
US9526184B2 (en) 2012-06-29 2016-12-20 Viasystems, Inc. Circuit board multi-functional hole system and method
WO2014196911A1 (en) * 2013-06-05 2014-12-11 Telefonaktiebolaget L M Ericsson (Publ) Selective partitioning of via structures in printed circuit boards

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6747217B1 (en) * 2001-11-20 2004-06-08 Unisys Corporation Alternative to through-hole-plating in a printed circuit board
CN101133478A (zh) * 2005-03-04 2008-02-27 三米拉-惜爱公司 利用电镀保护层同时并选择性分割通孔结构

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Publication number Publication date
JP6737433B2 (ja) 2020-08-12
CN105122958A (zh) 2015-12-02
US9781844B2 (en) 2017-10-03
US10123432B2 (en) 2018-11-06
US20140262455A1 (en) 2014-09-18
EP2974569A2 (en) 2016-01-20
EP2974569A4 (en) 2016-12-28
EP2974569B1 (en) 2023-12-06
US20190075662A1 (en) 2019-03-07
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