KR102222168B1 - 도금 레지스트를 이용한 비아 구조들의 동시 및 선택적인 넓은 갭 분할 - Google Patents

도금 레지스트를 이용한 비아 구조들의 동시 및 선택적인 넓은 갭 분할 Download PDF

Info

Publication number
KR102222168B1
KR102222168B1 KR1020197006734A KR20197006734A KR102222168B1 KR 102222168 B1 KR102222168 B1 KR 102222168B1 KR 1020197006734 A KR1020197006734 A KR 1020197006734A KR 20197006734 A KR20197006734 A KR 20197006734A KR 102222168 B1 KR102222168 B1 KR 102222168B1
Authority
KR
South Korea
Prior art keywords
plating resist
sub
core
insulating layer
composite structure
Prior art date
Application number
KR1020197006734A
Other languages
English (en)
Other versions
KR20190027949A (ko
Inventor
스티브 이케타니
데일 커스텐
Original Assignee
산미나 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 산미나 코포레이션 filed Critical 산미나 코포레이션
Publication of KR20190027949A publication Critical patent/KR20190027949A/ko
Application granted granted Critical
Publication of KR102222168B1 publication Critical patent/KR102222168B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/429—Plated through-holes specially for multilayer circuits, e.g. having connections to inner circuit layers
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/115—Via connections; Lands around holes or via connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0237—High frequency adaptations
    • H05K1/025—Impedance arrangements, e.g. impedance matching, reduction of parasitic impedance
    • H05K1/0251—Impedance arrangements, e.g. impedance matching, reduction of parasitic impedance related to vias or transitions between vias and transmission lines
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0183—Dielectric layers
    • H05K2201/0187—Dielectric layers with regions of different dielectrics in the same layer, e.g. in a printed capacitor for locally changing the dielectric properties
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09536—Buried plated through-holes, i.e. plated through-holes formed in a core before lamination
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09645—Patterning on via walls; Plural lands around one hole
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/06—Lamination
    • H05K2203/061—Lamination of previously made multilayered subassemblies
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/07—Treatments involving liquids, e.g. plating, rinsing
    • H05K2203/0703—Plating
    • H05K2203/0713—Plating poison, e.g. for selective plating or for preventing plating on resist
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y10T29/49165—Manufacturing circuit on or in base by forming conductive walled aperture in base

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)

Abstract

다중층 인쇄 회로 기판(multilayer printed circuit board)은 제1 절연층(dielectric layer) 및 상기 제1 절연층 내에 선택적으로 위치된 제1 도금 레지스트(plating resist)를 가지며 제공된다. 제2 도금 레지스트는 상기 제1 절연층 또는 제2 절연층 내에 선택적으로 위치될 수 있고, 상기 제2 도금 레지스트는 상기 제1 도금 레지스트와 별개이다. 쓰루홀(through hole)은 상기 제1 절연층, 상기 제1 도금 레지스트, 및 상기 제2 도금 레지스트를 통해 연장한다. 상기 쓰루홀의 내부 표면은 상기 제1 도금 레지스트와 상기 제2 도금 레지스트 사이의 길이를 따르는 것을 제외한 전도성 재료로 도금된다. 이는 제2 비아 세그먼트(via segment)와 전기적으로 차단된 제1 비아 세그먼트를 갖는 분할된 도금 쓰루홀을 형성한다.

Description

도금 레지스트를 이용한 비아 구조들의 동시 및 선택적인 넓은 갭 분할 {SIMULTANEOUS AND SELECTIVE WIDE GAP PARTITIONING OF VIA STRUCTURES USING PLATING RESIST}
본 발명은 인쇄 회로 기판들(printed circuit boards, PCBs)에 관한 것이고, 보다 구체적으로는, 복수의 전기신호들이 서로 간섭 없이 각각 전기적으로 분리된 부분을 가로지르는 것을 허용하기 위해 PCB 스택업(stackup) 내에 도금 레지스트(plating resist)를 사용함으로써 비아 구조(via structure)를 전기적으로 분리된 부분들로 동시에 분할하는 시스템 및 방법에 관한 것이다.
소비자들은 보다 빠르면서도 소형인 전자기기들을 점점 더 요구하고 있다. PCB들의 사용은 새로운 전자장치들이 시장에서 거래됨에 따라 엄청나게 증가하였다. PCB는 복수의 전도층들이 하나 이상의 비-전도층들에 적층(laminating)되어 형성된다. PCB의 크기가 줄어듬에 따라, 그 전기적 상호접속의 상대적 복잡도가 증가한다.
도금된 비아 구조(plated via structure)는 종래에는 신호들이 PCB의 층들 사이에서 전달(travel)되도록 하기 위해 사용되었다. 상기 도금된 비아 구조는 전기신호의 전송을 위해 매체로 동작하는 상기 PCB 내에서의 도금된 홀(plated hole)이다. 예를 들어, 전기신호는 상기 PCB의 하나의 층 상에서의 트레이스(trace)를 통해서, 상기 도금된 비아 구조의 전도성 재료를 통해서, 이때 상기 PCB의 다른 층 상의 제2 트레이스 내로 전달될 수 있다.
유감스럽게도, 선행 기술에서의 제한으로 인해, 상기 도금된 비아 구조는 전기적 연결성의 기능을 수행하기 위해 필요로 하는 것보다 더 길어질 수 있다. 예를 들어, 상기 도금된 비아 구조는 전적으로 상기 PCB를 통해 연장할 수 있으나, 단지 두 개의 가장 가깝게 인접한 층들 상의 두 개의 트레이스들을 연결한다. 그 결과, 하나 이상의 스터브들(stubs)이 형성될 수 있다. 스터브는 상기 전기신호를 전송하는데 필요하지 않은 상기 도금된 비아 구조 내에서의 과도한 전도성 재료이다.
고속 신호가 상기 도금된 비아 구조를 통해 전송될 때, "스터브 효과"가 상기 신호를 왜곡시킬 수 있다. 상기 스터브 효과는 상기 도금된 비아 구조 내에 존재하는 쓸모없는 과도한 전도성 재료의 결과이다. 상기 신호의 일부가 상기 트레이스 연결들로부터 떨어져서 상기 도금된 비아 구조의 하나 이상의 스터브들 내로 우회될 때 상기 스터브 효과가 발생한다. 상기 신호의 일부는 얼마간의 지연 후에 상기 스터브의 종단으로부터 상기 트레이스 연결들을 향하여 다시 반사(reflect)될 수 있다. 상기 지연된 반사는 신호 무결성을 간섭할 수 있고, 예를 들어 상기 신호의 비트 에러율(bit error rate)을 증가시킬 수 있다. 상기 스터브 효과의 악화된 효과는 상기 스터브의 길이에 따라 증가할 수 있다. 초당 10 기가비트(Gigabits)로 동작하는 신호들에서 50% 만큼의 신호 감쇠(signal attenuation)는 상기 도금된 비아 구조 내의 상기 스터브로 인할 것일 수 있다. 짧은 스터브들을 가진 비아 구조들이 제작될 수 있지만 순차 처리(sequential processing)를 요구하고, 이는 실질적으로 비용을 증가시킨다.
도 1은 종래 기술에서의 도금된 비아 구조(110)와 스터브(170)을 구비한 PCB(100)의 예시이다. 상기 PCB(100)는 비전도성 절연층들(dielectric layers, 120)에 의해 분리된 전도층들(130)로 구성된다. 일반적으로, 상기 도금된 비아 구조(110)는 형상이 원통형(cylindrical)이고 전도성 재료(180)로 도금된 바렐(barrel)(즉, 상기 비아 구조의 축(shaft))을 포함한다. 상기 도금된 비아 구조(110)는 전기신호(160)가 상기 PCB(100)의 제1 전도층(130) 상의 트레이스(140)로부터 제2 전도층(130) 상의 트레이스(150)로 전송하는 것을 허용한다. 상기 도금된 비아 구조(110)의 상기 스터브(170)는 상기 도금된 비아 구조(110)의 불필요한 부분이고, 상기 스터브 효과를 생성할 수 있다.
도 2는 종래 기술에서의 상기 스터브(170)(도 1에서 나타남)가 백드릴링(backdrilling)에 의해 제거된 후의 상기 도금된 비아 구조(110)를 구비한 상기 PCB(100)의 예시이다. 상기 스터브(170)를 감소시키거나 제거하기 위해 상기 도금된 비아 구조(110)의 불필요한 부분을 백드릴링하는 것은 상기 스터브 효과를 감소시키는 하나의 방법이다. 백드릴링은 순차적인 층 처리에 대한 실행 가능한 대안이지만 제한을 가진다. 일반적으로, 드릴 비트(drill bit)가 상기 스터브(170)를 백드릴하고, 그에 의해 상기 도금된 비아 구조(110)의 불필요하게 과도한 전도성 재료의 일부를 제거한다. 백드릴된 홀(backdrilled hole, 200)은 일단 상기 드릴 비트가 상기 도금된 비아 구조(110)로부터 상기 스터브(170)의 일부를 제거하면 생성된다. 상기 드릴 비트는 컴퓨터 수치제어(computer numerically controlled, CNC) 드릴 기계에서의 흔한 카바이드 드릴 비트(carbide drill bit)이다. 백드릴링의 결과로서, 상기 도금된 비아 구조(110)의 상기 스터브(170)의 일부가 제거되고, 그에 의해 신호 무결성을 간섭할 수 있는 기생 용량(parasitic capacitance), 기생 인덕턴스(parasitic inductance), 및 시간 지연을 감소시키지만, 완벽하게 제거하지는 않는다.
대부분의 경우에서, 디자인 양보(design concessions)는 상기 드릴 장비의 정확도에서의 편차를 허용하도록 만들어질 필요가 있다. 상기 백드릴링이 부정확하다면(예를 들어, 너무 깊거나 중심을 벗어남), 상기 도금된 비아 구조(110)의 기능부(functional portion)가 제거될 수 있고, 상기 PCB(100)가 훼손될 수 있다. 그 결과로, 새로운 PCB(100)가 재건되어 백드릴되어야 한다. 따라서, 수율(yields)이 감소되고, 비용이 증가한다.
상기 백드릴링 과정은 또한 신뢰할 수 있게 유지될 수 있는 공차들(tolerances)로 제한된다. 백드릴링은 일반적으로는 오직 +/- 5 밀스(mils)의 깊이 공차까지 제어될 수 있다. 많은 경우에서, 드릴링의 배치, 폭, 방향에서의 변동을 허용하기 위한 층들(layers)의 강도와 컨시스턴시(consistency)에서의 제한으로 인해 더 많은 디자인 양보들이 행해질 필요가 있다.
그러나 또 다른 제한들은 상기 스터브들(170)이 상이한 깊이들로 존재할 수 있는 다수의 도금된 비아 구조들(110)의 백드릴링을 많은 디자인들이 요구한다는 것이다. 이는 생산하는데 시간과 돈이 드는 드릴 도구 파일들(drill tool files)의 전문화된 프로그래밍을 요구한다.
또한, 다수의 도금된 비아 구조들(110)을 백드릴링하는 것은 일반적으로 직렬 처리(serial process)이고, 그 결과 상기 PCB(100)를 백드릴링하는 데 필요한 시간은 스터브들(170)의 수에 따라 증가한다. 상기 스터브들(170) 중 임의의 하나가 부정확하게 드릴링되었다면, 상기 PCB(100)가 훼손될 수 있다. 그러므로, 많은 스터브들(170)을 백드릴링하는 것은 상기 PCB(100)에의 손상 확률을 증가시킨다.
또 다른 제한은 많은 디자인들이 상기 PCB(100)의 양 표면들로부터 스터브들이 제거될 것 또한 요구한다는 것이다. 이는 시간이 더 걸리는 상기 백드릴링 과정이 추가적인 프로그래밍을 요구하는 동안 상기 PCB(100)가 재조향될(reoriented) 것을 요구하고 상기 백드릴링 과정의 정확도에 잠재적인 에러를 더한다.
또한, 드릴 비트들은 상기 PCB(100)의 수율을 감소시키고 재작업을 요구하는 파손(breakage)이 되는 경향이 있다. 각각의 개별적인 도금된 비아 구조(110)를 재작업하는 과정은 사이클 타임(cycle time)을 더하고 생산에서의 비용을 증가시킨다. 게다가, 드릴 비트들은 비싸서 추가적인 비용 상승을 이끈다.
백드릴링의 하나의 결과는 상기 제거된 스터브 바렐의 용량(volume)이 서킷 라우팅(circuit routing)의 맥락에서 기능적이지 않다는 것이다. 임의의 층 상의 d어떠한 다른 트레이스 또는 상호접속도 상기 제거된 스터브의 용량을 통과할 수 없다. 서킷 트레이스들은 이러한 용량들 주위로 재-라우팅될 필요가 있다. 대부분의 경우들에서, 추가적인 층들은 주어진 디자인에서의 모든 트레이스들을 효과적으로 라우팅하도록 더해질 필요가 있고, 이에 따라 복잡도와 비용을 더한다.
PCB들은 순차 처리 기술과 같이 본 기술에서 알려진 방법들을 사용하여 스터브 길이를 감소시키거나 배선 밀도(wiring density)를 증가시키도록 둘 이상의 단면들(sections)로 분열될 수 있다. 순차 처리를 하여, 두 개의 별개의 PCB 서브조립체들이 개별적으로 제작된다. 상기 두 개의 서브조립체들은 연이어서 함께 적층되고, 쓰루-홀들(through-holes) 또는 바이어스들은 상기 두 개의 개별적인 PCB들을 하나에 연결하도록 도금된다. 스터브들은 이러한 방식으로 제어될 수 있지만, 상기 두 개의 개별적인 서브-조립체들 사이의 층들로 제한된다. 이러한 적층 과정의 "순차 특성(sequential nature)" 때문에, 추가적인 처리 단계들이 요구되고, 제작하기 위한 비용 및 사이클 타임이 현저하게 증가된다.
본 특허출원은 2013년 3월 15일에 제출된 미국 가출원 번호 61/801,134와 2014년 3월 11일에 제출된 미국 실용신안 특허출원 번호 14/205,331에 대한 우선권을 주장하며, 둘 모두 본 발명의 양수인에게 양수되었고, 그들은 전체가 참조로서 여기에 명확하게 포함되었다.
본 발명은 상기 기재된 제한들을 해소하고자 제안되었다.
본 발명은, 다중층 인쇄 회로 기판(multilayer printed circuit board)으로서, 제1 절연층(dielectric layer); 상기 제1 절연층 내에 선택적으로 위치된 제1 도금 레지스트(plating resist); 상기 제1 절연층 또는 제2 절연층 내에 선택적으로 위치된 제2 도금 레지스트로서, 상기 제2 도금 레지스트는 상기 제1 도금 레지스트와 별개인, 상기 제2 도금 레지스트; 및 상기 제1 절연층, 상기 제1 도금 레지스트, 및 상기 제2 도금 레지스트를 통해 연장하는 쓰루홀(through hole)로서, 상기 쓰루홀의 내부 표면은 제2 비아 세그먼트(via segment)와 전기적으로 차단된 제1 비아 세그먼트를 갖는 분할된 도금 쓰루홀을 형성하도록 상기 제1 도금 레지스트와 상기 제2 도금 레지스트 사이의 길이를 따르는 것을 제외한(except along a length) 전도성 재료로 도금되는, 상기 쓰루홀을 포함하는, 다중층 인쇄 회로 기판에 관한 것이다.
본 발명에 따르면, 비아 구조들의 넓은 갭(gap)을 제공할 수 있다.
도 1은 종래 기술에서의 도금된 비아 구조(plated via structure)와 스터브(stub)를 구비한 PCB의 예시이다.
도 2는 종래 기술에서 상기 스터브가 백드릴링(backdrilling)에 의해 제거된 후에 상기 도금된 비아 구조를 구비한 상기 PCB의 예시이다.
도 3은 임의의 실시예들에 따라 도금 레지스트(plating resist)를 통해 형성된 도금된 비아 구조를 구비한 PCB를 묘사하는 예시이다.
도 4는 임의의 실시예들에 따라 전자기 방사에 선택적으로 노출된 에칭 레지스트(etch resist)의 층으로 덮여진 코어 서브-복합체 구조(core sub-composite structure)를 묘사하는 예시이다.
도 5는 본 발명의 임의의 실시예들에 따라 변경된 에칭 레지스트의 영역을 가진 서브-복합체 구조의 전도층들(conducting layers)과 절연층(dielectric layer)을 묘사하는 예시이다.
도 6은 임의의 실시예들에 따라 상기 변경된 에칭 레지스트를 구비한 서브-복합체 구조의 상기 전도층들과 상기 절연층, 그리고 상기 도전층 내에 간극(clearance)을 형성하도록 제거된 상기 전도층의 일부를 묘사하는 예시이다.
도 7은 임의의 실시예들에 따라 변경되지 않은 에칭 레지스트가 제거된 서브-복합체 구조의 상기 전도층들과 상기 절연층을 묘사하는 예시이다.
도 8은 임의의 실시예들에 따라 상기 간극 내 증착된(deposited) 도금 레지스트를 구비한 서브-복합체 구조의 상기 전도층들과 상기 절연층을 묘사하는 예시이다.
도 9는 임의의 실시예들에 따라 도금 레지스트의 더 두까운 층을 사용하여 형성된 분할된 도금 비아 구조를 구비한 PCB 스택업(stackup)을 묘사하는 예시이다.
도 10은 임의의 실시예들에 따라 서브-복합체 구조의 전도층 및 인접한 절연층 내에 형성된 간극 내에 도금 레지스트를 선택적으로 증착하여 형성된 분할된 도금 비아 구조를 구비한 PCB 스택업을 묘사하는 예시이다.
도 11은 임의의 실시예들에 따라 상기 서브-복합체 구조의 최상부(top) 전도층과 동일 평면상에 있는 표면의 패드-방지(anti-pad) 영역 상의 서브-복합체 구조의 상기 표면 상에 도금 레지스트를 선택적으로 증착하여 형성된 분할된 도금 비아 구조를 구비한 PCB 스택업을 묘사하는 예시이다.
도 12는 임의의 실시예들에 따라 상기 서브-복합체 구조의 표면 상의 전도성 영역 또는 전도성 패드 상에 도금 레지스트를 선택적으로 증착하여 형성된 분할된 도금 비아 구조를 구비한 PCB 스택업을 묘사하는 예시이다.
도 13은 도금 쓰루홀(plated through hole, PTH) 내에 형성된 이상적인 갭(gap)을 갖는 다중층 PCB 스택업 일부의 횡단면도를 예시한다.
도 14는 도금 쓰루홀 내에 형성된 갭을 갖는 실제적인 다중층 PCB 스택업 일부의 횡단면도를 예시한다.
도 15는 하나 이상의 절연층들 내에 도금 레지스트 재료를 갖는 다수의 점들(points)을 사용하는 것에 의해 도금 쓰루홀 내부에 형성된 넓은(길이방향의) 갭/공간(void)/간극을 갖는 다중층 PCB 일부의 횡단면도를 예시한다.
도 16은 하나 이상의 절연층들 내에 도금 레지스트 재료를 갖는 다수의 점들을 사용하는 것에 의해 도금 쓰루홀 내부에 형성된 넓은(길이방향의) 갭/공간을 갖는 다중층 PCB 일부의 횡단면도를 예시한다.
도 17은 하나 이상의 절연층들 내에 도금 레지스트 재료를 갖는 다수의 점들을 사용하는 것에 의해 도금 쓰루홀 내부에 형성된 넓은(길이방향의) 갭/공간을 갖는 다른 다중층 PCB 일부의 횡단면도를 예시한다.
도 18은 하나 이상의 절연층들 내에 도금 레지스트 재료를 갖는 다수의 점들을 사용하는 것에 의해 도금 쓰루홀 내부에 형성된 넓은(길이방향의) 갭/공간을 갖는 또 다른 다중층 PCB 일부의 횡단면도를 예시한다.
도 19는 도 15, 16, 17, 및/또는 18의 상기 PCB들을 형성하는 방법을 예시한다. 제1 코어 또는 서브-복합체 구조가 형성된다.
도 20은 하나 이상의 절연층들 내에 도금 레지스트 재료를 갖는 다수의 점들을 사용하는 것에 의해 도금 쓰루홀 내부에 형성된 넓은(길이방향의) 갭/공간을 갖는 또 다른 다중층 PCB 일부의 횡단면도를 예시한다.
도 21은 도 20의 상기 PCB를 형성하는 방법을 예시한다.
도 22는 적어도 코어 또는 서브-복합체 구조 내부에서를 포함하여 도금 레지스트 재료를 갖는 다수의 점들을 사용하는 것에 의해 도금 쓰루홀 내부에 형성된 넓은(길이방향의) 갭/공간을 갖는 또 다른 다중층 PCB 일부의 횡단면도를 예시한다.
도 23은 도 22의 상기 다중층 PCB 내의 연장된 비아 갭/공간/간극을 형성하는 방법을 예시한다.
도 24는 단일 코어 또는 서브-복합체 구조 내부에서 도금 레지스트 재료의 다수의 점들을 사용하는 것에 의해 도금 쓰루홀 내부에 형성된 넓은(길이방향의) 갭/공간을 갖는 또 다른 다중층 PCB 일부의 횡단면도를 예시한다.
도 25는 도 24의 상기 다중층 PCB 내에 연장된 비아 갭/공간/간극을 형성하는 방법을 예시한다.
도 26은 두 개의 상이한 코어 또는 서브-복합체 구조들 내부의 도금 레지스트 재료의 다수의 점들을 사용하는 것에 의해 도금 쓰루홀 내부에 형성된 넓은(길이방향의) 갭/공간을 갖는 또 다른 다중층 PCB 일부의 횡단면도를 예시한다.
도 27은 도 26의 상기 다중층 PCB 내에 연장된 비아 갭/공간/간극을 형성하는 방법을 예시한다.
도 28은 하나 이상의 절연층들 내에 도금 레지스트 재료를 갖는 다수의 점들을 사용하는 것에 의해 도금 쓰루홀 내부에 형성된 복수의 넓은(길이방향의) 갭들/공간들/간극들을 갖는 또 다른 다중층 PCB 일부의 횡단면도를 예시한다.
도 29는 하나의 코어 또는 서브-복합체 구조 내의 도금 레지스트 재료와, 하나 이상의 절연층들 내의 도금 레지스트 재료를 갖는 다수의 점들을 사용하는 것에 의해 도금 쓰루홀 내부에 형성된 복수의 넓은(길이방향의) 갭들/공간들/간극들을 갖는 또 다른 다중층 PCB 일부의 횡단면도를 예시한다.
도 30은 도금 레지스트 재료의 다수의 점들을 사용하는 것에 의한 도금 쓰루홀 내부의 넓은 갭/공간의 형성을 예시한다.
신호 저하(signal degradation)를 최소화시키기 위한 비용 효과적이고 효율적인 시스템은 인쇄 회로 기판(PCB)의 도금 비아 구조(plated via structure) 내부의 전도성 재료(conductive material)의 형성을 제어함으로써 스터브(stub)를 전기적으로 차단, 감소, 또는 제거시키는 것이다. 상기 비아 구조 내부의 도금 레지스트들의 하나 이상의 영역들은 상기 비아 구조 내에 하나 이상의 공간들(voids)을 의도적으로 생성함으로써 전도성 재료의 형성을 저지하는 데 사용된다. 그 결과, 상기 비아 구조 내부의 상기 전도성 재료의 형성은 전기적 신호들의 전송을 위해 필요한 영역들로 한정될 수 있다. 임의의 실시예들에 따르면, 상기 비아 구조를 전기적으로 차단된 세그먼트들(segments)로 분할하는 것은 PCB 디자인의 라우트 용량(route capabilities) 또는 배선 밀도를 극단적으로 증가시킬 수 있다. 이는 각각의 상기 분할된 비아의 전기적으로 차단된 세그먼트가 그 특정 세그먼트와 연관된 층들 상의 신호들과 전기적으로 연결하는 데 사용될 수 있기 때문이다.
다중층 PCB는 칩 기판(chip substrate), 마더보드(motherboard), 백판(backplane), 백패널(backpanel), 중앙판(centerplane), 연성(flex) 또는 경연성(rigid flex) 회로일 수 있다. 본 발명은 PCB들에서의 사용으로 제한되지 않는다. 비아 구조는 하나의 전도층으로부터 다른 전도층으로 전기신호들을 전송하기 위해 사용되는 도금 쓰루홀(plated through-hole)일 수 있다. 도금 비아 구조는 전기 부품을 상기 PCB 상의 다른 전기 부품들에 전기적으로 연결하기 위한 부품 장착홀(component mounting hole)일 수도 있다.
PCB들의 비아 구조들 내부의 스터브를 전기적으로 차단, 감소, 또는 제거하는 방법들은 백드릴링(backdrilling)보다 더 빠르고 더 효율적이다. 도금 레지스트들은 상기 PCB의 전도층 및/또는 절연층들 내의 많은 간극들(clearances) 내부에 위치될 수 있다. 대부분의 경우들에서, PCB들은 대략 100,000 이상의 쓰루홀들과 비아들을 가질 수 있다. 동시에, 상기 다중층 PCB는 다수의 층들을 가질 수 있다. 상기 비아들 각각을 분할하고 각각의 비아에 대해 가변적인 각도들로 상기 스터브를 제어하는 것이 바람직할 것이다. 다시 말해서, 각각의 비아는 상이한 층들과 상이한 장소들에 분할될 수 있다. 상기 비아들을 단일 패널 상에 동시에 분할하기 위해서, 도금 레지스트는 상기 패널 내의 드릴링 및 연이은 도금에 앞서 PCB 스택업(stackup)을 만드는 동안 각각의 서브-복합체 코어(sub-composite core)의 선택된 층 상에 선택적으로 증착될 수 있다. 예를 들어, PCB의 층 내부의 모든 간극들은 동시에(concurrently) 형성될 수 있다. 다른 예시에서, 상기 전도성 재료는 PCB의 모든 비아 구조들 내부에 동시에 형성될 수 있다. 반대로, 앞서 논의된 것처럼, 백드릴링은 일반적으로 한번에 하나의 비아 구조 상에서 수행된다. 따라서, 스터브 형성을 제한하기 위해 도금 레지스트들을 포함하는 방법들은 백드릴링보다 더 빠른 PCB들의 생산을 가능하게 할 수 있다.
도 3은 임의의 실시예들에 따라 도금 레지스트(370)를 통해 형성된 도금된 비아 구조(330)를 구비한 PCB(300)를 묘사하는 예시이다. 상기 PCB(300)는 절연층들(320a - 320e)에 의해 분리된 전도층들(301a - 310e)을 포함한다. 상기 도금 비아 구조(330)는 시드 전도성 재료(seed conductive material, 390), 및 전도성 재료(392)의 추가 코팅(coating)으로 도금된다. 상기 도금 비아(330)는 상기 PCB 스택업을 만들기 위해 서브-복합체 구조 내에 도금 레지스트를 선택적으로 증착하는 것에 의해 복수의 전기적으로 차단된 부분들(330a, 330b)로 효과적으로 분할된다. 도금 비아(330)와 같이 도금 비아를 분할하는 방법은 도 4 내지 8을 참조하여 여기서 설명된다.
도 3은 상기 도금 비아가 제1 전도층(310a) 상의 하나의 트레이스(trace, 340) 또는 부품 장착패드(component mounting pad)로부터 상기 PCB(300)의 제2 전도층(310b) 상의 다른 트레이스(350)로 상기 비아(330)의 상기 차단된 부분(330a)을 가로질러 전기신호(360)를 전송하는 것을 허용하는 것을 나타낸다. 유사하게, 상기 비아(330)의 상기 차단된 부분(330b)은 또 다른 전기신호(362)가 상기 신호(360)에 간섭하지 않고 트레이스(380)로 전송하는 것을 허용한다.
도금 레지스트는 일반적으로 전도층들 및 절연층들의 하나 이상의 간극들 내에 증착된 비전도성 재료이다. 예를 들어, 도 3에서, 도금 레지스트는 상기 전도층(310d) 내의 간극 내에 증착된다. PCB(300)가 시드(seed) 또는 촉매조(catalyzing bath) 내에 위치되면, 상기 시드는 상기 비아 벽(via wall)의 모든 영역들 상에 증착될 것이지만, 상기 도금 레지스트 상에 증착되지는 않을 것이다. 소량의 시드가 상기 도금 레지스트 상에 증착되면, 이러한 잔여 증착물들을 제거하기 위해 후처리 작업이 이용될 수 있다. 그 후, 상기 패널이 무전해질(electroless) 구리 또는 전해질 구리 도금조(copper plating bath) 내에 위치되면, 구리는 시드 또는 전도성인 곳을 도금할 것이고, 도금 레지스트가 있는 영역에는 도금 또는 증착하지 않을 것이다. 상기 도금 레지스트는 상기 비아의 바렐(barrel)을 세그먼트들(segments)로 효과적으로 분할하는 원통형 공간을 형성할 것이다.
상기 도금 레지스트(370)는 상기 전도층(310d)에서 상기 비아 구조(330) 내의 상기 촉매 재료(390)와 상기 전도 재료(392)의 증착을 방지한다. 그 결과, 비아(330)는 상기 전기적으로 차단된 부분들(330a, 330b)로 분할된다. 그 결과, 상기 전기신호(360)는 섹션(section, 330b)에 의해 유발된 간섭을 통해 저하되는 신호 무결성 없이 상기 제1 전도층(310a)으로부터 상기 제2 전도층(310b)로 이동한다. 상기 도금 비아 구조(330)의 전도성 재료(392)는 상기 전기신호(360)가 상기 PCB(300)의 상기 제1 전도층(310a)으로부터 상기 제2 전도층(310b)으로 이동하도록 하는 매체(medium)이다. 유사하게, 전기신호(362)는 도금 비아(330) 전도층(310e)을 가로지른다. 상기 도금 비아 구조(330)는 임의의 형상일 수 있다.
상기 전도성 또는 촉매 재료(390)의 몇몇 예시들은 무전해질 구리, 팔라듐(palladium) 시드이다. 상기 촉매 시드 과정은 전기영동 도금(electrophoretic plating) 또는 직접적인 금속화(metallization)를 포함할 수도 있다. 전도성 금속과 같은 전도성 재료(392), 또는 구리가 상기 비아 구조(330) 내에 증착되는 것을 특징으로 하는 상기 도금 과정은 전해질 도금, 또는 무전해질 과정을 포함할 수 있다.
상기 PCB(300)는 소정의 수의 전도층들 및 절연층들을 가질 수 있다. 도 3은 단순화를 위해서 다섯 층들의 전도층들(310a - 310e)과 다섯 층들의 절연층들(320a - 320e)을 나타낼 뿐이다. 상기 전도층들(310a - 310e) 각각은 전원(power) 또는 접지층(ground layer)과 같은 부분적이거나 전체적인 층을 포함할 수 있고, 회로 트레이스들의 층들을 포함할 수 있고, 또는 접지층과 같이 회로 트레이스들 모두를 구비한 층과 부분적인 층을 포함할 수 있다. 상기 전도층들(310a - 310e)의 비-제한적인 예시는 구리이다. 절연층들(320a - 320e)의 몇몇 비-제한적인 예시들은 FR-4, 에폭시 유리(epoxy glass), 막(film), 수지 함침된 매트 재료(resin impregnated matte material), 케블라(Kevlar), 종이, 및 나노-파우더들(nano-powders)이 분산된 수지 유전체들이다. 임의의 실시예들에 따르면, 상기 분할된 비아는 신뢰성 또는 기능성을 증가시키기 위해 절연성 또는 저항성 페이스트(paste)로 채워진다.
도금 비아(330)와 같이 도금 비아를 분할하는 방법은 여기서 도 4 내지 8을 참조하여 설명된다. 여기서 추가로 기재되듯이, 간극은 최소한 하나의 전도층(310a - 310e) 및/또는 최소한 하나의 절연층(320a - 320e) 내부에 있는 홀이다. 예를 들어, 간극은 상기 전도층(310e) 내에 형성될 수 있다. 각각의 간극은 상기 도금 비아 구조(330)보다 더 큰 반경을 가진다. 에칭 과정을 통한 상기 간극들의 형성은 도 4 내지 8을 참조하여 아래에 설명된다.
도 4 내지 8은 본 발명의 임의의 실시예들에 따라 상기 도금 레지스트(370)의 배치 및 증착 뿐 아니라 상기 전도층(310d) 내부에 간극을 에칭하는 것을 묘사하는 예시들이다. 도 4 내지 8을 참조하여 설명되는 상기 에칭은 상기 서브-복합체 구조의 전도층들 모두에 적용한다는 것이 강조된다. 단순화의 목적으로, 상기 에칭은 도 4 내지 8의 하나의 전도층(310d)을 참조하여 설명된다. 또한, 단순화를 위해, 도 4 내지 8은 코어 서브-복합체 구조 내의 하나의 장소 상에 도금 레지스트의 선택적인 증착을 설명한다. 그러나, 도금 레지스트는 상기 PCB 디자인에 따라 상기 서브-복합체 구조 내의 다수의 장소들 상에 선택적으로 증착될 수 있는 것으로 이해된다. 게다가, 각각의 서브-복합체 구조는 상기 PCB 스택업을 형성하기 위해 이러한 다양한 서브-복합체 구조들을 적층(laminating)함으로써 기대되는 PCB 디자인을 달성하도록 다른 서브-복합체 구조들의 것보다 상이한 층들 상에 선택적으로 증착된 상기 도금 레지스트를 가질 수 있다.
도 4는 임의의 실시예들에 따라 전자기 방사(electromagnetic radiation)에 선택적으로 노출되는 에칭 레지스트 층으로 덮힌 코어 서브-복합체 구조를 묘사하는 예시이다. 도 4는 두 개의 전도층들(310d, 310e) 사이에 개재된(sandwiched) 절연층(320d)을 포함하는 서브-복합체 구조(402)(여기서, 코어(core)로도 칭해짐)를 나타낸다. 전도층(310d)은 에칭 레지스트(400)로 덮혀진다. 상기 에칭 레지스트의 부분들은 마스크(mask, 410)로 덮혀진다.
상기 에칭 레지스트(400)는 전자기적, 화학적, 또는 전기화학적 에칭 과정 동안에 그 영역의 반응을 막기 위해 상기 전도층(310d)의 영역에 적용되는 임의의 재료이다. 상기 에칭 레지스트(400)는 선택적 증착 또는 직접적 레이저 이미징에 의한 리소그래픽(lithographic) 과정에 의해 처리될 수 있다. 에칭 레지스트(400)의 몇몇 예시들은 포토레지스트(photoresist), 유기물(organic material), 건식 필름(dry film), 시트(sheet), 페이스트(paste), 폴리머 후막(polymer thick film), 및 액체(liquid)이다.
마스크(410)는 상기 전자기적, 화학적, 또는 전기화학적 반응 동안에 상기 덮혀진 영역의 반응을 막기 위해 영역을 선택적으로 덮는 필름 또는 플레이트(plate)이다. 상기 마스크(410)의 몇몇 예시들은 은 필름(silver film), 유리, 디아조 필름(diazo film)이다. 마스크(410)는 상기 마스크(410)의 배치를 제어하도록 구성되는 마스크 정렬자(mask aligner)(묘사되지 않음)와 함께 상기 에칭 레지스트(400) 위에 위치될 수 있다. 상기 에칭 레지스트(400)의 노출된 부분은 비-제한적인 예시들처럼 전자기 방사(420), 또는 레이저에 노출되고, 상기 덮혀진 에칭 레지스트를 방해받지 않도록 남겨두면서 상기 노출된 에칭 레지스트를 제거 가능하게 만들도록 바뀐다. 레이저를 사용하는 경우에, 마스크(410)는 필요하지 않다.
도 5는 본 발명의 임의의 실시예들에 따라 변경된 에칭 레지스트(500)의 영역을 가진 서브-복합체 구조(402)의 전도층들(310d, 310e)과 절연층(320d)을 묘사하는 예시이다. 상기 전자기적 방사(420)(도 4)가 종료되고, 상기 마스크(410)(도 4)가 제거되어, 이에 의해 상기 변경되지 않은 에칭 레지스트(400)를 노출한다.
도 6은 임의의 실시예들에 따라 상기 변경된 에칭 레지스트(500)(도 5)를 구비한 서브-복합체 구조(402)의 상기 전도층들(310d, 310e)과 상기 절연층(320b), 그리고 상기 도전층(310d) 내에 간극(clearance, 600)을 형성하도록 제거된 상기 전도층(310d)의 일부를 묘사하는 예시이다. 상기 변경된 에칭 레지스트(500)(도 5)는 당해 기술분야에서 잘 알려진 방법에 의해 제거되고, 이에 의해 상기 전도층(310d)의 일부를 노출한다. 상기 전도층(310d)의 노출된 부분은 이때 상기 간극(600)을 형성하도록 에칭되고, 상기 절연층(320d)을 노출한다. 간극(600)은 접지 또는 전원면 내에 있을 수 있거나, 신호층 상의 전도성 패드(pad) 또는 피처(feature) 내에 있을 수 있다.
도 7은 임의의 실시예들에 따라 변경되지 않은 에칭 레지스트(400)가 제거된 서브-복합체 구조(402)의 상기 전도층들(310d, 310e)과 상기 절연층(320d)을 묘사하는 예시이다. 상기 변경되지 않은 에칭 레지스트(400)(도 4 내지 6)는 당해 기술분야에서 잘 알려진 방법들에 의해 제거될 수 있고, 이에 의해 상기 전도층(310d)을 노출한다.
도 8은 임의의 실시예들에 따라 상기 간극(600) 내부에 증착된 상기 도금 레지스트(870)를 구비한 서브-복합체 구조(402)의 상기 전도층들(310d, 310e)과 상기 절연층(320d)을 묘사하는 예시이다.
예를 들어, 도금 레지스트는 인쇄, 공판 인쇄(stencil printing), 니들 분배(needle dispensing) 등을 사용하여 간극 내에 증착될 수 있다. 상기 도금 레지스트는 무전해 금속 증착을 촉진할 수 있는 촉매종(catalytic species)의 증착에 저항성이 있는 소수성 절연 재료(hydrophobic insulating material)일 수 있다. 상기 도금 레지스트는 콜로이드 흑연(colloidal graphite)과 같은 다른 "시드" 증착물에 저항하는 재료일 수도 있다.
상기 도금 레지스트는 플러싱(flush)되도록, 또는 상기 에칭된 간극층(clearance layer)보다 더 높게 증착될 수 있다. 도금 레지스트들의 몇몇 비-제한적인 예시들은 실리콘 수지들(silicone resins), 폴리에틸렌 수지들(polyehylene resins), 플로라카본 수지들(fluorocarbon resins), 폴리우레탄 수지들(polyurethane resins), 및 아크릴 수지들(acrylic resins)이다. 이러한 절연 소수성 수지 재료는 홀로 사용되거나, 또는 혼합된 구성에서 소수성 특성을 유지하기에 충분한 양으로 다른 수지 재료들과 혼합된 구성으로 사용될 수 있다.
상기 도금 레지스트를 증착한 후에, 상기 도금 레지스트는 적절한 방법들을 사용하여 경화된다. 제자리에 도금 레지스트(870)를 구비한 상기 서브-복합체 구조(402)는 현재 당해 기술분야에서 잘 알려진 기술들을 사용하여 다중층 PCB 스택업(stackup)의 나머지에 적층될 수 있다. 다양한 장소들 내 영역에 선택적으로 증착된 도금 레지스트를 구비한 다수의 서브-복합체 구조들(코어들)은 PCB 스택업을 형성하도록 적층될 수 있다. 쓰루홀들은 전도층들, 절연층들을 통하고 상기 PCB 스택업을 통해, 및 상기 도금 레지스트를 통해 드릴링(drilled)된다.
따라서, 상기 PCB 패널은 이때 무전해 구리조(copper bath) 내에 담겨진 후에 상기 패널을 시드조(seed bath) 내에 위치시킴으로써 동시에 도금될 수 있는 다수의 쓰루홀들을 가진다. 시드조의 비-제한적인 예시는 굴리 팔라듐 콜로이드(copper palladium colloid)이다. 표면 도금을 위한 예시는 미국 특허 4,668,532에서 찾을 수 있다. 상기 무전해 구리는 상기 패널 내에 각각의 쓰루홀 바렐의 추가적인 전해질 구리 도금을 허용하기 위해 초기 전도성 경로를 제공한다. 시드 화학법(무전해 구리)은 상기 쓰루홀 벽의 표면 상에 증착할 것이지만, 상기 도금 레지스트와 함께 상기 벽의 영역들 상에 효과적으로 증착하지 않을 것이다. 소량의 무전해 구리는 상기 도금 레지스트 상에 증착할 수 있지만, 이러한 양은 당해 기술분야에서 알려진 후처리 단계로 제거될 수 있다. 예를 들어, 상기 도금 레지스트 상에 증착될 수 있는 임의의 소량의 무전해 구리는 필수적인 상기 촉매종들 모두를 상기 소수성 도금 레지스트로부터 제거하기에 충분한 기간 동안에 상기 영향받은 영역을 알카리성 용액 내의 킬레이트제(chelating agent)에 접촉함으로써 제거될 수 있다. 상기 패널은 이때 패널 도금 또는 패턴 도금에 대해 알려진 처리가 뒤따를 것이다. 예를 들어, 전해질 또는 무전해 도금이 사용될 수 있다. 다시 말해서, 상기 쓰루홀들의 내부 벽들은 상기 소수성 도금 레지스트에 의해 보호받지 않는 벽들의 노출된 촉매 영역들만을 금속화하도록 금속 증착 용액과 접촉된다.
비아 구조 내의 전도성 재료의 도금은 시드 재료가 있는 곳 어디에서나 만드어질 것이다. 유사하게, 전도성 재료의 비-도금(no plating)은 도금 레지스트가 있는 곳을 형성할 것이다. 따라서, 상기 비아 구조 내의 도금된 전도성 재료의 공간이 있는 영역들은 상기 비아를 전기적으로 차단된 구간들로 효과적으로 분할한다. PCB 스택업의 임의의 장소들 내에, 및 임의의 층들 상에 도금 레지스트를 전략적으로 위치시키는 것에 의해, 비아 구조들 내의 다수의 전기적으로 차단된 부분들이 동시에 형성될 수 있다.
따라서, 상기 방법은 상기 비아 구조를 다수의 전기적으로 차단된 세그먼트들 내에 구성하도록 사용될 수 있다. 각각의 이러한 세그먼트는 상기 PCB 내부의 적절한 층들로의 상호연결 경로들을 제공한다. 이러한 분할된 비아들은 개선된 신뢰성 또는 증가된 기능성을 위해 에폭시(epoxy)와 같은 절연성 재료 또는 다른 절연성 또는 저항성 폴리머로 나중에 채워질 수 있다. 그러므로, 비용이 많이 들고, 에러발생이 쉽고, 시간이 많이 드는 백드릴링이 피해질 수 있다. 유사하게, 도 3을 다시 참조하면, 상기 도금 레지스트(370)의 사용은 백드릴링에 의해 나타날 수 있는 상기 PCB에의 가능한 손상을 피한다. 추가적인 이점은, 백드릴링이 보통 허용오차 +/- 5 밀스(mils)의 깊이로 제어가능한 데 반해, +/- 1 밀스 또는 그보다 나은 허용오차의 제어가능한 깊이가 여기서 기재된 시스템들 및 방법에 의해 달성될 수 있다는 점이다. 결과적으로, 상기 도금 레지스트(370), 상기 절연층들(320b), 및 상기 전도층(310c)의 일치성(consistency)은 백드릴링과 비교할 때 더욱 엄격한 표준편차를 유지할 수 있다.
임의의 실시예들에 따라, 더 두꺼운 레지스트 증착물이 바람직할 수 있다. 이러한 경우에, 상기 서브-복합체 구조 또는 코어는 분할된 비아 구조들이 상기 결과적인 PCB 스택업 내에 기대되는 영역들에 대응하는 쓰루홀들로 기계적으로 드릴링된다. 상기 서브-복합체 구조의 두께는 약 1 - 50 밀스의 범위일 수 있다. 따라서, 더 두꺼운 도금 레지스트의 증착물이 생산될 수 있다. 상기 쓰루홀들은 전문적인 홀 충전장비, 스텐실링(stenciling), 또는 스크린 인쇄를 사용하여 도금 레지스트로 채워진다. 이러한 과정은 홀-플러깅(hole plugging) 또는 비아-충전(via-filling)으로 알려져 있다. 상기 도금 레지스트는 이때 적절한 처리를 사용하여 경화된다. 평탄화 또는 세정(scrubbing) 작업은 상기 서브-복합체 구조의 표면으로부터 임의의 과도한 도금 레지스트를 제거하기 위해 채용될 수 있다. 상기 서브-복합체 구조는 회로 이미지들을 형성하기 위해 표준 PCB 절차들을 사용하여 처리될 수 있다. 회로 이미지들을 형성하기 전에 또는 이후에 상기 쓰루홀들이 도금 레지스트로 채워질 수 있다는 점이 강조된다. 상기 서브-복합체 구조는 이때 다중층 PCB 스택업 내에 적층될 수 있고, 상기 과정은 상기 PCB 스택업 내의 하나 이상의 비아 구조들의 내부 벽들의 무전해 시딩(seeding) 및 그 후의 도금에 대해 상기 기재된 것처럼 계속할 수 있다. 임의의 실시예들에 따라, 상기 분할된 비아는 신뢰성 또는 기능성을 개선시키기 위해 전기적으로 절연성 재료, 저항성 있는(ohmically) 저항 페이스트(resistive paste) 또는 전압 절환형(voltage switchable) 유전체 재료로 채워진다. 전압 절환형 유전체 재료를 사용하는 경우에, PCB들 내에 프로그램 가능한 서킷 라우팅이 만들어질 수 있다. 또한, 상기 전압 절환형 유전체 재료는 과도상태 보호(transient protection)를 제공할 수 있다. 여기서 사용되는 용어 "과도상태"는 전압들 및 전류들을 직접적 또는 간접적으로 인쇄 회로 기판으로 유도하는 짧은 기간의 정전기 방전(electrostatic discharge) 사건 뿐 아니라 임의의 현상을 포함하고, 여기서 이러한 전압들과 전류들의 크기들(amplitudes)은 상기 인쇄 회로 기판 상의 전자 부품들의 저하 또는 고장을 야기할 만큼 충분히 높다.
도 9는 임의의 실시예들에 따라 도금 레지스트의 더 두까운 층을 사용하여 형성된 분할된 도금 비아 구조를 구비한 PCB 스택업(stackup)을 묘사하는 예시이다. 도 9는 절연층들(920a - 920f)에 의해 분리된 전도층들(910a - 910f)을 포함하는 PCB(900)를 포함한다. 상기 도금 비아 구조(930)는 시드 전도성 재료(990), 및 전도성 재료(992)의 추가 코팅으로 도금된다. 상기 도금 비아(930)는 상기 PCB 스택업을 만드는데 사용되는 서브-복합체 구조 내에 도금 레지스트를 선택적으로 증착함으로써 복수의 전기적으로 차단된 부분들(930a, 930b)로 효과적으로 분할된다.
도 9는 상기 분할된 도금 비아가 전기신호(960)를 부분(930n)에 의해 야기되는 간섭을 통해 저하된 신호 무결성 없이 상기 비아(930)의 상기 차단된 부분(930a)을 가로지르는 것의 의해 상기 PCB(900)의 제1 전도층(910a) 상의 하나의 트레이스(940)로부터 제2 전도층(910b) 상의 다른 트레이스(950)로 전송하는 것을 허용하는 것을 나타낸다. 상기 도금 비아 구조(930)의 전도성 재료(992)는 상기 전기신호(960)가 상기 PCB(900)의 제1 전도층(910a)으로부터 제2 전도층(910b)으로 이동하도록 하는 매체이다. 유사하게, 상기 비아(930)의 상기 제1 전도층(910a)은 또다른 전기신호(962)가 상기 신호(960)와의 간섭 없이 트레이스(980)로 전송하는 것을 허용한다. 상기 도금 레지스트(970)는 상기 전도층들(910c, 910d)에서 상기 비아 구조(930) 내로의 상기 전도성 재료(990, 992)의 증착을 방지한다. 그 결과, 비아(930)는 상기 전기적으로 차단된 부분들(930a, 930b)로 효과적으로 분할된다.
상기 PCB(900)는 소정의 수의 전도층들 및 절연층들을 가질 수 있다. 도 9는 단순화를 위해 오직 여섯 층의 전도층들(910a - 910f)과 여섯 층의 절연층들(920a - 920f)을 나타낸다. 상기 전도층들(910a - 910f) 각각은 전원 또는 접지층과 같은 부분적 또는 전체 층을 포함할 수 있고, 서킷 트레이스들의 층을 포함할 수 있고, 또는 서킷 트레이스들 모두를 구비한 층, 및 접지층과 같은 부분적인 층을 포함할 수 있다. 상기 전도층들(910a - 910f)의 비-제한적인 예시는 구리이고, 절연층들(920a - 920f)의 몇몇 비-제한적인 예시들은 에폭시 유리, 폴리이미드(polyimide) 유리, 세라믹 탄화수소, 폴리이미드 필름, 테프론(Teflon) 필름, 수지 함침된 매트 재료, 케블라, 종이, 분산된 나노-파우더들을 구비한 수지 유전체이다.
임의의 실시예들에 따라, 도금 레지스트는 서브-복합체 구조의 전도층 및 인접한 절연층 내에 형성된 간극 내에 선택적으로 증착된다. 이러한 경우에, 상기 서브-복합체 구조는 블라인드 홀(blind hole)을 형성하기 위해 기계적으로 또는 레이저로 드릴링된다. 상기 블라인드 홀은 상기 서브-복합체 구조의 하나의 전도층에서 시작하고, 상기 절연층을 통해 진행하고, 상기 서브-복합체 구조의 다른 전도층 상에서 종료한다. 그러나, 상기 블라인드 홀의 깊이는 상기 서브-복합체 구조의 상기 전도층에 도달하지 않는 임의의 깊이로 드릴링될 수 있다. 도금 레지스트는 이때, 예를 들어, 스퀴징(squeegeeing), 스텐실링(stenciling), 또는 스크린 인쇄 작업을 사용하여 상기 블라인드 홀 내에 증착된다. 상기 레지스트는 이때 경화된다. 평탄화 또는 세정 작업은 상기 블라인드 홀의 개방된 종단으로부터 레지스트를 제거하기 위해 채용될 수 있다. 상기 서브-복합체 구조는 회로 이미지들을 형성하기 위해 표준 PCB 절차들을 사용하여 처리될 수 있다. 상기 도금 레지스트는 회로 이미지들을 형성하기 전에 또는 후에 증착될 수 있다는 점이 강조된다. 상기 서브-복합체 구조는 이때 다중층 PCB 스택업 내에 적층될 수 있고, 상기 비아 구조의 내부 벽들의 무전해 시딩 및 그 후의 도금에 대해 상기 기재된 것처럼 계속할 수 있다. 이러한 비아 구조에서의 장점은, 상기 도금 레지스트가 상기 홀의 블라인드 종단에서 나오지 않고, 연결이 상기 서브-복합체 구조(코어)의 드릴링되지 않은 전도층에 생성될 수 있다는 점이다. 임의의 실시예들에 따라, 상기 분할된 비아는 신뢰성 또는 기능성을 개선하기 위해 전기적으로 절연성 재료, 저항성 있는 저항 페이스트 또는 전압 절환형 유전체 재료로 채워진다. 전압 절환형 유전체 재료를 사용하는 경우에, PCB들 내에 프로그램 가능한 서킷 라우팅이 만들어질 수 있다. 또한, 상기 전압 절환형 유전체 재료는 과도상태 보호(transient protection)를 제공할 수 있다.
도 10은 임의의 실시예들에 따라 서브-복합체 구조의 전도층 및 인접한 절연층 내에 형성된 간극 내에 도금 레지스트를 선택적으로 증착하여 형성된 분할된 도금 비아 구조를 구비한 PCB 스택업을 묘사하는 예시이다. 도 10은 절연층들(1020a - 1020f)에 의해 분리된 전도층들(1010a - 1010f)을 포함하는 PCB(1000)를 나타낸다. 상기 도금 비아 구조(1030)는 시드 전도성 재료(1090), 및 전도성 재료의 추가 코팅(1092)으로 도금된다. 상기 도금 비아(1030)는 상기 PCB 스택업을 만들기 위해 사용되는 서브-복합체 구조 내에 도금 레지스트를 선택적으로 증착함으로써 복수의 전기적으로 차단된 부분들(1030a, 1030b)로 효과적으로 분할된다.
도 10은 전기신호(1060)가 부분(1030b)에 의해 야기된 간섭을 통해 저하된 신호 무결성 없이 상기 비아(1030)의 상기 차단된 부분(1030a)을 가로지르는 것에 의해 상기 PCB(1000)의 제1 전도층(1010a) 상의 하나의 트레이스(1040)로부터 다른 전도층(1010c) 상의 또 다른 트레이스(1050)로 전송하는 것을 상기 분할된 도금 비아가 허용하는 것을 나타낸다. 상기 도금 비아 구조(1030)의 전도성 재료(1092)는 상기 전기신호(1060)가 상기 PCB(1000)의 상기 제1 전도층(1010a)으로부터 상기 다른 전도층(1010b)으로 이동하도록 하는 매체이다. 유사하게, 상기 비아(1030)의 상기 차단된 부분(1030b)은 또 다른 전기신호(1062)가 상기 신호(1060)과 간섭하지 않고 트레이스(1080)로 전송하는 것을 허용한다. 상기 도금 레지스트(1070)는 상기 전도층(1010d)과 상기 절연층(1020c)에서 상기 비아 구조(1030) 내에 상기 전도성 재료(1090, 1092)의 증착을 막는다. 그 결과, 비아(1030)는 상기 전기적으로 차단된 부분들(1030a, 1030b)로 효과적으로 분할된다.
상기 PCB(1000)는 임의의 수의 전도층들 및 절연층들을 가질 수 있다. 도 10은 단순화를 위해 오직 여섯 층의 전도층들(1010a - 1010f)과 여섯 층의 절연층들(1020a - 1020f)을 나타낸다. 상기 전도층들(1010a - 1010f) 각각은 전원 또는 접지층과 같은 부분적 또는 전체 층을 포함할 수 있고, 서킷 트레이스들의 층을 포함할 수 있고, 또는 서킷 트레이스들 모두를 구비한 층, 및 접지층과 같은 부분적인 층을 포함할 수 있다. 상기 전도층들(1010a - 1010f)의 비-제한적인 예시는 구리이고, 절연층들(1020a - 1020f)의 몇몇 비-제한적인 예시들은 에폭시 유리, 폴리이미드 유리, 세라믹 탄화수소, 폴리이미드 필름, 테프론 필름, 수지 함침된 매트 재료, 케블라, 종이, 분산된 나노-파우더들을 구비한 수지 유전체이다.
임의의 실시예들에 따라, 도금 레지스트는 서브-복합체 구조의 최상부 전도층과 동일 평면상에 있는 표면 상의 상기 노출된 유전체 상의 상기 서브-복합체 구조의 상기 표면 상에 선택적으로 증착된다. 이러한 경우에, 상기 도금 레지스트는 상기 노출된 유전체 상의 서브-복합체 코어의 에칭된 표면 상에 증착된다. 상기 도금 레지스트는 스크린 인쇄, 스텐실링, 니들 증착(needle depositing), 또는 당해 기술분야에서 알려진 다른 방법들을 사용하여 상기 유전체 상에 증착된다. 도금 레지스트 증착의 두께는 5 밀스 두께까지의 범위로 조절될 수 있다. 도금 레지스트의 증착은 임의의 형상일 수 있지만, 일반적으로는 기하학적으로 원형 또는 사각형일 것이다. 증착 후에, 상기 레지스트는 적절한 과정을 이용하여 경화된다. 상기 서브-복합체 구조는 회로 이미지들을 형성하기 위해 표준 PCB 절차들을 사용하여 처리될 수 있다. 상기 도금 레지스트는 회로 이미지들을 형성하기 이전 또는 이후에 증착될 수 있다는 점이 강조된다. 상기 서브-복합체 구조는 이때 다중층 PCB 스택업 내로 적층될 수 있고, 상기 과정은 비아 구조의 내부 벽들의 무전해 시딩 및 그 후의 도금에 대해 상기 기재된 것처럼 계속될 수 있다. 임의의 실시예들에 따라, 상기 분할된 비아는 신뢰성 또는 기능성을 개선하기 위해 전기적으로 절연성 재료, 저항성 있는 저항 페이스트 또는 전압 절환형 유전체 재료로 채워진다. 전압 절환형 유전체 재료를 사용하는 경우에, PCB들 내에 프로그램 가능한 서킷 라우팅이 만들어질 수 있다. 또한, 상기 전압 절환형 유전체 재료는 과도상태 보호를 제공할 수 있다.
도 11은 임의의 실시예들에 따라 노출된 유전체 상의 서브-복합체 구조의 표면 상에 도금 레지스트를 선택적으로 증착하여 형성된 분할된 도금 비아 구조를 구비한 PCB 스택업을 묘사하는 예시이다. 도 11은 절연층들(1120a - 1120e)에 의해 분리된 전도층들(1110a - 1110e)을 포함하는 PCB(1100)를 나타낸다. 상기 도금 비아 구조(1130)는 시드 전도성 재료(1190) 및 전도성 재료(1192)의 추가 코딩으로 도금된다. 상기 도금 비아(1130)는 상기 PCB 스택업을 만들기 위해 사용되는 서브-복합체 구조 내에 도금 레지스트를 선택적으로 증착함으로써 복수의 전기적으로 차단된 부분들(1130a, 1130b)로 효과적으로 분할된다.
도 11은 전기신호(1160)가 부분(1130b)에 의해 야기된 간섭을 통해 저하된 신호 무결성 없이 상기 비아(1130)의 차단된 부분(1130a)을 가로지르는 것에 의해 상기 PCB(1100)의 제1 전도층(1110a) 상의 하나의 트레이스(1140)로부터 다른 전도층(1110c) 상의 또 다른 트레이스(1150)로 전송하는 것을 상기 분할된 도금 비아가 허용하는 것을 나타낸다. 상기 도금 비아 구조(1130)의 전도성 재료(1192)는 상기 전기신호(1160)가 상기 PCB(1100)의 상기 제1 전도층(1110a)으로부터 상기 또 다른 전도층(1110c)으로 이동하도록 하는 매체이다. 유사하게, 상기 비아(1130)의 상기 차단된 부분(1130b)은 또 다른 전기신호(1162)가 상기 신호(1160)와 간섭함 없이 트레이스(1180)로 전송하는 것을 허용한다. 상기 도금 레지스트(1170)는 상기 전도층(1110c)과 또 다른 전도층(1110e) 사이의 영역에서 상기 비아 구조(1130) 내부로의 상기 전도성 재료(1190, 1192)의 증착을 막는다. 그 결과로서, 비아(1130)는 전기적으로 차단된 부분들(1130a, 1130b)로 효과적으로 분할된다. 상기 도금 비아 구조(1130)는 임의의 형상일 수 있다.
상기 PCB(1100)는 임의의 수의 전도층들 및 절연층들을 가질 수 있다. 도 11은 단순화를 위해 오직 다섯 층의 도전층들(1110a - 1110e) 및 다섯 층의 절연층들(1120a - 1120e)을 나타낸다. 상기 전도층들(1110a - 1110e) 각각은 전원 또는 접지층과 같은 부분적 또는 전체 층을 포함할 수 있고, 서킷 트레이스들의 층을 포함할 수 있고, 또는 서킷 트레이스들 모두를 구비한 층, 및 접지층과 같은 부분적인 층을 포함할 수 있다. 상기 전도층들(1110a - 1110e)의 비-제한적인 예시는 구리이고, 절연층들(1120a - 1120e)의 몇몇 비-제한적인 예시들은 에폭시 유리, 폴리이미드 유리, 세라믹 탄화수소, 폴리이미드 필름, 테프론 필름, 수지 함침된 매트 재료, 케블라, 종이, 분산된 나노-파우더들을 구비한 수지 유전체이다.
임의의 실시예들에 따라, 도금 레지스트는 서브-복합체 구조의 표면 상의 전도성 영역 또는 전도성 패드 상의 상기 서브-복합체 구조의 상기 표면 상에 선택적으로 증착된다. 상기 전도성 영역은 평면으로 패터닝될 수 있고, 또는 개별적인 패드 또는 피처일 수 있다. 패드 또는 피처의 경우에, 상기 도금 레지스트는 상기 패드에 겹쳐질 수 있다. 상기 도금 레지스트는 스크린 인쇄, 스텐실링, 니들 증착, 또는 당해 기술분야에서 알려진 다른 방법들을 사용하여 상기 전도성 영역 상에 증착된다. 도금 레지스트의 증착은 임의의 형상일 수 있지만, 일반적으로는 기하학적으로 원형 또는 사각형일 것이다. 증착 후에, 상기 레지스트는 적절한 과정을 이용하여 경화된다. 상기 서브-복합체 구조는 회로 이미지들을 형성하기 위해 표준 PCB 절차들을 사용하여 처리될 수 있다. 상기 도금 레지스트는 회로 이미지들을 형성하기 이전 또는 이후에 증착될 수 있다는 점이 강조된다. 상기 서브-복합체 구조는 이때 다중층 PCB 스택업 내로 적층될 수 있고, 상기 과정은 상기 비아 구조의 내부 벽들의 무전해 시딩 및 그 후의 도금에 대해 상기 기재된 것처럼 계속될 수 있다. 임의의 실시예들에 따라, 상기 분할된 비아는 신뢰성 또는 기능성을 개선하기 위해 전기적으로 절연성 재료, 저항성 있는 저항 페이스트 또는 전압 절환형 유전체 재료로 채워진다. 전압 절환형 유전체 재료를 사용하는 경우에, PCB들 내에 프로그램 가능한 서킷 라우팅이 만들어질 수 있다. 또한, 상기 전압 절환형 유전체 재료는 과도상태 보호를 제공할 수 있다.
도 12는 임의의 실시예들에 따라 상기 서브-복합체 구조의 표면 상의 전도성 영역 또는 전도성 패드 상에 도금 레지스트를 선택적으로 증착하여 형성된 분할된 도금 비아 구조를 구비한 PCB 스택업을 묘사하는 예시이다. 도 12는 절연층들(1220a - 1220e)에 의해 분리된 전도층들(1210a - 1210e)을 포함하는 PCB(1200)를 나타낸다. 상기 도금 비아 구조(1230)는 시드 전도성 재료(1290), 및 전도성 재료(1292)의 추가 코팅으로 도금된다. 상기 도금 비아(1230)는 상기 PCB 스택업을 만들기 위해 사용되는 서브-복합체 구조 내에 도금 레지스트를 선택적으로 증착함으로써 복수의 전기적으로 차단된 부분들(1230a, 1230b)로 효과적으로 분할된다.
도 12는 전기신호(1260)가 부분(1230b)에 의해 야기된 간섭을 통해 저하된 신호 무결성 없이 상기 비아(1230)의 차단된 부분(1230a)을 가로지르는 것에 의해 상기 PCB(1200)의 제1 전도층(1210a) 상의 하나의 트레이스(1240)로부터 상기 전도성 패드(1210d) 상의 또 다른 트레이스(1250)로 전송하는 것을 상기 분할된 도금 비아가 허용하는 것을 나타낸다. 상기 도금 비아 구조(1230)의 전도성 재료(1292)는 상기 전기신호(1260)가 상기 PCB(1200)의 상기 제1 전도층(1210a)으로부터 상기 전도성 패드(1210d)로 이동하도록 하는 매체이다. 유사하게, 상기 비아(1230)의 상기 차단된 부분(1230b)은 또 다른 전기신호(1262)가 상기 신호(1260)와 간섭함 없이 트레이스(1280)로 전송하는 것을 허용한다. 상기 도금 레지스트(1270)는 상기 전도층(1210e)과 상기 전도성 패드(1210d) 사이의 영역에서 상기 비아 구조(1230) 내로의 상기 전도성 재료(1290, 1292)의 증착을 막는다. 그 결과로, 비아(1230)는 전기적으로 차단된 부분들(1230a, 1230b)로 효과적으로 분할된다. 상기 도금 비아 구조(1230)는 임의의 형상일 수 있다.
상기 PCB(1200)는 임의의 수의 전도층들과 절연층들을 가질 수 있다. 도 12는 단순화를 위해 오직 다섯 층의 전도층들(1210a - 1210e)과 다섯 층의 절연층들(1120a - 1120e)을 나타낸다. 상기 전도층들(1210a - 1210e) 각각은 전원 또는 접지층과 같은 부분적 또는 전체 층을 포함할 수 있고, 서킷 트레이스들의 층을 포함할 수 있고, 또는 서킷 트레이스들 모두를 구비한 층, 및 접지층과 같은 부분적인 층을 포함할 수 있다. 상기 전도층들(1210a - 1210e)의 비-제한적인 예시는 구리이고, 절연층들(1220a - 1220e)의 몇몇 비-제한적인 예시들은 에폭시 유리, 폴리이미드 유리, 세라믹 탄화수소, 폴리이미드 필름, 테프론 필름, 수지 함침된 매트 재료, 케블라, 종이, 분산된 나노-파우더들을 구비한 수지 유전체이다.
분할된 구간들을 야기하는 상기 비아들의 도금 레지스트 증착 및 동시적인 도금의 선별적인 특성으로 인해, 비아들은 다른 구간들 내의 신호들을 방해함 없이 각각 신호들을 전달할 수 있는 다수의 구간들로 세분화될 수 있다. 이를 효과적으로 하기 위해, PCB 레이아웃(layout)을 디자인할 때 컴퓨터 프로그램을 사용하는 것이 유리하다. 예를 들어, 컴퓨터 프로그램은 Cadence AllegroTM 또는 Mentor ExpeditionTM 또는 SupermaxTM과 같은 ECAD 소프트웨어로 패치(patched)될 것이다. 상기 컴퓨터 프로그램은 또한 ECAD 시스템으로부터 데이터를 불러오고, 상기 비아들을 분할하고, 그 후 ECAD 또는 컴퓨터 지원제조(Computer Aided Manufacturing, CAM) 시스템으로 적절한 파일들을 다시 출력해주게 될 독립형 소프트웨어 모듈로서도 동작할 수 있다. 이러한 소프트웨어는 프로그래밍 제조장비가 선택된 코어들 내에 적절한 홀들을 드릴링하도록 사용될 파일들을 출력, 및/또는 상기 도금 레지스트의 선택적인 증착을 위해 스텐실을 제작하도록 아트워크(art work)를 생성할 수 있다. 따라서, 상기 도금 레지스트의 장소들 및 결과적으로 분할된 비아들의 장소를 결정함으로써, PCB 디자인은 라우팅 밀도를 증가시키고 무결성을 개선하는 데 최적화될 수 있다. PCB 레이아웃의 기-존재하는 디자인의 경우에서, 상기 컴퓨터 프로그램은, 예를 들어, 백드릴링에 대한 장소들에 연관성이 있는 장소들에 도금 레지스트의 선택적인 증착을 위해 장소들을 식별하도록 사용될 수 있다.
다수의 도금 레지스트 지점들을 사용한 더 넓은 전도성 비아 갭들
도 3에서와 같은, 몇몇 단일 도금 레지스트 갭/공간 접근법의 하나의 단점은 그들이 제조 결함들(예를 들어, 전기적 단락)의 경향이 있다는 점이다. 예를 들어, 다중층 PCB 스택업에서의 층들이 더 얇아짐에 따라, 상기 도금 레지스트의 두께도 더 얇아져야 하고, 도금 쓰루홀(비아로 칭해지기도 함) 내의 전도성 도금 재료가 상기 갭/공간을 케이싱할 의도의 상기 도금 레지스트 재료에 걸쳐 단락시킬 수 있는 확률을 증가시킨다.
도 13은 도금 쓰루홀(PTH) 내에 형성된 이상적인 갭(gap)을 갖는 다중층 PCB 스택업 일부의 횡단면도를 예시한다. 상기 다중층 PCB 스택업(1302)은 상기 PCB 스택업(1302)을 형성하도록 함께 적층되는 하나 이상의 코어 및/또는 서브-복합체 구조들(1312a, 1312b)을 포함할 수 있다. 각각의 코어 및/또는 서브-복합체 구조(1312a, 1312b)는 강성(rigid), 반-강성, 반-연성(semi-flexible), 및/또는 연성 구조를 형성하는 하나 이상의 절연층들 및/또는 하나 이상의 전도층들을 포함할 수 있다.
하나의 예시에서, 상기 구조들(1312a 및/또는 1312b)은 하나 또는 양측 상에 유전체 재료(1322)(예를 들어, 프리프래그(prepreg))를 구비한 전도층들(예를 들어, 포일들(foils)(1320a, 1320b))을 포함하는 코어 구조(1315)(예를 들어, 연성, 반-연성/반-강성, 또는 강성)일 수 있다. 상기 유전체 재료는, 예를 들어, 경화된 또는 부분적으로 경화된 수지와 같은 프리프레그, 본딩 시트(bonding sheet), 및/또는 서브-복합체 재료들일 수 있고, 이들은 보강 또는 보강재 또는 골재로 함침될 수 있다. 경화된 또는 부분적으로 경화된 수지는 에폭시, 폴리이미드, 폴리페닐렌 에테르(PPO), 시아네이트 에스터(cyanate ester), 탄화수소, 폴리테트라플루오르메틸렌(PTEE), 비스마레이미드 트리아진(BT), 페놀 수지, 또는 순수하거나 혼합된 구성으로서 인쇄 회로 기판 유전체 재료에 대해 사용되는 소정의 수지를 포함할 수 있다. 수지 함침된 보강재는 상기 유전체 재료(1322)에 대해 사용될 수 있고, 인쇄 회로 기판에 대해 사용되는 직물 또는 비직물 유리 섬유들, 케블라 섬유들, 폴리에스터 섬유, 탄소 섬유, 셀루로스 섬유 또는 소정의 다른 섬유를 포함할 수 있다. 비직물 보강재가 사용될 때, 이러한 보강재는 다져진, 분말화된 재료 등과 같은 섬유들일 수 있다.
두 번째 예시에서, 상기 구조들(1312a, 및/또는 1312b)은 그 사이에 하나 이상의 절연층들(1326a, 1326b, 및/또는 1326c)을 구비한 하나 이상의 전도층들(예를 들어, 포일들)(1324a, 1324b, 1324c, 및/또는 1324d)을 포함하는 제1 서브-복합체 구조(1317)(예를 들어, 연성, 반-연성/반-강성, 또는 강성)일 수 있다. 이 예시에서, 상기 복합체 구조(1317)는 최상부 및 바닥 표면들 상에 전도층들을 가진다.
세 번째 예시에서, 상기 구조들(1312a 및/또는 1312b)은 그 사이에 하나 이상의 전도층들(예를 들어, 포일들)(1330a, 1330b, 1330c, 및/또는 1330d)을 구비한 하나 이상의 절연층들(1328a, 1328b, 1328c, 1328d, 및/또는 1328e)을 포함하는 제2 서브-복합체 구조(1319)(예를 들어, 연성, 반-연성/반-강성, 또는 강성)일 수 있다. 이 예시에서, 상기 복합체 구조(1319)는 최상부 및 바닥 표면들 상에 절연층들을 가진다.
몇몇 예시들에서, 상기 코어/서브-복합체 구조들(1312a 및/또는 1312b) 내부의 하나 이상의 전도층들은 상기 전도층들(1320, 1324, 및/또는 1330)의 에칭에 의해 형성되어질 수 있는 전기적 트레이스들 및/또는 패드들을 포함할 수 있다.
도 13에서, 도금 레지스트(1304)는 상기 코어/서브-복합체 구조(1312b)의 일부 상에 증착되어진다. 예를 들어, 상기 적층 과정 동안에, 상기 도금 레지스트(1304)는 예를 들어 스크린 인쇄, 스텐실 인쇄, 잉크젯, 전사 인쇄(transfer printing), 또는 다른 증착 방법을 사용하여 상기 코어/서브-복합체 구조(1312b)의 표면 상에 증착될 수 있다. 상기 도금 레지스트(1304)는 전도층(1320a, 1324a) 또는 절연층(1328a) 중 하나의 최상부 상에 증착될 수 있다는 점이 강조된다.
도금 쓰루홀(PTH, 1316)은 상기 코어/서브-복합체 구조들(1312a, 1312b)의 하나 이상의 전도층들(1320, 1324, 및/또는 1330) 및/또는 하나 이상의 전도층들 상에 형성된 전기적 트레이스들/패드들을 전기적으로 결합할 수 있는 도금 레지스트(1304)를 포함하는 상기 적층(1302)을 통해 형성될 수 있다. 상기 도금 레지스트(1304)는 상기 도금 레지스트(1304)에서 상기 PTH(1316) 내부에의 상기 전도성 도금 재료의 증착을 막는다. 그 결과로, 상기 PTH(1316)는 상기 전기적으로 차단된 비아 세그먼트들(1308, 1310)로 효과적으로 분할된다. 상기 PTH(1316)가 전기적으로 전도성 재료로 도금될 때, 상기 두 개의 분리된 비아 세그먼트들(1308, 1310)은 상기 도금 레지스트(1304)에 의해 형성되는 비아 갭/공간/간극(1318)을 가지고 형성된다.
그러나, 도 13은 이상적인 상황이고, 현실/실제적 PTH 구조들에서 종종 보여지는 문제들을 나타내지 않는다.
도 14는 도금 쓰루홀(PTH, 1416) 내에 형성된 갭을 갖는 실질적인 다중층 PCB 스택업 일부의 횡단면도를 예시한다. 상기 다중층 PCB 스택업(1402)은 복수의 절연층들(1406a, 1406b, 1406c)(예를 들어, 프리프레그층들) 및 복수의 코어 또는 서브-복합체 구조들(1412a, 1412b)을 포함한다. 상기 코어 또는 서브-복합체 구조들(1412a, 1412b)은 도 13의 것들과 유사할 수 있다. 이 예시에서, 도금 레지스트(1404)는 제1 코어/서브-복합체 구조(1412b) 상에 증착된다. 상기 PTH(1416)가 전기적으로 전도성 재료로 도금될 때, 두 개의 분리된 비아 세그먼트들(1408, 1410)이 상기 도금 레지스트(1404)에 의해 형성되는 비아 갭/공간/간극(1418)을 가지고 형성된다. 여기서 나타나는 것처럼, 상기 적층 과정 동안에 1406b 내의 고르지 않은 고체 구조(solid structure)로 인해 넓은 두께 변화(예를 들어, 층들(1412a, 1406b) 사이)가 있을 수 있다. 따라서, 최소한 하나의 비-전도성/유전체 층(1406b)은, 다수의 코어 또는 서브/복합체 구조들(1412a, 1412b)이 함께 적층될 때 두께 변화 및 적층 공간 관심사들을 수용하기에 충분히 넓을 필요가 있다. 그 동안에, 많은 인쇄 회로 기판들(PCB)은 임피던스(impedance) 제어, 전체 두께 제어, 및/또는 다른 이유들로 인한 절연층 두께 제약들을 가진다. 이때, 상기 PCB는 해결 불가능한 트레이드오프(trade off)에 직면할 수 있다. 예를 들어, 등방성(isotropic) 전해질 도금 특성으로 인해 종종 상기 도금 레지스트(1404) 위에 연장하는 돌출(over hang) 전도성 도금 재료가 있다. 이러한 돌출 전도성 재료는 상기 갭/공간/간극(1418)의 폭을 짧게 하고, 제1 비아 세그먼트(1408)와 제2 비아 세그먼트(1410) 사이의 단락의 가능성을 증가시킨다. 단락이 존재하지 않는다고 하더라도, 작은 갭(1418)은 전류 누출 및/또는 아킹(arcing)에 민감할 수 있다. 단락, 누출, 아킹, 및 절연층들의 고르지 않은 두께의 위험으로 인해, 상기 비-전도성 절연층들이 고르고 더 넓게 만들어져야 할 수 있다. 그러나, 상기 도금 레지스트(1404) 및/또는 절연층(1406b)의 폭을 증가시키는 것은 두께 제한들(예를 들어, 임피던스 제어들, 두께 제어들, 등)로 인해 선택사항이 아닐 수 있다.
도 15 내지 29는 도 13 내지 14의 단일 갭/공간 접근법의 단점을 해소하기 위한 다양한 해결책들을 예시한다.
도 15는 하나 이상의 절연층들(1506a, 1506b) 내에 도금 레지스트 재료(1504, 1505)를 갖는 다수의 점들(points)을 사용하는 것에 의해 도금 쓰루홀(1516) 내부에 형성된 넓은(길이방향의) 갭/공간/간극을 갖는 다중층 PCB(1502) 일부의 횡단면도를 예시한다. 상기 다중층 PCB(1502) 내에서, 상기 갭/공간/간극(158)이 상기 두 개의 도금 레지스트 재료들(1504, 1505) 사이에 형성될 수 있다. 상기 다중층 PCB(1502)는 추가적인 유전체, 코어 구조, 및/또는 서브-복합체 구조층들(1512a, 1512b, 1512c)을 포함할 수도 있다. 상기 제1 도금 레지스트 재료(1504, 1505)는 무전해 금속 증착을 촉진할 수 있는 촉매종들의 증착에 저항하는 절연 소수성 수지 재료를 포함할 수 있다. 상기 제1 비아 세그먼트(1504)와 제2 비아 세그먼트(1505)는 상기 분할된 도금 쓰루홀(1516)의 둘레를 따라 분리될 수 있다.
또 다른 예시에서, 상기 제1 및 제2 도금 레지스트는 증착을 효과적으로 방지하고, 및/또는 전해질 도금 시드들을 제거할 수 있도록 하는 상기 인쇄 회로 기판에서 사용되는 재료들과 비교하여 드릴홀(drill hole) 표면의 감소된 표면 영역을 구성할 수 있다. 또 다른 예시에서, 화학적 또는 물리적 처리는 도금 수지 표면과 다른 영역 사이의 화학적 또는 물리적 결합력 차이를 사용하여 전해질 도금 시드들을 제거하는데 사용될 수 있다.
하나의 예시에서, 상기 제1 도금 레지스트 재료(1504)의 제1 두께는 제1 절연층(1506a)의 제2 두께보다 더 작을 수 있다. 유사하게, 상기 제2 도금 레지스트 재료(1505)의 제3 두께는 제2 절연층(1506b)의 제4 두께보다 더 작을 수 있다.
또 다른 예시에서, 상기 제1 도금 레지스트 재료(1504)의 상기 제1 두께는 상기 제1 절연층(1506a)의 상기 제2 두께와 거의 같다.
하나의 예시에서, 상기 코어 또는 서브-복합체 구조(1512a, 1512b, 및/또는 1512c)는 적어도 하나의 전원면 및/또는 적어도 하나의 접지면을 포함할 수 있다.
도 16은 하나 이상의 절연층들(1606b, 1606c) 내에 도금 레지스트 재료(1604, 1605)를 갖는 다수의 점들을 사용하는 것에 의해 도금 쓰루홀(1616) 내부에 형성된 넓은(길이방향의) 갭/공간(1618)을 갖는 다중층 PCB(1602) 일부의 횡단면도를 예시한다. 상기 다중층 PCB(1602)는 복수의 절연층들(1606a, 1606b, 1706c, 및/또는 1606d), 복수의 코어 또는 서브-복합체 구조들(1612a 및/또는 1612b), 및/또는 하나 이상의 유전체, 코어, 및/또는 서브-복합체 구조층들(1614)을 포함할 수 있다. 상기 다중층 PCB(1602) 내에서, 상기 갭/공간/간극(1618)이 상기 두 개의 도금 레지스트 재료들(1604, 1605) 사이에 형성될 수 있다. 이러한 예시에서, 상기 도금 레지스트 재료(1604, 1605)는 제1 코어 또는 서브-복합체 구조(1612a)의 제1 표면과 제2 코어 또는 서브-복합체 구조(1612b)의 제2 표면 상에 증착된다. 상기 다중층 PCB(1602)는 상기 도금 레지스트 재료(1604, 1605) 사이에 추가적인 유전체, 코어 구조, 및/또는 서브-복합체 구조층들(1614)을 포함할 수도 있다. 게다가, 제1 절연층(1606a)은 상기 제1 코어 또는 서브-복합체 구조(1612a)의 제2 표면 상에 위치될 수 있고, 제2 절연층(1606b)은 상기 제2 코어 또는 서브-복합체 구조(1612b)의 제1 표면 상에 위치될 수 있다.
하나의 예시에서, 상기 구조들(1612a, 1612b, 및/또는 1614)은 유전체 재료(1622)(예를 들어, 프리프레그)의 한 측 상에 위치되는 전도층들(예를 들어, 포일들)(1620a, 1620b)을 포함하는 코어 구조(1615)(예를 들어, 연성, 반-연성/반-강성, 또는 강성)일 수 있다. 상기 유전체 재료는, 예를 들어, 프리프레그, 본딩 시트, 및/또는 경화된 또는 부분적으로 경화된 수지와 같은 서브-복합체 재료들일 수 있고, 이들은 보강 또는 보강재 또는 골재로 함침될 수 있다. 경화된 또는 부분적으로 경화된 수지는 에폭시, 폴리이미드, 폴리페닐렌 에테르(PPO), 시아네이트 에스터, 탄화수소, 폴리테트라플루오르메틸렌(PTEE), 비스마레이미드 트리아진(BT), 페놀 수지, 또는 순수하거나 혼합된 구성으로서 인쇄 회로 기판 유전체 재료에 대해 사용되는 소정의 수지를 포함할 수 있다. 수지 함침된 보강재는 상기 유전체 재료(1622)에 대해 사용될 수 있고, 인쇄 회로 기판에 대해 사용되는 직물 또는 비직물 유리 섬유들, 케블라 섬유들, 폴리에스터 섬유, 탄소 섬유, 셀루로스 섬유 또는 소정의 다른 섬유를 포함할 수 있다. 비직물 보강재가 사용될 때, 이러한 보강재는 다져진, 분말화된 재료 등과 같은 섬유들일 수 있다.
두 번째 예시에서, 상기 구조들(1612a, 1612b, 및/또는 1614)은 그 사이에 하나 이상의 절연층들(1626a, 1626b, 및/또는 1626c)을 구비한 하나 이상의 전도층들(예를 들어, 포일들)(1624a, 1624b, 1624c, 및/또는 1624d)을 포함하는 제1 서브-복합체 구조(1617)(예를 들어, 연성, 반-연성/반-강성, 또는 강성)일 수 있다. 이 예시에서, 상기 복합체 구조(1617)는 최상부 및 바닥 표면들 상에 전도층들을 가진다.
세 번째 예시에서, 상기 구조들(1612a, 1612b, 및/또는 1614)은 그 사이에 하나 이상의 전도층들(예를 들어, 포일들)(1630a, 1630b, 1630c, 및/또는 1630d)을 구비한 하나 이상의 절연층들(1628a, 1628b, 1628c, 1628d, 및/또는 1628e)을 포함하는 제2 서브-복합체 구조(1619)(예를 들어, 연성, 반-연성/반-강성, 또는 강성)일 수 있다. 이 예시에서, 상기 복합체 구조(1619)는 최상부 및 바닥 표면들 상에 전도층들을 가진다.
몇몇 예시들에서, 상기 코어/서브-복합체 구조들(1612a 및/또는 1612b) 내부의 하나 이상의 전도층들은 상기 전도층들(1620, 1624, 및/또는 1630)의 에칭에 의해 형성될 수 있는 전기적 트레이스들 및/또는 패드들을 포함할 수 있다.
도 17은 하나 이상의 절연층들(1706b, 1706d) 내에 도금 레지스트 재료(1704, 1705)를 갖는 다수의 점들을 사용하는 것에 의해 도금 쓰루홀(1716) 내부에 형성된 넓은(길이방향의) 갭/공간(1718)을 갖는 다른 다중층 PCB(1702) 일부의 횡단면도를 예시한다. 상기 다중층 PCB(1702)는 복수의 절연층들(1706a, 1706b, 1706c, 1706d, 및/또는 1706e), 복수의 코어 또는 서브-복합체 구조들(1712a 및/또는 1712b), 및/또는 하나 이상의 유전체, 코어, 및/또는 서브-복합체 구조층들(1714a 및/또는 1714b)을 포함할 수 있다. 상기 다중층 PCB(1702) 내에서, 상기 갭/공간/간극(1718)이 두 개의 도금 레지스트 재료들(1704, 1705) 사이에 형성될 수 있다. 이러한 예시에서, 상기 도금 레지스트 재료는 제1 코어 또는 서브-복합체 구조(1712a)의 제1 표면과 제2 코어 또는 서브-복합체 구조(1712b)의 제1 표면 상에 증착되어진다. 상기 다중층 PCB(1702)는 상기 도금 레지스트 재료(1704, 1705) 사이에 추가적인 유전체, 코어 구조, 및/또는 서브-복합체 구조층들(1714a)을 포함할 수도 있다. 게다가, 제1 절연층(1706a)은 상기 제1 코어 또는 서브-복합체 구조(1712a)의 제2 표면 상에 위치될 수 있고, 제2 절연층(1706c)은 상기 제2 코어 또는 서브-복합체 구조(1712b)의 제2 표면 상에 위치될 수 있다.
상기 다중층 PCB(1702) 일부의 투시도(1717)는, 하나의 예시로서, 상기 PTH(1716)가 위치되는 장소에 대응하는 상기 코어 또는 서브-복합체 구조(1712a)의 일부에만 증착될 수 있다. 예를 들어, 도금 레지스트(1704)는 상기 PTH(1716)에 대해 형성되는/드릴링되는 홀보다 약간 큰 영역에 증착될 수 있다. 그 결과로, 상기 도금 레지스트(1704 및/또는 1705)는 상기 코어 또는 서브-복합체 구조(1712a 및/또는 1712b)의 전체 표면 상에 보다는 상기 코어 또는 서브-복합체 구조(1712a 및/또는 1712b)의 오직 선택된 영역들 또는 부분들 상에 증착될 수 있다. 그 결과, 하나의 예시로서, 상기 제1 도금 레지스트(1704)와 제2 도금 레지스트(1705)는 상기 쓰루홀의 반경/직경보다 큰 반경/직경을 가질 수 있다.
도 18은 하나 이상의 절연층들(1806a, 1806d) 내에 도금 레지스트 재료(1804, 1805)를 갖는 다수의 점들을 사용하는 것에 의해 도금 쓰루홀(1816) 내부에 형성된 넓은(길이방향의) 갭/공간(1818)을 갖는 또 다른 다중층 PCB(1802) 일부의 횡단면도를 예시한다. 상기 다중층 PCB(1802)는 복수의 절연층들(1806a, 1806b, 1806c, 1806d, 및/또는 1806e), 복수의 코어 또는 서브-복합체 구조들(1812a 및/또는 1812b), 및/또는 하나 이상의 유전체, 코어, 및/또는 서브-복합체 구조층들(1814a 및/또는 1814b)을 포함할 수 있다. 이 예시에서, 상기 도금 레지스트 재료는 제1 코어 또는 서브-복합체 구조(1812a)의 제1 표면, 및 제2 코어 또는 서브-복합체 구조(1812b)의 제2 표면 상에 증착된다. 상기 다중층 PCB(1802)는 상기 도금 레지스트 재료(1804, 1805) 사이에 추가적인 유전체, 코어 구조, 및/또는 서브-복합체 구조층들(1814a)을 포함할 수도 있다. 상기 도금 쓰루홀(1816)이 상기 다중층 PCB(1802)를 통해 형성될 때, 쓰루홀의 내부 표면은 제2 비아 세그먼트(1810)로부터 전기적으로 차단된 제1 비아 세그먼트(1808)를 갖는 상기 분할된 도금 쓰루홀(1816)을 형성하기 위해 상기 제1 도금 레지스트 재료(1804)와 상기 제2 도금 레지스트 재료(1805) 사이에 길이/갭/공간/간극(1818)을 따르는 것을 제외하면 전도성 재료로 도금된다.
중간의 코어 또는 서브-복합체 구조(1812a, 1814a, 및/또는 1812b)를 따라 도금하는 것을 피하기 위해, 이러한 중간의 코어 또는 서브-복합체 구조들은 상기 도금 처리 동안에 전기적인 전류 경로(예를 들어, 이는 접지 또는 파워에 결합되지 않는다)를 형성하지 않을 수 있으며, 이에 의해, 상기 중간의 코어 또는 서브-복합체 구조들(1812a, 1814a, 및/또는 1812b)의 두께를 따라, 및/또는 상기 쓰루홀 내에서 도금 재료가 증착되는 것을 억제한다는 것에 주목한다.
도 19는 도 15, 16, 17, 및/또는 18의 상기 PCB들을 형성하는 방법을 예시한다. 제1 코어 또는 서브-복합체 구조가 형성된다(1902). 예를 들어, 상기 제1 코어 또는 서브-복합체 구조는 해당 코어 또는 서브-복합체 구조(도 15의 1512a, 도 16의 1612a, 도 17의 1712a, 및/또는 도 18의 1812a)일 수 있다. 상기 제1 코어 또는 서브-복합체 구조 중 적어도 하나의 전도층은 비아 패드들, 안티 패드들(antipads), 및/또는 전기적 트레이스들(1904)을 형성하도록 에칭될 수 있다. 예를 들어, 이러한 에칭은 비아들이 형성되는 점들로/점들로부터 전기적 경로들을 형성하도록 기능할 수 있다. 제1 도금 레지스트 재료는, 이때, 상기 제1 코어 또는 서브-복합체 구조의 적어도 하나의 표면(1906) 상에 증착될 수 있다.예를 들어, 상기 제1 도금 레지스트는 상기 코어 또는 서브-복합체 구조(도 15의 1512a)의 바닥면 상의 도금 레지스트(도 15의 1504), 상기 코어 또는 서브-복합체 구조(도 16의 1612a)의 바닥면 상의 도금 레지스트(도 16의 1604), 상기 코어 또는 서브-복합체 구조(도 17의 1712a)의 바닥면 상의 도금 레지스트(도 17의 1704), 및/또는 상기 코어 또는 서브-복합체 구조(도 18의 1812a)의 최상부면 상의 도금 레지스트(도 18의 1804)일 수 있다.
유사하게, 제2 코어 또는 서브-복합체 구조가 형성된다(1908). 예를 들어, 상기 제2 코어 또는 서브-복합체 구조는 해당 코어 또는 서브-복합체 구조(도 15의 1512c, 도 16의 1612b, 도 17의 1712b, 도 18의 1812b)일 수 있다. 상기 제1 코어 또는 서브-복합체 구조의 적어도 하나의 전도층은 비아 패드들, 안티 패드들, 및/또는 전기적 트레이스들(1910)을 형성하도록 에칭될 수 있다. 예를 들어, 이러한 에칭은 비아들이 형성되는 점들로/점들로부터 전기적 경로들을 형성하도록 기능할 수 있다. 제2 도금 레지스트 재료는, 이때, 상기 제2 코어 또는 서브-복합체 구조의 적어도 하나의 표면(1912) 상에 증착될 수 있다. 예를 들어, 상기 제2 도금 레지스트는 상기 코어 또는 서브-복합체 구조(도 15의 1512c)의 최상부면 상의 도금 레지스트(도 15의 1505), 상기 코어 또는 서브-복합체 구조(도 16의 1612b)의 최상부면 상의 도금 레지스트(도 16의 1605), 상기 코어 또는 서브-복합체 구조(도 17의 1712b)의 바닥면 상의 도금 레지스트(도 17의 1705), 및/또는 상기 코어 또는 서브-복합체 구조(도 18의 1812b)의 바닥면 상의 도금 레지스트(도 18의 1805)일 수 있다.
상기 제1 코어 또는 서브-복합체 구조와 제2 코어 또는 서브-복합체 구조는, 이때, 1914 사이에서 적어도 하나의 절연층으로 적층될 수 있다. 쓰루홀은 이때, 제1 코어 또는 서브-복합체 구조, 상기 제2 코어 또는 서브-복합체 구조, 상기 적어도 하나의 유전층을 통해, 및 상기 제1 도금 레지스트와 상기 제2 도금 레지스트(1916)를 통해 형성될 수 있다. 상기 쓰루홀의 내부 표면은 제2 비아 세그먼트(1918)로부터 전기적으로 차단된 제1 비아 세그먼트를 갖는 분할된 도금 쓰루홀을 형성하기 위해 상기 제1 도금 레지스트와 상기 제2 도금 레지스트 사이의 길이를 따르는 것을 제외하고 전도성 재료로 도금될 수 있다. 예를 들어, 상기 도금 쓰루홀은 해당 도금 쓰루홀(1516, 1616, 1716, 및/또는 1816) 일 수 있다. 즉, 상기 제1 및 제2 도금 레지스트 재료들(도 15의 1504/1505, 도 16의 1604/1605, 도 17의 1704/1705, 및/또는 도 18의 1804/1805)의 위치결정의 결과로서, 도금 재료는 상기 제1 및 제2 도금 레지스트 재료들 사이의 영역을 지키지 않고, 이에 의해 상기 도금 쓰루홀을 따라 공간/갭/간극을 생성한다.
도 20은 하나 이상의 절연층들(2006b, 2006c) 내에 도금 레지스트 재료(2004, 2005)를 갖는 다수의 점들을 사용하는 것에 의해 도금 쓰루홀(2016) 내부에 형성된 넓은(길이방향의) 갭/공간(2018)을 갖는 또 다른 다중층 PCB(2002) 일부의 횡단면도를 예시한다. 상기 다중층 PCB(2002)는 복수의 절연층들(2006a, 2006b, 2006c, 및/또는 2006d), 복수의 코어 또는 서브-복합체 구조들(2012a, 2012b, 및/또는 2012c)를 포함할 수 있다. 상기 다중층 PCB(2002) 내부에서, 상기 갭/공간/간극(2018)은 상기 두 개의 도금 레지스트 재료들(2002, 2005) 사이에서 형성될 수 있다. 이 예시에서, 상기 도금 레지스트 재료는 제1 코어 또는 서브-복합체 구조(2012b)의 제1 표면과 상기 제1 코어 또는 서브-복합체 구조(2012b)의 제2 표면 상에 증착되어진다. 그 후에, 상기 도금 쓰루홀(2016)이 상기 다중층 PCB(2002)를 통해 형성될 때, 쓰루홀의 내부 표면은 제2 비아 세그먼트(2010)로부터 전기적으로 차단된 제1 비아 세그먼트(2008)를 갖는 분할된 도금 쓰루홀(2016)을 형성하도록 상기 제1 도금 레지스트 재료(2004)와 상기 제2 도금 레지스트 재료(2005) 사이의 길이/갭/공간/간극(2018)을 따르는 것을 제외하고 전도성 재료로 도금된다.
상기 중간의 코어 또는 서브-복합체 구조(2012b)를 따라 도금하는 것을 피하기 위해, 상기 중간의 코어 또는 서브-복합체 구조(2012b)가 상기 도금 과정 동안에 전류 경로(예를 들어, 접지 또는 전원에 결합되지 않음)를 형성하지 않을 수 있고, 이에 의해 도금 재료가 상기 쓰루홀 내에서 상기 중간의 코어-서브 복합체 구조(2012b)의 두께를 따라 증착하는 것을 억제한다는 점에 주목한다.
도 21은 도 20의 PCB를 형성하는 방법을 예시한다. 제1 코어 또는 서브-복합체 구조가 형성된다(2102). 예를 들어, 상기 제1 코어 또는 서브-복합체 구조는 해당 코어 또는 서브-복합체 구조(도 20의 2012b)일 수 있다. 상기 제1 코어 또는 서브-복합체 구조의 적어도 하나의 전도층은 비아 패드들, 안티 패드들, 및/또는 전기적 트레이스들(2104)을 형성하도록 에칭될 수 있다. 예를 들어, 이러한 에칭은 비아들이 형성되는 점들로/점들로부터 전기적 경로들을 형성하도록 기능할 수 있다. 제1 도금 레지스트 재료는, 이때, 상기 제1 코어 또는 서브-복합체 구조(2106)의 제1 표면 상에 증착될 수 있다. 예를 들어, 상기 제1 도금 레지스트는 상기 코어 또는 서브-복합체 구조(도 20의 2012b)의 최상부 표면 상의 상기 도금 레지스트(도 20의 2004)일 수 있다. 제 2 도금 레지스트 재료는, 이때, 상기 제1 코어 또는 서브-복합체 구조(2108)의 제2 표면 상에 증착될 수 있다. 예를 들어, 상기 제2 도금 레지스트 재료는 상기 코어 또는 서브-복합체 구조(도 20의 2012b)의 바닥면 상의 상기 도금 레지스트(도 20의 2005)일 수 있다.
상기 제1 코어 또는 서브-복합체 구조는, 이때, 하나 이상의 절연층들 및/또는 다른 코어 또는 서브-복합체 구조들(2110)에 적층될 수 있다. 쓰루홀은, 이때, 제1 코어 또는 서브-복합체 구조, 상기 하나 이상의 절연층들, 다른 코어 또는 서브-복합체 구조들을 통해, 및 상기 제1 도금 레지스트와 상기 제2 도금 레지스트(2112)를 통해 형성될 수 있다. 상기 쓰루홀의 내부 표면은 제2 비아 세그먼트(2114)로부터 전기적으로 차단된 제1 비아 세그먼트를 갖는 분할된 도금 쓰루홀을 형성하도록 상기 제1 도금 레지스트와 상기 제2 도금 레지스트 사이의 길이를 따르는 것을 제외한 전도성 재료로 도금될 수 있다. 즉, 상기 제1 및 제2 도금 레지스트 재료들(도 20의 2004 및 2005 등)의 위치결정의 결과로서, 도금 재료가 상기 제1 및 제2 도금 레지스트 사이의 영역을 고수하지 않고, 이에 의해, 상기 도금 쓰루홀을 따르는 공간/갭/간극을 생성한다.
도 22는 적어도 코어 또는 서브-복합체 구조 내부에서를 포함하여 도금 레지스트 재료(2204, 2205)를 갖는 다수의 점들을 사용하는 것에 의해 도금 쓰루홀(2216) 내부에 형성된 넓은(길이방향의) 갭/공간(2218)을 갖는 또 다른 다중층 PCB(2202) 일부의 횡단면도를 예시한다. 상기 다중층 PCB(2202)는 복수의 절연층들(2206a, 2206b, 2206c, 및/또는 2206d), 복수의 코어 또는 서브-복합체 구조들(2212a, 2212b, 및/또는 2212c)을 포함할 수 있다. 상기 다중층 PCB(2202) 내부에서, 상기 갭/공간/간극(2218)은 상기 두 개의 도금 레지스트 재료들(2204, 2205) 사이에 형성될 수 있다. 이 예시에서, 제1 도금 레지스트 재료(2204)는 제1 코어 또는 서브-복합체 구조(2212a)의 제1 표면 상에 증착되어진다. 예를 들어, 상기 제1 도금 레지스트 재료(2204)는 상기 제1 코어 또는 서브-복합체 구조(2212a)의 일부인 전도층 또는 전도성 패드/트레이스(2214a) 상에 증착될 수 있다. 제2 도금 레지스트 재료(2205)는 제2 코어 또는 서브-복합체 구조(2212b) 내부에 증착될 수 있다. 예를 들어, 상기 제2 도금 레지스트 재료(2205)는 이러한 구조가 형성되는 동안 상기 제2 코어 또는 서브-복합체 구조(2212b)의 전도층 또는 절연층 내부에 증착될 수 있다. 그 후에, 상기 도금 쓰루홀(2216)이 상기 다중층 PCB(2202)를 통해 형성될 때, 쓰루홀의 내부 표면은 제2 비아 세그먼트(2210)로부터 전기적으로 차단된 제1 비아 세그먼트를 갖는 분할된 도금 쓰루홀(2216)을 형성하도록 상기 제1 도금 레지스트 재료(2204)와 상기 제2 도금 레지스트 재료(2205) 사이의 길이/갭/공간/간극(2218)을 따르는 것을 제외한 전도성 재료로 도금된다.
하나의 예시에서, 상기 제1 코어 또는 서브-복합체 구조(2212b)는 유전체 재료(2222)(예를 들어, 프리프레그)의 한쪽 측에 위치된 전도층들(2220a, 2220b)(예를 들어, 포일들)을 포함하는 연성, 반-연성/반-강성, 또는 강성 구조일 수 있다. 상기 유전체 재료는, 예를 들어, 경화된 또는 부분적으로 경화된 수지와 같은 프리프레그, 본딩 시트, 및/또는 서브-복합체 재료들일 수 있고, 이들은 보강 또는 보강재 또는 골재로 함침될 수 있다. 경화된 또는 부분적으로 경화된 수지는 에폭시, 폴리이미드, 폴리페닐렌 에테르(PPO), 시아네이트 에스터, 탄화수소, 폴리테트라플루오르메틸렌(PTEE), 비스마레이미드 트리아진(BT), 페놀 수지, 또는 순수하거나 혼합된 구성으로서 인쇄 회로 기판 유전체 재료에 대해 사용되는 소정의 수지를 포함할 수 있다. 수지 함침된 보강재는 상기 유전체 재료(1322)에 대해 사용될 수 있고, 인쇄 회로 기판에 대해 사용되는 직물 또는 비직물 유리 섬유들, 케블라 섬유들, 폴리에스터 섬유, 탄소 섬유, 셀루로스 섬유 또는 소정의 다른 섬유를 포함할 수 있다. 비직물 보강재가 사용될 때, 이러한 보강재는 다져진, 분말화된 재료 등과 같은 섬유들일 수 있다. 상기 제2 도금 레지스트 재료(2205)는 절연층(2222) 내부에 증착될 수 있다.
두 번째 예시에서, 상기 제1 코어 또는 서브-복합체 구조(2212a)는 그 사이에 하나 이상의 절연층들(2226a, 2226b, 및/또는 2226c)을 구비한 하나 이상의 전도층들(예를 들어, 포일들)(2224a, 2224b, 2224c, 및/또는 2224d)을 포함하는 연성, 반-연성/반-강성, 또는 강성 구조일 수 있다. 이 예시에서, 상기 복합체 구조(2217)는 최상부 및 바닥 표면들 상에 전도층들을 가진다. 상기 제2 도금 레지스트 재료(2205)는 절연층(2226b) 내부에 증착될 수 있다.
세 번째 예시에서, 상기 제1 코어 또는 서브-복합체 구조(2212a)는 그 사이에 하나 이상의 전도층들(예를 들어, 포일들)(2230a, 2230b, 2230c, 및/또는 2230d)을 구비한 하나 이상의 절연층들(2228a, 2228b, 2228c, 2228d, 및/또는 2228e)을 포함하는 연성, 반-연성/반-강성, 또는 강성 구조일 수 있다. 이 예시에서, 상기 복합체 구조(1619)는 최상부 및 바닥 표면들 상에 전도층들을 가진다. 상기 제2 도금 레지스트 재료(2205)는 절연층(2228c) 내부에 증착될 수 있다.
몇몇 예시들에서, 상기 코어/서브-복합체 구조들(2212a 및/또는 2212b) 내부의 하나 이상의 전도층들은 상기 전도층들(2220, 2224, 및/또는 2230)의 에칭에 의해 형성될 수 있는 전기적 트레이스들 및/또는 패드들을 포함할 수 있다.
도 23은 도 22의 다중층 PCB 내의 연장된 갭/공간/간극을 형성하는 방법을 예시한다. 적어도 하나의 전도층은 비아 패드들, 안티 패드들, 및/또는 전기적 트레이스들(2302)을 형성하도록 에칭될 수 있다. 제1 도금 레지스트(2205)는 적어도 하나의 전도층(2304)의 제1 표면 상에 증착될 수 있다. 제1 코어 또는 서브-복합체 구조(2212b)는, 이때, 적어도 하나의 전도층과 하나 이상의 전도층들 및/또는 절연층들(2306)을 포함하는 것으로 형성될 수 있다. 제2 코어 또는 서브-복합체 구조(2212a)는 하나 이상의 전도층들 및/또는 절연층들(2308)을 포함하는 것일 수도 있다. 제2 도금 레지스트는 또한 상기 제2 코어 또는 서브-복합체 구조(2310)의 표면 상에 증착될 수도 있다.
상기 제1 코어 또는 서브-복합체 구조(2212b), 제2 코어 또는 서브-복합체 구조(2212a), 및/또는 하나 이상의 절연층들 및/또는 다른 코어 또는 서브-복합체 구조들이 하나 이상의 단계들로 함께 적층될 수 있다(2312). 쓰루홀은 상기 제1 코어 또는 서브-복합체 구조, 상기 제2 코어 또는 서브-복합체 구조, 상기 하나 이상의 절연층들 및/또는 다른 코어 또는 서브-복합체 구조들을 통해, 및 상기 제1 도금 레지스트와 상기 제2 도금 레지스트(2314)를 통해 형성될 수 있다. 상기 쓰루홀의 내부 표면은 제2 비아 세그먼트(2316)로부터 전기적으로 차단된 제1 비아 세그먼트를 갖는 분할된 도금 쓰루홀을 형성하도록 상기 제1 도금 레지스트와 상기 제2 도금 레지스트 사이의 길이를 따르는 것을 제외한 전도성 재료로 도금될 수 있다.
도 24는 단일 코어 또는 서브-복합체 구조 내부에서 도금 레지스트 재료(2404, 2405)의 다수의 점들을 사용하는 것에 의해 도금 쓰루홀(2416) 내부에 형성된 넓은(길이방향의) 갭/공간(2418)을 갖는 또 다른 다중층 PCB(2402) 일부의 횡단면도를 예시한다. 상기 다중층 PCB(2402)는 복수의 절연층들(2406a, 2406b, 2406c, 및/또는 2406d), 복수의 코어 또는 서브-복합체 구조들(2412a, 2412b, 및/또는 2412c)을 포함할 수 있다. 상기 다중층 PCB(2402) 내부에서, 상기 갭/공간/간극(2418)은 상기 두 개의 도금 레지스트 재료들(2404, 2405) 사이에 형성될 수 있다. 이 예시에서, 제1 도금 레지스트 재료(2404)는 제1 코어 또는 서브-복합체 구조(2412b)의 제1 표면 상에 증착되어진다. 예를 들어, 상기 제1 도금 레지스트 재료(2404)는 상기 제1 코어 또는 서브-복합체 구조(2412b)의 일부인 전도층 또는 전도성 패드/트레이스(2414a) 상에 증착될 수 있다. 제2 도금 레지스트 재료(2405)는 상기 제1 코어 또는 서브-복합체 구조(2412a)의 제2 표면 상에 증착될 수 있다. 예를 들어, 상기 제2 도금 레지스트 재료(2405)는 이러한 구조가 형성되는 동안 상기 제1 코어 또는 서브-복합체 구조(2412b)의 전도층 또는 절연층 내부에 증착될 수 있다. 그 후에, 상기 도금 쓰루홀(2416)이 상기 다중층 PCB(2402)를 통해 형성될 때, 쓰루홀의 내부 표면은 제2 비아 세그먼트(2410)로부터 전기적으로 차단된 제1 비아 세그먼트(2408)를 갖는 분할된 도금 쓰루홀(2416)을 형성하도록 상기 제1 도금 레지스트 재료(2404)와 상기 제2 도금 레지스트 재료(2405) 사이의 길이/갭/공간/간극(2418)을 따라는 것을 제외한 전도성 재료로 도금된다.
도 25는 도 24의 다중층 PCB 내의 연장된 비아 갭/공간/간극을 형성하는 방법을 예시한다. 적어도 하나의 전도층이 비아 패드들, 안티 패드들, 및/또는 전기적 트레이스들(2502)을 형성하도록 에칭될 수 있다. 제1 도금 레지스트(2404)는 제1 전도층(2504) 상에 증착될 수 있다. 제2 도금 레지스트(2405)는 제1 전도층(2506) 상에 증착될 수 있다. 제1 코어 또는 서브-복합체 구조(2412b)는, 이때, 적어도 하나의 전도층, 제1 전도층, 제2 전도층, 및/또는 하나 이상의 전도층들 및/또는 절연층들(2508)을 포함하는 것으로 형성될 수 있다.
상기 제1 코어 또는 서브-복합체 구조(2412b), 및/또는 하나 이상의 절연층들 및/또는 다른 코어 또는 서브-복합체 구조들은, 이때, 하나 이상의 단계들로 함께 적층될 수 있다(2510). 쓰루홀은 상기 제1 코어 또는 서브-복합체 구조, 하나 이상의 유전층들, 및/또는 다른 코어 또는 서브-복합체 구조들을 통해, 및 상기 제1 도금 레지스트와 상기 제2 도금 레지스트(2512)를 통해 형성될 수 있다. 상기 쓰루홀의 내부 표면은 제2 비아 세그먼트(2514)로부터 전기적으로 차단된 제1 비아 세그먼트를 갖는 분할된 도금 쓰루홀을 형성하도록 상기 제1 도금 레지스트와 상기 제2 도금 레지스트 사이의 길이를 따르는 것을 제외한 전도성 재료로 도금될 수 있다.
도 26은 두 개의 상이한 코어 또는 서브-복합체 구조들 내부의 도금 레지스트 재료(2604, 2605)의 다수의 점들을 사용하는 것에 의해 도금 쓰루홀(2616) 내부에 형성된 넓은(길이방향의) 갭/공간(2618)을 갖는 또 다른 다중층 PCB(2602) 일부의 횡단면도를 예시한다. 상기 다중층 PCB(2602)는 복수의 절연층들(2606a, 2606b, 2606c, 및/또는 2606d), 복수의 코어 또는 서브-복합체 구조들(2612a, 2612b, 및/또는 2612c)을 포함할 수 있다. 상기 다중층 PCB(2602) 내부에서, 상기 갭/공간/간극(2618)은 상기 두 개의 도금 레지스트 재료들(2604, 2605) 사이에 형성될 수 있다. 이 예시에서, 제1 도금 레지스트 재료(2604)는 상기 제1 코어 또는 서브-복합체 구조(2612a)의 제1 표면 상에 증착되어진다. 예를 들어, 상기 제1 도금 레지스트 재료(2604)는 상기 제1 코어 또는 서브-복합체 구조(2612a)의 일부인 전도층 또는 전도성 패드/트레이스(2614a) 상에 증착될 수 있다. 제2 도금 레지스트 재료(2605)는 상기 제2 코어 또는 서브-복합체 구조(2612b)의 제2 표면 상에 증착될 수 있다. 예를 들어, 상기 제2 도금 레지스트 재료(2605)는 이러한 구조가 형성되는 동안 상기 제2 코어 또는 서브-복합체 구조(2612b)의 전도층 또는 절연층 내부에 증착될 수 있다. 그 후, 상기 도금 쓰루홀(2616)이 상기 다중층 PCB(2602)를 통해 형성될 때, 쓰루홀의 내부 표면은 제2 비아 세그먼트(2610)로부터 전기적으로 차단된 제1 비아 세그먼트(2608)를 갖는 분할된 도금 쓰루홀(2616)을 형성하도록 상기 제1 도금 레지스트 재료(2604)와 상기 제2 도금 레지스트 재료(2605) 사이의 길이/갭/공간/간극(2618)을 따라는 것을 제외한 전도성 재료로 도금된다.
도 27은 도 26의 다중층 PCB 내의 연장된 비아 갭/공간/간극을 형성하는 방법을 예시한다. 적어도 하나의 도전층이 비아 패드들, 안티 패드들, 및/또는 전기적 트레이스들(2702)을 형성하도록 에칭될 수 있다. 제1 도금 레지스트(2604)는 제1 전도층(2704) 상에 증착될 수 있다. 제1 코어 또는 서브-복합체 구조(2612a)는, 이때, 적어도 하나의 전도층, 제1 전도층, 및/또는 하나 이상의 전도층들 및/또는 절연층들(2706)을 포함하는 것으로 형성될 수 있다.
제2 도금 레지스트(2605)는 제2 전도층(2708) 상에 증착될 수 있다. 제2 코어 또는 서브-복합체 구조(2612b)는, 이때, 제1 전도층, 및/또는 하나 이상의 전도층들 및/또는 절연층들(2710)을 포함하는 것으로 형성될 수 있다.
상기 제1 코어 또는 서브-복합체 구조(2612a), 제2 코어 또는 서브-복합체 구조(2612b), 및/또는 하나 이상의 절연층들 및/또는 다른 코어 또는 서브-복합체 구조들은, 이때, 하나 이상의 단계들로 함께 적층될 수 있다(2712). 쓰루홀은 상기 제1 코어 또는 서브-복합체 구조, 상기 제1 코어 또는 서브-복합체 구조, 상기 하나 이상의 절연층들, 및/또는 다른 코어 또는 서브-복합체 구조를 통해, 및 상기 제1 도금 레지스트와 상기 제2 도금 레지스트(2714)를 통해 형성될 수 있다. 상기 쓰루홀의 내부 표면은 제2 비아 세그먼트(2716)로부터 전기적으로 차단된 제1 비아 세그먼트를 갖는 분할된 도금 쓰루홀을 형성하도록 상기 제1 도금 레지스트와 상기 제2 도금 레지스트 사이의 길이를 따르는 것을 제외한 전도성 재료로 도금될 수 있다.
도 28은 하나 이상의 절연층들(2806b, 2806c) 내에 도금 레지스트 재료(2804, 2805, 2807, 2809)를 갖는 다수의 점들을 사용하는 것에 의해 도금 쓰루홀(2816) 내부에 형성된 복수의 넓은(길이방향의) 갭들/공간들/간극들(2818a, 2818b)을 갖는 또 다른 다중층 PCB(2802) 일부의 횡단면도를 예시한다. 상기 다중층 PCB(2802)는 복수의 절연층들(2806a, 2806b, 2806c, 및/또는 2806d), 복수의 유저체층들, 코어 구조들, 또는 서브-복합체 구조들(2812a, 2812b, 및/또는 2812c)을 포함할 수 있다. 상기 다중층 PCB(2802) 내부에서, 상기 갭들/공간들/간극들(2818a, 2818b)은 상기 두 개의 도금 레지스트 재료들(2804/2805 또는 2807/2809) 사이에서 각각 형성될 수 있다. 하나의 예시에서, 도금 레지스트 재료(2804/2805)는 제1 코어 또는 서브-복합체 구조(2812a) 상에, 및 제2 코어 또는 서브-복합체 구조(2812b)의 제1 표면 상에 각각 증착되어진다. 유사하게, 도금 레지스트 재료(2807, 2809)는 상기 제2 코어 또는 서브-복합체 구조(2812b)의 제2 표면 상에, 및 제3 코어 또는 서브-복합체 구조(2812c) 상에 각각 증착된다. 그 후에, 상기 도금 쓰루홀(2816)이 상기 다중층 PCB(2802)를 통해 형성될 때, 쓰루홀의 내부 표면은 서로 전기적으로 차단된 제1 비아 세그먼트(2808), 제2 비아 세그먼트(2814), 및 제3 비아 세그먼트(2810)를 갖는 분할된 도금 쓰루홀(2816)을 형성하기 위해 제1 도금 레지스트 재료(2804)와 제2 도금 레지스트 재료(2805) 사이의 제1 길이/갭/공간/간극(2818a)과, 제3 도금 레지스트 재료(2807)와 제4 도금 레지스트 재료(2809) 사이의 제2 길이/갭/공간/간극(2818b)을 따르는 것을 제외한 전도성 재료로 도금된다.
도 28에 예시된 상기 비아 세그먼트 과정은 단일 도금 과정에서 상기 다중층 PCB(2802)의 적층 후에 djEJ한 추가적 처리 없이 내부의 또는 내장된 비아 세그먼트(2814)를 형성하도록 기능한다는 점에 주목한다. 상기 제1 비아 세그먼트(2808) 및/또는 제2 비아 세그먼트(2810)가 형성되지 않을 때조차 이러한 내부의 또는 내장된 비아 세그먼트(2814)가 형성될 수 있다.
도 29는 하나의 코어 또는 서브-복합체 구조 내의 도금 레지스트 재료(2905, 2907, 2909)와, 하나 이상의 절연층들(2906b, 2906c) 내의 도금 레지스트 재료(2904)를 갖는 다수의 점들을 사용하는 것에 의해 도금 쓰루홀(2916) 내부에 형성된 복수의 넓은(길이방향의) 갭들/공간들/간극들(2918a, 2918b)을 갖는 또 다른 다중층 PCB(2902) 일부의 횡단면도를 예시한다. 상기 다중층 PCB(2902)는 복수의 절연층들(2906a, 2906b, 2906c, 및/또는 2906d), 복수의 절연층들, 코어 구조들, 또는 서브-복합체 구조들(2912a, 2912b, 및/또는 2912c)을 포함할 수 있다. 상기 다중층 PCB(2902) 내부에서, 상기 갭들/공간들/간극들(2918a, 2918b)은 상기 두 개의 도금 레지스트 재료들(2904/2905 또는 2907/2909) 사이에 각각 형성될 수 있다. 하나의 예시에서, 제1 도금 레지스트(2904)는 제1 코어 또는 서브-복합체 구조(2912a) 내에 증착되고, 제2 도금 레지스트(2905)는 제2 코어 또는 서브-복합체 구조(2912b)의 제1 표면 상에 증착된다. 유사하게, 제3 도금 레지스트 재료(2907)는 상기 제2 코어 또는 서브-복합체 구조(2912b)의 제2 표면 상에 증착되고, 제4 도금 레지스트는 제3 코어 또는 서브-복합체 구조(2912c)의 제1 표면 상에 증착된다. 그 후에, 상기 도금 쓰루홀(2916)이 상기 다중층 PCB(2902)를 통해 형성될 때, 쓰루홀의 내부 표면은 서로 전기적으로 차단된 제1 비아 세그먼트(2908), 제2 비아 세그먼트(2914), 및 제3 비아 세그먼트(2910)를 갖는 분할된 도금 쓰루홀(2916)을 형성하기 위해 상기 제1 도금 레지스트(2904)와 상기 제2 도금 레지스트(2905) 사이의 제1 길이/갭/공간/간극(2918a)과, 상기 제3 도금 레지스트(2907)와 상기 제4 도금 레지스트(2909) 사이의 제2 길이/갭/공간/간극(2918b)을 따르는 것을 제외한 전도성 재료로 도금된다.
도 30은 도금 레지스트 재료의 다수의 점들을 사용하는 것에 의한 도금 쓰루홀 내부의 넓은 갭/공간의 형성을 예시한다. 먼저, 코어 구조 또는 서브-복합체 구조(3002)가 형성될 수 있다. 하나의 예시에서, 상기 코어 구조 또는 서브-복합체 구조는 그 사이에 유전체를 구비한 두 개의 전도층들을 갖는 코어 구조(3006)일 수 있다. 또 다른 예시에서, 상기 코어 구조 또는 서브-복합체 구조(3002)는 제1 서브-복합체 구조(A, 3008) 또는 제2 서브-복합체 구조(B, 3010)일 수 있고, 각각은 복수의 전도층들 및 절연층들을 포함한다.
도금 레지스트 재료(3004)는, 이때, 상기 코어 구조 또는 서브-복합체 구조(3002)의 적어도 하나의 표면 상에 증착될 수 있다. 예를 들어, 상기 도금 레지스트 재료(3004)는 전체 층을 걸치는 대신에 한정된 구역 또는 영역 내에서 특정한 두께까지 증착될 수 있다. 상기 한정된 구역 또는 영역은 비아에 대한 홀이 통과하는 구역에 대응할 수 있다.
제1 유전체 재료(3012)는, 이때, 상기 코어 구조 또는 서브-복합체 구조(3002)의 하나 또는 양 표면들 상에 증착 또는 적층될 수 있다. 상기 제1 유전체 재료(3012)의 두께는 적어도 상기 도금 레지스트 재료(3004)만큼 두껍거나 그보다 더 두꺼울 수 있다. 이런 식으로, 단일 도금 레지스트 재료(3004)는 PCB 스택업 내에 통합될 수 있다. 추가적인 도금 레지스트 재료들이 PCB 스택업의 층들 내에 유사하게 증착될 수 있다. 예를 들어, 제2 도금 레지스트 재료(3018)는 적층되거나(예를 들어, 이전 또는 이후) 그렇지 않으면 상기 제2 유전체 재료(3014)에 결합되는 제2 코어 구조 또는 서브-복합체 구조(3016) 상에 유사하게 증착될 수 있다. 제3 유전체 재료(3020)는 상기 PCB 스택업(3026)을 추가로 구축하기 위해 상기 제2 코어 구조 또는 서브-복합체 구조(3016)의 표면 및 상기 제2 도금 레지스트 재료(3018) 상에 증착될 수 있다.
쓰루홀(3026)은, 이때, 상기 PCB 스택업(3028)의 다수의 층들을 통해 형성될 수 있고, 그 후, 서로 전기적으로 차단된 제1 도금 비아 세그먼트(3026)와 제2 도금 비아 세그먼트(3024)를 형성하도록 도금된다. 즉, 이 예시에서, 상기 홀(3026)이 도금될 때, 전도성 재료는 상기 제1 및 제2 도금 레지스트 재료(3004, 3006) 사이에 도금되지 않고, 이에 의해, 상기 제1 및 제2 비아 세그먼트들(3022, 3024) 사이에 넓은 갭/공간을 생성한다.
도 15, 16, 17, 18, 및 20에 예시된 도금 쓰루홀 내부의 넓은 갭들/공간들의 예시들은 도 30에 예시된 과정과 유사한 방식으로 형성될 수 있다. 게다가, 도금 레지스트 재료를 코어 구조 또는 서브-복합체 구조 그 자체(예를 들어, 도 22, 24, 26, 및 29에서 예시됨)로 내장하는 것은 상기 구조들의 적층 과정 동안에 유사한 방식으로 이루어질 수도 있다.
앞선 명세서에서, 본 발명의 실시예들은 구현에서 구현까지 다양할 수 있는 수많은 특정 세부사항들을 참조하여 설명되었다. 상기 명세서와 도면들은, 이런 이유로, 제한적인 의미라기보다는 예시적인 것으로 고려될 것이다. 본 발명은 여기서의 모든 등가물을 포함한 첨부된 청구항들만큼 넓은 것으로 의도된다.
당해 기술분야의 숙련된 기술자들은, 여기서 개시된 실시예들과 관련하여 설명되는 다양한 예시적인 논리 블록들, 모듈들, 회로들, 및 알고리즘 단계들이 전자 하드웨어, 컴퓨터 소프트웨어, 또는 그들의 조합으로 구현될 수 있다는 것을 추가로 이해할 것이다. 이러한 하드웨어 및 소프트웨어의 교환 가능성을 명확히 하기 위하여, 다양한 예시적 요소들, 블록들, 모듈들, 회로들, 및 단계들이 rmemff의 기능성 면에서 일반적으로 위에서 설명되었다. 이러한 기능성이 하드웨어 또는 소프트웨어로서 구현되는지 여부는 전체 시스템에 도입된 특정 응용 및 디자인 제약에 의존한다.
임의의 예시적인 실시예들이 첨부한 도면들에 기재되어 나타나는 반면, 이러한 실시예들은 단순히 예시적인 것일 뿐 넓은 발명을 제한하지는 않고, 다양한 다른 수정들이 당해 기술분야에서 통상의 기술을 가진 자들에 의해 발생할 수 있기 때문에, 이 발명은 나타나고 기재된 특정 구성 및 배치로 제한되지 않는 것으로 이해될 것이다.

Claims (15)

  1. 다중층 인쇄 회로 기판(multilayer printed circuit board)으로서,
    제1 절연층(first dielectric layer);
    상기 제1 절연층 내에 선택적으로 위치된 제1 도금 레지스트(plating resist);
    상기 제1 절연층의 위 또는 아래에 배치된 제2 절연층(second dielectric layer);
    상기 제1 절연층 또는 상기 제2 절연층 내에 선택적으로 위치된 제2 도금 레지스트로서, 상기 제2 도금 레지스트는 상기 제1 도금 레지스트와 분리되고, 상기 제1 도금 레지스트와 다른 위치에 배치되는, 상기 제2 도금 레지스트; 및
    상기 제1 절연층, 상기 제1 도금 레지스트, 및 상기 제2 도금 레지스트를 통해 연장하는 쓰루홀(through hole)로서, 상기 쓰루홀의 내부 표면은 제2 비아 세그먼트(via segment)와 전기적으로 차단된 제1 비아 세그먼트를 갖는 분할된 도금 쓰루홀을 형성하도록 상기 제1 도금 레지스트와 상기 제2 도금 레지스트 사이의 길이를 따르는 것을 제외한 전도성 재료로 도금되는, 상기 쓰루홀을 포함하고,
    상기 제1 비아 세그먼트 및 상기 제2 비아 세그먼트는 상기 제1 도금 레지스트와 상기 제2 도금 레지스트 사이에 도금 레지스트 공간을 갖는 쓰루홀 내에 형성되는, 다중층 인쇄 회로 기판.
  2. 제 1 항에 있어서,
    상기 제1 도금 레지스트는 제1 코어 또는 서브-복합체 구조(core or sub-composite structure)의 제1 표면에 인접하여 위치되고, 상기 제2 도금 레지스트는 제2 코어 또는 서브-복합체 구조의 제2 표면에 인접하여 위치되고,
    상기 제1 표면과 상기 제2 표면은 서로 대향되고,
    상기 제1 절연층은 상기 제1 코어 또는 서브-복합체 구조 내에 포함되거나, 상기 제1 코어 또는 서브-복합체 구조의 외부의 별도의 층에 배치되는, 다중층 인쇄 회로 기판.
  3. 제 1 항에 있어서,
    상기 제1 도금 레지스트는 제1 코어 또는 서브-복합체 구조의 제1 표면에 인접하여 위치되고, 상기 제2 도금 레지스트는 상기 제1 코어 또는 서브-복합체 구조의 대립되는 제2 표면에 인접하여 위치되고,
    상기 제1 표면과 상기 제2 표면은 서로 대향되고,
    상기 제1 절연층은 상기 제1 코어 또는 서브-복합체 구조 내에 포함되거나, 상기 제1 코어 또는 서브-복합체 구조의 외부의 별도의 층에 배치되는, 다중층 인쇄 회로 기판.
  4. 제 1 항에 있어서,
    2개의 전도층들 사이의 절연층을 포함하는 구조 또는 복수의 전도층들 및 복수의 절연층들을 포함하는 구조를 가지는 제1 코어 또는 서브-복합체 구조를 포함하고, 상기 복수의 절연층들은 상기 제1 절연층 및 상기 제2 절연층을 포함하고,
    상기 제1 도금 레지스트와 상기 제2 도금 레지스트 중 적어도 하나는 상기 제1 코어 구조 또는 서브-복합체 구조 내부에 위치되고, 상기 제1 절연층과 제2 절연층은 상기 제1 코어 구조 또는 서브-복합체 구조의 일부인, 다중층 인쇄 회로 기판.
  5. 제 1 항에 있어서,
    복수의 전도층들 및 복수의 절연층들을 포함하는 구조를 가지는 제1 코어 또는 서브-복합체 구조를 포함하고, 상기 복수의 절연층들은 상기 제1 절연층 및 상기 제2 절연층을 포함하고
    상기 제1 도금 레지스트와 제2 도금 레지스트 모두가 상기 제1 코어 구조 또는 서브-복합체 구조 내부에 위치되고, 상기 제1 절연층과 제2 절연층은 상기 제1 코어 구조 또는 서브-복합체 구조의 일부인, 다중층 인쇄 회로 기판.
  6. 제 1 항에 있어서,
    2개의 전도층들 사이의 절연층을 포함하는 구조 또는 복수의 전도층들 및 복수의 절연층들을 포함하는 구조를 가지는 제1 코어 또는 서브-복합체 구조; 및
    2개의 전도층들 사이의 절연층을 포함하는 구조 또는 복수의 전도층들 및 복수의 절연층들을 포함하는 구조를 가지는 제2 코어 또는 서브-복합체 구조를 포함하고,
    상기 제1 도금 레지스트는 상기 제1 코어 구조 또는 서브-복합체 구조 내부에 위치되고, 상기 제2 도금 레지스트는 상기 제2 코어 구조 또는 서브-복합체 구조 내부에 위치되고, 상기 제1 절연층은 상기 제1 코어 구조 또는 서브-복합체 구조의 일부이고, 상기 제2 절연층은 상기 제2 코어 구조 또는 서브-복합체 구조의 일부인, 다중층 인쇄 회로 기판.
  7. 제 1 항에 있어서,
    상기 제1 도금 레지스트와 제2 도금 레지스트는 상기 제1 절연층 내부에 위치되고,
    상기 제2 절연층 내에 선택적으로 위치된 제3 도금 레지스트; 및
    상기 제2 절연층 내에 선택적으로 위치된 제4 도금 레지스트로서, 상기 제3 도금 레지스트는 상기 제4 도금 레지스트와 별개이고, 상기 쓰루홀은 상기 제2 절연층, 상기 제3 도금 레지스트, 및 상기 제4 도금 레지스트를 통해 연장하고, 상기 쓰루홀의 내부 표면은 상기 제1 비아 세그먼트 및 제2 비아 세그먼트와 전기적으로 차단된 제3 비아 세그먼트를 형성하도록 상기 제3 도금 레지스트와 상기 제4 도금 레지스트 사이의 제2 길이를 따르는 것을 제외한 전도성 재료로 도금되는, 상기 제4 도금 레지스트를 더 포함하고,
    상기 제3 비아 세그먼트는 상기 제3 도금 레지스트 및 상기 제4 도금 레지스트 사이에 도금 레지스트 공간을 갖는 상기 제2 도금 레지스트 및 상기 제3 도금 레지스트 사이의 상기 쓰루홀 내에 형성되는, 다중층 인쇄 회로 기판.
  8. 제 1 항에 있어서,
    하나 이상의 코어 구조들 또는 서브-복합체 구조들; 및
    상기 하나 이상의 코어 구조들 또는 서브-복합체 구조들 사이에 있는 하나 이상의 추가적인 절연층들을 더 포함하는, 다중층 인쇄 회로 기판.
  9. 제 1 항에 있어서,
    상기 제1 도금 레지스트의 제1 두께는 상기 제1 절연층의 제2 두께보다 작은, 다중층 인쇄 회로 기판.
  10. 제 1 항에 있어서,
    상기 제1 도금 레지스트의 제1 두께는 상기 제1 절연층의 제2 두께와 거의 동일한, 다중층 인쇄 회로 기판.
  11. 제 1 항에 있어서,
    상기 제1 도금 레지스트는 무전해 금속 증착(electroless metal deposition)을 촉진할 수 있는 촉매종들(catalytic species)의 증착에 저항하는 절연 소수성 수지 재료를 포함하는, 다중층 인쇄 회로 기판.
  12. 제 1 항에 있어서,
    상기 제1 도금 레지스트와 상기 제2 도금 레지스트 중 적어도 하나는 상기 쓰루홀의 반경보다 더 큰 반경을 가지는, 다중층 인쇄 회로 기판.
  13. 제 1 항에 있어서,
    상기 제1 비아 세그먼트와 제2 비아 세그먼트는 분할된 도금 쓰루홀의 둘레를 따라 분리되는, 다중층 인쇄 회로 기판.
  14. 분할된 도금 쓰루홀을 갖는 인쇄 회로 기판을 만드는 방법으로서,
    제1 절연층을 형성하는 단계;
    제1 도금 레지스트를 상기 제1 절연층 내에 증착하는 단계;
    제2 도금 레지스트를 상기 제1 절연층 내의 제2 절연층 내에, 또는 상기 상기 제1 절연층과 구별되거나 분리된 제2 절연층 내에 증착하는 단계;
    상기 제1 절연층, 상기 제1 도금 레지스트, 및 상기 제2 도금 레지스트를 통해 쓰루홀을 형성하는 단계; 및
    상기 제1 도금 레지스트와 상기 제2 도금 레지스트 사이의 상기 쓰루홀의 세그먼트를 따르는 것을 제외한 전도성 재료로 상기 쓰루홀의 내부 표면을 도금하는 단계;를 포함하며, 그 결과,
    제1 비아 세그먼트는 제2 비아 세그먼트와 전기적으로 차단되어 형성되는, 분할된 도금 쓰루홀을 갖고,
    상기 제1 비아 세그먼트 및 상기 제2 비아 세그먼트는 상기 제1 도금 레지스트와 상기 제2 도금 레지스트 사이에 도금 레지스트 공간을 갖는 쓰루홀 내에 형성되는, 인쇄 회로 기판을 만드는 방법.
  15. 제 14 항에 있어서,
    상기 제1 절연층과 제2 절연층은 상기 제1 절연층과 제2 절연층 사이에 위치하는 제1 코어 또는 서브-복합체 구조의 양쪽 외부에 있는, 분할된 도금 쓰루홀을 갖는 인쇄 회로 기판을 만드는 방법.
KR1020197006734A 2013-03-15 2014-03-17 도금 레지스트를 이용한 비아 구조들의 동시 및 선택적인 넓은 갭 분할 KR102222168B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201361801134P 2013-03-15 2013-03-15
US61/801,134 2013-03-15
US14/205,331 2014-03-11
US14/205,331 US9781844B2 (en) 2013-03-15 2014-03-11 Simultaneous and selective wide gap partitioning of via structures using plating resist
PCT/US2014/030144 WO2014145387A2 (en) 2013-03-15 2014-03-17 Simultaneous and selective wide gap partitioning of via structures using plating resist

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020157029069A Division KR102208839B1 (ko) 2013-03-15 2014-03-17 도금 레지스트를 이용한 비아 구조들의 동시 및 선택적인 넓은 갭 분할

Publications (2)

Publication Number Publication Date
KR20190027949A KR20190027949A (ko) 2019-03-15
KR102222168B1 true KR102222168B1 (ko) 2021-03-03

Family

ID=51522417

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020197006734A KR102222168B1 (ko) 2013-03-15 2014-03-17 도금 레지스트를 이용한 비아 구조들의 동시 및 선택적인 넓은 갭 분할
KR1020157029069A KR102208839B1 (ko) 2013-03-15 2014-03-17 도금 레지스트를 이용한 비아 구조들의 동시 및 선택적인 넓은 갭 분할

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020157029069A KR102208839B1 (ko) 2013-03-15 2014-03-17 도금 레지스트를 이용한 비아 구조들의 동시 및 선택적인 넓은 갭 분할

Country Status (6)

Country Link
US (3) US9781844B2 (ko)
EP (1) EP2974569B1 (ko)
JP (2) JP6487900B2 (ko)
KR (2) KR102222168B1 (ko)
CN (2) CN110113868B (ko)
WO (1) WO2014145387A2 (ko)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014196911A1 (en) * 2013-06-05 2014-12-11 Telefonaktiebolaget L M Ericsson (Publ) Selective partitioning of via structures in printed circuit boards
US9801277B1 (en) 2013-08-27 2017-10-24 Flextronics Ap, Llc Bellows interconnect
US9867290B2 (en) * 2015-03-19 2018-01-09 Multek Technologies Limited Selective segment via plating process and structure
CN106034377B (zh) * 2015-03-19 2020-06-16 马尔泰克技术有限公司 选择性段过孔电镀工艺和结构
US10257931B2 (en) * 2016-02-09 2019-04-09 Dell Products, L.P. Systems and methods for providing grooved vias in high-speed printed circuit boards
US9872399B1 (en) * 2016-07-22 2018-01-16 International Business Machines Corporation Implementing backdrilling elimination utilizing anti-electroplate coating
WO2018152686A1 (zh) * 2017-02-22 2018-08-30 华为技术有限公司 金属化孔的形成方法、电路板的制造方法及电路板
US10917976B1 (en) * 2017-07-12 2021-02-09 Juniper Networks, Inc. Designing a printed circuit board (PCB) to detect slivers of conductive material included within vias of the PCB
US10561020B2 (en) 2017-08-03 2020-02-11 International Business Machines Corporation Pin array including segmented pins for forming selectively plated through holes
US10212828B1 (en) * 2017-11-27 2019-02-19 International Business Machines Corporation Via stub elimination by disrupting plating
US10973131B2 (en) 2018-07-03 2021-04-06 International Business Machines Corporation Method of manufacturing printed circuit boards
CN108633172B (zh) 2018-08-23 2019-11-26 合肥鑫晟光电科技有限公司 印刷电路板和显示装置
CN109379859A (zh) * 2018-10-10 2019-02-22 广州添利电子科技有限公司 在pcb基板上的背钻零残铜桩制作工艺
CN113170577A (zh) 2018-12-19 2021-07-23 索尼集团公司 基板和电子装置
JP7567182B2 (ja) 2020-03-17 2024-10-16 日本電気株式会社 回路基板の製造方法
US20220252660A1 (en) * 2021-02-11 2022-08-11 R & D Circuits, Inc. System and method for detecting defective back-drills in printed circuit boards
KR102357005B1 (ko) * 2021-05-25 2022-02-08 주식회사 스마트코리아피씨비 백드릴 스터브 제거방법
CN115988730A (zh) * 2021-10-15 2023-04-18 奥特斯奥地利科技与系统技术有限公司 部件承载件、以及部件承载件的制造方法和使用方法
CN114867207A (zh) * 2022-04-29 2022-08-05 梅州市志浩电子科技有限公司 一种线路板背钻stub控制方法及线路板

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012195389A (ja) 2011-03-15 2012-10-11 Fujitsu Ltd 配線基板、配線基板ユニット、電子装置、及び配線基板の製造方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2047204A1 (de) 1969-12-18 1971-06-16 Ibm Mehrschichtige Leiterplatte
US3760091A (en) * 1971-11-16 1973-09-18 Ibm Multilayer circuit board
JPS5443568A (en) 1977-09-12 1979-04-06 Fujitsu Ltd Multilayer printed board
JPS5868999A (ja) 1981-10-21 1983-04-25 富士通株式会社 多層プリント配線板の製造方法
US4668532A (en) 1984-09-04 1987-05-26 Kollmorgen Technologies Corporation System for selective metallization of electronic interconnection boards
JPS62186594A (ja) 1986-02-12 1987-08-14 日本電気株式会社 多層印刷配線板の製造方法
JPS63133596A (ja) 1986-11-26 1988-06-06 カシオ計算機株式会社 多層印刷配線板およびその製造方法
JP2689591B2 (ja) 1989-04-21 1997-12-10 日本電気株式会社 多層印刷配線板の製造方法
JPH0515472U (ja) * 1991-08-05 1993-02-26 シヤープ株式会社 多層プリント配線板
US6764217B2 (en) * 2000-10-30 2004-07-20 Kabushiki Kaisha Toshiba X-ray diagnosis apparatus
US6426470B1 (en) 2001-01-17 2002-07-30 International Business Machines Corporation Formation of multisegmented plated through holes
US6747217B1 (en) 2001-11-20 2004-06-08 Unisys Corporation Alternative to through-hole-plating in a printed circuit board
US6541712B1 (en) * 2001-12-04 2003-04-01 Teradyhe, Inc. High speed multi-layer printed circuit board via
JP2003204157A (ja) * 2001-12-28 2003-07-18 Toshiba Corp 多層プリント配線板、多層プリント配線板を搭載した電子機器および多層プリント配線板の製造方法
US20040118605A1 (en) 2002-12-20 2004-06-24 Van Der Laan Ruud Circuit board having a multi-functional hole
JP2004207568A (ja) 2002-12-26 2004-07-22 Nippon Avionics Co Ltd 多層プリント配線板およびその製造方法
TWI389205B (zh) * 2005-03-04 2013-03-11 Sanmina Sci Corp 使用抗鍍層分隔介層結構
US9781830B2 (en) * 2005-03-04 2017-10-03 Sanmina Corporation Simultaneous and selective wide gap partitioning of via structures using plating resist
US7404251B2 (en) * 2006-04-18 2008-07-29 International Business Machines Corporation Manufacture of printed circuit boards with stubless plated through-holes
US7375290B1 (en) * 2006-10-11 2008-05-20 Young Hoon Kwark Printed circuit board via with radio frequency absorber
CN102291934A (zh) 2011-08-05 2011-12-21 华为技术有限公司 电镀通孔、印刷电路板以及制造电镀通孔的方法
US9526184B2 (en) 2012-06-29 2016-12-20 Viasystems, Inc. Circuit board multi-functional hole system and method
WO2014196911A1 (en) * 2013-06-05 2014-12-11 Telefonaktiebolaget L M Ericsson (Publ) Selective partitioning of via structures in printed circuit boards

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012195389A (ja) 2011-03-15 2012-10-11 Fujitsu Ltd 配線基板、配線基板ユニット、電子装置、及び配線基板の製造方法

Also Published As

Publication number Publication date
JP6737433B2 (ja) 2020-08-12
CN105122958A (zh) 2015-12-02
CN105122958B (zh) 2019-03-15
US9781844B2 (en) 2017-10-03
US10123432B2 (en) 2018-11-06
US20140262455A1 (en) 2014-09-18
EP2974569A2 (en) 2016-01-20
EP2974569A4 (en) 2016-12-28
EP2974569B1 (en) 2023-12-06
US20190075662A1 (en) 2019-03-07
WO2014145387A3 (en) 2015-01-29
JP6487900B2 (ja) 2019-03-20
JP2016517173A (ja) 2016-06-09
JP2019091933A (ja) 2019-06-13
KR20190027949A (ko) 2019-03-15
WO2014145387A2 (en) 2014-09-18
KR20150129840A (ko) 2015-11-20
CN110113868B (zh) 2022-10-28
US20180092222A1 (en) 2018-03-29
CN110113868A (zh) 2019-08-09
KR102208839B1 (ko) 2021-01-28
US10362687B2 (en) 2019-07-23

Similar Documents

Publication Publication Date Title
KR102222168B1 (ko) 도금 레지스트를 이용한 비아 구조들의 동시 및 선택적인 넓은 갭 분할
US11765827B2 (en) Simultaneous and selective wide gap partitioning of via structures using plating resist
EP1856723B1 (en) Simultaneous and selective partitioning of via structures using plating resist
US11304311B2 (en) Simultaneous and selective wide gap partitioning of via structures using plating resist
US9763327B2 (en) Selective segment via plating process and structure
US10321560B2 (en) Dummy core plus plating resist restrict resin process and structure
CN105744739B (zh) 印刷电路板及其制造方法
CN118741897A (zh) 印刷电路板制备方法、印刷电路板及电子设备

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant