JP2019054059A - 半導体装置 - Google Patents

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Abstract

【課題】電磁波の減衰特性を向上可能な半導体装置を提供する。【解決手段】半導体装置１１０は、半導体素子５０及び第１部材１０を含む。第１部材は、第１方向において半導体素子から離れた第１磁性面状領域１１Ｐと、第１方向において第１磁性面状領域と半導体素子との間に設けられた第１非磁性面状領域２１Ｐと、を含む。第１磁性面状領域の少なくとも一部は、Ｆｅ１−ｘ１−ｘ２αｘ１Ｎｘ２を含む。αは、Ｚｒ、Ｈｆ、Ｔａ、Ｎｂ、Ｔｉ、Ｓｉ及びＡｌよりなる群から選択された少なくとも１つを含み、ｘ１は、０．５原子パーセント以上１０原子パーセント以下であり、ｘ２は、０．５原子パーセント以上８原子パーセント以下である。【選択図】図２

Description

本発明の実施形態は、半導体装置に関する。
例えば、半導体素子と、シールド層と、を含む半導体装置がある。シールド層により、半導体素子から放射される電磁波がシールドされる。電磁波の減衰特性を向上させることが望まれる。
特開２０１２−３８８０７号公報
本発明の実施形態は、電磁波の減衰特性を向上可能な半導体装置を提供する。
本発明の実施形態によれば、半導体装置は、半導体素子及び第１部材を含む。前記第１部材は、第１方向において前記半導体素子から離れた第１磁性面状領域と、前記第１方向において前記第１磁性面状領域と前記半導体素子との間に設けられた第１非磁性面状領域と、を含む。前記第１磁性面状領域の少なくとも一部は、Ｆｅ１−ｘ１−ｘ２αｘ１Ｎｘ２を含み、前記αは、Ｚｒ、Ｈｆ、Ｔａ、Ｎｂ、Ｔｉ、Ｓｉ及びＡｌよりなる群から選択された少なくとも１つを含み、前記ｘ１は０．５原子パーセント以上１０原子パーセント以下であり、前記ｘ２は、０．５原子パーセント以上８原子パーセント以下である。
図１（ａ）〜図１（ｄ）は、第１実施形態に係る半導体装置を例示する模式図である。 図２（ａ）及び図２（ｂ）は、第１実施形態に係る半導体装置を例示する模式図である。 第１実施形態に係る半導体装置の一部を例示する模式図である。 シールド膜の特性を例示するグラフ図である。 シールド膜の特性を例示するグラフ図である。 シールド膜の特性を例示するグラフ図である。 シールド膜の特性を例示するグラフ図である。 磁性膜の特性を例示する表である。 磁性膜の特性を例示するグラフ図である。 磁性膜の特性を例示するグラフ図である。 磁性膜の特性を例示する表である。 磁性膜の特性を例示する表である。 磁性膜の特性を例示する表である。 シールド膜の構成を例示する表である。 シールド膜の特性を例示するグラフ図である。 第２実施形態に係る半導体装置を例示する模式図である。 シールド膜の特性を例示するグラフ図である。 図１８（ａ）〜図１８（ｄ）は、半導体装置の一部を例示する模式的断面図である。 実施形態に係る半導体装置を例示する模式図である。
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
図１（ａ）〜図１（ｄ）は、第１実施形態に係る半導体装置を例示する模式図である。 図１（ａ）は、斜視図である。図１（ｂ）は、図１（ａ）のＡ１−Ａ２線断面図である。図１（ｃ）は、図１（ａ）のＢ１−Ｂ２線断面図である。図１（ｄ）は、図１（ａ）の矢印ＡＡから見た平面図である。
図１（ａ）に示すように、第１実施形態に係る半導体装置１１０は、半導体素子５０及び第１部材１０を含む。この例では、基体６０がさらに設けられる。第１部材１０は、半導体素子５０の少なくとも一部を覆う。
図１（ｂ）に示すように、この例では、半導体素子５０は、半導体チップ５３、絶縁部５４、第１配線５１及び第２配線５２を含む。この例では、基体６０において、第１電極５１ａ、第２電極５２ａ、第１接続部５１ｂ、第２接続部５２ｂ、第１端子５１ｃ及び第２端子５２ｃが設けられる。第１配線５１は、半導体チップ５３の一部と第１電極５１ａとを電気的に接続する。第２配線５２は、半導体チップ５３の別の一部と第２電極５２ａとを電気的に接続する。第１接続部５１ｂにより第１電極５１ａと第１端子５１ｃとが電気的に接続される。第２接続部５２ｂにより第２電極５２ａと第２端子５２ｃとが電気的に接続される。これらの接続部は、基体６０を貫通する。これらの端子は、半導体チップ５３の入出力部として機能する。半導体チップ５３の周りに絶縁部５４が設けられる。絶縁部５４は、例えば、樹脂及びセラミックなどの少なくともいずれかを含む。絶縁部５４により半導体チップ５３が保護される。半導体素子５０は、例えば、演算回路、制御回路、記憶回路、スイッチング回路、信号処理回路、及び、高周波回路の少なくともいずれかを含む。実施形態において、複数の半導体素子５０が設けられても良い。
図１（ｂ）に例示するように、第１部材１０は、基体６０に設けられた端子５５と電気的に接続される。第１部材１０は、端子５５を介して、一定の電位（例えば接地電位）に設定される。第１部材１０は、例えば、半導体素子５０から放射される電磁波をシールド（減衰）する。第１部材１０は、例えば、シールドとして機能する。
図１（ａ）〜図１（ｃ）に示すように、第１部材１０は、面状部分１０ｐと、第１〜第４側面部分１０ａ〜１０ｄと、を含む。第１部材１０の面状部分１０ｐは、半導体素子５０から第１方向Ｄ１に沿って離れる。
第１方向Ｄ１をＺ軸方向とする。Ｚ軸方向に対して垂直な１つの方向をＹ軸方向とする。Ｚ軸方向及びＹ軸方向に対して垂直な方向をＸ軸方向とする。
図１（ｂ）及び図１（ｃ）に示すように、第１方向Ｄ１において、面状部分１０ｐと基体６０との間に、半導体素子５０が位置する。
図１（ｃ）及び図１（ｄ）に示すように、第２方向Ｄ２において、第１側面部分１０ａと第３側面部分１０ｃとの間に、半導体素子５０が位置する。第２方向Ｄ２は、第１方向Ｄ１と交差する。この例では、第２方向Ｄ２は、Ｘ軸方向である。
図１（ｂ）及び図１（ｄ）に示すように、第３方向Ｄ３において、第２側面部分１０ｂと第４側面部分１０ｄとの間に、半導体素子５０が位置する。第３方向Ｄ３は、第１方向Ｄ１及び第２方向Ｄ２を含む平面（例えば、Ｚ−Ｘ平面）と交差する。この例では、第３方向Ｄ２は、Ｙ軸方向である。
以下に説明するように、第１部材１０は、複数の膜を含む。以下、複数の膜の例について説明する。
図２（ａ）及び図２（ｂ）は、第１実施形態に係る半導体装置を例示する模式図である。
図２（ａ）は、図１（ｂ）のＣ１−Ｃ２線断面図である。図２（ｂ）は、第１部材１０に含まれる膜などの構成を模式的に示している。図２（ｂ）では、図を見やすくするために、複数の膜の位置がシフトされて描かれている。
図２（ａ）及び図２（ｂ）に示すように、第１部材１０は、第１非磁性膜２１、第１磁性膜１１及び第２非磁性膜２２を含む。
第１非磁性膜２１は、第１非磁性面状領域２１ｐを含む。第１磁性膜１１は、第１磁性面状領域１１ｐを含む。第２非磁性膜２２は、第２非磁性面状領域２２ｐを含む。
第１磁性面状領域１１ｐは、第１方向Ｄ１（Ｚ軸方向）において、半導体素子５０から離れる。第１非磁性面状領域２１ｐは、第１方向Ｄ１において第１磁性面状領域１１ｐと半導体素子５０との間に設けられる。
第１方向Ｄ１において、第１非磁性面状領域２１ｐと第２非磁性面状領域２２ｐとの間に第１磁性面状領域１１ｐが位置する。
第１非磁性面状領域２１ｐの第１方向Ｄ１に沿った厚さｔ２１は、例えば、１５０ｎｍ以上である。第２非磁性面状領域２２ｐの第１方向Ｄ１に沿った厚さｔ２２は、例えば、１５０ｎｍ以上である。第１磁性面状領域１１ｐの第１方向Ｄ１に沿った厚さｔ１１は、５０ｎｍ以上である。
例えば、第１磁性面状領域１１ｐは、第１非磁性面状領域２１ｐ及び第２非磁性面状領域２２ｐと接する。
このように、実施形態においては、非磁性膜（領域）と、磁性膜（領域）と、が設けられる。第１部材１０に電磁波が入射したとき、非磁性膜と磁性膜との間の界面において、電磁波が多重反射する。界面において、電磁波の一部が吸収されても良い。これにより、第１部材１０を通過する電磁波が減衰する。第１部材１０は、シールドとして機能する。
実施形態において、非磁性膜（領域）と磁性膜（領域）との界面の数は、１でも良い。非磁性膜（領域）と磁性膜（領域）との界面の数は、２以上でも良い。第１磁性面状領域１１ｐ、第１非磁性面状領域２１ｐ及び第２非磁性面状領域２２ｐが設けられる場合には、界面の数は、２である。界面の数が多いと、電磁波がより効果的に減衰する。後述するように、界面の数は、３以上でも良い。
図２（ａ）及び図２（ｂ）では、第１部材１０の面状部分１０ｐについて例示している。そして、面状部分１０ｐにおいて、非磁性膜（領域）及び磁性膜（領域）が設けられる。後述するように、側面部分（第１〜第４側面部分１０ａ〜１０ｄ）においても、同様に、非磁性膜（領域）及び磁性膜（領域）が設けられても良い。以下では、面状部分１０ｐについて、さらに説明する。以下の説明は、側面部分にも適用される。
第１非磁性面状領域２１ｐ及び第２非磁性面状領域２２ｐの少なくともいずれかは、例えば、Ｃｕ、Ａｌ及びＡｇからなる群から選択された少なくとも１つを含む。第１非磁性面状領域２１ｐ及び第２非磁性面状領域２２ｐの少なくともいずれかは、例えば、Ｃｕを含む。非磁性膜（領域）がこのような材料を含むことで、例えば、非磁性膜における抵抗が低くできる。例えば、電磁波をより効果的に減衰できる。
実施形態においては、第１磁性面状領域１１ｐの少なくとも一部は、Ｆｅ１−ｘ１−ｘ２αｘ１Ｎｘ２を含む。上記の「α」は、Ｚｒ、Ｈｆ、Ｔａ、Ｎｂ、Ｔｉ、Ｓｉ及びＡｌよりなる群から選択された少なくとも１つを含む。上記のｘ１は０．５原子パーセント（ａｔ％）以上１０原子パーセント以下である。上記のｘ２は、０．５原子パーセント以上８原子パーセント以下である。
第１磁性面状領域１１ｐがこのような材料を含むことで、電磁波の減衰特性を向上することができる。このような材料においては、例えば、保磁力Ｈｃが小さい。そして、第１磁性面状領域１１ｐにおいて、複数の磁区が形成される。複数の磁区の磁化は、種々の方向に沿う。これにより、種々の振動方向の電磁波を効果的に減衰させることができる。
図３は、第１実施形態に係る半導体装置の一部を例示する模式図である。
図３は、第１磁性面状領域１１ｐを例示している。第１磁性面状領域１１ｐは、複数の磁区１１ｄｍを含む。複数の磁区１１ｄｍは、第１方向Ｄ１と交差する面内（例えばＸ−Ｙ平面内）で並ぶ。
複数の磁区１１ｄｍの１つを第１磁区１１ｓとする。複数の磁区１１ｄｍの別の１つを第２磁区１１ｔとする。複数の磁区１１ｄｍのさらに別の１つを第３磁区１１ｕとする。例えば、複数の磁区１１ｄｍの１つ（第１磁区１１ｓ）の磁化１１ｓｍの方向は、複数の磁区１１ｄｍの別の１つ（第２磁区１１ｔ）の磁化１１ｔｍの方向と交差する。例えば、複数の磁区１１ｄｍのさらに別の１つ（第３磁区１１ｕ）の磁化１１ｕｍの方向は、第１磁区１１ｓの磁化１１ｓｍの方向と交差する。磁化１１ｕｍは、第２磁区１１ｔの磁化１１ｔｍの方向と交差する。
このように、複数の磁区１１ｄｍのそれぞれの磁化の方向は、同じではない。これにより、種々の振動方向の電磁波を効果的に減衰させることができる。
例えば、半導体チップ５３に複数の配線が設けられる。複数の配線は、種々の方向に延びる。このため、半導体チップ５３から、種々の振動方向の電磁波が出射される。第１部材１０により、このような電磁波を効果的に減衰させることができる。
複数の磁区１１ｄｍの１つの幅Ｌ１は、例えば、０．１μｍ以上２００μｍ以下である。この幅Ｌ１は、第１方向Ｄ１と交差する方向に沿う長さに対応する。一方、半導体チップ５３から生じる電磁波の周波数は、約１ＧＨｚ程度である。この場合、電磁波の波長は、約１ｃｍとなる。幅Ｌ１が例えば０．１μｍ以上２００μｍ以下であるときに、このような周波数の電磁波を効果的に減衰させることができる。
少なくとも２つの磁区１１ｄｍのそれぞれの磁化の方向が交差することで、電磁波の振動の成分が、効果的に減衰する。
例えば、厚いＣｕ層（例えば、３μｍの厚さ）をシールドとして用いる第１参考例がある。このような第１参考例においては、シールドが厚いため、半導体装置を薄くすることが困難である。シールドが厚いと、成膜に要する時間が長くなり、短時間に多くの素子を作製することが困難である。
これに対して、実施形態においては、磁性膜（領域）と非磁性膜（領域）とが設けられる。このため、面状部分１０ｐが薄くても、高い減衰効果が得られる。実施形態においては、半導体装置の厚さを低減し易い。
実施形態においては、第１磁性面状領域１１ｐが上記のＦｅ１−ｘ１−ｘ２αｘ１Ｎｘ２を含む。この材料の磁気特性は、熱的に安定である。例えば、半導体装置が樹脂モールドされる場合がある。樹脂モールド工程において、例えば、半導体装置が２６０℃の温度に加熱される。第１磁性面状領域１１ｐが上記のＦｅ１−ｘ１−ｘ２αｘ１Ｎｘ２を含むことで、加熱された場合においても安定した磁気特性が維持できる。
例えば、シールドの磁性膜としてＮｉＦｅ材料またはＣｏ系アモルファス材料を用いる第２参考例がある。第２参考例において、複数の磁性膜を設け、複数の磁性膜のそれぞれの磁化の方向を異ならせる。これにより、種々の振動方向の電磁波を減衰させる。この第２参考例においては、例えば、磁界中で磁性膜が形成されることで、磁性膜の磁化が成膜中の磁界方向に固定される。例えば、磁界中冷却による誘導磁気異方性が利用される。第２参考例においては、例えば、２６０℃の熱処理により、外部磁場の影響を受けて誘導磁気異方性の方向が変化する。このため、シールド効果を実用的に十分に得ることが困難である。
実施形態において、第１部材１０の磁性膜（第１磁性面状領域１１ｐ）のＦｅ１−ｘ１−ｘ２αｘ１Ｎｘ２は、高温での熱処理を必要としない。このため、半導体素子５０への熱的なダメージを抑制しつつ、良好なシールド性能が得られる。電磁波の、良好な減衰特性が得られる。
既に説明したように、実施形態において、半導体素子５０は、半導体チップ５３及び絶縁部５４を含む。絶縁部５４は、例えば、半導体チップ５３の少なくとも一部と、第１部材１０との間に設けられる。絶縁部５４は、例えば、樹脂を含む。実施形態においては、Ｆｅ１−ｘ１−ｘ２αｘ１Ｎｘ２が高温での熱処理を必要としないため、特に、樹脂における熱的な損傷が抑制できる。高温での熱処理を必要としないため、半導体チップ５３における損傷が抑制できる。
以下、磁性膜の特性として保磁力Ｈｃに着目する。上記の第２参考例の構成において、保磁力Ｈｃを替えたときのシールド特性の評価結果について、第１参考例と比較しつつ、説明する。
図４は、シールド膜の特性を例示するグラフ図である。
図４には、試料ＳＰ０１及び試料ＳＰ０２に関する測定結果が示されている。試料ＳＰ０１においては、シールド膜として、厚さが３μｍのＣｕ膜が用いられる。試料ＳＰ０２においては、シールド膜として、Ｃｕ膜（５３０ｎｍの厚さ）／ＮｉＦｅ膜（２００ｎｍの厚さ）／Ｃｕ膜（５３０ｎｍの厚さ）／ＣｏＺｒＮｂ膜（２００ｎｍの厚さ）／Ｃｕ膜（５３０ｎｍの厚さ）の積層膜が設けられる。ＮｉＦｅ膜及びＣｏＺｒＮｂ膜において、保磁力Ｈｃは、約１Ｏｅ（エルステッド）と、小さい。
このような試料について、電磁波の減衰特性が評価される。図４の横軸は、電磁波の周波数ｆ１（ＭＨｚ）である。縦軸は、減衰率ＡＴＲ（ｄＢ）である。試料ＳＰ０２において、磁性膜の形成中に加えられる磁界の方向と、電磁波の電界の振動方向と、の間の角度が０°の場合（ＳＰ０２（０°））と、９０°の場合（ＳＰ０２（９０°））と、が示されている。試料ＳＰ０１（Ｃｕ膜）においては、Ｃｕ膜が等方的なので、電磁波の電界の振動方向の依存性は、生じない。
図４に示すように、磁性膜の形成中に加えられる磁界の方向と、電磁波の電界の振動方向と、の間の角度が９０°の場合（ＳＰ０２（９０°））における減衰率ＡＴＲは、試料ＳＰ０１の減衰率ＡＴＲと実質的に同じである。一方、磁性膜の形成中に加えられる磁界の方向と、電磁波の電界の振動方向と、の間の角度が０°の場合（ＳＰ０２（０°））における減衰率ＡＴＲは、試料ＳＰ０１の減衰率ＡＴＲよりも高くなる。
図５は、シールド膜の特性を例示するグラフ図である。
図５は、試料ＳＰ０３と試料ＳＰ０４に関する測定結果が示されている。試料ＳＰ０３においては、第１試料ＳＰ０１と同様に、シールド膜として、厚さが３μｍのＣｕ膜が用いられる。試料ＳＰ０４においては、シールド膜として、Ｃｕ膜（５３０ｎｍの厚さ）／ＦｅＳｉ膜（２００ｎｍの厚さ）／Ｃｕ膜（５３０ｎｍの厚さ）／ＦｅＳｉ膜（２００ｎｍの厚さ）／Ｃｕ膜（５３０ｎｍの厚さ）の積層膜が設けられる。２つのＦｅＳｉ膜は、低圧で形成される。ＦｅＳｉ膜において、保磁力Ｈｃは、１０Ｏｅよりも大きい。
このような試料について、電磁波の減衰特性が評価される。試料ＳＰ０４において、磁性膜の形成中に加えられる磁界の方向と、電磁波の電界の振動方向と、の間の角度が０°の場合（ＳＰ０４（０°））と、９０°の場合（ＳＰ０４（９０°））と、が示されている。
図５に示すように、磁性膜の形成中に加えられる磁界の方向と、電磁波の電界の振動方向と、の間の角度にかかわらず、試料ＳＰ０４における減衰率ＡＴＲは、試料ＳＰ０１の減衰率ＡＴＲと実質的に同じである。
図４及び図５の結果から、保磁力Ｈｃが小さいときに、高い減衰率ＡＴＲが得られることが分かる。保磁力Ｈｃが小さいときに、高いシールド性能が得られる。既に説明したように、保磁力Ｈｃが小さく高いシールド性能が得られても、上記の第２参考例の構成においては、熱安定性の点で不十分である。
次に、磁性膜の比透磁率μｒに着目する。
図６は、シールド膜の特性を例示するグラフ図である。
図６において、試料ＳＰ０５及び試料ＳＰ０６の特性のシミュレーション結果が示されている。試料ＳＰ０５において、シールド膜は、厚さが２μｍのＣｕ膜である。試料ＳＰ０６においては、シールド膜は、Ｃｕ膜（８００ｎｍの厚さ）／ＣｏＺｒＮｂ膜（４００ｎｍの厚さ）／Ｃｕ膜（８００ｎｍの厚さ）の積層膜である。ＣｏＺｒＮｂ膜の比透磁率μｒは、９９３である。
図６の横軸は、電磁波の周波数ｆ１（ＭＨｚ）である。縦軸は、減衰性能ＭＳＥ（ｄＢ）である。減衰性能ＭＳＥは、入射電磁波の磁界の振幅に対する、透過電磁波の磁界の振幅の比の対数の２０倍である。減衰性能ＭＳＥが高いと、シールド性能は高い。図６に示すように、試料ＳＰ０６においては、高い減衰性能ＭＳＥが得られる。
図７は、シールド膜の特性を例示するグラフ図である。
図７において、シミュレーション結果が示されている。シミュレーションにおいて、シールド膜は、Ｃｕ膜（８００ｎｍの厚さ）／磁性膜（４００ｎｍの厚さ）／Ｃｕ膜（８００ｎｍの厚さ）の積層膜である。シミュレーションにおいて、この磁性膜の比透磁率μｒが約１００〜４０００の範囲で変更される。以下の６種の条件のシミュレーション結果について説明する。以下において、４πＭｓは飽和磁化であり、Ｈｋは磁気異方性である。
第１条件：４πＭｓは０．１８Ｔで、Ｈｋは１７．７Ｏｅであり、比透磁率μｒは、１０２である。
第２条件：４πＭｓは０．２５Ｔで、Ｈｋは１２．８Ｏｅであり、比透磁率μｒは、１９５である。
第３条件：４πＭｓは０．４Ｔで、Ｈｋは８Ｏｅであり、比透磁率μｒは、５００である。
第４条件：４πＭｓは０．５７Ｔで、Ｈｋは５．６Ｏｅであり、比透磁率μｒは、１００９である。
第５条件：４πＭｓは０．８Ｔで、Ｈｋは４Ｏｅであり、比透磁率μｒは、１９８５である。
第６条件：４πＭｓは１．１４Ｔで、Ｈｋは２．８Ｏｅであり、比透磁率μｒは、４０２９である。
上記の６種の条件において、μr＝４πＭｓ／Ｈｋの関係にある。上記の６種の条件において、強磁性共鳴周波数は約５００ＭＨｚになる。
図７の横軸は、電磁波の周波数ｆ１（ＭＨｚ）である。縦軸は、減衰性能ＭＳＥ（ｄＢ）である。図７から分かるように、比透磁率μｒが高いと、高い減衰性能ＭＳＥが得られる。
実用的に、例えば、周波数ｆ１が約１００Ｍｚのときに高い減衰性能ＭＳＥが得られることが好ましい。周波数ｆ１が約１００Ｍｚにおいて、比透磁率μｒが２００以上のときに実用的な高い減衰性能ＭＳＥが得られる。
図４〜図７の結果から、シールド膜に用いられる磁性膜において、保磁力Ｈｃは、小さい（例えば５Ｏｅ以下）ことが好ましい。シールド膜に用いられる磁性膜において、比透磁率μｒは、高い（例えば２００以上）ことが好ましい。
以下、種々の磁性膜の特性の測定結果の例について説明する。
図８は、磁性膜の特性を例示する表である。
図８において、試料ＳＰ１１〜ＳＰ１４及び試料ＳＰ２１〜ＳＰ２４の保磁力Ｈｃ及び比透磁率μｒの測定結果が示されている。試料ＳＰ１１〜ＳＰ１３において、磁性膜は、ＦｅＳｉである。試料ＳＰ１１において、成膜時の基板温度Ｔｓは、室温（約２５℃）である。試料ＳＰ１２において、基板温度Ｔｓは２００℃である。試料ＳＰ１３において、基板温度Ｔｓは３５０℃である。試料ＳＰ１４において、磁性膜はＦｅＡｌＳｉである。試料ＳＰ１４においては、磁性膜の形成の後に熱処理（アニール）が行われ、アニール温度Ｔａは、６００℃である。試料ＳＰ２１〜ＳＰ２４において、シールド膜は、それぞれ、Ｆｅ９３Ｚｒ４Ｎ３、Ｆｅ９６．５Ｚｒ２Ｎ１．５、Ｆｅ９７．５Ｚｒ２Ｎ０．５、及び、Ｆｅ９０Ｚｒ８Ｎ２である。試料ＳＰ２１〜ＳＰ２４においては、熱処理の温度は、２６０℃以下である。
図８に示すように、試料ＳＰ１１及びＳＰ１２においては、保磁力Ｈｃが大きい。試料ＳＰ１３及びＳＰ１４においては、保磁力Ｈｃが比較的小さく、比透磁率μｒが高い。しかしながら、試料ＳＰ１３及びＳＰ１４においては、高い基板温度Ｔｓ、または、高いアニール温度Ｔａが必要であるため、実用的ではない。
これに対して、試料ＳＰ２１〜ＳＰ２４においては、小さい保磁力Ｈｃ、及び、高い比透磁率μｒが得られる。試料ＳＰ２１〜ＳＰ２４は、実施形態に係るシールドに用いられる磁性膜の例である。
図９は、磁性膜の特性を例示するグラフ図である。
図９には、上記の試料ＳＰ１１〜ＳＰ１４及び試料ＳＰ２１〜ＳＰ２４に関して、保磁力Ｈｃと比透磁率μｒとの関係が示されている。図９の横軸は、保磁力Ｈｃ（Ｏｅ）である。縦軸は、比透磁率μｒである。図９に示すように、保磁力Ｈｃが小さいと、比透磁率μｒは高くなる。
既に説明したように、試料ＳＰ１３及びＳＰ１４においては、保磁力Ｈｃが比較的小さく、比透磁率μｒが高いが、高温での熱処理が必要である。高温での熱処理により、例えば、半導体チップ５３または絶縁部５４にダメージが生じる。このため、試料ＳＰ１３及びＳＰ１４の構成は、実用的ではない。
これに対して、試料ＳＰ２１〜ＳＰ２４においては、高温での熱処理が必要ではなく、小さい保磁力Ｈｃ、及び、高い比透磁率μｒが得られる。
図１０は、磁性膜の特性を例示するグラフ図である。
図１０は、試料ＳＰ２１の磁気特性を例示している。図１０の横軸は、印加される磁界Ｈである。縦軸は、磁化Ｍである。図１０に示すように、試料ＳＰ２１において、実質的に等方的な磁化−磁界曲線が得られる。
実施形態において、磁性膜の残留磁化Ｍｒの飽和磁化Ｍｓに対する比（Ｍｒ／Ｍｓ）は、０．７以下であることが好ましい。例えば、第１磁性面状領域１１ｐの残留磁化Ｍｒの第１磁性面状領域１１ｐの飽和磁化Ｍｓに対する比（Ｍｒ／Ｍｓ）は、０．７以下であることが好ましい。これにより、任意方向の電磁場に対して大きなシールド効果を得ることができる。
以下、Ｆｅ１−ｘ１−ｘ２Ｚｒｘ１Ｎｘ２の磁性膜の特性の例について説明する。
図１１は、磁性膜の特性を例示する表である。
図１１において、試料ＳＰ３１〜ＳＰ３９において、シールド膜は、Ｆｅ１−ｘ１−ｘ２Ｚｒｘ１Ｎｘ２である。これらの磁性膜は、Ｆｅ１−ｘ１−ｘ２αｘ１Ｎｘ２において、「α」がＺｒの時の例である。試料ＳＰ３１〜ＳＰ３９において、ｘ１（Ｚｒの組成比）、及び、ｘ２（Ｎの組成比）が変更される。Ｃｕ膜の上に、Ｆｅ１−ｘ１−ｘ２Ｚｒｘ１Ｎｘ２の磁性膜が形成され、この磁性膜の保磁力Ｈｃが評価される。
図１１に示すように、試料ＳＰ３１においては、保磁力Ｈｃが大きい。試料ＳＰ３２〜ＳＰ３９においては、保磁力Ｈｃは、４．５Ｏｅ以下である。例えば、ｘ１は０．５ａｔ％以上１０ａｔ％以下で、ｘ２は０．５ａｔ％以上８ａｔ％以下であることが好ましい。これにより、小さい保磁力Ｈｃ（例えば５Ｏｅ以下）が得られる。
例えば、ｘ１がｘ２より低いと、例えば、比透磁率μｒにおいて、磁界の方向に応じた差が生じやすい。このため、磁性膜の特性が非等方的になる。実施形態において、ｘ１はｘ２よりも高いことが好ましい。例えば、「α」の組成比よりもＮ（窒素）の組成比が低いことが好ましい。これにより、等方的な特性が得やすくなる。例えば、低保磁力を維持できる範囲で、「α」の組成比よりもＮ（窒素）の組成比が、できるだけ低いことが好ましい。
図１２は、磁性膜の特性を例示する表である。
図１２において、試料ＳＰ４１〜ＳＰ４８は、Ｆｅ１−ｘ１−ｘ２αｘ１Ｎｘ２である。試料ＳＰ４１及びＳＰ４２においては、「α」は、Ｔａである。試料ＳＰ４３においては、「α」は、Ｎｂである。試料ＳＰ４４〜ＳＰ４６においては、「α」は、Ｈｆである。試料ＳＰ４７及びＳＰ４８においては、「α」は、Ｔｉである。Ｃｕ膜の上に、Ｆｅ１−ｘ１−ｘ２αｘ１Ｎｘ２の磁性膜が形成され、この磁性膜の保磁力Ｈｃが評価される。
図１２に示すように、試料ＳＰ４１〜ＳＰ４８において、５Ｏｅ以下の小さい保磁力Ｈｃが得られる。例えば、ｘ１は０．５ａｔ％以上１０ａｔ％以下で、ｘ２は０．５ａｔ％以上８ａｔ％以下であることが好ましい。これにより、小さい保磁力Ｈｃ（例えば５Ｏｅ以下）が得られる。
図１３は、磁性膜の特性を例示する表である。
図１３において、試料ＳＰ５１〜ＳＰ５５においては、磁性膜は、Ｎ（窒素）を含まない。Ｃｕ膜の上に磁性膜が形成され、この磁性膜の保磁力Ｈｃが評価される。図１３に示すように、試料ＳＰ５１〜ＳＰ５５において、保磁力Ｈｃが大きい。
図１１〜図１３から分かるように、磁性膜にＮ（窒素）を導入することで、小さい保磁力Ｈｃが得られる。
以下、シールド膜に含まれる非磁性膜及び磁性膜の厚さを変えたときのシールド特性のシミュレーション結果の例について説明する。
図１４は、シールド膜の構成を例示する表である。
図１４に示す試料ＳＰ６１〜ＳＰ６７は、Ｃｕ膜／磁性膜／Ｃｕ膜の構成を有する。Ｃｕ膜の１つは、例えば、第１非磁性面状領域２１ｐに対応する。磁性膜は、第１磁性面状領域１１ｐに対応する。Ｃｕ膜の別の１つは、例えば、第２非磁性面状領域２２ｐに対応する。シミュレーションにおいては、Ｃｕ膜（第１非磁性面状領域２１ｐ）の厚さｔ２１（図２（ａ）参照）、磁性膜（第１磁性面状領域１１ｐ）の厚さｔ１１（図２（ａ）参照）、及び、Ｃｕ膜（第２非磁性面状領域２２ｐ）の厚さｔ２２（図２（ａ）参照）が変更される。これらの試料において、Ｃｕ膜／磁性膜／Ｃｕ膜の全体の厚さは、１μｍで一定である。厚さｔ２２は、厚さｔ２１と同じである。シミュレーションにおいて、比透磁率μｒは、１０００である。この値は、図１１において保持率Ｈｃが１Ｏｅよりも小さい（低い）状態に対応する。
図１５は、シールド膜の特性を例示するグラフ図である。
図１５は、上記の試料ＳＰ６１〜ＳＰ６７のシールド特性のシミュレーション結果を示している。図１５は、周波数ｆ１が１００ＭＨｚのときの減衰性能ＭＳＥを示している。図１５の横軸は、Ｃｕ膜の厚さｔ２１（ｎｍ）である。縦軸は、減衰性能ＭＳＥ（ｄＢ）である。図１５には、参考例として、シールド膜として、厚さが１μｍのＣｕ膜が用いられたときの減衰性能ＭＳＥの値（２２．５ｄＢ）が、破線で示されている。
図１５から、Ｃｕ膜の厚さｔ２１が１５０ｎｍ以上４８０ｎｍ以下において、参考例の減衰性能ＭＳＥよりも高い減衰性能ＭＳＥが得られることが分かる。
実施形態において、第１非磁性面状領域の厚さｔ２１は１５０ｎｍ以上であることが好ましい。これにより、参考例（１μｍのＣｕ膜）よりも高い減衰性能ＭＳＥが得られる。
Ｃｕ膜の厚さｔ２１が４８０ｎｍのとき（試料ＳＰ６１）、磁性膜の厚さｔ１１は４０ｎｍである。このときの、減衰性能ＭＳＥは参考例の減衰性能ＭＳＥと実質的に同じになる。実施形態においては、磁性膜（第１磁性面状領域１１ｐ）の厚さｔ１１は４０ｎｍよりも厚いことが好ましい。例えば、第１磁性面状領域１１ｐの厚さｔ１１は５０ｎｍ以上であることが好ましい。
磁性膜（第１磁性面状領域１１ｐ）の厚さｔ１１が４０ｎｍ以下のきには、例えば、磁性膜と非磁性膜との間の界面近傍の効果により、磁気異方性が生じる場合があると考えられる。
例えば、第１磁性面状領域１１ｐの厚さｔ１１が５０ｎｍ以上のときに、界面近傍の効果が小さくなり、磁気異方性が抑制される。これにより、高いシールド性能がより得やすくなる。
実施形態において、磁性膜の数が２以上でも良い。例えば、面状部分１０ｐに複数の磁性膜（領域）が設けられても良い。
（第２実施形態）
図１６は、第２実施形態に係る半導体装置を例示する模式図である。
図１６は、図１（ｂ）のＣ１−Ｃ２線に対応する断面図である。
図１６に示すように、半導体装置１１１においては、第１部材１０は、第１非磁性膜２１、第１磁性膜１１及び第２非磁性膜２２に加えて、第２磁性膜１２及び第３非磁性膜２３を含む。既に説明したように、第１非磁性膜２１は第１非磁性面状領域２１ｐを含む。第１磁性膜１１は、第１磁性面状領域１１ｐを含む。第２非磁性膜２２は、第２非磁性面状領域２２ｐを含む。同様に、第２磁性膜１２は、第２磁性面状領域１２ｐを含む。第３非磁性膜２３は、第３非磁性面状領域２３ｐを含む。
第１部材１０の面状部分１０ｐに、第１非磁性面状領域２１ｐ、第１磁性面状領域１１ｐ、第２非磁性面状領域２２ｐ、第２磁性面状領域１２ｐ及び第３非磁性面状領域２３ｐが設けられる。
第１方向Ｄ１において、第２磁性面状領域１２ｐと第１磁性面状領域１１ｐとの間に第２非磁性面状領域２２ｐが位置する。第１方向Ｄ１において、第２非磁性面状領域２２ｐと第３非磁性面状領域２３ｐとの間に第２磁性面状領域１２ｐが位置する。
第２磁性面状領域１２ｐの少なくとも一部は、Ｆｅ１−ｘ３−ｘ４αｘ３Ｎｘ４を含む。「α」は、Ｚｒ、Ｈｆ、Ｔａ、Ｎｂ、Ｔｉ、Ｓｉ及びＡｌよりなる群から選択された少なくとも１つを含む。ｘ３は、０．５原子パーセント以上１０原子パーセント以下である。ｘ４は、０．５原子パーセント以上８原子パーセント以下である。
第２磁性面状領域１２ｐの材料は、第１磁性面状領域１１ｐの材料と同じでも良く、異なっても良い。第２磁性面状領域１２ｐの厚さは、第１磁性面状領域１１ｐの厚さｔ１１（図２（ａ）参照）と同じでも良く、異なっても良い。
第３非磁性面状領域２３ｐの材料は、第１非磁性面状領域２１ｐの材料と同じでもよく、異なっても良い。第３非磁性面状領域２３ｐの材料は、第２非磁性面状領域２２ｐの材料と同じでもよく、異なっても良い。第３非磁性面状領域２３ｐの厚さは、第１非磁性面状領域２１ｐの厚さ（ｔ２１）と同じでもよく、異なっても良い。第３非磁性面状領域２３ｐの厚さは、第２非磁性面状領域２２ｐの厚さ（ｔ２２）と同じでもよく、異なっても良い。
実施形態において、複数の非磁性膜の間に、磁性膜が設けられる。複数の非磁性膜と、複数の磁性膜と、が交互に並んでも良い。複数の磁性膜の数は、任意である。複数の磁性膜の数が大きいと、磁性膜と非磁性膜との間の界面の数が増える。これにより、より高いシールド性能が得られる。
図１７は、シールド膜の特性を例示するグラフ図である。
図１７は、試料ＳＰ７１〜ＳＰ７６のシールド特性のシミュレーション結果を示している。試料ＳＰ７１〜ＳＰ７４において、２つの磁性膜が設けられる。
試料ＳＰ７１において、シールド膜は、Ｃｕ膜（５００ｎｍの厚さ）／磁性膜（２００ｎｍの厚さ）／Ｃｕ膜（６００ｎｍの厚さ）／磁性膜（２００ｎｍの厚さ）／Ｃｕ膜（５００ｎｍの厚さ）である。
試料ＳＰ７２において、シールド膜は、Ｃｕ膜（６００ｎｍの厚さ）／磁性膜（２００ｎｍの厚さ）／Ｃｕ膜（４００ｎｍの厚さ）／磁性膜（２００ｎｍの厚さ）／Ｃｕ膜（６００ｎｍの厚さ）である。
試料ＳＰ７３において、シールド膜は、Ｃｕ膜（２００ｎｍの厚さ）／磁性膜（２００ｎｍの厚さ）／Ｃｕ膜（１２００ｎｍの厚さ）／磁性膜（２００ｎｍの厚さ）／Ｃｕ膜（２００ｎｍの厚さ）である。
試料ＳＰ７４において、シールド膜は、Ｃｕ膜（７００ｎｍの厚さ）／磁性膜（２００ｎｍの厚さ）／Ｃｕ膜（２００ｎｍの厚さ）／磁性膜（２００ｎｍの厚さ）／Ｃｕ膜（７００ｎｍの厚さ）である。
試料ＳＰ７５において、１つの磁性膜が設けられる。試料ＳＰ７５において、シールド膜は、Ｃｕ膜（９００ｎｍの厚さ）／磁性膜（４００ｎｍの厚さ）／Ｃｕ膜（９００ｎｍの厚さ）である。試料ＳＰ７６において、シールド膜は、厚さが２μｍのＣｕ膜である。
上記の試料ＳＰ７１〜ＳＰ７５のシミュレーションにおいて、比透磁率μｒは、１０００である。この値は、図１１に例示した保持率Ｈｃが１Ｏｅよりも小さい（低い）状態に対応する。
図１７の横軸は、周波数ｆ１（ＭＨｚ）である。縦軸は、縦軸は、減衰性能ＭＳＥ（ｄＢ）である。
図１７から分かるように、２つの磁性膜を含む試料ＳＰ７１〜ＳＰ７４において、高い減衰性能ＭＳＥが得られる。試料ＳＰ７１〜ＳＰ７４においては、特に、周波数ｆ１が１ＧＨｚの近傍において、高い減衰性能ＭＳＥが得られる。
以下、第１部材１０の側面部分の例について説明する。
図１８（ａ）〜図１８（ｄ）は、半導体装置の一部を例示する模式的断面図である。
図１８（ａ）に示すように、第１部材１０（第１側面部分１０ａ）は、第１磁性側面領域１１ａと、第１非磁性側面領域２１ａと、を含む。この例では、第１側面部分１０ａは、非磁性側面領域２２ａ、磁性側面領域１２ａ及び非磁性側面領域２３ａをさらに含む。
第１磁性側面領域１１ａは、第２方向Ｄ２において、半導体素子５０から離れる。第２方向Ｄ２は、第１方向Ｄ１と交差する。この例では、第２方向Ｄ２は、Ｘ軸方向である。第１非磁性側面領域２１ａは、第２方向Ｄ２において、第１磁性側面領域１１ａと半導体素子５０との間に設けられる。例えば、第１磁性側面領域１１ａの材料は、第１磁性面状領域１１ｐの材料と同じである。例えば、第１磁性側面領域１１ａは、第１磁性面状領域１１ｐと連続する。例えば、第１非磁性側面領域２１ａの材料は、第１非磁性面状領域２１ｐの材料と同じである。例えば、第１非磁性側面領域２１ａは、第１非磁性面状領域２１ｐと連続する。
第２方向Ｄ２において、非磁性側面領域２３ａと半導体素子５０との間に、磁性側面領域１２ａが位置する。第２方向Ｄ２において、磁性側面領域１２ａと半導体素子５０との間に、非磁性側面領域２２ａが位置する。第２方向Ｄ２において、非磁性側面領域２２ａと半導体素子５０との間に、第１磁性側面領域１１ａが位置する。第２方向Ｄ２において、第１磁性側面領域１１ａと半導体素子５０との間に、第１非磁性側面領域２１ａが位置する。
図１８（ｂ）に示すように、第１部材１０（第２側面部分１０ａ）は、第２磁性側面領域１１ｂと、第２非磁性側面領域２１ｂと、を含む。この例では、第２側面部分１０ｂは、非磁性側面領域２２ｂ、磁性側面領域１２ｂ及び非磁性側面領域２３ｂをさらに含む。
第２磁性側面領域１１ｂは、第３方向Ｄ３において、半導体素子５０から離れる。第３方向Ｄ３は、第１方向Ｄ１及び第２方向Ｄ３を含む平面と交差する。この例では、第３方向Ｄ３は、Ｙ軸方向である。
第２非磁性側面領域２１ｂは、第３方向Ｄ３において、第２磁性側面領域１１ｂと半導体素子５０との間に設けられる。例えば、第２磁性側面領域１１ｂの材料は、第１磁性面状領域１１ｐの材料と同じである。例えば、第２磁性側面領域１１ｂは、第１磁性面状領域１１ｐと連続する。例えば、第２非磁性側面領域２１ｂの材料は、第１非磁性面状領域２１ｐの材料と同じである。例えば、第２非磁性側面領域２１ｂは、第１非磁性面状領域２１ｐと連続する。
第３方向Ｄ３において、非磁性側面領域２３ｂと半導体素子５０との間に、磁性側面領域１２ｂが位置する。第３方向Ｄ３において、磁性側面領域１２ｂと半導体素子５０との間に、非磁性側面領域２２ｂが位置する。第３方向Ｄ３において、非磁性側面領域２２ｂと半導体素子５０との間に、第２磁性側面領域１１ｂが位置する。第３方向Ｄ３において、第２磁性側面領域１１ｂと半導体素子５０との間に、第２非磁性側面領域２１ｂが位置する。
図１８（ｃ）に示すように、第１部材１０（第３側面部分１０ｃ）は、第３磁性側面領域１１ｃと、第３非磁性側面領域２１ｃと、を含む。この例では、第３側面部分１０ｃは、非磁性側面領域２２ｃ、磁性側面領域１２ｃ及び非磁性側面領域２３ｃをさらに含む。
第３磁性側面領域１１ｃは、第２方向Ｄ２（例えばＸ軸方向）において、半導体素子５０から離れる。第３非磁性側面領域２１ｃは、第２方向Ｄ２において、第３磁性側面領域１１ｃと半導体素子５０との間に設けられる。例えば、第３磁性側面領域１１ｃの材料は、第１磁性面状領域１１ｐの材料と同じである。例えば、第３磁性側面領域１１ｃは、第１磁性面状領域１１ｐと連続する。例えば、第３非磁性側面領域２１ｃの材料は、第１非磁性面状領域２１ｐの材料と同じである。例えば、第３非磁性側面領域２１ｃは、第１非磁性面状領域２１ｐと連続する。
第２方向Ｄ２において、非磁性側面領域２３ｃと半導体素子５０との間に、磁性側面領域１２ｃが位置する。第２方向Ｄ２において、磁性側面領域１２ｃと半導体素子５０との間に、非磁性側面領域２２ｃが位置する。第２方向Ｄ２において、非磁性側面領域２２ｃと半導体素子５０との間に、第３磁性側面領域１１ｃが位置する。第２方向Ｄ２において、第３磁性側面領域１１ｃと半導体素子５０との間に、第３非磁性側面領域２１ｃが位置する。
図１８（ｄ）に示すように、第１部材１０（第４側面部分１０ｄ）は、第４磁性側面領域１１ｄと、第４非磁性側面領域２１ｄと、を含む。この例では、第４側面部分１０ｄは、非磁性側面領域２２ｄ、磁性側面領域１２ｄ及び非磁性側面領域２３ｄをさらに含む。
第４磁性側面領域１１ｄは、第３方向Ｄ３において、半導体素子５０から離れる。第４非磁性側面領域２１ｄは、第３方向Ｄ３において、第４磁性側面領域１１ｄと半導体素子５０との間に設けられる。例えば、第４磁性側面領域１１ｄの材料は、第１磁性面状領域１１ｐの材料と同じである。例えば、第４磁性側面領域１１ｄは、第１磁性面状領域１１ｐと連続する。例えば、第４非磁性側面領域２１ｄの材料は、第１非磁性面状領域２１ｐの材料と同じである。例えば、第４非磁性側面領域２１ｄは、第１非磁性面状領域２１ｐと連続する。
第３方向Ｄ３において、非磁性側面領域２３ｄと半導体素子５０との間に、磁性側面領域１２ｄが位置する。第３方向Ｄ３において、磁性側面領域１２ｄと半導体素子５０との間に、非磁性側面領域２２ｄが位置する。第３方向Ｄ３において、非磁性側面領域２２ｄと半導体素子５０との間に、第４磁性側面領域１１ｄが位置する。第３方向Ｄ３において、第４磁性側面領域１１ｄと半導体素子５０との間に、第４非磁性側面領域２１ｄが位置する。
このように、第１〜第４側面部分１０ａ〜１０ｄのそれぞれにおいて、磁性膜（領域）と非磁性膜（領域）と、が設けられる。Ｘ−Ｙ平面内の方向に沿って進行する電磁波の透過率を低減できる。電磁波の減衰特性をさらに向上できる。
図１９は、実施形態に係る半導体装置を例示する模式図である。
図１９に示すように、半導体装置１１２においては、第１導電層３１及び第２導電層３２が設けられている。
第１導電層３１は、第１部材１０と半導体素子５０との間に設けられる。この例では、第１導電層３１は、第１非磁性面状領域２１ｐと半導体素子５０との間に設けられる。
第２導電層３２と半導体素子５０との間に第１部材１０が位置する。
第１導電層３１及び第２導電層３２の少なくともいずれかの耐腐食性は、第１部材１０の体腐食性よりも高い。第１導電層３１及び第２導電層３２の少なくともいずれかは、例えば、Ｆｅ及びＣｒを含む。これらの導電層におけるＦｅの組成比は５０％以上である。第１導電層３１及び第２導電層３２の少なくともいずれかは、例えば、「ステンレス鋼」を含む。
第１導電層３１は、例えば下地層である。第２導電層３２は、例えばキャップ層である。これらの導電層により、第１部材１０に含まれる非磁性膜（例えばＣｕなど）の腐食が抑制される。半導体装置１１２においても、電磁波の減衰特性を向上可能である。
以下、第１部材１０の製造方法に関していくつかの例を説明する。
例えば、第１非磁性膜２１及び第２非磁性膜２２（例えば、第１非磁性面状領域２１ｐ及び第２非磁性面状領域２２ｐ）などは、スパッタリングにより成膜できる。
例えば、第１非磁性面状領域２１ｐの成膜において、例えば、絶縁部５４の凹凸を反映して、第１非磁性面状領域２１ｐの表面に凹凸が発生する場合がある。凹凸は、第１磁性面状領域１１ｐの保磁力Ｈｃの増大要因となる場合がある。例えば、第１非磁性面状領域２１ｐの成膜と、第１磁性面状領域１１ｐの成膜との間に、Ａｒガスによるプラズマ処理を行っても良い。これにより、凹凸が抑制される。
第１磁性面状領域１１ｐは、Ｆｅ１−ｘ１−ｘ２αｘ１Ｎｘ２を含む。第１磁性面状領域１１ｐは、例えば、Ｆｅ及び「α」を含むターゲットを用いて、Ａｒに窒素を添加したガス雰囲気中で、スパッタリングにより成膜できる。例えば、ガス雰囲気における窒素の濃度は、例えば、１０％以下である。
実施形態は、以下の構成（例えば技術案）を含んでも良い。
（構成１）
半導体素子と、
第１部材と、
を備え、
前記第１部材は、
第１方向において前記半導体素子から離れた第１磁性面状領域と、
前記第１方向において前記第１磁性面状領域と前記半導体素子との間に設けられた第１非磁性面状領域と、
を含み、
前記第１磁性面状領域の少なくとも一部は、Ｆｅ１−ｘ１−ｘ２αｘ１Ｎｘ２を含み、前記αは、Ｚｒ、Ｈｆ、Ｔａ、Ｎｂ、Ｔｉ、Ｓｉ及びＡｌよりなる群から選択された少なくとも１つを含み、前記ｘ１は０．５原子パーセント以上１０原子パーセント以下であり、前記ｘ２は、０．５原子パーセント以上８原子パーセント以下である、半導体装置。
（構成２）
前記第１部材は、第２非磁性面状領域をさらに含み、
前記第１方向において、前記第１非磁性面状領域と前記第２非磁性面状領域との間に前記第１磁性面状領域が位置した、構成１記載の半導体装置。
（構成３）
前記第２非磁性面状領域は、Ｃｕ、Ａｌ及びＡｇからなる群から選択された少なくとも１つを含む、構成２記載の半導体装置。
（構成４）
前記第１非磁性面状領域は、Ｃｕ、Ａｌ及びＡｇからなる群から選択された少なくとも１つを含む、構成１〜３のいずれか１つに記載の半導体装置。
（構成５）
前記第１非磁性面状領域は、Ｃｕを含む、構成１〜３のいずれか１つに記載の半導体装置。
（構成６）
前記第１磁性面状領域の残留磁化の前記第１磁性面状領域の飽和磁化に対する比は、０．７以下である、構成１〜５のいずれか１つに記載の半導体装置。
（構成７）
前記ｘ１は、前記ｘ２よりも高い、構成１〜６のいずれか１つに記載の半導体装置。
（構成８）
前記第１非磁性面状領域の前記第１方向に沿った厚さは、５０ｎｍ以上である、構成１〜７のいずれか１つに記載の半導体装置。
（構成９）
前記第１磁性面状領域の前記第１方向に沿った厚さは、１５０ｎｍ以上である、構成１〜８のいずれか１つに記載の半導体装置。
（構成１０）
前記第１磁性面状領域は、複数の磁区を含み、
前記複数の磁区の１つの磁化の方向は、前記複数の磁区の別の１つの磁化の方向と交差した、構成１〜９のいずれか１つに記載の半導体装置。
（構成１１）
前記複数の磁区のさらに別の１つの磁化の方向は、前記複数の磁区の前記１つの前記磁化の前記方向と交差し、前記複数の磁区の前記別の１つの前記磁化の前記方向と交差した、構成１０記載の半導体装置。
（構成１２）
前記複数の磁区の前記１つの前記第１方向と交差する方向に沿う長さは、０．１μｍ以上２００μｍ以下である、構成１０または１１に記載の半導体装置。
（構成１３）
前記複数の磁区は、前記第１方向と交差する面内で並ぶ、構成１０〜１２のいずれか１つに記載の半導体装置。
（構成１４）
前記第１部材は、第２磁性面状領域をさらに含み、
前記第１方向において、前記第２磁性面状領域と前記第１磁性面状領域との間に前記第２磁性面状領域が位置し、
前記第２磁性面状領域の少なくとも一部は、Ｆｅ１−ｘ３−ｘ４αｘ３Ｎｘ４を含み、前記αは、Ｚｒ、Ｈｆ、Ｔａ、Ｎｂ、Ｔｉ、Ｓｉ及びＡｌよりなる群から選択された少なくとも１つを含み、前記ｘ３は０．５原子パーセント以上１０原子パーセント以下であり、前記ｘ４は、０．５原子パーセント以上８原子パーセント以下である、構成１〜１３のいずれか１つに記載の半導体装置。
（構成１５）
前記半導体素子は、
半導体チップと、
前記半導体チップの少なくとも一部と前記第１部材との間に設けられ樹脂を含む絶縁部と、
を含む、構成１〜１４のいずれか１つに記載の半導体装置。
（構成１６）
前記第１部材は、
前記第１方向と交差する第２方向において前記半導体素子から離れた第１磁性側面領域と、
前記第２方向において前記第１磁性側面領域と前記半導体素子との間に設けられた第１非磁性側面領域と、
をさらに含み、
前記第１磁性側面領域の材料は、前記第１磁性面状領域の材料と同じである、構成１〜１５のいずれか１つに記載の半導体装置。
（構成１７）
前記第１部材は、
前記第１方向及び前記第２方向を含む平面と交差する第３方向において前記半導体素子から離れた第２磁性側面領域と、
前記第３方向において前記第２磁性側面領域と前記半導体素子との間に設けられた第２非磁性側面領域と、
をさらに含み、
前記第２磁性側面領域の材料は、前記第１磁性面状領域の前記材料と同じである、構成１６記載の半導体装置。
（構成１８）
前記第１部材は、
第３磁性側面領域と、
第３非磁性側面領域と、
をさらに含み、
前記第２方向において、前記第１磁性側面領域と前記第３磁性側面領域との間に前記半導体素子が位置し、
前記第２方向において、前記第３磁性側面領域と前記半導体素子との間に前記第３非磁性側面領域が位置し、
前記第３磁性側面領域の材料は、前記第１磁性面状領域の前記材料と同じである、構成１６または１７に記載の半導体装置。
（構成１９）
前記第１部材は、
第４磁性側面領域と、
第４非磁性側面領域と、
をさらに含み、
前記第３方向において、前記第２磁性側面領域と前記第４磁性側面領域との間に前記半導体素子が位置し、
前記第３方向において、前記第４磁性側面領域と前記半導体素子との間に前記第４非磁性側面領域が位置し、
前記第４磁性側面領域の材料は、前記第１磁性面状領域の前記材料と同じである、構成１６〜１８のいずれか１つに記載の半導体装置。
実施形態によれば、電磁波の減衰特性を向上可能な半導体装置が提供できる。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半導体装置に含まれる半導体素子、半導体チップ、第１部材、磁性領域及び非磁性領域などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した半導体装置を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…第１部材、 １０ａ〜１０ｄ…第１〜第４側面部分、 １１…第１磁性膜、 １１ａ〜１１ｄ…第１〜第４磁性側面領域、 １１ｄｍ…磁区、 １１ｐ…第１磁性面状領域、 １１ｓ…第１磁区、 １１ｓｍ…磁化、 １１ｔ…第２磁区、 １１ｔｍ…磁化、 １１ｕ…第２磁区、 １１ｕｍ…磁化、 １２…第２磁性膜、 １２ａ〜１２ｄ…磁性側面領域、 ２１…第１非磁性膜、 ２１ａ〜２１ｄ…第１〜第４非磁性側面領域、 ２１ｐ…第１非磁性面状領域、 ２２…第２非磁性膜、 ２２ａ〜２２ｄ…非磁性側面領域
２２ｐ…第２非磁性面状領域、 ２３…第３非磁性膜、 ２３ａ〜２３ｄ…非磁性側面領域、 ２３ｐ…第３非磁性面状領域、 ３１、３２…第１、第２導電層、 ５０…半導体素子、 ５１、５２…第１、第２配線、 ５１ａ、５２ａ…第１、第２電極、 ５１ｂ、５２ｂ…第１、第２接続部、 ５１ｃ、５２ｃ…第１、第２端子、 ５３…半導体チップ、 ５４…絶縁部、 ５５…端子、 ６０…基体、 １１０、１１１、１１２…半導体装置、 ＡＴＲ…減衰率、 Ｄ１〜Ｄ３…第１〜第３方向、 Ｈ…磁界、 Ｈｃ…保磁力、 Ｌ１…幅、 Ｍ…磁化、 ＭＳＥ…減衰性能、 Ｍｒ…残留磁化、 Ｍｓ…飽和磁化、 ＳＰ０１〜ＳＰ０６、ＳＰ１１〜ＳＰ１４、ＳＰ２１〜ＳＰ２４、ＳＰ３１〜ＳＰ３９、ＳＰ４１〜ＳＰ４８、ＳＰ５１〜ＳＰ５５、ＳＰ６１〜ＳＰ６７、ＳＰ７１〜ＳＰ７６…試料、 ｆ１…周波数、 ｔ１１、ｔ２１、ｔ２２…厚さ

Claims (8)

  1. 半導体素子と、
    第１部材と、
    を備え、
    前記第１部材は、
    第１方向において前記半導体素子から離れた第１磁性面状領域と、
    前記第１方向において前記第１磁性面状領域と前記半導体素子との間に設けられた第１非磁性面状領域と、
    を含み、
    前記第１磁性面状領域の少なくとも一部は、Ｆｅ１−ｘ１−ｘ２αｘ１Ｎｘ２を含み、前記αは、Ｚｒ、Ｈｆ、Ｔａ、Ｎｂ、Ｔｉ、Ｓｉ及びＡｌよりなる群から選択された少なくとも１つを含み、前記ｘ１は０．５原子パーセント以上１０原子パーセント以下であり、前記ｘ２は、０．５原子パーセント以上８原子パーセント以下である、半導体装置。
  2. 前記第１部材は、第２非磁性面状領域をさらに含み、
    前記第１方向において、前記第１非磁性面状領域と前記第２非磁性面状領域との間に前記第１磁性面状領域が位置した、請求項１記載の半導体装置。
  3. 前記第１非磁性面状領域は、Ｃｕ、Ａｌ及びＡｇからなる群から選択された少なくとも１つを含む、請求項１または２に記載の半導体装置。
  4. 前記第１磁性面状領域の残留磁化の前記第１磁性面状領域の飽和磁化に対する比は、０．７以下である、請求項１〜３のいずれか１つに記載の半導体装置。
  5. 前記ｘ１は、前記ｘ２よりも高い、請求項１〜４のいずれか１つに記載の半導体装置。
  6. 前記第１磁性面状領域は、複数の磁区を含み、
    前記複数の磁区の１つの磁化の方向は、前記複数の磁区の別の１つの磁化の方向と交差した、請求項１〜５のいずれか１つに記載の半導体装置。
  7. 前記第１部材は、第２磁性面状領域をさらに含み、
    前記第１方向において、前記第２磁性面状領域と前記第１磁性面状領域との間に前記第２磁性面状領域が位置し、
    前記第２磁性面状領域の少なくとも一部は、Ｆｅ１−ｘ３−ｘ４αｘ３Ｎｘ４を含み、前記αは、Ｚｒ、Ｈｆ、Ｔａ、Ｎｂ、Ｔｉ、Ｓｉ及びＡｌよりなる群から選択された少なくとも１つを含み、前記ｘ３は０．５原子パーセント以上１０原子パーセント以下であり、前記ｘ４は、０．５原子パーセント以上８原子パーセント以下である、請求項１〜６のいずれか１つに記載の半導体装置。
  8. 前記半導体素子は、
    半導体チップと、
    前記半導体チップの少なくとも一部と前記第１部材との間に設けられ樹脂を含む絶縁部と、
    を含む、請求項１〜７のいずれか１つに記載の半導体装置。
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