JP2018195851A - 半導体装置 - Google Patents

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Abstract

【課題】酸素欠損の低減された酸化物半導体膜を用いたトランジスタを提供する。または、高い動作速度を有する半導体装置を提供する。または、信頼性の高い半導体装置を提供する。または、微細な構造を有する半導体装置を提供する。【解決手段】酸化物半導体膜と、酸化物半導体膜と重なるゲート電極と、酸化物半導体膜およびゲート電極の間のゲート絶縁膜と、酸化物半導体膜、ゲート電極、ゲート絶縁膜の上方に配置し、リンまたはホウ素を含む領域を有する保護絶縁膜と、を有する半導体装置である。【選択図】図１

Description

本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン
、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に
、本発明は、例えば、半導体装置、表示装置、液晶表示装置、発光装置に関する。または
、半導体膜、半導体装置、表示装置、液晶表示装置、発光装置の製造方法に関する。また
は、半導体装置、表示装置、液晶表示装置、発光装置の駆動方法に関する。または、本発
明は、当該半導体装置、当該表示装置、または当該発光装置を有する電子機器などに関す
る。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能し得る装置
全般をいい、電気光学装置、半導体回路および電子機器などは全て半導体装置である。
絶縁表面を有する基板上に形成された半導体膜を用いて、トランジスタを構成する技術が
注目されている。当該トランジスタは集積回路や表示装置のような半導体装置に広く応用
されている。トランジスタに適用可能な半導体膜としてシリコン膜が知られている。
トランジスタの半導体膜に用いられるシリコン膜は、用途によって非晶質シリコン膜と多
結晶シリコン膜とが使い分けられている。例えば、大型の表示装置を構成するトランジス
タに適用する場合、大面積基板への成膜技術が確立されている非晶質シリコン膜を用いる
と好適である。一方、駆動回路を一体形成した高機能の表示装置を構成するトランジスタ
に適用する場合、高い電界効果移動度を有するトランジスタを作製可能な多結晶シリコン
膜を用いると好適である。多結晶シリコン膜は、非晶質シリコン膜に対し高温での熱処理
、またはレーザ光処理を行うことで形成する方法が知られる。
近年は、酸化物半導体膜（代表的にはインジウム、ガリウムおよび亜鉛を有する酸化物半
導体膜）を用いたトランジスタが注目されている。
酸化物半導体膜は、スパッタリング法などを用いて成膜できるため、大型の表示装置を構
成するトランジスタに用いることができる。また、酸化物半導体膜を用いたトランジスタ
は、高い電界効果移動度を有するため、駆動回路を一体形成した高機能の表示装置を実現
できる。また、非晶質シリコン膜を用いたトランジスタの生産設備の一部を改良して利用
することが可能であるため、設備投資を抑えられるメリットもある。
酸化物半導体膜を用いたトランジスタに安定した電気特性を与える方法として、酸化物半
導体膜と接する絶縁膜への酸素ドーピング技術が開示されている（特許文献１参照。）。
特許文献１に開示された技術を用いることで、酸化物半導体膜中の酸素欠損を低減するこ
とができる。その結果、酸化物半導体膜を用いたトランジスタの電気特性のばらつきを低
減し、信頼性を向上させることができる。
ところで、酸化物半導体膜を用いたトランジスタは、オフ状態において極めてリーク電流
が小さいことが知られている。例えば、酸化物半導体膜を用いたトランジスタの低いリー
ク特性と、シリコンを用いたトランジスタの高いオン特性を組み合わせた低消費電力の半
導体装置などが開示されている（特許文献２参照。）。また、例えば、酸化物半導体膜を
用いたトランジスタの低いリーク特性を応用した低消費電力のＣＰＵなどが開示されてい
る（特許文献３参照。）。
特開２０１１−２４３９７４号公報 特開２０１１−１７１７０２号公報 特開２０１２−２５７１８７号公報
酸化物半導体膜を用いたトランジスタにおいては、酸素は電気特性を向上させる元素であ
る。
そこで、酸素欠損の低減された酸化物半導体膜を用いたトランジスタを提供することを課
題の一とする。
または、電気特性の優れたトランジスタを提供することを課題の一とする。または、微細
な構造を有するトランジスタを提供することを課題の一とする。または、オン電流の高い
トランジスタを提供することを課題の一とする。または、電気特性の安定したトランジス
タを提供することを課題の一とする。
または、オフ電流の小さい、トランジスタを提供することを課題の一とする。または、当
該トランジスタを有する半導体装置などを提供することを課題の一とする。または、新規
な半導体装置などを提供することを課題の一とする。
または、絶縁膜中に酸素の拡散係数の異なる領域を作り分けることを課題の一とする。
なお、当該半導体装置は、高い信頼性を有する。一方、酸素は、配線に用いられる金属膜
の抵抗を高め、半導体装置の高速動作を妨げる場合がある。
そこで、高い動作速度を有する半導体装置を提供することを課題の一とする。または、信
頼性の高い半導体装置を提供することを課題の一とする。または、微細な構造を有する半
導体装置を提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一
態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題
は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図
面、請求項などの記載から、これら以外の課題を抽出することが可能である。
酸素の拡散係数が大きい絶縁膜であっても、当該絶縁膜中に不純物を添加することにより
、酸素の拡散係数の小さい領域、即ち酸素をブロックする領域（酸素ブロック領域ともい
う。）を形成することができる場合がある。例えば、酸化シリコン膜、酸化窒化シリコン
膜などに代表される酸化物の絶縁膜に対し、リンまたはホウ素を添加すると、絶縁膜中に
酸素ブロック領域を形成することができる。
酸素ブロック領域は、例えば、そのほかの領域に対して酸素（酸素原子および酸素原子を
有する分子などを含む）の拡散係数が小さい領域である。したがって、絶縁膜中で酸素を
熱拡散させるとき、酸素ブロック領域は、そのほかの領域よりも酸素が透過（通過）する
量の少ない領域である。例えば、酸素ブロック領域を有することで、酸素ブロック領域を
有さない場合と比べ、酸素の透過する割合を２０％未満、１５％未満、１０％未満、５％
未満、２％未満または１％未満とすることができる。
酸素ブロック領域を半導体装置の一部に有することにより、酸化物半導体膜の酸素欠損を
低減できる場合がある。
また、酸化物半導体膜を用いたトランジスタを有する半導体装置において、酸化物半導体
膜を用いたトランジスタには酸素を到達させ、配線には酸素を到達させないことができる
場合がある。また、シリコンを用いたトランジスタにおいては、酸素は電気特性を低下さ
せる元素である。したがって、酸化物半導体膜を用いたトランジスタと、シリコンを用い
たトランジスタとを組み合わせた半導体装置においては、酸化物半導体膜を用いたトラン
ジスタには酸素を到達させ、シリコンを用いたトランジスタには酸素を到達させないこと
ができる場合がある。
酸素ブロック領域を有することにより、例えば、酸化物半導体膜から酸素が脱離し、半導
体装置の外部まで拡散（外方拡散ともいう。）することや、半導体装置を構成する配線ま
で到達すること、シリコンを用いたトランジスタまで到達することなどを抑制できる場合
がある。または、酸素ブロック領域を有することにより、酸化物半導体膜と接する膜など
に過剰酸素が含まれる場合、外方拡散や半導体装置を構成する配線まで到達すること、シ
リコンを用いたトランジスタまで到達することなどによる過剰酸素の損失を低減し、酸化
物半導体膜への過剰酸素の供給を効率よく行うことができる場合がある。
過剰酸素とは、例えば、熱が加わることにより放出可能な（放出する）酸素をいう。また
、熱は、半導体装置の作製工程中に加わる熱をいう。つまり、本明細書において過剰酸素
は、半導体装置の作製工程中に加わる温度以下の熱によって放出される酸素である。なお
、過剰酸素は、例えば、膜や層の内部を移動することができる。過剰酸素の移動は、膜や
層の原子間を移動する場合と、膜や層を構成する酸素と置き換わりながら玉突き的に移動
する場合とがある。
過剰酸素を含む膜は、表面温度が１００℃以上７００℃以下、好ましくは１００℃以上５
００℃以下の範囲で行われる昇温脱離ガス分光法（ＴＤＳ：Ｔｈｅｒｍａｌ Ｄｅｓｏｒ
ｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）において、１×１０１８ａｔｏｍｓ／ｃｍ３以
上、１×１０１９ａｔｏｍｓ／ｃｍ３以上または１×１０２０ａｔｏｍｓ／ｃｍ３以上の
酸素（酸素原子数に換算）を放出することもある。
または、過剰酸素を含む膜は、過酸化ラジカルを含む膜である。具体的には、過酸化ラジ
カルに起因するスピン密度が、５×１０１７個／ｃｍ３以上である膜をいう。なお、過酸
化ラジカルを含む膜は、電子スピン共鳴（ＥＳＲ：Ｅｌｅｃｔｒｏｎ Ｓｐｉｎ Ｒｅｓ
ｏｎａｎｃｅ）にて、ｇ値が２．０１近傍に非対称の信号を有することもある。
本発明の一態様は、例えば、基板上の、リンまたはホウ素を含む領域、ならびにリンおよ
びホウ素を含まない領域を有する下地絶縁膜と、下地絶縁膜のリンおよびホウ素を含まな
い領域上の酸化物半導体膜と、酸化物半導体膜上のゲート絶縁膜と、ゲート絶縁膜上にあ
り、酸化物半導体膜と重なるゲート電極と、を有する半導体装置である。
なお、下地絶縁膜は加熱により放出可能な酸素を有すると好ましい。また、酸化物半導体
膜、ゲート絶縁膜およびゲート電極の上方に保護絶縁膜を有し、保護絶縁膜は、リンまた
はホウ素を含む領域を有すると好ましい。また、ゲート絶縁膜は、リンまたはホウ素を含
む領域、ならびにリンおよびホウ素を含まない領域を有すると好ましい。また、ゲート電
極は、ゲート絶縁膜のリンおよびホウ素を含まない領域上に配置すると好ましい。
または、本発明の一態様は、例えば、酸化物半導体膜と、酸化物半導体膜と重なるゲート
電極と、酸化物半導体膜およびゲート電極の間のゲート絶縁膜と、酸化物半導体膜、ゲー
ト電極、ゲート絶縁膜の上方に配置し、リンまたはホウ素を含む領域を有する保護絶縁膜
と、を有する半導体装置である。
なお、保護絶縁膜は加熱により放出可能な酸素を有すると好ましい。また、ゲート絶縁膜
は、リンまたはホウ素を含む領域、ならびにリンおよびホウ素を含まない領域を有すると
好ましい。また、ゲート電極は、ゲート絶縁膜のリンおよびホウ素を含まない領域上に配
置すると好ましい。
または、本発明の一態様は、例えば、酸化物半導体膜と、酸化物半導体膜と重なるゲート
電極と、酸化物半導体膜およびゲート電極の間のゲート絶縁膜と、酸化物半導体膜と接す
るソース電極およびドレイン電極と、酸化物半導体膜、ゲート電極、ゲート絶縁膜、ソー
ス電極、ドレイン電極の上方に配置し、ソース電極およびドレイン電極に達する開口部を
有し、リンまたはホウ素を含む領域を有する保護絶縁膜と、保護絶縁膜上にあり、開口部
を介してソース電極およびドレイン電極のそれぞれと接する第１の配線および第２の配線
を有する半導体装置である。
なお、保護絶縁膜は、開口部の側面近傍にリンまたはホウ素を含む領域を有すると好まし
い。また、保護絶縁膜は加熱により放出可能な酸素を有すると好ましい。
または、本発明の一態様は、例えば、基板上の下地絶縁膜と、下地絶縁膜上の島状の酸化
物半導体膜と、島状の酸化物半導体膜上のゲート絶縁膜と、ゲート絶縁膜上にあり、島状
の酸化物半導体膜と重なるゲート電極と、を有する半導体装置の作製方法であって、基板
上に下地絶縁膜を成膜し、下地絶縁膜上に酸化物半導体膜を成膜し、酸化物半導体膜上に
レジストマスクを形成し、レジストマスクを用いて酸化物半導体膜をエッチングすること
で、島状の酸化物半導体膜を形成した後、レジストマスクを用いて下地絶縁膜にリンまた
はホウ素を添加し、レジストマスクを除去する半導体装置の作製方法である。
なお、リンまたはホウ素の添加は、イオンドーピング法またはイオン注入法により行うと
好ましい。このとき、例えば、リンまたはホウ素の添加は、入射角度を変えて、複数回行
ってもよい。または、例えば、リンまたはホウ素の添加は、基板を回転させながら行って
もよい。
または、本発明の一態様は、例えば、シリコンを用いた第１のトランジスタと、第１のト
ランジスタ上の、リンまたはホウ素を含む領域を有する絶縁膜と、絶縁膜上の酸化物半導
体膜を用いた第２のトランジスタと、を有する半導体装置である。
なお、絶縁膜は加熱により放出可能な酸素を有すると好ましい。
または、本発明の一態様は、例えば、シリコンを用いた第１のトランジスタと、第１のト
ランジスタ上に配置し、第１のトランジスタに達する開口部を有する第１の絶縁膜と、第
１の絶縁膜上に配置し、第１の絶縁膜の開口部を介して第１のトランジスタと接続する導
電膜と、第１の絶縁膜上および導電膜上に配置し、配線に達する開口部を有する第２の絶
縁膜と、第２の絶縁膜上に配置し、第２の絶縁膜の開口部を介して導電膜と接続する、酸
化物半導体膜を用いた第２のトランジスタと、を有し、第２の絶縁膜はリンまたはホウ素
を含む領域を有する半導体装置である。
なお、第２の絶縁膜は加熱により放出可能な酸素を有すると好ましい。
なお、第１の絶縁膜は、開口部の側面近傍にリンまたはホウ素を含むと好ましい。
なお、第２の絶縁膜は、開口部の側面近傍にリンまたはホウ素を含むと好ましい。
酸素欠損の低減された酸化物半導体膜を用いたトランジスタを提供することができる。
または、電気特性の優れたトランジスタを提供することができる。または、微細な構造を
有するトランジスタを提供することができる。または、オン電流の高いトランジスタを提
供することができる。または、電気特性の安定したトランジスタを提供することができる
。
または、オフ電流の小さいトランジスタを提供することができる。または、高い電界効果
移動度を有するトランジスタを提供することができる。または、歩留まり高いトランジス
タを提供することができる。または、当該トランジスタを有する半導体装置などを提供す
ることができる。または、高い動作速度を有する半導体装置を提供することができる。ま
たは、信頼性の高い半導体装置を提供することができる。または、微細な構造を有する半
導体装置を提供することができる。または、新規な半導体装置などを提供することができ
る。
半導体装置内部における過剰酸素の拡散について説明する断面模式図。 イオンの入射を説明する図。 本発明の一態様に係る半導体装置の一例を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法の一例を示す断面図。 本発明の一態様に係る半導体装置の作製方法の一例を示す断面図。 本発明の一態様に係る半導体装置の作製方法の一例を示す断面図。 本発明の一態様に係る半導体装置の作製方法の一例を示す断面図。 本発明の一態様に係る半導体装置の作製方法の一例を示す断面図。 本発明の一態様に係る半導体装置の一例を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法の一例を示す断面図。 本発明の一態様に係る半導体装置の作製方法の一例を示す断面図。 本発明の一態様に係る半導体装置の作製方法の一例を示す断面図。 本発明の一態様に係る半導体装置の作製方法の一例を示す断面図。 本発明の一態様に係る半導体装置の作製方法の一例を示す断面図。 本発明の一態様に係る半導体装置の一例を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法の一例を示す断面図。 本発明の一態様に係る半導体装置の作製方法の一例を示す断面図。 本発明の一態様に係る半導体装置の作製方法の一例を示す断面図。 本発明の一態様に係る半導体装置の作製方法の一例を示す断面図。 本発明の一態様に係るＣＰＵの一例を示すブロック図。 本発明の一態様に係る電子機器の一例を示す図。 ＴＤＳによる基板温度とイオン強度との関係を示す図。 リンイオン注入濃度と酸素放出量との関係を示す図。 エッチング深さと酸素放出量との関係を示す図。 ＴＤＳによる基板温度とイオン強度との関係を示す図。 本発明の一態様に係る半導体装置の一例を示す断面図。 半導体装置内部における酸素の拡散について説明する断面模式図。 本発明の一態様に係る半導体装置の作製方法の一例を示す断面図。 本発明の一態様に係る半導体装置の作製方法の一例を示す断面図。 本発明の一態様に係る半導体装置の作製方法の一例を示す断面図。 本発明の一態様に係る半導体装置の一例を示す回路図およびタイミングチャート。 本発明の一態様に係る半導体装置の一例を示すブロック図および回路図。 トランジスタのオフ電流を測定するための回路構成を説明する図。 トランジスタのオフ電流の温度特性。
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説
明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に
理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるもの
ではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異
なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じく
し、特に符号を付さない場合がある。
なお、図において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場
合がある。よって、必ずしもそのスケールに限定されない。
また、電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）
との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である
。
本明細書においては、「電気的に接続する」と表現される場合であっても、現実の回路に
おいては、物理的な接続部分がなく、配線が延在しているだけの場合もある。
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順または積層順
を示すものではない。そのため、例えば、「第１の」を「第２の」又は「第３の」などと
適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本
発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
本明細書において、例えば、物体の形状を「径」、「粒径」、「大きさ」、「サイズ」、
「幅」などで規定する場合、物体が収まる最小の立方体における一辺の長さ、または物体
の一断面における円相当径と読み替えてもよい。物体の一断面における円相当径とは、物
体の一断面と等しい面積となる正円の直径をいう。
なお、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」とし
ての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳密
に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「絶縁体」と
言い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導体
」と言い換えることができる場合がある。
また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」とし
ての特性を有する場合がある。また、「半導体」と「導電体」は境界が曖昧であり、厳密
に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「導電体」と
言い換えることができる場合がある。同様に、本明細書に記載の「導電体」は、「半導体
」と言い換えることができる場合がある。
また、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で
配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、
「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう
。したがって、８５°以上９５°以下の場合も含まれる。
＜酸素の挙動について１＞
以下では、半導体装置内部における過剰酸素の挙動について図１を用いて説明する。
図１（Ａ）は、絶縁膜５２と、絶縁膜５２上の島状の酸化物半導体膜５６と、絶縁膜５２
および酸化物半導体膜５６上の絶縁膜６８と、を有する試料の断面模式図である。図１（
Ａ）に示す試料において、絶縁膜５２は過剰酸素（図中ではｅｘ−Ｏと表記する。）を含
む絶縁膜とする。
絶縁膜５２としては、酸化物膜、酸化窒化物膜などを用いることができる。例えば、絶縁
膜５２としては、酸化シリコン膜または酸化窒化シリコン膜などを用いればよい。ただし
、本明細書において、酸化窒化物膜とは、窒素を０．１ａｔｏｍｉｃ％以上２５ａｔｏｍ
ｉｃ％未満含む酸化物膜をいう。なお、窒化酸化物膜とは、酸素を０．１ａｔｏｍｉｃ％
以上２５ａｔｏｍｉｃ％未満含む窒化物膜をいう。
酸化物半導体膜５６および絶縁膜６８については、冗長になるため、それぞれ後述する酸
化物半導体膜１０６および保護絶縁膜１１８についての記載を参照することとし、ここで
の説明を省略する。
熱が加わると、絶縁膜５２中を過剰酸素が拡散する。例えば、絶縁膜５２中を拡散した過
剰酸素は、絶縁膜５２と酸化物半導体膜５６との界面に達すると、酸化物半導体膜５６中
の酸素欠損を埋めることができる。酸化物半導体膜５６中の酸素欠損が低減されることで
、酸化物半導体膜５６中の酸素欠損に起因する欠陥準位の密度を小さくすることができる
。
ところが、絶縁膜５２中を拡散する過剰酸素の全てが、絶縁膜５２と酸化物半導体膜５６
との界面に達するわけではない。例えば、絶縁膜５２中を拡散した過剰酸素は、絶縁膜６
８を介して外方拡散してしまう場合がある。または、例えば、絶縁膜５２中を拡散した過
剰酸素は、半導体装置を構成する配線などと反応し、配線抵抗を高めてしまう場合がある
。
したがって、図１（Ａ）に示す試料構造は、過剰酸素の活用が効率的ではない可能性があ
る。
図１（Ｂ）および図１（Ｃ）に、効率的に過剰酸素を活用することができる試料構造の一
例を示す。
図１（Ｂ）は、図１（Ａ）に示した試料と類似の構造を有する試料である。ただし、図１
（Ｂ）に示す試料は、絶縁膜５２が、絶縁膜６８の近傍に領域５３を有する点が異なる。
図１（Ｂ）に示す試料において、絶縁膜５２は過剰酸素を含む絶縁膜とする。領域５３は
、絶縁膜５２の上面から深さ１ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上１５０ｎ
ｍ以下、さらに好ましくは１０ｎｍ以上１００ｎｍ以下に設けられる領域である。なお、
領域５３が、深さ方向において絶縁膜５２の全体に設けられていても構わない。
領域５３は、酸素ブロック領域である。例えば、絶縁膜５２に、ホウ素、炭素、マグネシ
ウム、アルミニウム、シリコン、リン、カルシウム、スカンジウム、チタン、バナジウム
、クロム、マンガン、鉄、コバルト、ニッケル、ガリウム、ゲルマニウム、ヒ素、イット
リウム、ジルコニウム、ニオブ、モリブデン、インジウム、スズ、ランタン、セリウム、
ネオジム、ハフニウム、タンタル、タングステンから選択された一種以上を添加すると、
酸素ブロック領域である領域５３を形成することができる場合がある。上述の不純物は、
金属を高抵抗化させる要因となりにくい。なお、絶縁膜５２に、リンまたはホウ素を添加
すると、酸素ブロック性の高い（酸素の拡散係数が小さい）、特に良質な領域５３を形成
することができる。領域５３は、例えば、絶縁膜５２中に、上述の不純物元素を５×１０
１９ａｔｏｍｓ／ｃｍ３以上、好ましくは１×１０２０ａｔｏｍｓ／ｃｍ３以上、さらに
好ましくは２×１０２０ａｔｏｍｓ／ｃｍ３以上、より好ましくは５×１０２０ａｔｏｍ
ｓ／ｃｍ３以上含む領域である。
図１（Ｂ）に示す試料における過剰酸素の挙動を以下に示す。
熱が加わると、絶縁膜５２中を過剰酸素が拡散する。絶縁膜５２中を拡散した過剰酸素は
、絶縁膜５２と酸化物半導体膜５６との界面に達すると、酸化物半導体膜５６中の酸素欠
損を埋めることができる。
絶縁膜５２中を拡散する過剰酸素は、領域５３を透過しにくいため、絶縁膜５２と酸化物
半導体膜５６との界面に達する過剰酸素の割合は高くなる。したがって、効率的に酸化物
半導体膜５６中の酸素欠損を埋めることができる。また、例えば、絶縁膜５２中を拡散し
た過剰酸素が、絶縁膜６８を介して外方拡散することを抑制することができる。または、
例えば、絶縁膜５２中を拡散した過剰酸素が、半導体装置を構成する配線などと反応し、
配線抵抗を高めることを抑制することができる。
したがって、図１（Ｂ）に示す試料は、過剰酸素の効率的な活用が可能な構造であること
がわかる。
同様に、図１（Ｃ）は、図１（Ａ）に示した試料と類似の構造を有する試料である。ただ
し、図１（Ｃ）に示す試料は、絶縁膜６８が領域６９を有する点が異なる。図１（Ｃ）に
示す試料において、絶縁膜６８は過剰酸素を含む絶縁膜とする。領域６９は、絶縁膜６８
の上面から深さ１ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上１５０ｎｍ以下、さら
に好ましくは１０ｎｍ以上１００ｎｍ以下に設けられる領域である。
領域６９は、酸素ブロック領域である。例えば、絶縁膜６８に、ホウ素、炭素、マグネシ
ウム、アルミニウム、シリコン、リン、カルシウム、スカンジウム、チタン、バナジウム
、クロム、マンガン、鉄、コバルト、ニッケル、ガリウム、ゲルマニウム、ヒ素、イット
リウム、ジルコニウム、ニオブ、モリブデン、インジウム、スズ、ランタン、セリウム、
ネオジム、ハフニウム、タンタル、タングステンから選択された一種以上を添加すると、
酸素ブロック領域である領域６９を形成することができる場合がある。なお、絶縁膜６８
に、リンまたはホウ素を添加すると、酸素ブロック性の高い、特に良質な領域６９を形成
することができる。領域６９は、例えば、絶縁膜６８中に、上述の不純物元素を５×１０
１９ａｔｏｍｓ／ｃｍ３以上、好ましくは１×１０２０ａｔｏｍｓ／ｃｍ３以上、さらに
好ましくは２×１０２０ａｔｏｍｓ／ｃｍ３以上、より好ましくは５×１０２０ａｔｏｍ
ｓ／ｃｍ３以上含む領域である。
図１（Ｃ）に示す試料における過剰酸素の挙動を以下に示す。
熱が加わると、絶縁膜６８中を過剰酸素が拡散する。絶縁膜６８中を拡散した過剰酸素は
、絶縁膜６８と酸化物半導体膜５６との界面に達すると、酸化物半導体膜５６中の酸素欠
損を埋めることができる。
絶縁膜６８中を拡散する過剰酸素は、領域６９を透過しにくいため、絶縁膜６８と酸化物
半導体膜５６との界面に達する過剰酸素の割合は高くなる。したがって、効率的に酸化物
半導体膜５６中の酸素欠損を埋めることができる。また、例えば、絶縁膜６８中を拡散し
た過剰酸素が、外方拡散することを抑制することができる。または、例えば、絶縁膜６８
中を拡散した過剰酸素が、半導体装置を構成する配線などと反応し、配線抵抗を高めるこ
とを抑制することができる。
したがって、図１（Ｃ）に示す試料は、過剰酸素の効率的な活用が可能な構造であること
がわかる。
図示しないが、図１（Ｂ）に示した試料構造と、図１（Ｃ）に示した試料構造を組み合わ
せても構わない。例えば、絶縁膜５２および絶縁膜６８の両方が過剰酸素を含む絶縁膜で
あってもよい。または、例えば、絶縁膜５２が絶縁膜６８の近傍に領域５３を有し、かつ
絶縁膜６８が領域６９を有する構造であってもよい。
＜酸素の挙動について２＞
次に、半導体装置内部の一部分における過剰酸素および酸素の挙動について図２７を用い
て説明する。
図２７（Ａ）は、絶縁膜と、絶縁膜上の金属膜と、を有する試料の断面模式図である。絶
縁膜は過剰酸素を含む絶縁膜とする。
図２７（Ａ）に示す試料は、絶縁膜中の金属膜の近傍に酸素ブロック領域を有する。その
ため、絶縁膜中を拡散した過剰酸素が、金属膜に達することを抑制できる。なお、試料が
酸素ブロック領域を有さない場合、過剰酸素が金属膜に達することで金属膜を酸化させ、
高抵抗化させる場合がある。
図２７（Ｂ）は、絶縁膜と、絶縁膜上の島状の酸化物半導体膜と、を有する試料の断面模
式図である。絶縁膜は過剰酸素を含む絶縁膜とする。
図２７（Ｂ）に示す試料は、絶縁膜中の酸化物半導体膜の設けられていない領域に酸素ブ
ロック領域を有する。そのため、絶縁膜中を拡散した過剰酸素が、外方拡散することを抑
制できる。また、絶縁膜中を拡散した過剰酸素が、酸化物半導体膜中の酸素欠損を埋める
ことができる。なお、試料が酸素ブロック領域を有さない場合、過剰酸素が外方拡散する
ことで酸化物半導体膜中の酸素欠損を埋めるための過剰酸素が不足する場合がある。
図２７（Ｃ）は、金属膜と、金属膜上の絶縁膜と、を有する試料の断面模式図である。絶
縁膜は過剰酸素を含む絶縁膜とする。
図２７（Ｃ）に示す試料は、絶縁膜中の金属膜の近傍に酸素ブロック領域を有する。その
ため、絶縁膜中を拡散した過剰酸素が、金属膜に達することを抑制できる。なお、試料が
酸素ブロック領域を有さない場合、過剰酸素が金属膜に達することで金属膜を酸化させ、
高抵抗化させる場合がある。
図２７（Ｄ）は、トランジスタと、トランジスタ上の絶縁膜と、を有する試料の断面模式
図である。トランジスタは、酸素が入ることで電気特性が低下するトランジスタとする。
図２７（Ｄ）に示す試料は、絶縁膜中の上部に酸素ブロック領域を有する。そのため、外
部から来る酸素（図中ではＯと表記する。）が、トランジスタに達することを抑制できる
。なお、試料が酸素ブロック領域を有さない場合、酸素がトランジスタに達することで電
気特性を低下させる場合がある。
以上に示したように、半導体装置内部の一部分を示す各試料において、半導体装置の電気
特性を低下させないために、酸素ブロック領域が有効であることがわかる。
＜酸素ブロック領域の形成方法＞
以下では、図１または図２７などに領域５３や領域６９などで示した酸素ブロック領域を
形成することが可能な方法について図２を用いて説明する。
以下では、図１（Ｂ）を参照し、代表として絶縁膜５２に領域５３を形成する場合につい
て説明する。
まず、絶縁膜５２を成膜する。
次に、酸化物半導体膜５６となる酸化物半導体膜を成膜する。
次に、酸化物半導体膜上にレジストを成膜する。レジストを、フォトマスクを介して露光
した後、現像することでレジストマスクを形成する。
次に、レジストマスクを用いて酸化物半導体膜をエッチングし、酸化物半導体膜５６を形
成する。
次に、レジストマスクを残したまま、不純物を絶縁膜５２に添加することで領域５３を形
成する。このように、レジストマスクを残しておくことで、酸化物半導体膜５６の上面に
不純物が添加されることを抑制することができる。ただし、酸化物半導体膜５６の上面を
後の工程で除去する場合などは、レジストマスクを除去した後で絶縁膜５２および酸化物
半導体膜５６に不純物を添加しても構わない。
絶縁膜５２に添加する不純物としては、例えば、ホウ素、炭素、マグネシウム、アルミニ
ウム、シリコン、リン、カルシウム、スカンジウム、チタン、バナジウム、クロム、マン
ガン、鉄、コバルト、ニッケル、ガリウム、ゲルマニウム、ヒ素、イットリウム、ジルコ
ニウム、ニオブ、モリブデン、インジウム、スズ、ランタン、セリウム、ネオジム、ハフ
ニウム、タンタル、タングステンから選択された一種以上を用いればよい。なお、絶縁膜
５２に、リンまたはホウ素を添加すると、酸素ブロック性の高い、特に良質な領域５３を
形成することができる。
絶縁膜５２への不純物の添加は、イオンドーピング法（質量分離を行わない方法）、イオ
ン注入法（質量分離を行う方法）などを用いればよい。また、原子または分子のクラスタ
ーを生成してイオン化するイオンドーピング法またはイオン注入法を用いてもよい。ただ
し、不純物元素を含む雰囲気におけるプラズマ処理などによって、絶縁膜５２に不純物を
添加しても構わない。
イオンドーピング法またはイオン注入法を用いて、絶縁膜５２に領域５３を形成する場合
、例えば、イオンドーピング法またはイオン注入法における加速電圧は、０．５ｋＶ以上
１００ｋＶ以下、好ましくは１ｋＶ以上５０ｋＶ以下、さらに好ましくは１ｋＶ以上３０
ｋＶ以下、より好ましくは１ｋＶ以上１０ｋＶ以下とする。また、イオンの注入濃度は、
１×１０１５ａｔｏｍｓ／ｃｍ２以上、好ましくは２×１０１５ａｔｏｍｓ／ｃｍ２以上
、さらに好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以上、より好ましくは１×１０１６
ａｔｏｍｓ／ｃｍ２以上、より好ましくは２×１０１６ａｔｏｍｓ／ｃｍ２以上とする。
イオンドーピング法またはイオン注入法によるイオンの添加は、試料面に対して特定の角
度（例えば、垂直な角度）から行ってもよいが、図２に示す方法で行うと好ましい。図２
は、一つのイオンが、試料面に対し、角度（θ）および角度（φ）で入射する様子を簡略
的に示した図である。
図中のｘ軸、ｙ軸およびｚ軸は、あるイオンの入射点で交差する直線である。ｘ軸は、試
料面上に任意に定めた直線である。ｙ軸は、試料面上にあり、ｘ軸と直交する直線である
。ｚ軸は、入射点における試料面の法線である。角度（θ）は、断面図において、イオン
の入射方向とｚ軸との為す角度である。また、角度（φ）は、上面図において、イオンの
入射方向とｘ軸との為す角度である。
試料面に対して特定の角度（θ，φ）のみからイオンを入射させた場合、イオンの添加さ
れない領域が生じる場合がある。例えば、絶縁膜５２上には、酸化物半導体膜５６および
レジストマスクが設けられている。そのため、これらによって絶縁膜５２の一部にイオン
の添加されない陰が生じる場合がある。したがって、イオンを複数の角度から入射させる
ことにより、絶縁膜５２に生じる陰の影響を低減することが好ましい。
図２（Ａ１）および図２（Ａ２）に示すように、イオンを試料面に対し、第１の角度（θ
，φ）で入射させた後、第２の角度（θ，φ）で入射させればよい。ただし、第１の角度
（θ，φ）および第２の角度（θ，φ）はθ、φの少なくとも一方が異なる角度である。
第１の角度（θ，φ）において、角度（θ）は、例えば、０°以上９０°未満、好ましく
は３０°以上８８°以下、さらに好ましくは６０°以上８５°以下とする。第２の角度（
θ，φ）において、角度（θ）は、例えば、０°以上９０°未満、好ましくは３０°以上
８８°以下、さらに好ましくは６０°以上８５°以下とする。第２の角度（θ，φ）にお
ける角度（φ）は、例えば、第１の角度（θ，φ）における角度（φ）よりも９０°以上
２７０°以下、好ましくは１３５°以上２２５°以下大きい角度とする。ただし、ここで
示した第１の角度（θ，φ）および第２の角度（θ，φ）は一例であり、これに限定され
るものではない。
なお、イオンを入射させる角度は、第１の角度（θ，φ）、第２の角度（θ，φ）の２種
類に限定されない。例えば、第１乃至第ｎ（ｎは２以上の自然数）の角度（θ，φ）で入
射させてもよい。第１乃至第ｎの角度（θ，φ）は、それぞれθ、φの少なくとも一方が
異なる角度を含む。
または、図２（Ｂ）に示すように、イオンを試料面に対し、第１の角度（θ，φ）で入射
させた後、角度（θ）が９０°を経由して第２の角度（θ，φ）までθ方向にスキャン（
θスキャンともいう。）させればよい。ただし、イオンを入射させる角度（φ）は、１種
類に限定されず、第１乃至第ｎ（ｎは２以上の自然数）の角度（φ）で入射させてもよい
。イオンの入射角度をθスキャンさせることで、アスペクト比の高い（例えば、１以上、
２以上、５以上または１０以上）開口部などであっても、深い領域まで確実にイオンを添
加することができる。そのため、隙間なく酸素ブロック領域を形成することができる。
第１の角度（θ，φ）において、角度（θ）は、例えば、０°以上９０°未満、好ましく
は３０°以上８８°以下、さらに好ましくは６０°以上８５°以下とする。第２の角度（
θ，φ）において、角度（θ）は、例えば、０°以上９０°未満、好ましくは３０°以上
８８°以下、さらに好ましくは６０°以上８５°以下とする。第１の角度（θ，φ）と第
２の角度（θ，φ）とは同じ角度（θ）であってもよい。
なお、θスキャンは、連続的にスキャンしてもよいが、例えば、０．５°、１°、２°、
３°、４°、５°、６°、１０°、１２°、１８°、２０°、２４°または３０°ステッ
プで段階的にスキャンしてもよい。
または、イオンは、図２（Ｃ）に示すように、試料面に対し、第１の角度（θ，φ）で入
射させた後、第２の角度（θ，φ）までφ方向にスキャン（φスキャンともいう。）させ
ればよい。ただし、イオンを入射させる角度（θ）は、１種類に限定されず、第１乃至第
ｎ（ｎは２以上の自然数）の角度（θ）で入射させてもよい。
第１の角度（θ，φ）および第２の角度（θ，φ）において、角度（θ）は、例えば、０
°以上９０°未満、好ましくは３０°以上８８°以下、さらに好ましくは６０°以上８５
°以下とする。第１の角度（θ，φ）と第２の角度（θ，φ）とは同じ角度（φ）であっ
てもよい。
なお、φスキャンは、連続的にスキャンしてもよいが、例えば、０．５°、１°、２°、
３°、４°、５°、６°、１０°、１２°、１８°、２０°、２４°または３０°ステッ
プで段階的にスキャンしてもよい。
なお、図示しないが、θスキャンおよびφスキャンを組み合わせて行っても構わない。
図２に示した方法を用いることで、領域５３は、酸化物半導体膜５６と重ならない領域に
加え、一部が酸化物半導体膜５６と重なる領域にも形成することができる。つまり、領域
５３以外の領域（酸素ブロックしない領域）が、酸化物半導体膜５６の設けられた領域か
らはみ出さないように領域５３を形成することができる。したがって、絶縁膜５２に含ま
れる過剰酸素を、酸化物半導体膜５６の酸素欠損を低減するために有効活用することがで
きる。
以上のようにして、絶縁膜５２に領域５３を形成した後、絶縁膜５２の領域５３上および
酸化物半導体膜５６上に絶縁膜６８を成膜することで、図１（Ｂ）に示した試料構造を作
製することができる。
＜トランジスタの構造および作製方法についての説明＞
以下では、本発明の一態様に係るトランジスタの構造および作製方法について説明する。
＜トランジスタ構造（１）＞
まず、トップゲートトップコンタクト型のトランジスタの一例について説明する。
図３は、トランジスタの上面図および断面図である。図３（Ａ）は、トランジスタの上面
図を示す。図３（Ａ）において、一点鎖線Ａ１−Ａ２に対応する断面図を図３（Ｂ１）お
よび図３（Ｂ２）に示す。また、図３（Ａ）において、一点鎖線Ａ３−Ａ４に対応する断
面図を図３（Ｃ）に示す。
図３（Ｂ１）および図３（Ｂ２）において、トランジスタは、基板１００上の絶縁膜１０
２と、絶縁膜１０２上の酸化物半導体膜１０６と、酸化物半導体膜１０６上のソース電極
１１６ａおよびドレイン電極１１６ｂと、酸化物半導体膜１０６上、ソース電極１１６ａ
上およびドレイン電極１１６ｂ上のゲート絶縁膜１１２と、ゲート絶縁膜１１２上のゲー
ト電極１０４と、を有する。なお、好ましくは、ソース電極１１６ａ上、ドレイン電極１
１６ｂ上、ゲート絶縁膜１１２上およびゲート電極１０４上の保護絶縁膜１１８と、保護
絶縁膜１１８上の配線１２６ａおよび配線１２６ｂと、を有する。また、ゲート絶縁膜１
１２および保護絶縁膜１１８は、ソース電極１１６ａおよびドレイン電極１１６ｂにそれ
ぞれ達する開口部を有し、当該開口部を介して配線１２６ａおよび配線１２６ｂと、ソー
ス電極１１６ａおよびドレイン電極１１６ｂとが、それぞれ接する。なお、トランジスタ
は、絶縁膜１０２を有さなくても構わない場合がある。
図３（Ｂ１）および図３（Ｂ２）に示すトランジスタは、酸素ブロック領域である領域１
０３、領域１１３、領域１１９のいずれか一以上を有する。酸素ブロック領域については
、前述の領域５３および領域６９についての記載を参照する。
領域１０３は、絶縁膜１０２の、ソース電極１１６ａ、ドレイン電極１１６ｂおよびゲー
ト絶縁膜１１２に接する領域である。領域１０３は、絶縁膜１０２の上面から深さ１ｎｍ
以上２００ｎｍ以下、好ましくは５ｎｍ以上１５０ｎｍ以下、さらに好ましくは１０ｎｍ
以上１００ｎｍ以下に設けられる領域である。なお、領域１０３が、深さ方向において絶
縁膜１０２の全体に設けられていても構わない。また、基板１００にも領域１０３が設け
られていても構わない。
領域１１３は、ゲート絶縁膜１１２の、保護絶縁膜１１８と接する領域である。領域１１
３は、ゲート絶縁膜１１２の上面から深さ１ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ
以上１５０ｎｍ以下、さらに好ましくは１０ｎｍ以上１００ｎｍ以下に設けられる領域で
ある。なお、領域１１３が、深さ方向においてゲート絶縁膜１１２の全体に設けられてい
ても構わない。また、絶縁膜１０２のゲート電極１０４、ソース電極１１６ａおよびドレ
イン電極１１６ｂと重ならない領域にも、領域１１３が設けられていても構わない。
領域１１９は、図３（Ｂ１）に示すように、保護絶縁膜１１８の上部に設けられた領域で
ある。または、領域１１９は、図３（Ｂ２）に示すように、保護絶縁膜１１８の上部およ
び開口部の側部に設けられた領域である。領域１１９は、保護絶縁膜１１８の上面、また
は開口部の側面から深さ１ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上１５０ｎｍ以
下、さらに好ましくは１０ｎｍ以上１００ｎｍ以下に設けられる領域である。なお、領域
１１９が、深さ方向において保護絶縁膜１１８の全体に設けられていても構わない。また
、ゲート絶縁膜１１２のゲート電極１０４と重ならない領域にも、領域１１９が設けられ
ていても構わない。
トランジスタが領域１０３を有する場合、絶縁膜１０２に含まれる過剰酸素を酸化物半導
体膜１０６の酸素欠損を低減するために有効活用することができる。例えば、領域１０３
を有さない場合、絶縁膜１０２に含まれる過剰酸素が、ソース電極１１６ａおよびドレイ
ン電極１１６ｂ、ならびに配線１２６ａおよび配線１２６ｂを酸化させることに用いられ
る場合がある。また、絶縁膜１０２に含まれる過剰酸素が外方拡散することで失われてし
まう場合がある。
トランジスタが領域１１３を有する場合でも、絶縁膜１０２やゲート絶縁膜１１２に含ま
れる過剰酸素を酸化物半導体膜１０６の酸素欠損を低減するために有効活用することがで
きる。例えば、領域１１３を有さない場合、絶縁膜１０２やゲート絶縁膜１１２に含まれ
る過剰酸素が、ソース電極１１６ａおよびドレイン電極１１６ｂ、ならびに配線１２６ａ
および配線１２６ｂを酸化させることに用いられる場合がある。また、領域１１３を有さ
ない場合、絶縁膜１０２やゲート絶縁膜１１２に含まれる過剰酸素が外方拡散することで
失われてしまう場合がある。なお、ゲート絶縁膜１１２の全ての領域が領域１１３であっ
てもよい。ただし、領域１１３とチャネル形成領域とが重ならない構造である方が、ゲー
ト絶縁膜１１２の領域１１３に起因する劣化が生じにくく、好ましい場合がある。
トランジスタが領域１１９を有する場合でも、絶縁膜１０２、ゲート絶縁膜１１２や保護
絶縁膜１１８に含まれる過剰酸素を酸化物半導体膜１０６の酸素欠損を低減するために有
効活用することができる。例えば、領域１１９を有さない場合、絶縁膜１０２、ゲート絶
縁膜１１２や保護絶縁膜１１８に含まれる過剰酸素が、ソース電極１１６ａおよびドレイ
ン電極１１６ｂ、ならびに配線１２６ａおよび配線１２６ｂを酸化させることに用いられ
る場合がある。また、領域１１９を有さない場合、絶縁膜１０２、ゲート絶縁膜１１２や
保護絶縁膜１１８に含まれる過剰酸素が外方拡散することで失われてしまう場合がある。
特に、図３（Ｂ２）に示すように領域１１９が配置されると、配線１２６ａおよび配線１
２６ｂが酸化されにくいため、配線抵抗の増大が起こりにくく好ましい。
上面図である図１（Ａ）において、酸化物半導体膜１０６がゲート電極１０４と重なる領
域におけるソース電極１１６ａとドレイン電極１１６ｂとの間隔をチャネル長という。ま
た、チャネル長方向に対して垂直方向となる酸化物半導体膜１０６の長さをチャネル幅と
いう。なお、チャネル形成領域とは、酸化物半導体膜１０６において、ゲート電極１０４
と重なり、かつソース電極１１６ａとドレイン電極１１６ｂとに挟まれる領域をいう。ま
た、チャネルとは、酸化物半導体膜１０６において、電流が主として流れる領域をいう。
なお、ゲート電極１０４は、図３（Ａ）に示すように、上面図において酸化物半導体膜１
０６が内側に含まれるように設けられる。こうすることで、ゲート電極１０４側から光が
入射した際に、酸化物半導体膜１０６中で光によってキャリアが生成されることを抑制す
ることができる。即ち、ゲート電極１０４は遮光膜としての機能を有する。ただし、ゲー
ト電極１０４の外側まで酸化物半導体膜１０６が設けられても構わない。
以下では、酸化物半導体膜１０６について説明する。
酸化物半導体膜１０６は、インジウムを含む酸化物である。酸化物は、例えば、インジウ
ムを含むと、キャリア移動度（電子移動度）が高くなる。また、酸化物半導体膜１０６は
、元素Ｍを含むと好ましい。元素Ｍとして、例えば、アルミニウム、ガリウム、イットリ
ウムまたはスズなどがある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素であ
る。元素Ｍは、例えば、酸化物のエネルギーギャップを大きくする機能を有する元素であ
る。また、酸化物半導体膜１０６は、亜鉛を含むと好ましい。酸化物が亜鉛を含むと、例
えば、酸化物を結晶化しやすくなる。酸化物の価電子帯上端のエネルギーは、例えば、亜
鉛の原子数比によって制御できる。
ただし、酸化物半導体膜１０６は、インジウムを含む酸化物に限定されない。酸化物半導
体膜１０６は、例えば、Ｚｎ−Ｓｎ酸化物、Ｇａ−Ｓｎ酸化物であっても構わない。
酸化物半導体膜１０６のチャネル形成領域において、その上下に、第１の酸化物半導体膜
および第２の酸化物半導体膜を有してもよい。なお、第２の酸化物半導体膜は、酸化物半
導体膜１０６とゲート絶縁膜１１２との間に設けられる。
第１の酸化物半導体膜は、酸化物半導体膜１０６を構成する酸素以外の元素一種以上、ま
たは二種以上から構成される酸化物半導体膜である。酸化物半導体膜１０６を構成する酸
素以外の元素一種以上、または二種以上から第１の酸化物半導体膜が構成されるため、酸
化物半導体膜１０６と第１の酸化物半導体膜との界面において、界面準位が形成されにく
い。
第２の酸化物半導体膜は、酸化物半導体膜１０６を構成する酸素以外の元素一種以上、ま
たは二種以上から構成される酸化物半導体膜である。酸化物半導体膜１０６を構成する酸
素以外の元素一種以上、または二種以上から第２の酸化物半導体膜が構成されるため、酸
化物半導体膜１０６と第２の酸化物半導体膜との界面において、界面準位が形成されにく
い。
なお、第１の酸化物半導体膜がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００
ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏ
ｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ
％以上とする。また、酸化物半導体膜１０６がＩｎ−Ｍ−Ｚｎ酸化物のとき、Ｉｎおよび
Ｍの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％以上、
Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６
６ａｔｏｍｉｃ％未満とする。また、第２の酸化物半導体膜がＩｎ−Ｍ−Ｚｎ酸化物のと
き、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏ
ｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ
％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。なお、第２の酸化物半導体膜は、第１の酸
化物半導体膜と同種の酸化物を用いても構わない。
ここで、第１の酸化物半導体膜と酸化物半導体膜１０６との間には、第１の酸化物半導体
膜と酸化物半導体膜１０６との混合領域を有する場合がある。また、酸化物半導体膜１０
６と第２の酸化物半導体膜との間には、酸化物半導体膜１０６と第２の酸化物半導体膜と
の混合領域を有する場合がある。混合領域は、界面準位密度が低くなる。そのため、第１
の酸化物半導体膜、酸化物半導体膜１０６および第２の酸化物半導体膜の積層体は、それ
ぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド
構造となる。
また酸化物半導体膜１０６は、エネルギーギャップが大きい酸化物を用いる。酸化物半導
体膜１０６のエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましく
は２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。
また、第１の酸化物半導体膜は、エネルギーギャップが大きい酸化物を用いる。例えば、
第１の酸化物半導体膜のエネルギーギャップは、２．７ｅＶ以上４．９ｅＶ以下、好まし
くは３ｅＶ以上４．７ｅＶ以下、さらに好ましくは３．２ｅＶ以上４．４ｅＶ以下とする
。
また、第２の酸化物半導体膜は、エネルギーギャップが大きい酸化物を用いる。第２の酸
化物半導体膜のエネルギーギャップは、２．７ｅＶ以上４．９ｅＶ以下、好ましくは３ｅ
Ｖ以上４．７ｅＶ以下、さらに好ましくは３．２ｅＶ以上４．４ｅＶ以下とする。ただし
、第１の酸化物半導体膜および第２の酸化物半導体膜は、酸化物半導体膜１０６よりもエ
ネルギーギャップが大きい酸化物とする。
酸化物半導体膜１０６は、第１の酸化物半導体膜よりも電子親和力の大きい酸化物を用い
る。例えば、酸化物半導体膜１０６として、第１の酸化物半導体膜よりも電子親和力の０
．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ま
しくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、電子親和力は、真
空準位と伝導帯下端のエネルギーとの差である。
また、酸化物半導体膜１０６として、第２の酸化物半導体膜よりも電子親和力の大きい酸
化物を用いる。例えば、酸化物半導体膜１０６として、第２の酸化物半導体膜よりも電子
親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、
さらに好ましくは０．１５ｅＶ以上０．５ｅＶ以下大きい酸化物を用いる。
このとき、ゲート電極１０４に電界を印加すると、第１の酸化物半導体膜、酸化物半導体
膜１０６、第２の酸化物半導体膜のうち、電子親和力の大きい酸化物半導体膜１０６にチ
ャネルが形成される。
また、トランジスタのオン電流を高くするためには、第２の酸化物半導体膜の厚さは小さ
いほど好ましい。例えば、第２の酸化物半導体膜は、１０ｎｍ未満、好ましくは５ｎｍ以
下、さらに好ましくは３ｎｍ以下とする。一方、第２の酸化物半導体膜は、チャネルの形
成される酸化物半導体膜１０６へ、ゲート絶縁膜１１２を構成する酸素以外の元素（シリ
コンなど）が入り込まないようブロックする機能を有する。そのため、第２の酸化物半導
体膜は、ある程度の厚さを有することが好ましい。例えば、第２の酸化物半導体膜の厚さ
は、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上とする。
また、信頼性を高めるためには、第１の酸化物半導体膜は厚く、酸化物半導体膜１０６は
薄く、第２の酸化物半導体膜は薄く設けられることが好ましい。具体的には、第１の酸化
物半導体膜の厚さは、２０ｎｍ以上、好ましくは３０ｎｍ以上、さらに好ましくは４０ｎ
ｍ以上、より好ましくは６０ｎｍ以上とする。第１の酸化物半導体膜の厚さを、２０ｎｍ
以上、好ましくは３０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎ
ｍ以上とすることで、絶縁膜１０２と第１の酸化物半導体膜との界面からチャネルの形成
される酸化物半導体膜１０６までを２０ｎｍ以上、好ましくは３０ｎｍ以上、さらに好ま
しくは４０ｎｍ以上、より好ましくは６０ｎｍ以上離すことができる。ただし、半導体装
置の生産性が低下する場合があるため、第１の酸化物半導体膜の厚さは、２００ｎｍ以下
、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下とする。また、酸化物半導
体膜１０６の厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上８０ｎｍ以下、
さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。
例えば、第１の酸化物半導体膜の厚さは酸化物半導体膜１０６の厚さより厚く、酸化物半
導体膜１０６の厚さは第２の酸化物半導体膜の厚さより厚くすればよい。
以下では、酸化物半導体膜１０６中における不純物の影響について説明する。なお、トラ
ンジスタの電気特性を安定にするためには、酸化物半導体膜１０６中の不純物濃度を低減
し、低キャリア密度化および高純度化することが有効である。なお、酸化物半導体膜１０
６のキャリア密度は、１×１０１７個／ｃｍ３未満、１×１０１５個／ｃｍ３未満、また
は１×１０１３個／ｃｍ３未満とする。酸化物半導体膜１０６中の不純物濃度を低減する
ためには、近接する膜中の不純物濃度も低減することが好ましい。
例えば、酸化物半導体膜１０６中のシリコンは、キャリアトラップやキャリア発生源とな
る場合がある。そのため、酸化物半導体膜１０６と第１の酸化物半導体膜との間における
シリコン濃度を、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａ
ｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好
ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍ
ｓ／ｃｍ３未満とする。また、酸化物半導体膜１０６と第２の酸化物半導体膜との間にお
けるシリコン濃度を、ＳＩＭＳにおいて、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好まし
くは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／
ｃｍ３未満とする。
また、酸化物半導体膜１０６中に水素が含まれると、キャリア密度を増大させてしまう場
合がある。酸化物半導体膜１０６の水素濃度はＳＩＭＳにおいて、２×１０２０ａｔｏｍ
ｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×
１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以
下とする。また、酸化物半導体膜１０６中に窒素が含まれると、キャリア密度を増大させ
てしまう場合がある。酸化物半導体膜１０６の窒素濃度は、ＳＩＭＳにおいて、５×１０
１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好
ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍ
ｓ／ｃｍ３以下とする。
また、酸化物半導体膜１０６の水素濃度を低減するために、第１の酸化物半導体膜の水素
濃度を低減すると好ましい。第１の酸化物半導体膜の水素濃度はＳＩＭＳにおいて、２×
１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、よ
り好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔ
ｏｍｓ／ｃｍ３以下とする。また、酸化物半導体膜１０６の窒素濃度を低減するために、
第１の酸化物半導体膜の窒素濃度を低減すると好ましい。第１の酸化物半導体膜の窒素濃
度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１
８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さら
に好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体膜１０６の水素濃度を低減するために、第２の酸化物半導体膜の水素
濃度を低減すると好ましい。第２の酸化物半導体膜の水素濃度はＳＩＭＳにおいて、２×
１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、よ
り好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔ
ｏｍｓ／ｃｍ３以下とする。また、酸化物半導体膜１０６の窒素濃度を低減するために、
第２の酸化物半導体膜の窒素濃度を低減すると好ましい。第２の酸化物半導体膜の窒素濃
度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１
８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さら
に好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
以下では、酸化物半導体膜の構造について説明する。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非
単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓ
ｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜
、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔ
ｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結
晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡ
ＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察
）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子
の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸
を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥ
Ｍ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列しているこ
とを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られな
い。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有して
いることがわかる。
なお、ＣＡＡＣ−ＯＳ膜に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体
内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎ
ｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただ
し、ＣＡＡＣ−ＯＳ膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域
を形成する場合がある。例えば、平面ＴＥＭ像において、２５００ｎｍ２以上、５μｍ２
以上または１０００μｍ２以上となる結晶領域が観察される場合がある。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装
置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜
のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが
現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属される
ことから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概
略垂直な方向を向いていることが確認できる。
なお、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す
。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌ
ａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは
、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化
物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）と
して試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に
帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５
６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不
規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行
な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配
列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行
った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面また
は上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形
状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面
または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中において、ｃ軸配向した結晶部の分布が均一でなくてもよい。
例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によ
って形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部
の割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物
が添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成され
ることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法
による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れ
る場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性
を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍に
ピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、
シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコ
ンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化
物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる
要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径
（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の
原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純
物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物
半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによって
キャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または
実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜
は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該
酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノー
マリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真
性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜
を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。
なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時
間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く
、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる
場合がある。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性
の変動が小さい。
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、ＴＥＭによる観察像では、明確に結晶部を確認することができ
ない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下
、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ
以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔ
ａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘ
ｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、ＴＥ
Ｍによる観察像では、結晶粒界を明確に確認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上
３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる
結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従
って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場
合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装
置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示
すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（
例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を
行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し
、結晶部の大きさと近いか結晶部より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下
）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、スポット
が観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子線回折を行うと、円を描くよう
に（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナ
ノビーム電子線回折を行うと、リング状の領域内に複数のスポットが観測される場合があ
る。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。その
ため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、
ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−Ｏ
Ｓ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡ
ＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
図３に示す絶縁膜１０２は、例えば、酸化シリコンまたは酸化窒化シリコンを含む絶縁膜
を単層で、または積層で用いればよい。また、絶縁膜１０２は、過剰酸素を含む絶縁膜を
用いると好ましい。絶縁膜１０２は、例えば、厚さを２０ｎｍ以上１０００ｎｍ以下、好
ましくは５０ｎｍ以上１０００ｎｍ以下、さらに好ましくは１００ｎｍ以上１０００ｎｍ
以下、より好ましくは２００ｎｍ以上１０００ｎｍ以下とする。
絶縁膜１０２は、例えば、１層目を窒化シリコン膜とし、２層目を酸化シリコン膜とした
積層膜としてもよい。なお、酸化シリコン膜は酸化窒化シリコン膜でも構わない。また、
窒化シリコン膜は窒化酸化シリコン膜でも構わない。酸化シリコン膜は、欠陥密度の小さ
い酸化シリコン膜を用いると好ましい。具体的には、ＥＳＲにてｇ値が２．００１の信号
に由来するスピンの密度が３×１０１７個／ｃｍ３以下、好ましくは５×１０１６個／ｃ
ｍ３以下である酸化シリコン膜を用いる。窒化シリコン膜は水素ガスおよびアンモニアガ
スの放出量が少ない窒化シリコン膜を用いる。水素ガス、アンモニアガスの放出量は、Ｔ
ＤＳにて測定することができる。また、窒化シリコン膜は、水素、水および酸素を透過し
ない、またはほとんど透過しない窒化シリコン膜を用いる。
または、絶縁膜１０２は、例えば、１層目を窒化シリコン膜とし、２層目を第１の酸化シ
リコン膜とし、３層目を第２の酸化シリコン膜とした積層膜とすればよい。この場合、第
１の酸化シリコン膜または／および第２の酸化シリコン膜は酸化窒化シリコン膜でも構わ
ない。また、窒化シリコン膜は窒化酸化シリコン膜でも構わない。第１の酸化シリコン膜
は、欠陥密度の小さい酸化シリコン膜を用いると好ましい。具体的には、ＥＳＲにてｇ値
が２．００１の信号に由来するスピンの密度が３×１０１７個／ｃｍ３以下、好ましくは
５×１０１６個／ｃｍ３以下である酸化シリコン膜を用いる。第２の酸化シリコン膜は、
過剰酸素を含む酸化シリコン膜を用いる。窒化シリコン膜は水素ガスおよびアンモニアガ
スの放出量が少ない窒化シリコン膜を用いる。また、窒化シリコン膜は、水素、水および
酸素を透過しない、またはほとんど透過しない窒化シリコン膜を用いる。
ソース電極１１６ａおよびドレイン電極１１６ｂは、例えば、アルミニウム、チタン、ク
ロム、コバルト、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、ルテニウム
、銀、タンタルまたはタングステンを含む導電膜を、単層で、または積層で用いればよい
。
ゲート絶縁膜１１２は、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、
酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム
、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム
または酸化タンタルを含む絶縁膜を、単層で、または積層で用いればよい。また、ゲート
絶縁膜１１２は、過剰酸素を含む絶縁膜を用いると好ましい。ゲート絶縁膜１１２は、例
えば、厚さ（または等価酸化膜厚）を１ｎｍ以上５００ｎｍ以下、好ましくは３ｎｍ以上
３００ｎｍ以下、さらに好ましくは５ｎｍ以上１００ｎｍ以下、より好ましくは５ｎｍ以
上５０ｎｍ以下とする。
ゲート絶縁膜１１２は、例えば、１層目を窒化シリコン膜とし、２層目を酸化シリコン膜
とした積層膜とすればよい。なお、酸化シリコン膜は酸化窒化シリコン膜でも構わない。
また、窒化シリコン膜は窒化酸化シリコン膜でも構わない。酸化シリコン膜は、欠陥密度
の小さい酸化シリコン膜を用いると好ましい。具体的にはＥＳＲにてｇ値が２．００１の
信号に由来するスピンの密度が３×１０１７個／ｃｍ３以下、好ましくは５×１０１６個
／ｃｍ３以下である酸化シリコン膜を用いる。酸化シリコン膜は、過剰酸素を含む酸化シ
リコン膜を用いると好ましい。窒化シリコン膜は水素ガスおよびアンモニアガスの放出量
が少ない窒化シリコン膜を用いる。水素ガス、アンモニアガスの放出量は、ＴＤＳにて測
定することができる。
ゲート電極１０４は、例えば、アルミニウム、チタン、クロム、コバルト、ニッケル、銅
、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、タンタルまたはタングス
テンを含む導電膜を、単層で、または積層で用いればよい。
保護絶縁膜１１８は、例えば、酸化シリコン、酸化窒化シリコン、酸化ゲルマニウム、酸
化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまた
は酸化タンタルを含む絶縁膜を、単層で、または積層で用いればよい。また、保護絶縁膜
１１８は、過剰酸素を含む絶縁膜を用いると好ましい。保護絶縁膜１１８として、酸素ブ
ロックする絶縁膜を用いる場合、領域１１９を設けなくてもよい場合がある。保護絶縁膜
１１８は、例えば、厚さを２０ｎｍ以上１０００ｎｍ以下、好ましくは５０ｎｍ以上１０
００ｎｍ以下、さらに好ましくは１００ｎｍ以上１０００ｎｍ以下、より好ましくは２０
０ｎｍ以上１０００ｎｍ以下とする。
配線１２６ａおよび配線１２６ｂは、例えば、アルミニウム、チタン、クロム、コバルト
、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、タンタル
またはタングステンを含む導電膜を、単層で、または積層で用いればよい。
基板１００に大きな制限はない。例えば、ガラス基板、セラミック基板、石英基板、サフ
ァイア基板などを、基板１００として用いてもよい。また、シリコンや炭化シリコンなど
の単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板
、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを適用することも可能
であり、これらの基板上に半導体素子が設けられたものを、基板１００として用いてもよ
い。
また、基板１００として、可とう性基板を用いてもよい。なお、可とう性基板上にトラン
ジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トラン
ジスタを剥離し、可とう性基板である基板１００に転置する方法もある。その場合には、
非可とう性基板とトランジスタとの間に剥離層を設けるとよい。
＜トランジスタ構造（１）の作製方法＞
以下では、トランジスタ構造（１）の作製方法の一例について説明する。
図４乃至図８には、図３（Ｂ１）（図３（Ｂ２））および図３（Ｃ）に対応する断面図を
示す。
まず、基板１００を準備する。
次に、絶縁膜１０２を成膜する。絶縁膜１０２は、絶縁膜１０２として示した絶縁膜から
選択して成膜すればよい。絶縁膜１０２は、スパッタリング法、化学気相成長（ＣＶＤ：
Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢ
Ｅ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、原子層堆積（ＡＬＤ：Ａｔｏ
ｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはパルスレーザ堆積（ＰＬＤ：Ｐｕ
ｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて成膜すればよい。
基板１００としてシリコンウェハを用いた場合、絶縁膜１０２は、熱酸化法によって形成
してもよい。
次に、絶縁膜１０２の表面を平坦化するために、化学的機械研磨（ＣＭＰ：Ｃｈｅｍｉｃ
ａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理を行ってもよい。ＣＭＰ処理を
行うことで、絶縁膜１０２の平均面粗さ（Ｒａ）を１ｎｍ以下、好ましくは０．３ｎｍ以
下、さらに好ましくは０．１ｎｍ以下とする。上述の数値以下のＲａとすることで、酸化
物半導体膜１０６の結晶性が高くなる場合がある。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔ
ｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて測定可能である。
次に、絶縁膜１０２に酸素を添加することにより、過剰酸素を含む絶縁膜を形成しても構
わない。酸素の添加は、例えば、イオン注入法により、加速電圧を２ｋＶ以上１００ｋＶ
以下とし、ドーズ量を５×１０１４ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２
以下とすればよい。
次に、酸化物半導体膜１３６を成膜する（図４（Ａ１）および図４（Ａ２）参照。）。酸
化物半導体膜１３６は、それぞれ酸化物半導体膜１０６として示した酸化物半導体膜から
選択して成膜すればよい。酸化物半導体膜１３６は、スパッタリング法、ＣＶＤ法、ＭＢ
Ｅ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、酸化物半導体膜１３６上にレジストマスク１２０となる層を成膜する。なお、酸化
物半導体膜１３６を一辺が１００ｎｍ以下に微細加工する場合、酸化物半導体膜１３６と
レジストマスク１２０となる層の間にハードマスクを設けてもよい。
なお、ハードマスクは、酸化物半導体膜１３６と選択的エッチングが可能な層である。ハ
ードマスクとして、例えば、タングステン、モリブデン、チタンまたはタンタルを含む、
単体、窒化物または合金を単層で、または積層で用いればよい。または、ハードマスクと
して、酸化シリコン、酸化窒化シリコンまたは窒化シリコンを含む絶縁層を、単層で、ま
たは積層で用いればよい。
なお、ハードマスク上にレジストマスク１２０となる層を形成した場合に限定されない。
例えば、ハードマスクとレジストマスク１２０となる層との密着性を向上させるために、
ハードマスク上に有機物からなるコート層などを形成してもよい。
レジストマスク１２０となる層は、感光性を有する有機物層または無機物層を用いればよ
い。レジストマスク１２０となる層は、スピンコート法などを用いて成膜すればよい。
次に、フォトマスクを用いて、レジストマスク１２０となる層に光を照射する。当該光と
しては、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ
Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いればよい。また、基板と投影レンズとの間に液体
（例えば水）を満たして露光する、液浸技術を用いてもよい。また、レジストマスク１２
０となる層に照射する光に代えて、電子ビームやイオンビームを用いてもよい。なお、電
子ビームやイオンビームを用いる場合には、フォトマスクは不要となる。また、特に微細
な加工が要求されない場合、レジストマスク１２０となる層に照射する光として、高圧水
銀灯のｇ線またはｉ線などを用いてもよい。
次に、基板１００を現像液に浸して、レジストマスク１２０となる層の露光された領域を
、除去または残存させてレジストマスク１２０を形成する（図４（Ｂ１）および図４（Ｂ
２）参照。）。
次に、レジストマスク１２０を用いて酸化物半導体膜１３６の一部をエッチングし、島状
の酸化物半導体膜１０６を形成する（図４（Ｃ１）および図４（Ｃ２）参照。）。
酸化物半導体膜１３６の一部をエッチングする方法としては、ドライエッチング処理を用
いると好ましい。当該ドライエッチング処理は、例えば、メタンおよび希ガスを含む雰囲
気で行えばよい。
次に、絶縁膜１０２に不純物を添加し、領域１０３を形成する（図５（Ａ１）および図５
（Ａ２）参照。）。絶縁膜１０２に不純物を添加して領域１０３を形成する方法は、絶縁
膜５２に不純物を添加して領域５３を形成する方法についての記載を参照する。ただし、
後の工程で領域１１３や領域１１９を形成する場合、領域１０３を形成しなくてよい場合
がある。
次に、レジストマスク１２０を除去する。レジストマスク１２０の除去は、プラズマ処理
、薬液処理などで行えばよい。好ましくはプラズマアッシングによって除去する。なお、
後述する方法を用いることで、レジストマスク１２０を除去した後に絶縁膜１０２および
酸化物半導体膜１０６に不純物を添加してもよい場合がある。
次に、第１の加熱処理を行うと好ましい。第１の加熱処理は、２５０℃以上６５０℃以下
、好ましくは３００℃以上５００℃以下で行えばよい。第１の加熱処理の雰囲気は、不活
性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰
囲気で行う。第１の加熱処理は減圧状態で行ってもよい。または、第１の加熱処理の雰囲
気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１
０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。第１の
加熱処理によって、酸化物半導体膜１０６に絶縁膜１０２から過剰酸素が移動させること
ができる。したがって、酸化物半導体膜１０６の酸素欠損を低減することができる。また
、酸化物半導体膜１０６の結晶性を高めることや、水素や水などの不純物を除去すること
などができる。
次に、ソース電極１１６ａおよびドレイン電極１１６ｂとなる導電膜を成膜する。導電膜
は、ソース電極１１６ａおよびドレイン電極１１６ｂとして示した導電膜から選択して成
膜すればよい。導電膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬ
Ｄ法を用いて成膜すればよい。
次に、フォトリソグラフィ法などにより、導電膜を加工し、ソース電極１１６ａおよびド
レイン電極１１６ｂを形成する（図５（Ｂ１）および図５（Ｂ２）参照。）。このとき、
酸化物半導体膜１０６の上面近傍をエッチングしてもよい。例えば、レジストマスク１２
０を除去した後で、絶縁膜１０２に不純物を添加して領域１０３を形成した場合、チャネ
ル形成領域にも不純物が添加されてしまう。その場合、ソース電極１１６ａおよびドレイ
ン電極１１６ｂを形成する際に、チャネル形成領域における不純物の添加された領域を除
去することが好ましい。
次に、ゲート絶縁膜１１２を成膜する（図５（Ｃ１）および図５（Ｃ２）参照。）。ゲー
ト絶縁膜１１２は、ゲート絶縁膜１１２として示した絶縁膜から選択して成膜すればよい
。ゲート絶縁膜１１２は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬ
Ｄ法を用いて成膜すればよい。
次に、ゲート電極１０４となる導電膜を成膜する。導電膜は、ゲート電極１０４として示
した導電膜から選択して成膜すればよい。導電膜は、スパッタリング法、ＣＶＤ法、ＭＢ
Ｅ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、フォトリソグラフィ法などにより、導電膜を加工し、ゲート電極１０４を形成する
（図６（Ａ１）および図６（Ａ２）参照。）。
次に、ゲート絶縁膜１１２および絶縁膜１０２に不純物を添加し、領域１１３を形成する
（図６（Ｂ１）および図６（Ｂ２）参照。）。ゲート絶縁膜１１２および絶縁膜１０２に
不純物を添加して領域１１３を形成する方法は、絶縁膜５２に不純物を添加して領域５３
を形成する方法についての記載を参照する。ただし、領域１０３が形成されている場合や
、後の工程で領域１１９を形成する場合、領域１１３を形成しなくてよい場合がある。
次に、保護絶縁膜１１８を成膜する（図６（Ｃ１）および図６（Ｃ２）参照。）。保護絶
縁膜１１８は、保護絶縁膜１１８として示した絶縁膜を用いて成膜すればよい。保護絶縁
膜１１８は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて
形成すればよい。
次に、保護絶縁膜１１８に不純物を添加し、領域１１９を形成する（図７（Ａ１）および
図７（Ａ２）参照。）。保護絶縁膜１１８に不純物を添加して領域１１９を形成する方法
は、絶縁膜５２に不純物を添加して領域５３を形成する方法についての記載を参照する。
ただし、領域１０３や領域１１３が形成されている場合、領域１１９を形成しなくてよい
場合がある。
次に、第２の加熱処理を行うと好ましい。第２の加熱処理は、第１の加熱処理で示した条
件から選択して行うか、第１の加熱処理よりも低温で行えばよい。第２の加熱処理を行う
ことで、第１の加熱処理を行わなくてもよい場合がある。
次に、保護絶縁膜１１８およびゲート絶縁膜１１２に開口部を形成し、ソース電極１１６
ａおよびドレイン電極１１６ｂの一部を露出させる（図７（Ｂ１）および図７（Ｂ２）参
照。）。
次に、配線１２６ａおよび配線１２６ｂとなる導電膜を成膜する。導電膜は、配線１２６
ａおよび配線１２６ｂとして示した導電膜から選択して成膜すればよい。導電膜は、スパ
ッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、フォトリソグラフィ法などにより、導電膜を加工し、配線１２６ａおよび配線１２
６ｂを形成する（図７（Ｃ１）および図７（Ｃ２）参照。）。
以上のようにして、図３（Ｂ１）に示したトランジスタを作製することができる。
図３（Ｂ２）に示したトランジスタを作製する場合、図７に示した工程に替えて、図８に
示す工程を行えばよい。図６までの工程は、図３（Ｂ１）と図３（Ｂ２）とで同様である
。
まず、保護絶縁膜１１８およびゲート絶縁膜１１２に開口部を形成し、ソース電極１１６
ａおよびドレイン電極１１６ｂの一部を露出させる（図８（Ａ１）および図８（Ａ２）参
照。）。
次に、保護絶縁膜１１８に不純物を添加し、領域１１９を形成する。このとき、開口部の
側面にも不純物が添加され、領域１１９が形成される（図８（Ｂ１）および図８（Ｂ２）
参照。）。保護絶縁膜１１８に不純物を添加して領域１１９を形成する方法は、絶縁膜５
２に不純物を添加して領域５３を形成する方法についての記載を参照する。
次に、第３の加熱処理を行うと好ましい。
次に、配線１２６ａおよび配線１２６ｂとなる導電膜を成膜する。導電膜は、配線１２６
ａおよび配線１２６ｂとして示した導電膜から選択して成膜すればよい。導電膜は、スパ
ッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。
次に、フォトリソグラフィ法などにより、導電膜を加工し、配線１２６ａおよび配線１２
６ｂを形成する（図８（Ｃ１）および図８（Ｃ２）参照。）。
以上のようにして、図３（Ｂ２）に示したトランジスタを作製することができる。
＜トランジスタ構造（２）＞
次に、トランジスタ構造（１）とはゲート絶縁膜の形状が異なるトップゲートトップコン
タクト型のトランジスタの一例について説明する。
図９は、トランジスタの上面図および断面図である。図９（Ａ）は、トランジスタの上面
図を示す。図９（Ａ）において、一点鎖線Ｂ１−Ｂ２に対応する断面図を図９（Ｂ１）お
よび図９（Ｂ２）に示す。また、図９（Ａ）において、一点鎖線Ｂ３−Ｂ４に対応する断
面図を図９（Ｃ）に示す。
図９（Ｂ１）および図９（Ｂ２）において、トランジスタは、基板２００上の下地絶縁膜
２０２と、下地絶縁膜２０２上の酸化物半導体膜２０６と、酸化物半導体膜２０６上のソ
ース電極２１６ａおよびドレイン電極２１６ｂと、酸化物半導体膜２０６上、ソース電極
２１６ａ上およびドレイン電極２１６ｂ上のゲート絶縁膜２１２と、ゲート絶縁膜２１２
上のゲート電極２０４と、を有する。ゲート絶縁膜２１２は、ゲート電極２０４と重なる
領域に配置する。なお、好ましくは、ソース電極２１６ａ上、ドレイン電極２１６ｂ上、
ゲート絶縁膜２１２上およびゲート電極２０４上の保護絶縁膜２１８と、保護絶縁膜２１
８上の配線２２６ａおよび配線２２６ｂと、を有する。また、保護絶縁膜２１８は、ソー
ス電極２１６ａおよびドレイン電極２１６ｂにそれぞれ達する開口部を有し、当該開口部
を介して配線２２６ａおよび配線２２６ｂと、ソース電極２１６ａおよびドレイン電極２
１６ｂとが、それぞれ接する。なお、トランジスタは、下地絶縁膜２０２を有さなくても
構わない場合がある。
図３に示したトランジスタと図９に示すトランジスタは、ゲート絶縁膜の形状が異なるの
みであるため、特に断りのない場合、図３についての記載を参照する。
例えば、基板２００は基板１００についての記載を参照する。下地絶縁膜２０２は絶縁膜
１０２についての記載を参照する。酸化物半導体膜２０６は酸化物半導体膜１０６につい
ての記載を参照する。ソース電極２１６ａおよびドレイン電極２１６ｂは、ソース電極１
１６ａおよびドレイン電極１１６ｂについての記載を参照する。ゲート絶縁膜２１２はゲ
ート絶縁膜１１２についての記載を参照する。ゲート電極２０４はゲート電極１０４につ
いての記載を参照する。保護絶縁膜２１８は保護絶縁膜１１８についての記載を参照する
。配線２２６ａおよび配線２２６ｂは、配線１２６ａおよび配線１２６ｂについての記載
を参照する。
図９（Ｂ１）および図９（Ｂ２）に示すトランジスタは、酸素ブロック領域である領域２
０３、領域２１３、領域２１９のいずれか一以上を有する。領域２０３、領域２１３およ
び領域２１９は、領域１０３、領域１１３および領域１１９についての記載を参照する。
領域２０３は、下地絶縁膜２０２の、ソース電極２１６ａ、ドレイン電極２１６ｂおよび
保護絶縁膜２１８に接する領域である。領域２０３は、下地絶縁膜２０２の上面から深さ
１ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上１５０ｎｍ以下、さらに好ましくは１
０ｎｍ以上１００ｎｍ以下に設けられる領域である。なお、領域２０３が、深さ方向にお
いて下地絶縁膜２０２の全体に設けられていても構わない。また、基板２００にも領域２
０３が設けられていても構わない。
領域２１３は、ゲート絶縁膜２１２の、保護絶縁膜２１８と接する領域である。領域２１
３は、ゲート絶縁膜２１２の側面から深さ１ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ
以上１５０ｎｍ以下、さらに好ましくは１０ｎｍ以上１００ｎｍ以下に設けられる領域で
ある。なお、下地絶縁膜２０２のゲート電極２０４、ソース電極２１６ａおよびドレイン
電極２１６ｂと重ならない領域にも、領域２１３が設けられていても構わない。
領域２１９は、図９（Ｂ１）に示すように、保護絶縁膜２１８の上部に設けられた領域で
ある。または、領域２１９は、図９（Ｂ２）に示すように、保護絶縁膜２１８の上部およ
び開口部の側部に設けられた領域である。領域２１９は、保護絶縁膜２１８の上面、また
は開口部の側面から深さ１ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上１５０ｎｍ以
下、さらに好ましくは１０ｎｍ以上１００ｎｍ以下に設けられる領域である。なお、領域
２１９が、深さ方向において保護絶縁膜２１８の全体に設けられていても構わない。また
、ゲート絶縁膜２１２のゲート電極２０４と重ならない領域、または下地絶縁膜２０２の
ゲート電極２０４、ソース電極２１６ａおよびドレイン電極２１６ｂと重ならない領域に
も、領域２１９が設けられていても構わない。
トランジスタが領域２０３を有する場合、下地絶縁膜２０２に含まれる過剰酸素を酸化物
半導体膜２０６の酸素欠損を低減するために有効活用することができる。例えば、領域２
０３を有さない場合、下地絶縁膜２０２に含まれる過剰酸素が、ソース電極２１６ａおよ
びドレイン電極２１６ｂ、ならびに配線２２６ａおよび配線２２６ｂを酸化させることに
用いられる場合がある。また、下地絶縁膜２０２に含まれる過剰酸素が外方拡散すること
で失われてしまう場合がある。
トランジスタが領域２１３を有する場合でも、ゲート絶縁膜２１２に含まれる過剰酸素を
酸化物半導体膜２０６の酸素欠損を低減するために有効活用することができる。例えば、
領域２１３を有さない場合、ゲート絶縁膜２１２に含まれる過剰酸素が、ソース電極２１
６ａおよびドレイン電極２１６ｂ、ならびに配線２２６ａおよび配線２２６ｂを酸化させ
ることに用いられる場合がある。また、領域２１３を有さない場合、ゲート絶縁膜２１２
に含まれる過剰酸素が外方拡散することで失われてしまう場合がある。なお、ゲート絶縁
膜２１２の全ての領域が領域２１３であってもよい。ただし、領域２１３とチャネル形成
領域とが重ならない構造である方が、ゲート絶縁膜２１２の領域２１３に起因する劣化が
生じにくく、好ましい場合がある。
トランジスタが領域２１９を有する場合でも、下地絶縁膜２０２、ゲート絶縁膜２１２や
保護絶縁膜２１８に含まれる過剰酸素を酸化物半導体膜２０６の酸素欠損を低減するため
に有効活用することができる。例えば、領域２１９を有さない場合、下地絶縁膜２０２、
ゲート絶縁膜２１２や保護絶縁膜２１８に含まれる過剰酸素が、ソース電極２１６ａおよ
びドレイン電極２１６ｂ、ならびに配線２２６ａおよび配線２２６ｂを酸化させることに
用いられる場合がある。また、領域２１９を有さない場合、下地絶縁膜２０２、ゲート絶
縁膜２１２や保護絶縁膜２１８に含まれる過剰酸素が外方拡散することで失われてしまう
場合がある。特に、図９（Ｂ２）に示すように領域２１９が配置されると、配線２２６ａ
および配線２２６ｂが酸化されにくいため、配線抵抗の増大が起こりにくく好ましい。
なお、ゲート電極２０４は、図９（Ａ）に示すように、上面図において酸化物半導体膜２
０６が内側に含まれるように設けられる。こうすることで、ゲート電極２０４側から光が
入射した際に、酸化物半導体膜２０６中で光によってキャリアが生成されることを抑制す
ることができる。即ち、ゲート電極２０４は遮光膜としての機能を有する。ただし、ゲー
ト電極２０４の外側まで酸化物半導体膜２０６が設けられても構わない。
＜トランジスタ構造（２）の作製方法＞
以下では、トランジスタ構造（２）の作製方法の一例について説明する。
図１０乃至図１４には、図９（Ｂ１）（図９（Ｂ２））および図９（Ｃ）に対応する断面
図を示す。
まず、基板２００を準備する。
次に、下地絶縁膜２０２を成膜する。下地絶縁膜２０２は、絶縁膜１０２の成膜方法につ
いての記載を参照する。
次に、下地絶縁膜２０２の表面を平坦化するために、ＣＭＰ処理を行ってもよい。ＣＭＰ
処理を行うことで、下地絶縁膜２０２をＲａが１ｎｍ以下、好ましくは０．３ｎｍ以下、
さらに好ましくは０．１ｎｍ以下とする。
次に、下地絶縁膜２０２に酸素を添加することにより、過剰酸素を含む絶縁膜を形成して
も構わない。酸素の添加は、例えば、イオン注入法により、加速電圧を２ｋＶ以上１００
ｋＶ以下とし、５×１０１４ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下の
ドーズ量で行えばよい。
次に、酸化物半導体膜２３６を成膜する（図１０（Ａ１）および図１０（Ａ２）参照。）
。酸化物半導体膜２３６は、酸化物半導体膜２３６の成膜方法についての記載を参照する
。
次に、酸化物半導体膜２３６上にレジストマスク２２０となる層を成膜する。レジストマ
スク２２０となる層は、レジストマスク１２０となる層の成膜方法についての記載を参照
する。
次に、フォトリソグラフィ法などによって、レジストマスク２２０となる層を加工し、レ
ジストマスク２２０を形成する（図１０（Ｂ１）および図１０（Ｂ２）参照。）。
次に、レジストマスク２２０を用いて、酸化物半導体膜２３６の一部を除去し、島状の酸
化物半導体膜２０６を形成する（図１０（Ｃ１）および図１０（Ｃ２）参照。）。
次に、下地絶縁膜２０２に不純物を添加し、領域２０３を形成する（図１１（Ａ１）およ
び図１１（Ａ２）参照。）。下地絶縁膜２０２に不純物を添加して領域２０３を形成する
方法は、絶縁膜５２に不純物を添加して領域５３を形成する方法についての記載を参照す
る。ただし、後の工程で領域２１３や領域２１９を形成する場合、領域２０３を形成しな
くてよい場合がある。
次に、レジストマスク２２０を除去する。レジストマスク２２０の除去は、プラズマ処理
、薬液処理などで行えばよい。好ましくはプラズマアッシングによって除去する。なお、
後述する方法を用いることで、レジストマスク２２０を除去した後に下地絶縁膜２０２お
よび酸化物半導体膜２０６に不純物を添加してもよい場合がある。
次に、第１の加熱処理を行うと好ましい。第１の加熱処理は、トランジスタ構造（１）に
おける第１の加熱処理についての記載を参照する。
次に、ソース電極２１６ａおよびドレイン電極２１６ｂを形成する（図１１（Ｂ１）およ
び図１１（Ｂ２）参照。）。ソース電極２１６ａおよびドレイン電極２１６ｂの形成方法
は、ソース電極１１６ａおよびドレイン電極１１６ｂの形成方法についての記載を参照す
る。
次に、絶縁膜２４２を成膜する（図１１（Ｃ１）および図１１（Ｃ２）参照。）。絶縁膜
２４２は、ゲート絶縁膜１１２の成膜方法についての記載を参照する。
次に、ゲート電極２０４を形成する。ゲート電極２０４の形成方法は、ゲート電極１０４
の形成方法についての記載を参照する。
次に、ゲート電極２０４をマスクに用いて、絶縁膜２４２をエッチングし、ゲート絶縁膜
２１２を形成する（図１２（Ａ１）および図１２（Ａ２）参照。）。なお、ここではゲー
ト電極２０４をマスクに用いて絶縁膜２４２をエッチングした場合について説明したが、
これに限定されない。例えば、ゲート電極２０４をエッチングするために用いたレジスト
マスクを用いて絶縁膜２４２をエッチングしても構わない。
次に、ゲート絶縁膜２１２および下地絶縁膜２０２に不純物を添加し、領域２１３を形成
する（図１２（Ｂ１）および図１２（Ｂ２）参照。）。ゲート絶縁膜２１２および下地絶
縁膜２０２に不純物を添加して領域２１３を形成する方法は、絶縁膜５２に不純物を添加
して領域５３を形成する方法についての記載を参照する。ただし、領域２０３が形成され
ている場合や、後の工程で領域２１９を形成する場合、領域２１３を形成しなくてよい場
合がある。
次に、保護絶縁膜２１８を形成する（図１２（Ｃ１）および図１２（Ｃ２）参照。）。保
護絶縁膜２１８は、保護絶縁膜１１８の成膜方法についての記載を参照する。
次に、保護絶縁膜２１８に不純物を添加し、領域２１９を形成する（図１３（Ａ１）およ
び図１３（Ａ２）参照。）。保護絶縁膜２１８に不純物を添加して領域２１９を形成する
方法は、絶縁膜５２に不純物を添加して領域５３を形成する方法についての記載を参照す
る。ただし、領域２０３や領域２１３が形成されている場合、領域２１９を形成しなくて
よい場合がある。
次に、第２の加熱処理を行うと好ましい。第２の加熱処理は、第１の加熱処理で示した条
件から選択して行うか、第１の加熱処理よりも低温で行えばよい。第２の加熱処理を行う
ことで、第１の加熱処理を行わなくてもよい場合がある。
次に、保護絶縁膜２１８に開口部を形成し、ソース電極２１６ａおよびドレイン電極２１
６ｂの一部を露出させる（図１３（Ｂ１）および図１３（Ｂ２）参照。）。
次に、配線２２６ａおよび配線２２６ｂを形成する（図１３（Ｃ１）および図１３（Ｃ２
）参照。）。配線２２６ａおよび配線２２６ｂは、配線１２６ａおよび配線１２６ｂの形
成方法についての記載を参照する。
以上のようにして、図９（Ｂ１）に示したトランジスタを作製することができる。
図９（Ｂ２）に示したトランジスタを作製する場合、図１３に示した工程に替えて、図１
４に示す工程を行えばよい。図１２までの工程は、図９（Ｂ１）と図９（Ｂ２）とで同様
である。
まず、保護絶縁膜２１８に開口部を形成し、ソース電極２１６ａおよびドレイン電極２１
６ｂの一部を露出させる（図１４（Ａ１）および図１４（Ａ２）参照。）。
次に、保護絶縁膜２１８に不純物を添加し、領域２１９を形成する。このとき、開口部の
側面にも不純物が添加され、領域２１９が形成される（図１４（Ｂ１）および図１４（Ｂ
２）参照。）。保護絶縁膜２１８に不純物を添加して領域２１９を形成する方法は、絶縁
膜５２に不純物を添加して領域５３を形成する方法についての記載を参照する。
次に、第３の加熱処理を行うと好ましい。
次に、配線２２６ａおよび配線２２６ｂを形成する（図１４（Ｃ１）および図１４（Ｃ２
）参照。）。配線２２６ａおよび配線２２６ｂは、配線１２６ａおよび配線１２６ｂの形
成方法についての記載を参照する。
以上のようにして、図９（Ｂ２）に示したトランジスタを作製することができる。
＜トランジスタ構造（３）＞
次に、ボトムゲートトップコンタクト型のトランジスタの一例について説明する。
図１５は、トランジスタの上面図および断面図である。図１５（Ａ）は、トランジスタの
上面図を示す。図１５（Ａ）において、一点鎖線Ｃ１−Ｃ２に対応する断面図を図１５（
Ｂ１）および図１５（Ｂ２）に示す。また、図１５（Ａ）において、一点鎖線Ｃ３−Ｃ４
に対応する断面図を図１５（Ｃ）に示す。
図１５（Ｂ１）および図１５（Ｂ２）において、トランジスタは、基板３００上のゲート
電極３０４と、ゲート電極３０４上のゲート絶縁膜３１２と、ゲート絶縁膜３１２上の酸
化物半導体膜３０６と、酸化物半導体膜３０６上のソース電極３１６ａおよびドレイン電
極３１６ｂと、を有する。なお、好ましくは、ソース電極３１６ａ上、ドレイン電極３１
６ｂ上、ゲート絶縁膜３１２上および酸化物半導体膜３０６上の保護絶縁膜３１８と、保
護絶縁膜３１８上の配線３２６ａおよび配線３２６ｂと、を有する。また、保護絶縁膜３
１８は、ソース電極３１６ａおよびドレイン電極３１６ｂにそれぞれ達する開口部を有し
、当該開口部を介して配線３２６ａおよび配線３２６ｂと、ソース電極３１６ａおよびド
レイン電極３１６ｂとが、それぞれ接する。なお、トランジスタは、基板３００とゲート
電極３０４との間に下地絶縁膜を有しても構わない。
図１５に示すトランジスタについての記載の一部は、図３に示したトランジスタについて
の記載を参照する。
例えば、基板３００は基板１００についての記載を参照する。酸化物半導体膜３０６は酸
化物半導体膜１０６についての記載を参照する。ソース電極３１６ａおよびドレイン電極
３１６ｂは、ソース電極１１６ａおよびドレイン電極１１６ｂについての記載を参照する
。ゲート絶縁膜３１２はゲート絶縁膜１１２についての記載を参照する。ゲート電極３０
４はゲート電極１０４についての記載を参照する。配線３２６ａおよび配線３２６ｂは、
配線１２６ａおよび配線１２６ｂについての記載を参照する。
図１５（Ｂ１）および図１５（Ｂ２）に示すトランジスタは、酸素ブロック領域である領
域３１３、領域３１９の少なくとも一方を有する。領域３１３および領域３１９は、領域
１０３、領域１１３および領域１１９についての記載を参照する。
領域３１３は、ゲート絶縁膜３１２の、保護絶縁膜３１８と接する領域である。領域３１
３は、ゲート絶縁膜３１２の上面から深さ１ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ
以上１５０ｎｍ以下、さらに好ましくは１０ｎｍ以上１００ｎｍ以下に設けられる領域で
ある。なお、領域３１３が、深さ方向においてゲート絶縁膜３１２の全体に設けられてい
ても構わない。また、基板３００のゲート電極３０４と重ならない領域にも、領域３１３
が設けられていても構わない。
領域３１９は、図１５（Ｂ１）に示すように、保護絶縁膜３１８の上部に設けられた領域
である。または、領域３１９は、図１５（Ｂ２）に示すように、保護絶縁膜３１８の上部
および開口部の側部に設けられた領域である。領域３１９は、保護絶縁膜３１８の上面、
または開口部の側面から深さ１ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上１５０ｎ
ｍ以下、さらに好ましくは１０ｎｍ以上１００ｎｍ以下に設けられる領域である。なお、
領域３１９が、深さ方向において保護絶縁膜３１８の全体に設けられていても構わない。
トランジスタが領域３１３を有する場合、ゲート絶縁膜３１２に含まれる過剰酸素を酸化
物半導体膜３０６の酸素欠損を低減するために有効活用することができる。例えば、領域
３１３を有さない場合、ゲート絶縁膜３１２に含まれる過剰酸素が、ソース電極３１６ａ
およびドレイン電極３１６ｂ、ならびに配線３２６ａおよび配線３２６ｂを酸化させるこ
とに用いられる場合がある。また、ゲート絶縁膜３１２に含まれる過剰酸素が外方拡散す
ることで失われてしまう場合がある。なお、ゲート絶縁膜３１２の全ての領域が領域３１
３であってもよい。ただし、領域３１３とチャネル形成領域とが重ならない構造である方
が、ゲート絶縁膜３１２の領域３１３に起因する劣化が生じにくく、好ましい場合がある
。
トランジスタが領域３１９を有する場合でも、ゲート絶縁膜３１２や保護絶縁膜３１８に
含まれる過剰酸素を酸化物半導体膜３０６の酸素欠損を低減するために有効活用すること
ができる。例えば、領域３１９を有さない場合、ゲート絶縁膜３１２や保護絶縁膜３１８
に含まれる過剰酸素が、ソース電極３１６ａおよびドレイン電極３１６ｂ、ならびに配線
３２６ａおよび配線３２６ｂを酸化させることに用いられる場合がある。また、領域３１
９を有さない場合、ゲート絶縁膜３１２や保護絶縁膜３１８に含まれる過剰酸素が外方拡
散することで失われてしまう場合がある。特に、図１５（Ｂ２）に示すように領域３１９
が配置されると、配線３２６ａおよび配線３２６ｂが酸化されにくいため、配線抵抗の増
大が起こりにくく好ましい。
なお、ゲート電極３０４は、図１５（Ａ）に示すように、上面図において酸化物半導体膜
３０６が内側に含まれるように設けられる。こうすることで、ゲート電極３０４側から光
が入射した際に、酸化物半導体膜３０６中で光によってキャリアが生成されることを抑制
することができる。即ち、ゲート電極３０４は遮光膜としての機能を有する。ただし、ゲ
ート電極３０４の外側まで酸化物半導体膜３０６が設けられても構わない。
図１５に示す保護絶縁膜３１８は、例えば、酸化シリコンまたは酸化窒化シリコンを含む
絶縁膜を単層で、または積層で用いればよい。また、保護絶縁膜３１８は、過剰酸素を含
む絶縁膜を用いると好ましい。保護絶縁膜３１８は、例えば、厚さを２０ｎｍ以上１００
０ｎｍ以下、好ましくは５０ｎｍ以上１０００ｎｍ以下、さらに好ましくは１００ｎｍ以
上１０００ｎｍ以下、より好ましくは２００ｎｍ以上１０００ｎｍ以下とする。
保護絶縁膜３１８は、例えば、１層目を酸化シリコン膜とし、２層目を窒化シリコン膜と
した積層膜としてもよい。なお、酸化シリコン膜は酸化窒化シリコン膜でも構わない。ま
た、窒化シリコン膜は窒化酸化シリコン膜でも構わない。酸化シリコン膜は、欠陥密度の
小さい酸化シリコン膜を用いると好ましい。具体的には、ＥＳＲにてｇ値が２．００１の
信号に由来するスピンの密度が３×１０１７個／ｃｍ３以下、好ましくは５×１０１６個
／ｃｍ３以下である酸化シリコン膜を用いる。窒化シリコン膜は水素ガスおよびアンモニ
アガスの放出量が少ない窒化シリコン膜を用いる。水素ガス、アンモニアガスの放出量は
、ＴＤＳにて測定することができる。また、窒化シリコン膜は、水素、水および酸素を透
過しない、またはほとんど透過しない窒化シリコン膜を用いる。
または、保護絶縁膜３１８は、例えば、１層目を第１の酸化シリコン膜とし、２層目を第
２の酸化シリコン膜とし、３層目を窒化シリコン膜とした積層膜とすればよい。この場合
、第１の酸化シリコン膜または／および第２の酸化シリコン膜は酸化窒化シリコン膜でも
構わない。また、窒化シリコン膜は窒化酸化シリコン膜でも構わない。第１の酸化シリコ
ン膜は、欠陥密度の小さい酸化シリコン膜を用いると好ましい。具体的には、ＥＳＲにて
ｇ値が２．００１の信号に由来するスピンの密度が３×１０１７個／ｃｍ３以下、好まし
くは５×１０１６個／ｃｍ３以下である酸化シリコン膜を用いる。第２の酸化シリコン膜
は、過剰酸素を含む酸化シリコン膜を用いる。窒化シリコン膜は水素ガスおよびアンモニ
アガスの放出量が少ない窒化シリコン膜を用いる。また、窒化シリコン膜は、水素、水お
よび酸素を透過しない、またはほとんど透過しない窒化シリコン膜を用いる。
＜トランジスタ構造（３）の作製方法＞
以下では、トランジスタ構造（３）の作製方法の一例について説明する。
図１６乃至図１９には、図１５（Ｂ１）（図１５（Ｂ２））および図１５（Ｃ）に対応す
る断面図を示す。
まず、基板３００を準備する。
次に、ゲート電極３０４を形成する。ゲート電極３０４の形成方法は、ゲート電極１０４
の形成方法についての記載を参照する。
次に、ゲート絶縁膜３１２を成膜する（図１６（Ａ１）および図１６（Ａ２）参照。）。
ゲート絶縁膜３１２は、ゲート絶縁膜１１２の成膜方法についての記載を参照する。
次に、酸化物半導体膜３３６を成膜する。酸化物半導体膜３３６は、酸化物半導体膜３３
６の成膜方法についての記載を参照する。
次に、酸化物半導体膜３３６上にレジストマスク３２０となる層を成膜する。レジストマ
スク３２０となる層は、レジストマスク１２０となる層の成膜方法についての記載を参照
する。
次に、フォトリソグラフィ法などによって、レジストマスク３２０となる層を加工し、レ
ジストマスク３２０を形成する（図１６（Ｂ１）および図１６（Ｂ２）参照。）。
次に、レジストマスク３２０を用いて、酸化物半導体膜３３６の一部を除去し、島状の酸
化物半導体膜３０６を形成する（図１６（Ｃ１）および図１６（Ｃ２）参照。）。
次に、ゲート絶縁膜３１２に不純物を添加し、領域３１３を形成する（図１７（Ａ１）お
よび図１７（Ａ２）参照。）。ゲート絶縁膜３１２に不純物を添加して領域３１３を形成
する方法は、絶縁膜５２に不純物を添加して領域５３を形成する方法についての記載を参
照する。ただし、後の工程で領域３１９を形成する場合、領域３１３を形成しなくてよい
場合がある。
次に、レジストマスク３２０を除去する。レジストマスク３２０の除去は、プラズマ処理
、薬液処理などで行えばよい。好ましくはプラズマアッシングによって除去する。なお、
後述する方法を用いることで、レジストマスク３２０を除去した後にゲート絶縁膜３１２
および酸化物半導体膜３０６に不純物を添加してもよい場合がある。
次に、第１の加熱処理を行うと好ましい。第１の加熱処理は、トランジスタ構造（１）に
おける第１の加熱処理についての記載を参照する。
次に、ソース電極３１６ａおよびドレイン電極３１６ｂを形成する（図１７（Ｂ１）およ
び図１７（Ｂ２）参照。）。ソース電極３１６ａおよびドレイン電極３１６ｂの形成方法
は、ソース電極１１６ａおよびドレイン電極１１６ｂの形成方法についての記載を参照す
る。
次に、保護絶縁膜３１８を形成する（図１７（Ｃ１）および図１７（Ｃ２）参照。）。保
護絶縁膜３１８は、保護絶縁膜３１８として示した絶縁膜を用いて成膜すればよい。保護
絶縁膜３１８は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用
いて形成すればよい。
次に、保護絶縁膜３１８に不純物を添加し、領域３１９を形成する（図１８（Ａ１）およ
び図１８（Ａ２）参照。）。保護絶縁膜３１８に不純物を添加して領域３１９を形成する
方法は、絶縁膜５２に不純物を添加して領域５３を形成する方法についての記載を参照す
る。ただし、領域３１３が形成されている場合、領域３１９を形成しなくてよい場合があ
る。
次に、第２の加熱処理を行うと好ましい。第２の加熱処理は、第１の加熱処理で示した条
件から選択して行うか、第１の加熱処理よりも低温で行えばよい。第２の加熱処理を行う
ことで、第１の加熱処理を行わなくてもよい場合がある。
次に、保護絶縁膜３１８に開口部を形成し、ソース電極３１６ａおよびドレイン電極３１
６ｂの一部を露出させる（図１８（Ｂ１）および図１８（Ｂ２）参照。）。
次に、配線３２６ａおよび配線３２６ｂを形成する（図１８（Ｃ１）および図１８（Ｃ２
）参照。）。配線３２６ａおよび配線３２６ｂは、配線１２６ａおよび配線１２６ｂの形
成方法についての記載を参照する。
以上のようにして、図１５（Ｂ１）に示したトランジスタを作製することができる。
図１５（Ｂ２）に示したトランジスタを作製する場合、図１８に示した工程に替えて、図
１９に示す工程を行えばよい。図１７までの工程は、図１５（Ｂ１）と図１５（Ｂ２）と
で同様である。
まず、保護絶縁膜３１８に開口部を形成し、ソース電極３１６ａおよびドレイン電極３１
６ｂの一部を露出させる（図１９（Ａ１）および図１９（Ａ２）参照。）。
次に、保護絶縁膜３１８に不純物を添加し、領域３１９を形成する。このとき、開口部の
側面にも不純物が添加され、領域３１９が形成される（図１９（Ｂ１）および図１９（Ｂ
２）参照。）。保護絶縁膜３１８に不純物を添加して領域３１９を形成する方法は、絶縁
膜５２に不純物を添加して領域５３を形成する方法についての記載を参照する。
次に、第３の加熱処理を行うと好ましい。
次に、配線３２６ａおよび配線３２６ｂを形成する（図１９（Ｃ１）および図１９（Ｃ２
）参照。）。配線３２６ａおよび配線３２６ｂは、配線１２６ａおよび配線１２６ｂの形
成方法についての記載を参照する。
以上のようにして、図１５（Ｂ２）に示したトランジスタを作製することができる。
ここまでが、本発明の一態様に係るトランジスタの構造の一例、およびその作製方法につ
いて説明である。ただし、本発明の一態様に係るトランジスタの構造は、上記の例に限定
されるものではない。例えば、本発明の一態様に係るトランジスタの構造として、ボトム
コンタクト構造としても構わないし、ソース電極およびドレイン電極を設けない構造とし
てもよい。
本発明の一態様に係るトランジスタは、絶縁膜中の過剰酸素を、酸化物半導体膜中の酸素
欠損を低減するために有効活用できる。したがって、当該トランジスタは、酸素欠損の少
ない酸化物半導体膜を用いたトランジスタである。
したがって、本発明の一態様に係るトランジスタは、酸素欠損に起因した劣化を引き起こ
しにくい。例えば、酸化物半導体膜中で酸素欠損は、トラップセンターとなることで劣化
を引き起こす場合がある。また、酸素欠損が水素を捕獲することでドナー準位を形成し、
トランジスタのしきい値電圧をマイナス方向に変動させる場合がある。
本発明の一態様に係るトランジスタは、過剰酸素を有効活用できる。そのため、微細な構
造に適用することができる。また、劣化が小さく、電気特性が安定である。また、配線の
酸化による抵抗増大が小さいため、オン電流を高くすることができる。また、しきい値電
圧のマイナス方向への変動がないため、オフ電流を小さくすることができる。
＜応用製品について＞
以下では、上述したトランジスタを用いた応用製品について説明する。
＜半導体装置の構造＞
以下では、本発明の一態様に係る、酸化物半導体膜を用いたトランジスタと、シリコンを
用いたトランジスタとを組み合わせた半導体装置の一例について説明する。
図２６は、半導体装置の断面図である。半導体装置は、シリコンを用いたトランジスタ１
９１と、トランジスタ１９１上の絶縁膜１６８と、絶縁膜１６８上の導電膜１７２、導電
膜１７４、導電膜１７６および導電膜１７８と、絶縁膜１６８上、導電膜１７２上、導電
膜１７４上、導電膜１７６上および導電膜１７８上の絶縁膜１０２と、絶縁膜１０２上の
酸化物半導体膜を用いたトランジスタ１９２と、を有する。なお、半導体装置上に、保護
絶縁膜１１８を設けてもよい。
絶縁膜１６８は、例えば、酸化シリコンまたは酸化窒化シリコンを含む絶縁膜を単層で、
または積層で用いればよい。
絶縁膜１６８は、トランジスタ１９１に達する開口部を有する。導電膜１７４および導電
膜１７６は、絶縁膜１６８に設けられた開口部を介してトランジスタ１９１と電気的に接
続する。また、絶縁膜１６８の上部、および開口部の側部には、酸素ブロック領域である
領域１６９が設けられる。絶縁膜１６８は、例えば、厚さを２０ｎｍ以上１０００ｎｍ以
下、好ましくは５０ｎｍ以上１０００ｎｍ以下、さらに好ましくは１００ｎｍ以上１００
０ｎｍ以下、より好ましくは２００ｎｍ以上１０００ｎｍ以下とする。領域１６９は、絶
縁膜１６８の上面、および開口部の側面から深さ１ｎｍ以上２００ｎｍ以下、好ましくは
５ｎｍ以上１５０ｎｍ以下、さらに好ましくは１０ｎｍ以上１００ｎｍ以下に設けられる
領域である。
絶縁膜１０２は、例えば、酸化シリコンまたは酸化窒化シリコンを含む絶縁膜を単層で、
または積層で用いればよい。また、絶縁膜１０２は、過剰酸素を含む絶縁膜を用いると好
ましい。
絶縁膜１０２は、導電膜１７２に達する開口部を有する。トランジスタ１９２は、絶縁膜
１０２に設けられた開口部を介して導電膜１７２と電気的に接続する。また、絶縁膜１０
２の上部、下部、および開口部の側部には、酸素ブロック領域である領域１５８および領
域１０３が設けられる。絶縁膜１０２は、例えば、厚さを２０ｎｍ以上１０００ｎｍ以下
、好ましくは５０ｎｍ以上１０００ｎｍ以下、さらに好ましくは１００ｎｍ以上１０００
ｎｍ以下、より好ましくは２００ｎｍ以上１０００ｎｍ以下とする。領域１５８は、絶縁
膜１０２の下面から高さ１ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上１５０ｎｍ以
下、さらに好ましくは１０ｎｍ以上１００ｎｍ以下に設けられる領域である。また、領域
１０３は、絶縁膜１０２の上面、および開口部の側面から深さ１ｎｍ以上２００ｎｍ以下
、好ましくは５ｎｍ以上１５０ｎｍ以下、さらに好ましくは１０ｎｍ以上１００ｎｍ以下
に設けられる領域である。
半導体装置は、領域１６９、領域１５８、領域１０３の全て有する構造に限定されない。
例えば、半導体装置は、領域１６９および領域１０３を有し、領域１５８を有さない構造
や、領域１５８および領域１０３を有し、領域１６９を有さない構造であってもよい。
酸素ブロック領域は、例えば、不純物を含む絶縁膜を用いることができる。例えば、不純
物として、ホウ素、炭素、マグネシウム、アルミニウム、シリコン、リン、カルシウム、
スカンジウム、チタン、バナジウム、クロム、マンガン、鉄、コバルト、ニッケル、ガリ
ウム、ゲルマニウム、ヒ素、イットリウム、ジルコニウム、ニオブ、モリブデン、インジ
ウム、スズ、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステンから
選択された一種以上を絶縁膜に添加すると、酸素ブロック領域を形成することができる場
合がある。上述の不純物は、金属を高抵抗化させる要因となりにくい。なお、絶縁膜に、
リンまたはホウ素を添加すると、酸素ブロック性の高い（酸素の拡散係数が小さい）、特
に良質な酸素ブロック領域を形成することができる。酸素ブロック領域は、例えば、絶縁
膜中に、上述の不純物を５×１０１９ａｔｏｍｓ／ｃｍ３以上、好ましくは１×１０２０
ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２×１０２０ａｔｏｍｓ／ｃｍ３以上、より
好ましくは５×１０２０ａｔｏｍｓ／ｃｍ３以上含む領域である。
または、酸素ブロック領域は、例えば、酸素の拡散係数が小さい絶縁膜を用いることがで
きる。例えば、酸素の拡散係数が小さい絶縁膜として、酸化アルミニウム、酸化マグネシ
ウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウ
ム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオ
ジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を、単層で、または積層
で用いればよい。酸素ブロック領域は、例えば、窒化シリコン膜を有する。この場合、窒
化シリコン膜は窒化酸化シリコン膜でも構わない。窒化シリコン膜は、水素ガスおよびア
ンモニアガスの放出量が少ないと好ましい。水素ガス、アンモニアガスの放出量は、ＴＤ
Ｓ分析にて測定すればよい。また、窒化シリコン膜は、水素および水を透過しない、また
はほとんど透過しないと好ましい。酸素ブロック領域は、例えば、酸化アルミニウム膜を
有する。酸化アルミニウム膜は、水素ガスの放出量が少ないと好ましい。水素ガスの放出
量は、ＴＤＳ分析にて測定すればよい。また、酸化アルミニウム膜は、水素および水を透
過しない、またはほとんど透過しないと好ましい。
酸素ブロック領域は、領域１６９、領域１５８、領域１０３で異なってもよい。例えば、
領域１６９および領域１０３としては不純物を含む絶縁膜を用い、領域１５８としては酸
素の拡散係数が小さい絶縁膜を用いてもよい。
導電膜１７２、導電膜１７４、導電膜１７６および導電膜１７８は、例えば、アルミニウ
ム、チタン、クロム、コバルト、ニッケル、銅、イットリウム、ジルコニウム、モリブデ
ン、ルテニウム、銀、タンタルまたはタングステンを含む導電膜を、単層で、または積層
で用いればよい。導電膜１７２、導電膜１７４および導電膜１７６は、例えば、半導体装
置を構成する配線として機能してもよい。また、導電膜１７８は、トランジスタ１９２の
バックゲート電極として機能してもよい。
保護絶縁膜１１８は、例えば、酸化シリコン、酸化窒化シリコン、酸化ゲルマニウム、酸
化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまた
は酸化タンタルを含む絶縁膜を、単層で、または積層で用いればよい。
トランジスタ１９１は、例えば、シリコンからなる基板１００上のゲート絶縁膜１６２と
、ゲート絶縁膜１６２上のゲート電極１５４と、基板１００のゲート電極１５４と重なら
ない領域に設けられた領域１６６ａおよび領域１６６ｂと、絶縁性を有する素子分離領域
１５２と、を有する。なお、ここでは、トランジスタ１９１に用いる基板１００としてシ
リコンを用いた例を示すが、基板１００はシリコンからなる半導体基板に限定されない。
例えば、基板１００として、ゲルマニウムまたはダイヤモンドなどの半導体基板を用いて
もよいし、ヒ化ガリウム、炭化シリコン、窒化ガリウム、リン化インジウム、酸化亜鉛、
酸化ガリウムなどの化合物半導体基板を用いてもよい。または、基板１００として、ＳＯ
Ｉ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）などを用いてもよい。または、基板１
００に替えて、絶縁表面を有する基板上に、シリコン膜、ゲルマニウム膜、ダイヤモンド
膜などの半導体膜、またはヒ化ガリウム膜、炭化シリコン膜、窒化ガリウム膜、リン化イ
ンジウム膜、酸化亜鉛膜、酸化ガリウム膜、Ｉｎ−Ｚｎ酸化物膜、Ｉｎ−Ｇａ−Ｚｎ酸化
物膜、Ｉｎ−Ｓｎ−Ｚｎ酸化物膜などの化合物半導体膜を設けてもよい。
トランジスタ１９２は、例えば、絶縁膜１０２上の酸化物半導体膜１０６と、酸化物半導
体膜１０６上のソース電極１１６ａおよびドレイン電極１１６ｂと、酸化物半導体膜１０
６上、ソース電極１１６ａ上およびドレイン電極１１６ｂ上のゲート絶縁膜１１２と、ゲ
ート絶縁膜１１２上のゲート電極１０４と、を有する。酸化物半導体膜１０６は、絶縁膜
１０２の領域１０３と重ならない領域にも設けられる。
絶縁膜１０２が領域１０３を有する場合、絶縁膜１０２に含まれる過剰酸素を酸化物半導
体膜１０６の酸素欠損を低減するために有効活用することができる。例えば、領域１０３
を有さない場合、絶縁膜１０２に含まれる過剰酸素が、ソース電極１１６ａおよびドレイ
ン電極１１６ｂ、ならびに配線１２６ａおよび配線１２６ｂを酸化させることに用いられ
る場合がある。また、絶縁膜１０２に含まれる過剰酸素が外方拡散することで失われてし
まう場合がある。
以下では、酸化物半導体膜１０６については、図３などにおける説明を参照する。
＜半導体装置の作製方法＞
以下では、図２６に示した半導体装置の作製方法について説明する。
まずは、基板１００にトランジスタ１９１を形成する（図２８（Ａ）参照。）。
次に、トランジスタ１９１上に絶縁膜１６８を形成する（図２８（Ｂ）参照。）。
次に、絶縁膜１６８を加工し、トランジスタ１９１のゲート電極１５４に達する開口部と
、領域１６６ｂに達する開口部と、を形成する（図２８（Ｃ）参照。）。
次に、絶縁膜１６８に不純物を添加することで、酸素ブロック領域である領域１６９を形
成する（図２８（Ｄ）参照。）。なお、絶縁膜１６８に領域１６９を形成する方法につい
ては、上述した酸素ブロック領域の形成方法についての記載を参照する。
次に、絶縁膜１６８上に導電膜１７２、導電膜１７４、導電膜１７６および導電膜１７８
を形成する（図２９（Ａ）参照。）。
次に、絶縁膜１６８上、導電膜１７２上、導電膜１７４上、導電膜１７６上および導電膜
１７８上に、酸素ブロック領域である領域１５８を有する絶縁膜１０２を形成する（図２
９（Ｂ）参照。）。領域１５８は、酸素の拡散係数が小さい絶縁膜を用いることができる
。または、領域１５８は、絶縁膜１０２に対して不純物を添加することで形成することが
できる。
イオンドーピング法またはイオン注入法を用いて、絶縁膜１０２に領域１５８を形成する
場合、例えば、イオンドーピング法またはイオン注入法における加速電圧は、２０ｋＶ以
上５００ｋＶ以下、好ましくは５０ｋＶ以上５００ｋＶ以下、さらに好ましくは１００ｋ
Ｖ以上５００ｋＶ以下、より好ましくは２００ｋＶ以上５００ｋＶ以下とする。また、イ
オンの注入濃度は、１×１０１５ａｔｏｍｓ／ｃｍ２以上、好ましくは２×１０１５ａｔ
ｏｍｓ／ｃｍ２以上、さらに好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以上、より好ま
しくは１×１０１６ａｔｏｍｓ／ｃｍ２以上、より好ましくは２×１０１６ａｔｏｍｓ／
ｃｍ２以上とする。
次に、絶縁膜１０２を加工し、導電膜１７２に達する開口部を形成する（図２９（Ｃ）参
照。）。
次に、酸化物半導体膜１０６となる酸化物半導体膜を成膜する。次に、酸化物半導体膜上
にレジストマスク１８０を形成する。次に、レジストマスク１８０を用いて、酸化物半導
体膜を加工し、島状の酸化物半導体膜１０６を形成する。
次に、レジストマスク１８０を用いて、絶縁膜１０２に不純物を添加することで、酸素ブ
ロック領域である領域１０３を形成する（図３０（Ａ）参照。）。なお、絶縁膜１０２に
領域１０３を形成する方法については、上述した酸素ブロック領域の形成方法についての
記載を参照する。
次に、レジストマスク１８０を除去する。次に、トランジスタ１９２を形成する。次に、
保護絶縁膜１１８を形成する（図３０（Ｂ）参照。）
このようにして、図２６に示した半導体装置を作製することができる。
上述したトランジスタは、例えば、メモリ、ＣＰＵ、表示装置など様々な用途に用いるこ
とができる。
＜メモリ１＞
以下では、発明の一態様に係る半導体装置が有する、メモリセルの回路構成およびその動
作について、図３１を参照して説明する。
なお、半導体装置は、メモリセルの他、別の基板上に配置された駆動回路、電源回路等を
含む場合がある。
図３１（Ａ）は、メモリセル４００の一例を示す回路図である。
図３１（Ａ）に示すメモリセル４００では、トランジスタ４１１と、トランジスタ４１２
と、トランジスタ４１３と、容量素子４１４と、を示している。なおメモリセル４００は
、図３１（Ａ）では、図示を省略しているが、実際にはマトリクス状に複数設けられてい
る。
トランジスタ４１１は、ゲートに、書き込みワード線ＷＷＬが接続される。また、トラン
ジスタ４１１は、ソースおよびドレインの一方に、ビット線ＢＬが接続される。また、ト
ランジスタ４１１は、ソースおよびドレインの他方に、フローティングノードＦＮが接続
される。
トランジスタ４１２は、ゲートに、フローティングノードＦＮが接続される。また、トラ
ンジスタ４１２は、ソースおよびドレインの一方に、トランジスタ４１３のソースおよび
ドレインの一方が接続される。また、トランジスタ４１２は、ソースおよびドレインの他
方に、電源線ＳＬが接続される。
トランジスタ４１３は、ゲートに、読み出しワード線ＲＷＬが接続される。また、トラン
ジスタ４１３は、ソースおよびドレインの他方に、ビット線ＢＬが接続される。
容量素子４１４は、一方の電極に、フローティングノードＦＮが接続される。また、容量
素子４１４は、他方の電極に、固定電位が与えられる。
書き込みワード線ＷＷＬには、ワード信号が与えられる。
ワード信号は、ビット線ＢＬの電圧をフローティングノードＦＮに与えるために、トラン
ジスタ４１１を導通状態とする信号である。
なお、書き込みワード線ＷＷＬに与えられるワード信号を制御することで、フローティン
グノードＦＮの電位が、ビット線ＢＬの電圧に応じた電位となることを、メモリセルにデ
ータを書き込む、という。また、読み出しワード線ＲＷＬに与えられる読み出し信号を制
御することで、ビット線ＢＬの電圧が、フローティングノードＦＮの電位に応じた電圧と
なることを、メモリセルからデータを読み出す、という。
ビット線ＢＬには、多値のデータが与えられる。またビット線ＢＬには、データを読み出
すための、ディスチャージ電圧Ｖｄｉｓｃｈａｒｇｅが与えられる。
多値のデータは、ｋビット（ｋは２以上の整数）のデータである。具体的には、２ビット
のデータであれば４値のデータであり、４段階の電圧のいずれか一を有する信号である。
ディスチャージ電圧Ｖｄｉｓｃｈａｒｇｅは、データを読み出すために、ビット線ＢＬに
与えられる電圧である。また、ディスチャージ電圧Ｖｄｉｓｃｈａｒｇｅが与えられた後
、ビット線ＢＬは電気的に浮遊状態となる。また、ディスチャージ電圧Ｖｄｉｓｃｈａｒ
ｇｅは、ビット線ＢＬの初期化を行うために与えられる電圧である。
読み出しワード線ＲＷＬには、読み出し信号が与えられる。
読み出し信号は、メモリセルからデータを選択的に読み出すために、トランジスタ４１３
のゲートに与えられる信号である。
フローティングノードＦＮは、容量素子４１４の一方の電極、トランジスタ４１１のソー
スおよびドレインの他方、およびトランジスタ４１２のゲートを接続する配線上のいずれ
かのノードに相当する。
フローティングノードＦＮの電位は、ビット線ＢＬによって与えられる、多値のデータに
基づく電位である。また、フローティングノードＦＮは、トランジスタ４１１を非導通状
態とすることで、電気的に浮遊状態となる。
電源線ＳＬには、ビット線ＢＬに与えられるディスチャージ電圧Ｖｄｉｓｃｈａｒｇｅよ
りも高いプリチャージ電圧Ｖｐｒｅｃｈａｒｇｅが与えられる。
電源線ＳＬの電圧は、少なくともメモリセル４００からデータを読み出す期間に、プリチ
ャージ電圧Ｖｐｒｅｃｈａｒｇｅであればよい。そのため、メモリセル４００にデータを
書き込む期間、または／およびデータの読み出しや書き込みを行わない期間では、電源線
ＳＬの電圧をディスチャージ電圧Ｖｄｉｓｃｈａｒｇｅとし、ビット線ＢＬと電源線ＳＬ
とが等電位となる構成としてもよい。当該構成により、ビット線ＢＬと電源線ＳＬとの間
にわずかに流れる貫通電流を低減することができる。
また別の構成として、電源線ＳＬは、プリチャージ電圧Ｖｐｒｅｃｈａｒｇｅとした定電
圧を与える構成としてもよい。当該構成により、電源線ＳＬの電圧を、プリチャージ電圧
Ｖｐｒｅｃｈａｒｇｅとディスチャージ電圧Ｖｄｉｓｃｈａｒｇｅとで切り換えなくてよ
いため、電源線ＳＬの充放電に要する消費電力を削減することができる。
電源線ＳＬに与えられるプリチャージ電圧Ｖｐｒｅｃｈａｒｇｅは、ビット線ＢＬに与え
られるディスチャージ電圧Ｖｄｉｓｃｈａｒｇｅを、トランジスタ４１２およびトランジ
スタ４１３を介した充電により変化させる電圧である。
トランジスタ４１１は、導通状態と非導通状態とを切り換えることで、データの書き込み
を制御するスイッチとしての機能を有する。また、非導通状態を保持することで、書き込
んだデータに基づく電位を保持する機能を有する。なお、トランジスタ４１１は、ｎチャ
ネル型のトランジスタとして、説明を行うものとする。
トランジスタ４１１は、非導通状態においてソースとドレインとの間を流れる電流（オフ
電流）が小さいトランジスタが用いられることが好適である。
図３１（Ａ）に示すメモリセル４００の構成では、非導通状態を保持することで、書き込
んだデータに基づく電位を保持している。そのため、フローティングノードＦＮでの電荷
の移動を伴った電位の変動を抑えるスイッチとして、オフ電流の小さいトランジスタが用
いられることが特に好ましい。なお、オフ電流の小さいトランジスタのオフ電流を評価す
る方法は後述する。
トランジスタ４１１は、オフ電流の小さいトランジスタとし、非導通状態を保持すること
で、メモリセル４００を不揮発性のメモリとすることができる。よって、一旦、メモリセ
ル４００に書き込まれたデータは、再度、トランジスタ４１１を導通状態とするまで、フ
ローティングノードＦＮに保持し続けることができる。
トランジスタ４１２は、フローティングノードＦＮの電位にしたがって、ソースとドレイ
ンとの間にドレイン電流Ｉｄを流す機能を有する。なお、図３１（Ａ）に示すメモリセル
４００の構成で、トランジスタ４１２のソースとドレインとの間に流れるドレイン電流Ｉ
ｄは、ビット線ＢＬと電源線ＳＬとの間に流れる電流である。なおトランジスタ４１２は
、第２のトランジスタともいう。また、トランジスタ４１２は、ｎチャネル型のトランジ
スタとして説明を行う。
トランジスタ４１３は、読み出しワード線ＲＷＬの電位にしたがって、ソースとドレイン
との間にドレイン電流Ｉｄを流す機能を有する。なお、図３１（Ａ）に示すメモリセル４
００の構成で、トランジスタ４１３のソースとドレインとの間に流れるドレイン電流Ｉｄ
は、ビット線ＢＬと電源線ＳＬとの間に流れる電流である。なおトランジスタ４１３は、
第３のトランジスタともいう。また、トランジスタ４１３は、ｎチャネル型のトランジス
タとして説明を行う。
なおトランジスタ４１２およびトランジスタ４１３には、しきい値電圧のばらつきの小さ
いトランジスタが用いられることが好ましい。ここで、しきい値電圧のばらつきが小さい
トランジスタとは、トランジスタが同一プロセスで作製される際に、許容されるしきい値
電圧の差が２０ｍＶ以内で形成されうるトランジスタのことをいう。具体的には、チャネ
ルが単結晶シリコンで形成されているトランジスタが挙げられる。しきい値電圧のばらつ
きは小さければ小さいほど好ましいが、前述した単結晶シリコンで形成されているトラン
ジスタであっても、しきい値電圧の差が２０ｍＶ程度残りうる。
次に、図３１（Ａ）に示すメモリセル４００の動作を説明する。
図３１（Ｂ）に示すタイミングチャートは、図３１（Ａ）で示した書き込みワード線ＷＷ
Ｌ、読み出しワード線ＲＷＬ、フローティングノードＦＮ、ビット線ＢＬ、および電源線
ＳＬに与えられる各信号の変化について示すものである。
図３１（Ｂ）に示すタイミングチャートでは、初期状態である期間Ｔ１、データを読み出
すためにビット線ＢＬの充電を行う期間Ｔ２、を示している。
図３１（Ｂ）に示す期間Ｔ１では、ビット線ＢＬの放電を行う。このとき、書き込みワー
ド線ＷＷＬは、Ｌレベルの電位が与えられる。また、読み出しワード線ＲＷＬは、Ｌレベ
ルの電位が与えられる。また、フローティングノードＦＮは、多値のデータに対応する電
位が保持される。またビット線ＢＬは、ディスチャージ電圧Ｖｄｉｓｃｈａｒｇｅが与え
られる。また、電源線ＳＬは、プリチャージ電圧Ｖｐｒｅｃｈａｒｇｅが与えられる。
なお図３１（Ｂ）では、多値のデータの一例として、２ビットのデータ、すなわち４値の
データを示している。具体的に図３１（Ｂ）では、４値のデータ（Ｖ００、Ｖ０１、Ｖ１
０、Ｖ１１）を示しており、４段階の電位で表すことができる。
ビット線ＢＬは、ディスチャージ電圧Ｖｄｉｓｃｈａｒｇｅが与えられた後、電気的に浮
遊状態となる。すなわち、ビット線ＢＬは、電荷の充電または放電により電位の変動が生
じる状態となる。この浮遊状態は、ビット線ＢＬに電位を与えるスイッチをオフにするこ
とで実現することができる。
次に、図３１（Ｂ）に示す期間Ｔ２では、データを読み出すためにビット線ＢＬの充電を
行う。このとき、書き込みワード線ＷＷＬは、前の期間に引き続き、Ｌレベルの電位が与
えられる。また、読み出しワード線ＲＷＬは、Ｈレベルの電位が与えられる。また、フロ
ーティングノードＦＮは、前の期間に引き続き、多値のデータに対応する電位が保持され
る。またビット線ＢＬは、ディスチャージ電圧Ｖｄｉｓｃｈａｒｇｅがフローティングノ
ードＦＮの電位にしたがって上昇する。また、電源線ＳＬは、前の期間に引き続き、プリ
チャージ電圧Ｖｐｒｅｃｈａｒｇｅが与えられる。
読み出しワード線ＲＷＬの電位の変化にしたがって、トランジスタ４１３が導通状態とな
る。そのため、トランジスタ４１２のソースおよびドレインの一方の電位が下降して、デ
ィスチャージ電圧Ｖｄｉｓｃｈａｒｇｅとなる。
トランジスタ４１２はｎチャネル型のトランジスタであり、トランジスタ４１２のソース
およびドレインの一方の電位が下降してディスチャージ電圧Ｖｄｉｓｃｈａｒｇｅとなる
ことで、ゲートとソースとの間の電圧（ゲート電圧）の絶対値が大きくなる。このゲート
電圧の上昇にしたがってトランジスタ４１２およびトランジスタ４１３では、ソースとド
レインとの間にドレイン電流Ｉｄが流れる。
トランジスタ４１２およびトランジスタ４１３にドレイン電流Ｉｄが流れることで、電源
線ＳＬの電荷がビット線ＢＬに充電される。トランジスタ４１２のソースの電位、および
ビット線ＢＬの電位は、充電により上昇する。トランジスタ４１２のソースの電位が上昇
することで、トランジスタ４１２のゲート電圧が徐々に小さくなる。
期間Ｔ２において、トランジスタ４１２のゲート電圧がしきい値電圧になると、ドレイン
電流Ｉｄは流れなくなる。そのため、ビット線ＢＬは、電位の上昇が進行し、トランジス
タ４１２のゲート電圧がしきい値電圧となった時点で充電が完了し、定電位となる。この
ときのビット線ＢＬの電位は、概ねフローティングノードＦＮの電位としきい値電圧との
差となる。
つまり、充電により変化するビット線ＢＬの電位は、フローティングノードＦＮの電位の
高低を反映した形で得ることができる。この電位の違いを多値のデータの判定に用いるこ
とで、メモリセル４００に書き込まれた多値のデータを読み出すことができる。
したがって、データを読み出すための信号を多値のデータの数に応じて切り換えることな
く、メモリセルから多値のデータの読み出しを行うことができる。
＜メモリ２＞
以下では、メモリ１と異なる半導体装置の回路構成およびその動作について、図３２を参
照して説明する。
図３２（Ａ）には、本発明の一態様である半導体装置として、記憶装置５００を示す。図
３２（Ａ）に示す記憶装置５００は、記憶素子部６０２と、第１の駆動回路６０４と、第
２の駆動回路６０６と、を有する。
記憶素子部６０２には、記憶素子６０８がマトリクス状に複数配置されている。図３２（
Ａ）に示す例では、記憶素子部６０２には記憶素子６０８が５行６列に配置されている。
第１の駆動回路６０４および第２の駆動回路６０６は、記憶素子６０８への信号の供給を
制御し、読み取り時には記憶素子６０８からの信号を取得する。例えば、第１の駆動回路
６０４をワード線駆動回路とし、第２の駆動回路６０６をビット線駆動回路とする。ただ
し、これに限定されず、第１の駆動回路６０４をビット線駆動回路とし、第２の駆動回路
６０６をワード線駆動回路としてもよい。
なお、第１の駆動回路６０４および第２の駆動回路６０６は、それぞれ記憶素子６０８と
配線により電気的に接続されている。
記憶素子６０８は、揮発性メモリと、不揮発性メモリと、を有する。記憶素子６０８の具
体的な回路構成の一例を図３２（Ｂ）に示す。図３２（Ｂ）に示す記憶素子６０８は、第
１の記憶回路６１０と、第２の記憶回路６１２と、を有する。
第１の記憶回路６１０は、第１のトランジスタ６１４と、第２のトランジスタ６１６と、
第３のトランジスタ６１８と、第４のトランジスタ６２０と、第５のトランジスタ６２２
と、第６のトランジスタ６２４と、を有する。
まず、第１の記憶回路６１０の構成について説明する。第１のトランジスタ６１４のソー
スおよびドレインの一方は、第１の端子６３０に電気的に接続され、第１のトランジスタ
６１４のゲートは、第２の端子６３２に電気的に接続されている。第２のトランジスタ６
１６のソースおよびドレインの一方は、高電位電源線Ｖｄｄに電気的に接続され、第２の
トランジスタ６１６のソースおよびドレインの他方は、第１のトランジスタ６１４のソー
スおよびドレインの他方と、第３のトランジスタ６１８のソースおよびドレインの一方と
、第１のデータ保持部６４０に電気的に接続されている。第３のトランジスタ６１８のソ
ースおよびドレインの他方は、低電位電源線Ｖｓｓに電気的に接続されている。第２のト
ランジスタ６１６のゲートと第３のトランジスタ６１８のゲートは、第２のデータ保持部
６４２に電気的に接続されている。
そして、第４のトランジスタ６２０のソースおよびドレインの一方は、第３の端子６３４
に電気的に接続され、第４のトランジスタ６２０のゲートは、第４の端子６３６に電気的
に接続されている。第５のトランジスタ６２２のソースおよびドレインの一方は、高電位
電源線Ｖｄｄに電気的に接続され、第５のトランジスタ６２２のソースおよびドレインの
他方は、第４のトランジスタ６２０のソースおよびドレインの他方と、第６のトランジス
タ６２４のソースおよびドレインの一方と、第２のデータ保持部６４２に電気的に接続さ
れている。第６のトランジスタ６２４のソースおよびドレインの他方は、低電位電源線Ｖ
ｓｓに電気的に接続されている。第５のトランジスタ６２２のゲートと第６のトランジス
タ６２４のゲートは、第１のデータ保持部６４０に電気的に接続されている。
第１のトランジスタ６１４、第３のトランジスタ６１８、第４のトランジスタ６２０およ
び第６のトランジスタ６２４は、ｎチャネル型のトランジスタである。
第２のトランジスタ６１６および第５のトランジスタ６２２は、ｐチャネル型のトランジ
スタである。
第１の端子６３０は、ビット線に電気的に接続されている。第２の端子６３２は、第１の
ワード線に電気的に接続されている。第３の端子６３４は、反転ビット線に電気的に接続
されている。第４の端子６３６は、第１のワード線に電気的に接続されている。
以上説明した構成を有することで、第１の記憶回路６１０は、ＳＲＡＭを構成している。
即ち、第１の記憶回路６１０は、揮発性メモリである。本発明の一態様である記憶装置５
００では、第１の記憶回路６１０に設けられた第１のデータ保持部６４０および第２のデ
ータ保持部６４２が第２の記憶回路６１２に電気的に接続されている。
第２の記憶回路６１２は、第７のトランジスタ６２６と、第８のトランジスタ６２８と、
を有する。
次に、第２の記憶回路６１２の構成について説明する。第７のトランジスタ６２６のソー
スおよびドレインの一方は、第２のデータ保持部６４２に電気的に接続され、第７のトラ
ンジスタ６２６のソースおよびドレインの他方は、第１の容量素子６４８の一方の電極に
電気的に接続されている。第１の容量素子６４８の他方の電極には、低電位電源線Ｖｓｓ
が電気的に接続されている。第８のトランジスタ６２８のソースおよびドレインの一方は
、第１のデータ保持部６４０に電気的に接続され、第８のトランジスタ６２８のソースお
よびドレインの他方は、第２の容量素子６５０の一方の電極に電気的に接続されている。
第２の容量素子６５０の他方の電極には、低電位電源線Ｖｓｓが電気的に接続されている
。第７のトランジスタ６２６のゲートと第８のトランジスタ６２８のゲートは、第５の端
子６６８に電気的に接続されている。
第５の端子６６８は、第２のワード線に電気的に接続されている。なお、第１のワード線
と第２のワード線は、一方の動作にしたがって他方の信号が制御される構成であってもよ
いし、各々が独立に制御される構成であってもよい。
第７のトランジスタ６２６と第８のトランジスタ６２８は、オフ電流の小さいトランジス
タである。なお、図３２（Ｂ）に例示する構成では、第７のトランジスタ６２６と第８の
トランジスタ６２８は、ｎチャネル型のトランジスタであるが、これに限定されない。
第７のトランジスタ６２６と第１の容量素子６４８の一方の電極の間には、第３のデータ
保持部６４４が形成されている。第８のトランジスタ６２８と第２の容量素子６５０の一
方の電極の間には、第４のデータ保持部６４６が形成されている。第７のトランジスタ６
２６と第８のトランジスタ６２８のオフ電流が小さいため、第３のデータ保持部６４４お
よび第４のデータ保持部６４６の電荷は、長時間保持される。即ち、第２の記憶回路６１
２は、不揮発性メモリである。
上記したように、第１の記憶回路６１０は揮発性メモリであり、第２の記憶回路６１２は
不揮発性メモリであり、第１の記憶回路６１０のデータ保持部である第１のデータ保持部
６４０および第２のデータ保持部６４２は、第２の記憶回路６１２のデータ保持部である
第３のデータ保持部６４４および第４のデータ保持部６４６に、オフ電流の小さいトラン
ジスタを介して電気的に接続されている。したがって、オフ電流の小さいトランジスタの
ゲート電位を制御することで、第１の記憶回路６１０のデータを第２の記憶回路６１２の
データ保持部に退避させることができる。また、オフ電流の小さいトランジスタを用いる
ことで、記憶素子６０８への電力の供給がない場合であっても、第３のデータ保持部６４
４および第４のデータ保持部６４６には、長期にわたって記憶内容を保持することができ
る。
このように、図３２（Ｂ）に示す記憶素子６０８は、揮発性メモリのデータを不揮発性メ
モリに退避させることができる。
また、第１の記憶回路６１０はＳＲＡＭを構成するため、高速動作が要求される。他方、
第２の記憶回路６１２では電力の供給を停止した後の長期間のデータ保持が要求される。
このような構成は、第１の記憶回路６１０を高速動作可能なトランジスタを用いて形成し
、第２の記憶回路６１２をオフ電流の小さいトランジスタを用いて形成することによって
実現することができる。例えば、第１の記憶回路６１０をシリコンを用いたトランジスタ
で形成し、第２の記憶回路６１２を酸化物半導体膜を用いたトランジスタで形成すればよ
い。
本発明の一態様である記憶装置５００において、第１のトランジスタ６１４および第４の
トランジスタ６２０をオンして、揮発性メモリである第１の記憶回路６１０のデータ保持
部にデータを書き込む際に、第２の記憶回路６１２に含まれる第７のトランジスタ６２６
および第８のトランジスタ６２８がオンしていると、第１の記憶回路６１０のデータ保持
部（第１のデータ保持部６４０および第２のデータ保持部６４２）が所定の電位を保持す
るためには、第２の記憶回路６１２に含まれる第１の容量素子６４８および第２の容量素
子６５０に電荷を蓄積すればよい。したがって、第１の記憶回路６１０のデータ保持部に
データを書き込む際に、第７のトランジスタ６２６と第８のトランジスタ６２８がオンし
ていると、記憶素子６０８の高速動作を阻害する。また、第２の記憶回路６１２をシリコ
ンを用いたトランジスタで形成すると、オフ電流を十分に小さくすることが難しく、第２
の記憶回路６１２に長期にわたって記憶内容を保持することが困難である。
そこで、本発明の一態様である半導体装置では、第１の記憶回路６１０のデータ保持部（
揮発性メモリ）にデータを書き込む際には、第１の記憶回路６１０のデータ保持部と第２
の記憶回路６１２のデータ保持部の間に配されたトランジスタ（即ち、第７のトランジス
タ６２６および第８のトランジスタ６２８）をオフしておく。これによって、記憶素子６
０８の高速動作を実現する。また、第１の記憶回路６１０のデータ保持部への書き込みお
よび読み出しを行わない際（即ち、第１のトランジスタ６１４および第４のトランジスタ
６２０がオフの状態）には、第１の記憶回路６１０のデータ保持部と第２の記憶回路６１
２のデータ保持部の間に配されたトランジスタをオンする。
記憶素子６０８の揮発性メモリへのデータの書き込みの具体的な動作を以下に示す。まず
、オンされている第７のトランジスタ６２６および第８のトランジスタ６２８をオフする
。次いで、第１のトランジスタ６１４および第４のトランジスタ６２０をオンして、第１
の記憶回路６１０のデータ保持部（第１のデータ保持部６４０および第２のデータ保持部
６４２）に所定の電位を供給した後、第１のトランジスタ６１４および第４のトランジス
タ６２０をオフする。その後、第７のトランジスタ６２６および第８のトランジスタ６２
８をオンする。これによって、第２の記憶回路６１２のデータ保持部には、第１の記憶回
路６１０のデータ保持部に保持されたデータに対応したデータが保持される。
なお、少なくとも第１の記憶回路６１０のデータ保持部へのデータの書き込みのために、
第１のトランジスタ６１４および第４のトランジスタ６２０をオンする際には、第２の記
憶回路６１２に含まれる第７のトランジスタ６２６および第８のトランジスタ６２８をオ
フとする。ただし、第１の記憶回路６１０のデータ保持部からのデータの読み出しのため
に、第１のトランジスタ６１４および第４のトランジスタ６２０をオンする際には、第２
の記憶回路６１２に含まれる第７のトランジスタ６２６および第８のトランジスタ６２８
はオフとしてもよいし、オンとしてもよい。
また、記憶素子６０８への電力の供給を停止する場合には、記憶素子６０８への電力の供
給を停止する直前に、第１の記憶回路６１０のデータ保持部と第２の記憶回路６１２のデ
ータ保持部の間に配されたトランジスタ（即ち、第７のトランジスタ６２６および第８の
トランジスタ６２８）をオフして、第２の記憶回路６１２に保持されたデータを不揮発化
する。揮発性メモリへの電力の供給が停止される直前に第７のトランジスタ６２６と第８
のトランジスタ６２８をオフする手段は、第１の駆動回路６０４および第２の駆動回路６
０６に搭載してもよいし、これらの駆動回路を制御する別の制御回路に設けられていても
よい。
なお、ここで、第１の記憶回路６１０のデータ保持部と第２の記憶回路６１２のデータ保
持部の間に配された第７のトランジスタ６２６および第８のトランジスタ６２８のオンま
たはオフは、記憶素子ごとに行ってもよいし、記憶素子部６０２をいくつかに区分けした
ブロックごとに行ってもよい。
第１の記憶回路６１０をＳＲＡＭとして動作させる際に、第１の記憶回路６１０のデータ
保持部と第２の記憶回路６１２のデータ保持部の間に配されたトランジスタをオフするた
め、第２の記憶回路６１２に含まれる第１の容量素子６４８および第２の容量素子６５０
への電荷の蓄積を行うことなく第１の記憶回路６１０にデータを保持することが可能とな
るため、記憶素子６０８を高速に動作させることができる。
また、本発明の一態様である記憶装置５００では、記憶装置５００への電力の供給を停止
する（記憶装置５００の電源を遮断する）前に、最後にデータを書き換えた記憶素子６０
８が有する、第１の記憶回路６１０のデータ保持部と第２の記憶回路６１２のデータ保持
部の間に配されたトランジスタのみをオンしてもよい。このとき、最後にデータを書き換
えた記憶素子６０８のアドレスを外部メモリに記憶しておくと、スムーズに退避させるこ
とができる。
ただし、本発明の一態様である半導体装置の駆動方法は上記説明に限定されるものではな
い。
以上説明したように、記憶装置５００を高速動作させることができる。また、データの退
避を一部の記憶素子のみで行うため、消費電力を抑えることができる。
なお、ここでは、揮発性メモリとしてＳＲＡＭを用いたが、これに限定されず、他の揮発
性メモリを用いてもよい。
＜ＣＰＵ＞
図２０は、上述したトランジスタを少なくとも一部に用いたＣＰＵの具体的な構成を示す
ブロック図である。
図２０（Ａ）に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈ
ｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、論理演算回路）、ＡＬＵコントローラ１１９２、イ
ンストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコ
ントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインター
フェース１１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１
８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる
。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。
もちろん、図２０（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実
際のＣＰＵはその用途によって多種多様な構成を有している。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクション
デコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタ
ラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ
１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントロー
ラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制
御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御する
ための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラ
ム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク
状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアド
レスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９
２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、および
レジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタ
イミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号
ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記
各種回路に供給する。
図２０（Ａ）に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レ
ジスタ１１９６のメモリセルとして、上述したトランジスタを用いることができる。
図２０（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１
からの指示に従い、レジスタ１１９６における保持動作の選択を行う。即ち、レジスタ１
１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容
量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持
が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われ
る。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換
えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができ
る。
電源停止に関しては、図２０（Ｂ）または図２０（Ｃ）に示すように、メモリセル群と、
電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を
設けることにより行うことができる。以下に図２０（Ｂ）および図２０（Ｃ）の回路の説
明を行う。
図２０（Ｂ）および図２０（Ｃ）は、メモリセルへの電源電位の供給を制御するスイッチ
ング素子に、上述したトランジスタを用いた記憶装置である。
図２０（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、メモリセル１１４２を複
数有するメモリセル群１１４３とを有している。具体的に、各メモリセル１１４２には、
上述したトランジスタを用いることができる。メモリセル群１１４３が有する各メモリセ
ル１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供
給されている。さらに、メモリセル群１１４３が有する各メモリセル１１４２には、信号
ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
図２０（Ｂ）では、スイッチング素子１１４１として、上述したトランジスタを用いてお
り、該トランジスタは、そのゲート電極層に与えられる信号ＳｉｇＡによりスイッチング
が制御される。
なお、図２０（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構
成を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチン
グ素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合
、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよ
いし、直列と並列が組み合わされて接続されていてもよい。
また、図２０（Ｂ）では、スイッチング素子１１４１により、メモリセル群１１４３が有
する各メモリセル１１４２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが
、スイッチング素子１１４１により、ローレベルの電源電位ＶＳＳの供給が制御されてい
てもよい。
また、図２０（Ｃ）には、メモリセル群１１４３が有する各メモリセル１１４２に、スイ
ッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装
置の一例を示す。スイッチング素子１１４１により、メモリセル群１１４３が有する各メ
モリセル１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、ス
イッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合
においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具
体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置へ
の情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消
費電力を低減することができる。
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐ
ｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌ
ｅ Ｇａｔｅ Ａｒｒａｙ）等のＬＳＩにも応用可能である。
＜オフ電流を測定する方法について＞
酸化物半導体膜を用いたトランジスタは、オフ電流が極めて小さいことが知られている。
例えば、酸化物半導体膜を用いたトランジスタのオフ電流は、例えば、チャネル長３μｍ
、チャネル幅１μｍのとき、８５℃において、１０ｚＡ（１×１０−２０Ａ）未満、１ｚ
Ａ（１×１０−２１Ａ）未満、１００ｙＡ（１×１０−２２Ａ）未満、１０ｙＡ（１×１
０−２３Ａ）未満または１ｙＡ（１×１０−２４Ａ）未満とすることができる。
しかし、１×１０−１３Ａ未満または１×１０−１４Ａ未満の電流は、測定できない場合
がある。これは、電流を測定するための装置の測定下限が１×１０−１３Ａから１×１０
−１４Ａ程度であることに由来する。なお、オフ電流とは、トランジスタがオフのとき（
ゲート電圧がしきい値電圧よりも十分小さいとき）のドレイン電流をいう。
そこで、トランジスタのオフ電流が極めて小さい場合でも、オフ電流を測定することが可
能な方法について、以下で説明する。
例えば、４つのトランジスタを有する回路構成を用いて、極めてオフ電流の小さいトラン
ジスタのオフ電流を測定することができる。
図３３に、第１のトランジスタ（Ｔｒ１）のオフ電流を測定するための回路構成を示す。
第１のトランジスタ（Ｔｒ１）のドレイン端子は、第２のトランジスタ（Ｔｒ２）のソー
ス端子と電気的に接続している。この接続箇所をノードＮと呼ぶ。第２のトランジスタ（
Ｔｒ２）のドレイン端子は、高電位ＶＤＤ１を供給する配線と電気的に接続している。第
１のトランジスタ（Ｔｒ１）のソース端子は、低電位ＶＳＳ１を供給する配線と電気的に
接続している。
ノードＮは、読み出し回路と電気的に接続している。図３３では、読み出し回路として、
ソースフォロワ回路を用いた例を示す。ソースフォロワ回路は、第３のトランジスタ（Ｔ
ｒ３）と第４のトランジスタ（Ｔｒ４）とを有する。また、ソースフォロワ回路は、第３
のトランジスタ（Ｔｒ３）のソース端子と、第４のトランジスタ（Ｔｒ４）のドレイン端
子との間に出力端子（電位Ｖｏｕｔ）を有する。
第３のトランジスタ（Ｔｒ３）のソース端子は、第４のトランジスタ（Ｔｒ４）のドレイ
ン端子と電気的に接続している。第３のトランジスタ（Ｔｒ３）のドレイン端子は、高電
位ＶＤＤ２を供給する配線と電気的に接続している。第４のトランジスタ（Ｔｒ４）のソ
ース端子は、低電位ＶＳＳ２を供給する配線と電気的に接続している。
第２のトランジスタ（Ｔｒ２）は、第１のトランジスタ（Ｔｒ１）よりもオフ電流の十分
小さいトランジスタとする。例えば、第１のトランジスタ（Ｔｒ１）および第２のトラン
ジスタ（Ｔｒ２）が同様の構成を有する場合、第２のトランジスタ（Ｔｒ２）のチャネル
幅が、第１のトランジスタ（Ｔｒ１）よりも十分小さければよい。第２のトランジスタ（
Ｔｒ２）のチャネル幅は、例えば、第１のトランジスタ（Ｔｒ１）のチャネル幅の１００
分の１以下、好ましくは１０００分の１以下、さらに好ましくは１００００分の１以下と
する。ただし、第２のトランジスタ（Ｔｒ２）は、第１のトランジスタ（Ｔｒ１）よりも
オフ電流の十分小さいトランジスタでなくても構わない場合がある。例えば、第１のトラ
ンジスタ（Ｔｒ１）と第２のトランジスタ（Ｔｒ２）のオフ電流が同程度であっても構わ
ない場合がある。
なお、図３３に示した回路構成を有さない半導体装置を構成するトランジスタのオフ電流
を測定する場合、半導体装置内の配線の接続を修正することによって、図３３に示した回
路構成と類似する回路構成を形成しても構わない。配線の接続を切るには、例えば、レー
ザビームなどを用いることができる。また、配線と配線とを接続するには、収束イオンビ
ーム（ＦＩＢ：Ｆｏｃｕｓｅｄ Ｉｏｎ Ｂｅａｍ）を用いた蒸着法などを用いることが
できる。
次に、図３３に示した回路構成を用いて、第１のトランジスタ（Ｔｒ１）のオフ電流を測
定する方法を説明する。
まず、第１のトランジスタ（Ｔｒ１）をオフする（ゲート電圧Ｖｇ１をしきい値電圧より
も十分低くする）。次に、ノードＮに電荷を注入する。ノードＮへの電荷の注入は、第２
のトランジスタ（Ｔｒ２）をオンする（ゲート電圧Ｖｇ２をしきい値電圧よりも十分高く
する）ことで行えばよい。ノードＮへの電荷の注入が完了した後、第２のトランジスタ（
Ｔｒ２）をオフする。なお、第２のトランジスタ（Ｔｒ２）は、第１のトランジスタ（Ｔ
ｒ１）よりもオフ電流の十分小さいトランジスタである。したがって、ノードＮに蓄えら
れた電荷は、第２のトランジスタ（Ｔｒ２）のオフ電流によって減少する割合は低く、ほ
とんどが第１のトランジスタ（Ｔｒ１）のオフ電流によって減少していくと見なすことが
できる。
次に、ノードＮに蓄えられた電荷の減少量を読み出すための読み出し回路（ここではソー
スフォロワ回路）の動作について説明する。
まず、第４のトランジスタ（Ｔｒ４）のゲート端子には、ゲート電圧Ｖｒｅｆを印加する
。ゲート電圧Ｖｒｅｆは、第４のトランジスタ（Ｔｒ４）のしきい値電圧よりも僅かに高
い電圧とする。ゲート電圧Ｖｒｅｆが印加されているとき、第３のトランジスタ（Ｔｒ３
）のゲート端子（Ｖｉｎ）は、出力端子（Ｖｏｕｔ）と同程度の電位となる。
ここで、図３３より、ノードＮは、第３のトランジスタ（Ｔｒ３）のゲート端子と電気的
に接続しているため、ノードＮの電位は、読み出し回路の入力端子（Ｖｉｎ）と同じ電位
である。また、入力端子（Ｖｉｎ）と出力端子（Ｖｏｕｔ）は同程度の電位となるため、
ノードＮの電位は、出力端子（Ｖｏｕｔ）の電位として読み出すことができる。
このようにして読み出されたノードＮの電位の変化から、第１のトランジスタ（Ｔｒ１）
のオフ電流を見積もることができる。
ノードＮに蓄積された電荷量（ＱＮ［Ｃ］）は、ノードＮに蓄積可能な容量（ＣＮ［Ｆ］
）と、ノードＮの電位（ＶＮ［Ｖ］）との積である（ＱＮ＝ＣＮ・ＶＮ）。また、ノード
Ｎに蓄積された電荷量の変化（ΔＱＮ［Ｃ］）を時間の変化（Δｔ［秒］）で除した値が
、ノードＮのリーク電流（ＩＮｌｅａｋ［Ａ］）となる。
したがって、ノードＮのリーク電流（ＩＮｌｅａｋ［Ａ］）と、ノードＮの時間の変化（
Δｔ［秒］）に対するノードＮの電位の変化（ΔＶＮ［Ｖ］）との関係は、ノードＮに蓄
積可能な容量（ＣＮ［Ｆ］）を用いて、数式（１）のように表される。
ここで、ノードＮのリーク電流が第１のトランジスタ（Ｔｒ１）のオフ電流と見なせる場
合、第１のトランジスタ（Ｔｒ１）のオフ電流は、ノードＮの時間の変化に対する電位の
変化量を測定した結果と、ノードＮに蓄積可能な容量を、数式（１）に代入することで、
見積もることができる。ここで、前述したように、図３３から、ノードＮの電位は、読み
出し回路の入力端子（Ｖｉｎ）と同じ電位である。また、入力端子（Ｖｉｎ）と出力端子
（Ｖｏｕｔ）は同程度の電位となる。よって、ノードＮの時間の変化に対する電位の変化
量は、出力端子（Ｖｏｕｔ）の電位の変化量とみなすことができる。
なお、第１のトランジスタ（Ｔｒ１）と第２のトランジスタ（Ｔｒ２）のオフ電流が同程
度の場合（オフ電流比が１：１程度）、第１のトランジスタ（Ｔｒ１）のオフ電流は、ノ
ードＮのリーク電流のおよそ半分として見積もることができる。このように、第１のトラ
ンジスタ（Ｔｒ１）と第２のトランジスタ（Ｔｒ２）とのオフ電流比がわかれば、第２の
トランジスタ（Ｔｒ２）が第１のトランジスタ（Ｔｒ１）よりもオフ電流の十分小さいト
ランジスタでない場合でも、第１のトランジスタ（Ｔｒ１）のオフ電流を見積もることが
できる。
＜オフ電流を実測した例＞
以下では、上述した方法を用いて、酸化物半導体膜を用いたトランジスタのオフ電流を測
定した例について説明する。酸化物半導体膜としては、Ｉｎ−Ｇａ−Ｚｎ酸化物膜を用い
た。Ｉｎ−Ｇａ−Ｚｎ酸化物膜を用いたトランジスタは、オフ電流の極めて小さいトラン
ジスタである。
図３３に示したオフ電流を測定する第１のトランジスタ（Ｔｒ１）としては、チャネル長
が３μｍ、チャネル幅が１０００００μｍのトランジスタを用いた。また、ノードＮに電
荷を注入する第２のトランジスタ（Ｔｒ２）としては、チャネル長が３μｍ、チャネル幅
が１０μｍのトランジスタを用いた。
即ち、第２のトランジスタ（Ｔｒ２）は、第１のトランジスタ（Ｔｒ１）と比べ、チャネ
ル幅が１００００分の１である。ここで、チャネル幅はオフ電流と比例する。したがって
、第２のトランジスタ（Ｔｒ２）は、第１のトランジスタ（Ｔｒ１）と比べ、オフ電流が
１００００分の１となる。
一方、酸化物半導体膜を用いたトランジスタにおいて、オフ電流はチャネル長に反比例し
ない場合がある。例えば、チャネル長が０．３μｍから１０μｍ程度であれば、トランジ
スタのオフ電流に大きな差は見られない場合がある。したがって、酸化物半導体膜を用い
たトランジスタのオフ電流は、例えば、０．３μｍから１０μｍ程度の範囲において、チ
ャネル長が異なっても、チャネル幅当たりのオフ電流として比較することが可能である。
ただし、より厳密にトランジスタのオフ電流を比較する場合は、チャネル長の揃ったトラ
ンジスタを用いることが好ましい。
以上に示した構成において、第１のトランジスタ（Ｔｒ１）のオフ電流を測定した。オフ
電流は、基板温度を８５℃、１２５℃または１５０℃として測定した（サンプル数２）。
なお、オフ電流を測定したトランジスタのチャネル幅は１００００μｍである。
その結果、第１のトランジスタ（Ｔｒ１）のチャネル幅が１μｍ当たりのオフ電流は、８
５℃で４．４×１０−２３Ａ／μｍおよび４．０×１０−２３Ａ／μｍ、１２５℃で１．
７×１０−２１Ａ／μｍおよび１．６×１０−２３Ａ／μｍ、１５０℃で１．４×１０−
２０Ａ／μｍおよび１．３×１０−２３Ａ／μｍであった。
以上に示したように、図３３に示した回路構成を用いることで、オフ電流の極めて小さい
、Ｉｎ−Ｇａ−Ｚｎ酸化物膜を用いたトランジスタにおいて、オフ電流を見積もることが
できた。
ここで、図３４に、基板温度（Ｔ［Ｋ］）の逆数（１／Ｔ［１／Ｋ］）を横軸とし、チャ
ネル幅が１μｍ当たりのオフ電流（Ｉｏｆｆ［Ａ／μｍ］）を縦軸（対数目盛）としたア
レニウスプロットを示す。
図３４より、オフ電流の対数は温度の逆数に対して、良好な直線性を示した。第１のトラ
ンジスタ（Ｔｒ１）のチャネル幅が１μｍ当たりのオフ電流（Ｉｏｆｆ［Ａ／μｍ］）は
、基板温度（Ｔ［Ｋ］）を用い、アレニウスの式である数式（２）で表される。
＜オフ電流を測定する方法の応用例＞
ここまでは、４つのトランジスタを有する回路構成を用いて、極めて小さいオフ電流を見
積もる方法を説明した。続いて、１つのトランジスタから、極めて小さいオフ電流を直接
見積もる方法について説明する。
以下では、数式（２）を応用することで、極めて小さいオフ電流を見積もる方法について
説明する。この方法により、トランジスタが１つの場合でも、極めて小さいオフ電流を見
積もることができる場合がある。
前述したように、トランジスタのオフ電流の対数は基板温度の逆数に対して、良好な直線
性を示す。したがって、基板温度によっては、極めてオフ電流の小さいトランジスタにお
いても、オフ電流を測定できる場合がある。
ここで、数式（２）において、傾きを示す−１．３×１０４は、酸化物半導体膜を用いた
トランジスタであれば、いずれの場合でもおおよそ同じ値（−１．１×１０４から−１．
５×１０４程度）を示すことがわかっている。したがって、数式（２）を変形すると、数
式（３）のように表される。
数式（３）における定数Ａは、トランジスタごとに異なる固有の定数である。したがって
、定数Ａを求めることができれば、特定の基板温度におけるトランジスタのオフ電流を見
積もることができる。
例えば、ある基板温度におけるトランジスタのオフ電流が測定できた場合、数式（３）に
基板温度およびオフ電流を代入することで、定数Ａを算出することができる。
したがって、例えば、低温（２５℃から９５℃程度）でオフ電流が測定することができず
、かつ高温（１２５℃から２００℃程度）でオフ電流を測定することができた場合、高温
で測定されたオフ電流から、低温におけるオフ電流を見積もることができる。ただし、よ
り高温（例えば２００℃より高い温度）では、半導体層や配線、電極の劣化により、トラ
ンジスタに異常が生じる場合がある。その場合、正しくオフ電流を見積もることができな
くなるため注意を要する。
また、例えば、高温でオフ電流を測定することができなかった場合でも、低温におけるオ
フ電流が、一定の値より小さいことを知ることができる。具体的には、電流を測定する装
置の測定下限が１．０×１０−１４Ａである場合、オフ電流が測定下限未満となった基板
温度と、各基板温度において予測されるオフ電流との関係は、表１に示す値より小さくな
ることがわかる。
なお、トランジスタのチャネル幅はオフ電流と比例するため、チャネル幅が１μｍより大
きいトランジスタであれば、表１に示した値よりも、さらに小さいオフ電流を見積もるこ
とができる。
以上に示したように、オフ電流の極めて小さいトランジスタが１つから、数式（３）の関
係により、オフ電流を見積もることのできる場合がある。
＜設置例＞
図２１（Ａ）において、テレビジョン装置８０００は、筐体８００１に表示部８００２が
組み込まれており、表示部８００２により映像を表示し、スピーカー部８００３から音声
を出力することが可能である。
テレビジョン装置８０００は、受信機やモデムなどを備えていてもよい。テレビジョン装
置８０００は、受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを
介して有線または無線による通信ネットワークに接続することにより、一方向（送信者か
ら受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を
行うことも可能である。
また、テレビジョン装置８０００は、情報通信を行うためのＣＰＵや、メモリを備えてい
てもよい。テレビジョン装置８０００は、上述したメモリやＣＰＵを用いることが可能で
ある。
図２１（Ａ）において、警報装置８１００は、住宅用火災警報器であり、検出部と、マイ
クロコンピュータ８１０１を有している。マイクロコンピュータ８１０１には、上述した
トランジスタを用いたＣＰＵが含まれる。
図２１（Ａ）において、室内機８２００および室外機８２０４を有するエアコンディショ
ナーには、上述したトランジスタを用いたＣＰＵが含まれる。具体的に、室内機８２００
は、筐体８２０１、送風口８２０２、ＣＰＵ８２０３等を有する。図２１（Ａ）において
、ＣＰＵ８２０３が、室内機８２００に設けられている場合を例示しているが、ＣＰＵ８
２０３は室外機８２０４に設けられていてもよい。または、室内機８２００と室外機８２
０４の両方に、ＣＰＵ８２０３が設けられていてもよい。上述したトランジスタを用いた
ＣＰＵが含まれることで、エアコンディショナーを省電力化できる。
図２１（Ａ）において、電気冷凍冷蔵庫８３００には、上述したトランジスタを用いたＣ
ＰＵが含まれる。具体的に、電気冷凍冷蔵庫８３００は、筐体８３０１、冷蔵室用扉８３
０２、冷凍室用扉８３０３、ＣＰＵ８３０４等を有する。図２１（Ａ）では、ＣＰＵ８３
０４が、筐体８３０１の内部に設けられている。上述したトランジスタを用いたＣＰＵが
含まれることで、電気冷凍冷蔵庫８３００を省電力化できる。
図２１（Ｂ）および図２１（Ｃ）において、電気自動車の例を示す。電気自動車９７００
には、二次電池９７０１が搭載されている。二次電池９７０１の電力は、制御回路９７０
２により出力が調整されて、駆動装置９７０３に供給される。制御回路９７０２は、図示
しないＲＯＭ、ＲＡＭ、ＣＰＵ等を有する処理装置９７０４によって制御される。上述し
たトランジスタを用いたＣＰＵが含まれることで、電気自動車９７００を省電力化できる
。
駆動装置９７０３は、直流電動機もしくは交流電動機単体、または電動機と内燃機関と、
を組み合わせて構成される。処理装置９７０４は、電気自動車９７００の運転者の操作情
報（加速、減速、停止など）や走行時の情報（上り坂や下り坂等の情報、駆動輪にかかる
負荷情報など）の入力情報に基づき、制御回路９７０２に制御信号を出力する。制御回路
９７０２は、処理装置９７０４の制御信号により、二次電池９７０１から供給される電気
エネルギーを調整して駆動装置９７０３の出力を制御する。交流電動機を搭載している場
合は、図示していないが、直流を交流に変換するインバータも内蔵される。
なお、本実施の形態は、基本原理の一例について述べたものである。したがって、本実施
の形態の一部について、実施の形態の他の一部と、自由に組み合わせることや、適用する
ことや、置き換えて実施することができる。
本実施例では、過剰酸素を含む絶縁膜である、酸化シリコン膜または酸化窒化シリコン膜
に不純物としてリンを添加し、ＴＤＳによる酸素放出を評価した。
試料の作製方法を以下に示す。
まず、基板としてシリコンウェハを準備した。次に、シリコンウェハを熱酸化法により酸
化させ、表面に厚さ１００ｎｍの第１の酸化シリコン膜を形成した。次に、スパッタリン
グ法により、厚さが３００ｎｍの第２の酸化シリコン膜を成膜した。
第２の酸化シリコン膜は、合成石英ターゲットを用い、成膜ガスを酸素５０ｓｃｃｍとし
、圧力を０．４Ｐａとし、成膜電力を１．５ｋＷ（１３．５６ＭＨｚ）とし、ターゲット
−基板間距離を６０ｍｍとし、基板温度を１００℃として成膜した。
次に、試料に不純物としてリンイオン（Ｐ＋）を注入することで実施例試料１、実施例試
料２および実施例試料３を作製した。
リンイオンの添加は、イオン注入法を用い、加速電圧を３０ｋＶとして行った。実施例試
料１は、リンイオンの注入濃度を１×１０１５ｉｏｎｓ／ｃｍ２とした。実施例試料２は
、リンイオンの注入濃度を２×１０１５ｉｏｎｓ／ｃｍ２とした。実施例試料３は、リン
イオンの注入濃度を１×１０１６ｉｏｎｓ／ｃｍ２とした。なお、比較例試料として、リ
ンイオンを注入していない試料を準備した。
図２２に、実施例試料１、実施例試料２、実施例試料３および比較例試料の、ＴＤＳによ
る基板温度と質量電荷比（Ｍ／ｚ）が３２のイオン強度との関係を示す。ＴＤＳの測定は
、各試料を１０ｍｍ×１０ｍｍに分断した試料に対して行った。なお、Ｍ／ｚが３２で検
出されるガスには酸素ガス（Ｏ２）がある。本実施例では、Ｍ／ｚが３２で検出されるガ
スは、全て酸素ガスとみなす。
図２２より、リンイオンを注入していない、比較例試料は、基板温度２５０℃以上４５０
℃以下程度の範囲で酸素ガスを放出した。一方、リンイオンを注入した、実施例試料１、
実施例試料２および実施例試料３は、比較例試料に対して酸素ガスの放出量が少ないこと
がわかった。
図２２より、実施例試料１の酸素放出量は、８．１×１０１５ａｔｏｍｓ／ｃｍ２（２．
７×１０２０ａｔｏｍｓ／ｃｍ３）であった。また、実施例試料２の酸素放出量は、５．
５×１０１５ａｔｏｍｓ／ｃｍ２（１．８×１０２０ａｔｏｍｓ／ｃｍ３）であった。ま
た、実施例試料３の酸素放出量は、１．１×１０１４ａｔｏｍｓ／ｃｍ２（３．７×１０
１８ａｔｏｍｓ／ｃｍ３）であった。また、比較例試料の酸素放出量は、１．１×１０１
６ａｔｏｍｓ／ｃｍ２（３．７×１０２０ａｔｏｍｓ／ｃｍ３）であった。なお、単位体
積当たりの酸素放出量は、第２の酸化シリコン膜の厚さ３００ｎｍから換算した。
図２３に、図２２から算出した酸素放出量を示す。なお、酸素放出量は、酸素原子に換算
した値を示す。図２３は、リンイオン注入濃度と酸素放出量との関係である。なお、リン
イオンを注入していない、比較例試料の酸素放出量を破線で示す。
したがって、加熱によって放出する酸素の量を低減させるためには、３０ｋＶの加速電圧
では、酸化シリコン膜中にリンイオンを１×１０１５ｉｏｎｓ／ｃｍ２以上、好ましくは
２×１０１５ｉｏｎｓ／ｃｍ２以上、さらに好ましくは１×１０１６ｉｏｎｓ／ｃｍ２以
上の濃度で注入すればよいことがわかった。
図２２より、加熱により酸素を放出することが可能な絶縁膜にリンイオンを注入すること
で、加熱によって放出する酸素の量を低減できることがわかる。
次に、実施例試料４の作製方法を示す。
まず、基板としてシリコンウェハを準備した。次に、シリコンウェハを熱酸化法により酸
化させ、表面に厚さ１００ｎｍの酸化シリコン膜を形成した。次に、ＣＶＤ法により、厚
さが３００ｎｍの酸化窒化シリコン膜を成膜した。
酸化窒化シリコン膜は、成膜ガスをシラン２ｓｃｃｍおよび亜酸化窒素４０００ｓｃｃｍ
とし、圧力を７００Ｐａとし、成膜電力を２５０Ｗ（６０ＭＨｚ）とし、電極間距離を９
ｍｍとし、基板温度を４００℃として成膜した。
次に、試料に不純物としてリンイオン（Ｐ＋）を注入することで実施例試料４を作製した
。リンイオンの添加は、イオン注入法を用い、加速電圧を３０ｋＶとして行った。実施例
試料４は、リンイオンの注入濃度を１×１０１６ｉｏｎｓ／ｃｍ２とした。
したがって、実施例試料３と実施例試料４との違いは、第２の酸化シリコン膜を用いるか
、酸化窒化シリコン膜を用いるかのみである。
次に、実施例試料３および実施例試料４をエッチングし、エッチング深さと酸素放出量と
の関係を評価した。実施例試料３および実施例試料４は、１０ｍｍ×１０ｍｍに分断した
。なお、ＴＤＳの測定は、測定１回に対して分断した試料を１枚用いた。
図２４は、エッチングなしの第２の酸化シリコン膜または酸化窒化シリコン膜の厚さを基
準（深さ０ｎｍ）とし、各エッチング深さにおける酸素放出量をプロットした。エッチン
グは、エッチャントには、フッ化水素アンモニウムを６．７％とフッ化アンモニウムを１
２．７％含む混合溶液（ステラケミファ社製 ＬＡＬ５００）を用い、２０℃で行った。
図２４（Ａ）に実施例試料３の酸素放出量を、図２４（Ｂ）に実施例試料４の酸素放出量
を、それぞれ示す。
なお、図２４には、計算によって算出した、第２の酸化シリコン膜または酸化窒化シリコ
ン膜中のリン濃度を示す。計算は、ＴＲＩＭ（Ｔｒａｎｓｐｏｒｔ ｏｆ Ｉｏｎ ｉｎ
Ｍａｔｔｅｒ）を用い、膜密度を２．２ｇ／ｃｍ３として行った。計算により、各試料
は、深さ５０ｎｍから６０ｎｍ程度にリン濃度の最大値を有することがわかった。
図２４（Ａ）より、実施例試料３は、第２の酸化シリコン膜を５０ｎｍの深さまでエッチ
ングすることで、酸素放出量が増大することがわかった。また、第２の酸化シリコン膜を
９０ｎｍの深さまでエッチングすることで、酸素放出量が極大となることがわかった。ま
た、図２４（Ｂ）より、実施例試料４は、酸化窒化シリコン膜を７８ｎｍの深さまでエッ
チングすることで、酸素放出量が増大することがわかった。また、酸化窒化シリコン膜を
８３ｎｍの深さまでエッチングすることで、酸素放出量が最大となることがわかった。
図２４より、絶縁膜中のリン濃度が最大値を示す領域をエッチングすると、酸素放出量は
大きく変化することがわかった。このことから、リン濃度を２×１０２０ａｔｏｍｓ／ｃ
ｍ３以上とすることで高い酸素ブロック性を示す領域が形成できていることがわかった。
また、リン濃度の低い領域では、加熱によって放出される酸素が保持されていることがわ
かった。
本実施例より、過剰酸素を含む絶縁膜である、酸化シリコン膜および酸化窒化シリコン膜
中に不純物としてリンを添加することで、酸素ブロック領域を形成できることがわかる。
本実施例では、過剰酸素を含む絶縁膜である酸化シリコン膜中に、不純物としてホウ素を
添加し、ＴＤＳによる酸素放出を評価した。
試料の作製方法を以下に示す。
まず、基板としてシリコンウェハを準備した。次に、シリコンウェハを熱酸化法により酸
化させ、表面に厚さ１００ｎｍの第１の酸化シリコン膜を形成した。次に、スパッタリン
グ法により、厚さが３００ｎｍの第２の酸化シリコン膜を成膜した。
第２の酸化シリコン膜は、合成石英ターゲットを用い、成膜ガスを酸素５０ｓｃｃｍとし
、圧力を０．４Ｐａとし、成膜電力を１．５ｋＷ（１３．５６ＭＨｚ）とし、ターゲット
−基板間距離を６０ｍｍとし、基板温度を１００℃として成膜した。
次に、試料に不純物としてホウ素イオン（Ｂ＋）を注入することで、実施例試料５を作製
した。
ホウ素イオンの添加は、イオン注入法を用い、加速電圧を１０ｋＶとして行った。実施例
試料５は、ホウ素イオンの注入濃度を１×１０１６ｉｏｎｓ／ｃｍ２とした。なお、比較
例試料として、イオンを注入していない試料を準備した。当該試料は、比較例試料として
先の実施例に示した試料と同一である。
図２５に、実施例試料５および比較例試料の、ＴＤＳによる基板温度とＭ／ｚが３２のイ
オン強度との関係を示す。ＴＤＳの測定は、各試料を１０ｍｍ×１０ｍｍに分断した試料
に対して行った。
図２５より、ホウ素イオンを注入していない、比較例試料は、基板温度２５０℃以上４５
０℃以下程度の範囲で酸素ガスを放出した。一方、ホウ素イオンを注入した実施例試料５
は、比較例試料に対して酸素ガスの放出量が少ないことがわかった。
図２５より、実施例試料５の酸素放出量は、３．１×１０１５ａｔｏｍｓ／ｃｍ２（１．
０×１０２０ａｔｏｍｓ／ｃｍ３）であった。また、比較例試料の酸素放出量は、１．１
×１０１６ａｔｏｍｓ／ｃｍ２（３．７×１０２０ａｔｏｍｓ／ｃｍ３）であった。なお
、単位体積当たりの酸素放出量は、第２の酸化シリコン膜の厚さ３００ｎｍから換算した
。
したがって、加熱によって放出する酸素の量を低減させるためには、１０ｋＶの加速電圧
では、酸化シリコン膜中にホウ素イオンを１×１０１６ｉｏｎｓ／ｃｍ２以上の濃度で注
入すればよいことがわかった。
図２５より、加熱により酸素を放出することが可能な絶縁膜に、ホウ素イオンを注入する
ことでも、加熱によって放出する酸素の量を低減できることがわかる。
本実施例より、過剰酸素を含む絶縁膜である、酸化シリコン膜中に不純物としてホウ素を
添加することでも、酸素ブロック領域を形成できることがわかる。
５２ 絶縁膜
５３ 領域
５６ 酸化物半導体膜
６８ 絶縁膜
６９ 領域
１００ 基板
１０２ 絶縁膜
１０３ 領域
１０４ ゲート電極
１０６ 酸化物半導体膜
１１２ ゲート絶縁膜
１１３ 領域
１１６ａ ソース電極
１１６ｂ ドレイン電極
１１８ 保護絶縁膜
１１９ 領域
１２０ レジストマスク
１２６ａ 配線
１２６ｂ 配線
１３６ 酸化物半導体膜
１５２ 素子分離領域
１５４ ゲート電極
１５８ 領域
１６２ ゲート絶縁膜
１６６ａ 領域
１６６ｂ 領域
１６８ 絶縁膜
１６９ 領域
１８０ レジストマスク
１９１ トランジスタ
１９２ トランジスタ
２００ 基板
２０２ 下地絶縁膜
２０３ 領域
２０４ ゲート電極
２０６ 酸化物半導体膜
２１２ ゲート絶縁膜
２１３ 領域
２１６ａ ソース電極
２１６ｂ ドレイン電極
２１８ 保護絶縁膜
２１９ 領域
２２０ レジストマスク
２２６ａ 配線
２２６ｂ 配線
２３６ 酸化物半導体膜
２４２ 絶縁膜
３００ 基板
３０４ ゲート電極
３０６ 酸化物半導体膜
３１２ ゲート絶縁膜
３１３ 領域
３１６ａ ソース電極
３１６ｂ ドレイン電極
３１８ 保護絶縁膜
３１９ 領域
３２０ レジストマスク
３２６ａ 配線
３２６ｂ 配線
３３６ 酸化物半導体膜
４００ メモリセル
４１１ トランジスタ
４１２ トランジスタ
４１３ トランジスタ
４１４ 容量素子
５００ 記憶装置
６０２ 記憶素子部
６０４ 駆動回路
６０６ 駆動回路
６０８ 記憶素子
６１０ 記憶回路
６１２ 記憶回路
６１４ トランジスタ
６１６ トランジスタ
６１８ トランジスタ
６２０ トランジスタ
６２２ トランジスタ
６２４ トランジスタ
６２６ トランジスタ
６２８ トランジスタ
６３０ 端子
６３２ 端子
６３４ 端子
６３６ 端子
６４０ データ保持部
６４２ データ保持部
６４４ データ保持部
６４６ データ保持部
６４８ 容量素子
６５０ 容量素子
６６８ 端子
１１４１ スイッチング素子
１１４２ メモリセル
１１４３ メモリセル群
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
８０００ テレビジョン装置
８００１ 筐体
８００２ 表示部
８００３ スピーカー部
８１００ 警報装置
８１０１ マイクロコンピュータ
８２００ 室内機
８２０１ 筐体
８２０２ 送風口
８２０３ ＣＰＵ
８２０４ 室外機
８３００ 電気冷凍冷蔵庫
８３０１ 筐体
８３０２ 冷蔵室用扉
８３０３ 冷凍室用扉
８３０４ ＣＰＵ
９７００ 電気自動車
９７０１ 二次電池
９７０２ 制御回路
９７０３ 駆動装置
９７０４ 処理装置

Claims (6)

  1. 第１の領域を有する下地絶縁膜と、
    前記下地絶縁膜上の酸化物半導体膜と、
    前記酸化物半導体膜と接するゲート絶縁膜と、
    前記ゲート絶縁膜上のゲート電極と、を有し、
    前記第１の領域と前記酸化物半導体膜とは互いに重畳せず、
    前記第１の領域は、リンまたはホウ素を含み、
    前記第１の領域に含まれるリンまたはホウ素の濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以上であることを特徴とする半導体装置。
  2. 請求項１において、
    前記下地絶縁膜は、過剰酸素を有することを特徴とする半導体装置。
  3. 第１の領域を有する下地絶縁膜と、
    前記下地絶縁膜上の酸化物半導体膜と、
    前記酸化物半導体膜と接するゲート絶縁膜と、
    前記ゲート絶縁膜上のゲート電極と、
    前記酸化物半導体膜上、前記ゲート絶縁膜上および前記ゲート電極上の保護絶縁膜と、を有し、
    前記第１の領域と前記酸化物半導体膜とは互いに重畳せず、
    前記第１の領域は、リンまたはホウ素を含み、
    前記保護絶縁膜の一部は、リンまたはホウ素を含み、
    前記第１の領域に含まれるリンまたはホウ素の濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以上であることを特徴とする半導体装置。
  4. 第１の領域を有する下地絶縁膜と、
    前記下地絶縁膜上の酸化物半導体膜と、
    前記酸化物半導体膜と接するゲート絶縁膜と、
    前記ゲート絶縁膜上のゲート電極と、
    前記酸化物半導体膜上、前記ゲート絶縁膜上および前記ゲート電極上の保護絶縁膜と、を有し、
    前記第１の領域と前記酸化物半導体膜とは互いに重畳せず、
    前記第１の領域は、リンまたはホウ素を含み、
    前記保護絶縁膜の一部は、リンまたはホウ素を含み、
    前記保護膜に含まれるリンまたはホウ素の濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以上であることを特徴とする半導体装置。
  5. 第１の領域を有する下地絶縁膜と、
    前記下地絶縁膜上の酸化物半導体膜と、
    前記酸化物半導体膜と接するゲート絶縁膜と、
    前記ゲート絶縁膜上のゲート電極と、
    前記酸化物半導体膜上、前記ゲート絶縁膜上および前記ゲート電極上の保護絶縁膜と、を有し、
    前記第１の領域と前記酸化物半導体膜とは互いに重畳せず、
    前記第１の領域は、リンまたはホウ素を含み、
    前記保護絶縁膜の一部は、リンまたはホウ素を含み、
    前記第１の領域に含まれるリンまたはホウ素の濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以上であり、
    前記保護膜に含まれるリンまたはホウ素の濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以上であることを特徴とする半導体装置。
  6. 請求項３乃至請求項５のいずれか一において、
    前記下地絶縁膜又は前記保護絶縁膜は、過剰酸素を有することを特徴とする半導体装置。
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