JP2018163962A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】信頼性が高い半導体装置及びその製造方法を提供する。【解決手段】半導体装置は、第１リード部が突出するベッド部と、前記ベッド部の上面の一部に接合された半導体チップと、前記半導体チップの上面に接合されたコンタクト部と、前記コンタクト部に電気的に接続された第２リード部と、樹脂材料からなり、前記第１リード部の一部、前記ベッド部、前記半導体チップ、前記コンタクト部、及び、前記第２リード部の一部を覆う封止部材と、を備える。前記ベッド部の前記上面における前記封止部材に覆われた領域には、前記半導体チップが接合された領域を囲む溝が形成されている。【選択図】図１

Description

実施形態は、半導体装置及びその製造方法に関する。
従来より、２枚のリードの間にはんだ層を介して半導体チップを接続し、半導体チップ及びその周辺を樹脂材料で封止した半導体装置が製造されている。樹脂材料で封止することにより、半導体チップを外部環境から保護することができる。しかしながら、近年、半導体装置の小型化に伴い、樹脂材料の表面から半導体チップまでの距離が短くなっており、信頼性の低下が懸念されている。
特開２０１１−１４６９１号公報
実施形態の目的は、信頼性が高い半導体装置及びその製造方法を提供することである。
実施形態に係る半導体装置は、第１リード部が突出するベッド部と、前記ベッド部の上面の一部に接合された半導体チップと、前記半導体チップの上面に接合されたコンタクト部と、前記コンタクト部に電気的に接続された第２リード部と、樹脂材料からなり、前記第１リード部の一部、前記ベッド部、前記半導体チップ、前記コンタクト部、及び、前記第２リード部の一部を覆う封止部材と、を備える。前記ベッド部の前記上面における前記封止部材に覆われた領域には、前記半導体チップが接合された領域を囲む溝が形成されている。
実施形態に係る半導体装置の製造方法は、レーザー加工により、第１リード部が突出するベッド部の上面に溝を形成する工程と、前記ベッド部の前記上面における前記溝に囲まれた領域に半導体チップを接合する工程と、前記半導体チップの上面にコンタクト部を接合する工程と、樹脂材料により、前記第１リード部の一部、前記ベッド部、前記半導体チップ、前記コンタクト部、及び、前記コンタクト部に電気的に接続された第２リード部の一部を覆う封止部材を形成する工程と、を備える。
（ａ）は第１の実施形態に係る半導体装置を示す平面図であり、（ｂ）はその断面図であり、（ｃ）は（ｂ）の領域Ａを示す一部拡大断面図である。 第１の実施形態に係る半導体装置の製造方法を示すフローチャート図である。 第２の実施形態に係る半導体装置を示す平面図である。 （ａ）は第３の実施形態に係る半導体装置を示す平面図であり、（ｂ）はその一部拡大断面図である。 第３の実施形態に係る半導体装置の製造方法を示すフローチャート図である。 （ａ）は、第４の実施形態に係る半導体装置を示す平面図であり、（ｂ）はその断面図であり、（ｃ）は（ｂ）の領域Ａを示す一部拡大断面図である。 第４の実施形態に係る半導体装置の製造方法を示すフローチャート図である。 第５の実施形態に係る半導体装置の製造方法を示すフローチャート図である。 第６の実施形態に係る半導体装置の製造方法を示すフローチャート図である。
（第１の実施形態）
先ず、第１の実施形態について説明する。
図１（ａ）は本実施形態に係る半導体装置を示す平面図であり、（ｂ）はその断面図であり、（ｃ）は（ｂ）の領域Ａを示す一部拡大断面図である。
図１（ａ）〜（ｃ）に示すように、本実施形態に係る半導体装置１においては、リード１１が設けられている。リード１１においては、矩形のベッド部１２が１つ設けられており、ベッド部１２から一方向に延出した複数本のリード部１３が設けられている。ベッド部１２及びリード部１３は、金属材料、例えば銅（Ｃｕ）により、一体的に形成されている。
ベッド部１２の上面１２ａの中央領域には、半導体チップ１５が搭載されている。半導体チップ１５は、はんだ層１６を介して、ベッド部１２に接合されている。半導体チップ１５は、例えば、電力制御用のシリコンチップである。半導体チップ１５の下面にはドレインパッド部（図示せず）が設けられており、上面にはソースパッド部（図示せず）及びゲートパッド部２３が設けられている。
また、半導体装置１においては、リード１８が設けられている。リード１８においては、矩形のコンタクト部１９が１つ設けられており、コンタクト部１９から一方向に延出した複数本のリード部２０が設けられている。コンタクト部１９とリード部２０とは、はんだ層２１によって接合されている。コンタクト部１９からリード部２０が延出する方向は、ベッド部１２からリード部１３が延出する方向に対して逆方向である。コンタクト部１９及びリード部２０は、金属材料、例えば銅により形成されている。リード１８のコンタクト部１９は、半導体チップ１５の上面１５ａの一部に、はんだ層２２を介して接合されている。
更に、半導体装置１においては、ゲートリード部２４が設けられている。ゲートリード部２４の上面には、ワイヤ２５の一端が接合されている。ワイヤ２５の他端は、半導体チップ１５の上面１５ａに設けられたゲートパッド部２３に接合されている。
半導体装置１においては、樹脂材料からなる封止部材２７が設けられている。封止部材２７は、リード１１のリード部１３の一部、ベッド部１２の全体、はんだ層１６の全体、半導体チップ１５の全体、はんだ層２２の全体、リード１８のコンタクト部１９の全体、リード部２０の一部、ワイヤ２５の全体、及び、ゲートリード部２４の一部を覆っている。
封止部材２７を形成する樹脂材料の母材には、例えば、ビフェニル系の樹脂材料又は多芳香環レジンを用いることができる。また、例えば、硫黄又はアミン等のヘテロ系の密着性付与材を添加することができる。更に、金属部材の粗化面や酸化銅に対して高い密着性を持ち、且つ、吸水性が低い樹脂材料として、フィラーを８２％以上有する樹脂材料を用いることができる。
そして、リード１１のベッド部１２の上面１２ａには、半導体チップ１５が接合された領域３０ｂを囲むように、例えば３本の溝２９が形成されている。３本の溝２９は、それぞれ、半導体チップ１５が接合された領域３０ｂを囲んでいる。なお、溝２９の本数は３本には限定されず、１本以上であればよい。また、図１（ｂ）においては、図示の便宜上、２本の溝２９のみを示している。溝２９の内面２９ａは、ベッド部１２の上面１２ａにおける溝２９を除く領域よりも粗い。溝２９の内面２９ａには、銅酸化膜２９ｂが形成されている。溝２９内には、封止部材２７の一部が進入している。例えば、リード１１の厚さは１５０μｍであり、溝２９の深さは１０μｍであり、溝２９の幅は２０μｍである。
次に、本実施形態に係る半導体装置の製造方法について説明する。
図２は、本実施形態に係る半導体装置の製造方法を示すフローチャート図である。
以下、図１（ａ）〜（ｃ）及び図２を参照して説明する。
先ず、ステップＳ１に示すように、例えば、銅板をプレス加工することにより、リード１１、コンタクト部１９、リード部２０及びゲートリード部２４（以下、総称して「リードフレーム」という）を作製する。
次に、ステップＳ２に示すように、リード１１及びコンタクト部１９の表面に対して、粗化処理を施す。粗化処理は、例えば、酸性の薬液をリード１１及びコンタクト部１９に接触させることによって行う。酸性の薬液には、例えば、過酸化水素水及び硫酸の混合液を用いることができる。
次に、ステップＳ３に示すように、緑色レーザーによるレーザー加工を行う。これにより、リード１１のベッド部１２の上面１２ａにおいて、半導体チップ１５が接合される予定の領域を囲むように、例えば３本の溝２９を形成する。上方から見て、各溝２９の形状は矩形の枠状である。このとき、溝２９の内面２９ａはレーザー光によって一旦溶融した後凝固するため、粗くなる。この結果、溝２９の内面２９ａは上面１２ａにおける溝２９を除く領域よりも粗くなる。また、リード１１を形成する銅が熱酸化されることにより、溝２９の内面２９ａには、不可避的に銅酸化膜２９ｂが形成される。
次に、ステップＳ４に示すように、リード１１のベッド部１２の上面１２ａにおける溝２９によって囲まれた領域にはんだ層１６を形成する。はんだ層１６は、例えば、固形はんだ、はんだペースト又は銀ペースト等によって形成する。次に、はんだ層１６上に半導体チップ１５を載置する。次に、半導体チップ１５の上面の一部にはんだ層２２を形成する。一方、リード部２０の上面の一部にはんだ層２１を形成する。次に、はんだ層２１上及びはんだ層２２上にコンタクト部１９を載置する。
次に、リード１１、はんだ層１６、半導体チップ１５、はんだ層２２、コンタクト部１９、はんだ層２１及びリード部２０からなる構造体をリフロー炉に装入し、加熱してはんだ層１６、２１及び２２を一旦溶融させて、その後、冷却して固化させる。これにより、半導体チップ１５がはんだ層１６を介してリード１１に接合されると共に、はんだ層２２を介してコンタクト部１９に接合される。また、コンタクト部１９がはんだ層２１を介してリード部２０に接合されて、リード１８が形成される。
次に、ステップＳ５に示すように、ワイヤ２５を介して、半導体チップ１５のゲートパッド部２３をゲートリード部２４に接続する。
次に、ステップＳ６に示すように、液体状又は半固体状の樹脂材料によって半導体チップ１５を覆う。このとき、樹脂材料は、半導体チップ１５の他に、はんだ層１６、リード１１のベッド部１２、リード部１３におけるベッド部１２側の部分、はんだ層２２、コンタクト部１９、はんだ層２１、リード部２０におけるコンタクト部１９側の部分、ワイヤ２５、及び、ゲートリード部２４におけるリード１１側の部分を覆うように配置する。次に、熱処理を行うことにより、樹脂材料を固化させる。これにより、封止部材２７が形成される。
このようにして、本実施形態に係る半導体装置１が製造される。
次に、本実施形態の効果について説明する。
本実施形態に係る半導体装置１においては、リード１１と封止部材２７との界面３０において、この界面３０が封止部材２７の表面に達している境界３０ａとリード１１における半導体チップ１５が接合されている領域３０ｂとの間に、溝２９が形成されている。このため、界面３０における境界３０ａと領域３０ｂとの距離が長い。半導体装置１に印加される熱応力等の熱的、機械的、化学的ストレスにより、リード１１と封止部材２７との間に剥離が発生し、境界３０ａを起点として隙間が形成されても、境界３０ａと領域３０ｂとの界面３０に沿った実効的な距離が長いため、この隙間が界面３０を伝わって領域３０ｂまで到達しにくい。これにより、半導体装置１の信頼性を向上させることができる。
なお、隙間が界面３０を伝わって領域３０ｂまで到達すると、半導体装置１の製造工程において使用するフラックス及びめっき液等の薬液、並びに、外部環境に存在する水分等が、隙間を伝達してはんだ層１６及び半導体チップ１５に到達し、はんだ層１６及び半導体チップ１５を劣化させてしまう。例えば、半導体チップ１５の電極（図示せず）を腐食させたり、リード１１から溶出した銅を半導体チップ１５の表面に析出させて電極間リークを発生させたりする。このため、半導体装置１の信頼性を確保するためには、できるだけリード１１及び１８と封止部材２７との間に隙間が発生しないようにすること、及び、隙間が発生した場合でも、半導体チップ１５等まで到達しないようにすることが効果的である。
また、溝２９をレーザー加工により形成することにより、上方から見て、ベッド部１２の外縁と半導体チップ１５との間の狭い領域に、溝２９を精密に形成することができる。また、半導体装置１のサイズ、及び、リード１１の厚さに応じて、溝２９の幅及び深さを高精度に制御することができる。
更に、半導体装置１においては、リード１１の表面に粗化処理が施されているため、界面３０における境界３０ａと領域３０ｂとの実効的な距離が長くなる。これによっても、信頼性が向上する。同様に、リード１８の表面にも粗化処理が施されているため、リード１８と封止部材２７との界面３１の実効的な長さも長くなり、界面３１を伝わって水分が進入することを抑制できる。
更にまた、半導体装置１においては、溝２９内に封止部材２７の一部が配置されている。このため、アンカー効果により、リード１１と封止部材２７との密着性が向上する。また、リード１１及び１８の表面に粗化処理が施されているため、これによっても、アンカー効果により、リード１１及び１８と封止部材２７との密着性が向上する。この結果、半導体装置１の信頼性が向上する。
更にまた、リード１１及び１８の表面に粗化処理が施されているため、リード１１と封止部材２７との界面３０、又は、リード１８と封止部材２７との界面３１に沿って隙間が形成され、この隙間内に水分が侵入した場合でも、水分の浸透圧が分散されて、水分が隙間の奥に侵入しにくくなる。これによっても、半導体装置１の信頼性が向上する。
更にまた、溝２９の内面２９ａに銅酸化膜２９ｂが形成されているため、封止部材２７を形成する樹脂の種類によっては、リード１１と封止部材２７との密着性をより一層向上させることができる。
更にまた、本実施形態においては、封止部材２７を形成する樹脂材料の母材として、例えば、ビフェニル系の樹脂材料又は多芳香環レジンを用いている。レーザー加工部や粗化処理部は酸化しやすく、また密着面も粗化されているため、一般的なオルクレゾールノボラックとフェノールノボラックからなるエポキシ樹脂では、粗化面への完全充填および金属面との反応が難しい場合がある。これに対して、ビフェニル等の低粘度かつＯＨ基が多いベースレジンを用いることにより、密着性を向上させることができる。また、低吸水タイプの多芳香環レジンを使用し、樹脂材料にフィラーを含有させることにより、銅の酸化面との反応において、ミクロ的な水分の除去ポイントとなる。又は、ヘテロ系の密着性付与材を化学結合させることにより、密着力をより一層向上させることができる。
このように、本実施形態によれば、耐熱衝撃性、耐湿性及び耐薬品性が高く、信頼性が高い半導体装置を実現することができる。
（第２の実施形態）
次に、第２の実施形態について説明する。
図３は、本実施形態に係る半導体装置を示す平面図である。
図３に示すように、本実施形態に係る半導体装置２においては、溝２９がその延伸方向に沿って複数の部分に分断されている。但し、溝２９は、ベッド部１２の上面１２ａにおけるリード部１３と領域３０ｂとの間には、必ず形成されている。
本実施形態においては、溝２９が分断されていることにより、はんだ層１６が溝２９まで到達した場合に、溶融したはんだが毛細管現象により溝２９を伝わって、濡れ広がることを抑制できる。一般に、はんだは銅よりも樹脂材料に対する密着力が低いため、はんだの拡散を抑制することにより、密着性を確保することができる。一方、ベッド部１２の上面１２ａにおけるリード部１３と領域３０ｂとの間には、溝２９が形成されているため、リード部１３の表面と封止部材２７の表面とが接する境界３０ａから領域３０ｂに向かう最短経路上には必ず溝２９が介在することになり、隙間の伝播を抑制することができる。
本実施形態における上記以外の構成、製造方法及び効果は、前述の第１の実施形態と同様である。
（第３の実施形態）
次に、第３の実施形態について説明する。
図４（ａ）は本実施形態に係る半導体装置を示す平面図であり、（ｂ）はその一部拡大断面図である。
図４（ａ）及び（ｂ）に示すように、本実施形態に係る半導体装置３においては、はんだ層１６における溝２９の直上域に相当する部分に、貫通部１６ａが形成されている。貫通部１６ａは溝２９に連通されている。そして、貫通部１６ａ及び溝２９内には、封止部材２７の一部が配置されている。
次に、本実施形態に係る半導体装置の製造方法について説明する。
図５は、本実施形態に係る半導体装置の製造方法を示すフローチャート図である。
図４（ａ）及び（ｂ）、図５に示すように、本実施形態においては、ステップＳ１に示すように、リードフレーム（リード１１、コンタクト部１９、リード部２０、ゲートリード部２４）を作製し、ステップＳ２に示すように、リード１１及びコンタクト部１９に対して粗化処理を施す。
次に、ステップＳ４に示すように、リード１１及び１８と半導体チップ１５を接合する。このとき、はんだ層１６が溝２９を形成する予定の領域の一部まで流出するとする。次に、ステップＳ５に示すように、ゲートリード部２４をワイヤ２５を介して半導体チップ１５のゲートパッド部２３に接続する。
次に、ステップＳ３に示すように、はんだ層１６上からレーザー加工を施す。これにより、はんだ層１６に貫通部１６ａが形成されると共に、リード１１のベッド部１２に溝２９が形成される。溝２９は、図４に示すように、延伸方向に沿って分断してもよく、分断しなくてもよい。
次に、ステップＳ６に示すように、封止部材２７を形成する。このとき、貫通部１６ａ内及び溝２９内にも封止部材２７の一部が配置される。このようにして、本実施形態に係る半導体装置３が製造される。
次に、本実施形態の効果について説明する。
本実施形態においては、封止部材２７が貫通部１６ａ内及び溝２９内にも配置されている。これにより、アンカー効果によって、リード１１及びはんだ層１６と封止部材２７との密着性が向上する。また、一般に、樹脂材料と銅との密着力は、樹脂材料とはんだとの密着力よりも強い。このため、封止部材２７の一部を貫通部１６ａを介してベッド部１２に接触させることにより、封止部材２７とリード１１との密着性がより一層向上する。
本実施形態における上記以外の構成、製造方法及び効果は、前述の第１の実施形態と同様である。
（第４の実施形態）
次に、第４の実施形態について説明する。
図６（ａ）は、本実施形態に係る半導体装置を示す平面図であり、（ｂ）はその断面図であり、（ｃ）は（ｂ）の領域Ａを示す一部拡大断面図である。
図６（ａ）〜（ｃ）に示すように、本実施形態に係る半導体装置４においては、溝２９内及び溝２９上の一部に、エンキャップ材３５が設けられている。エンキャップ材３５においては、溝２９内に配置された部分３５ａと、３本の溝２９上にわたって配置された半球状の部分３５ｂとが設けられている。
エンキャップ材３５は、封止部材２７を形成する樹脂材料とは異なる樹脂材料によって形成されており、例えば、リード１１及び封止部材２７の双方に対して良好な密着性をもつ樹脂材料によって形成されており、例えば、応力が低い樹脂材料、又は、ＯＨ基が多く金属との密着性が良好な樹脂材料によって形成されている。
次に、本実施形態に係る半導体装置の製造方法について説明する。
図７は、本実施形態に係る半導体装置の製造方法を示すフローチャート図である。
図６（ａ）〜（ｃ）及び図７に示すように、本実施形態においては、前述の第１の実施形態と同様な方法により、ステップＳ１に示すリードフレームの作製、ステップＳ２に示す粗化処理、ステップＳ３に示すレーザー加工を実施する。
次に、ステップＳ７に示すように、液体状の樹脂材料を溝２９上に滴下して、溝２９に沿って流通させる。その後、この樹脂材料を固化させる。これにより、溝２９内及び溝２９上の一部に、エンキャップ材３５が形成される。
次に、前述の第１の実施形態と同様な方法により、ステップＳ４に示すリード１１及び１８と半導体チップ１５の接合、ステップＳ５に示す半導体チップ１５とゲートリード部２４との接続、ステップＳ６に示す封止部材２７の形成を実施する。これにより、本実施形態に係る半導体装置４が製造される。
次に、本実施形態の効果について説明する。
本実施形態によれば、ステップＳ７に示す工程において溝２９内にエンキャップ材３５を埋め込んだ後、ステップＳ４に示す工程においてはんだ層１６を溶融させているため、はんだが毛細管現象によって溝２９内を流動することを防止できる。
また、リード１１及び封止部材２７の双方に対して良好な密着性をもつ樹脂材料によってエンキャップ材３５を形成することにより、リード１１と封止部材２７がエンキャップ材３５を介してより強固に結合される。この結果、リード１１と封止部材２７との間に隙間が形成されにくくなり、半導体装置の信頼性がより向上する。
本実施形態における上記以外の構成、製造方法及び効果は、前述の第１の実施形態と同様である。
（第５の実施形態）
次に、第５の実施形態について説明する。
図８は、本実施形態に係る半導体装置の製造方法を示すフローチャート図である。
図８に示すように、本実施形態は、前述の第１の実施形態（図２参照）と比較して、レーザー加工と粗化処理の順番が異なっている。すなわち、図８に示すように、本実施形態においては、ステップＳ３に示すレーザー加工を行った後、ステップＳ２に示す粗化処理を行う。これにより、レーザー加工によって生じた金属異物が、粗化処理において使用する薬液によって除去される。この結果、金属異物を介した電流のリーク等の不具合を防止することができ、半導体装置の信頼性がより一層向上する。
また、レーザー加工によって形成された銅酸化膜２９ｂが、粗化処理のための薬液処理によって除去される。これにより、封止部材２７を形成する樹脂材料の種類によっては、封止部材２７とリード１１との密着力が向上する。
（第６の実施形態）
次に、第６の実施形態について説明する。
図９は、本実施形態に係る半導体装置の製造方法を示すフローチャート図である。
図９に示すように、本実施形態においては、前述の第５の実施形態と同様に、ステップＳ１、Ｓ３、Ｓ２、Ｓ４、Ｓ５に示す工程を実施した後、ステップＳ８に示すように、二度目のレーザー処理を行う。このレーザー処理において、レーザーが照射された部分は、例えば５００℃以上の温度に加熱される。このため、はんだペースト、銀ペースト、はんだに添加する仮固定剤等から発生する残渣物を熱分解することができる。この結果、残渣物に起因した密着性の低下を阻止できる。
本実施形態における上記以外の構成、製造方法及び効果は、前述の第１の実施形態と同様である。
以上説明した実施形態によれば、信頼性が高い半導体装置及びその製造方法を実現することができる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の実施形態は、相互に組み合わせて実施することもできる。
１、２、３、４：半導体装置、１１：リード、１２：ベッド部、１２ａ：上面、１３：リード部、１５：半導体チップ、１５ａ：上面、１６：はんだ層、１６ａ：貫通部、１８：リード、１９：コンタクト部、２０：リード部、２１：はんだ層、２２：はんだ層、２３：ゲートパッド部、２４：ゲートリード部、２５：ワイヤ、２７：封止部材、２９：溝、２９ａ：内面、２９ｂ：銅酸化膜、３０：界面、３０ａ：境界、３０ｂ：領域、３１：界面、３５：エンキャップ材、３５ａ、３５ｂ：部分、Ａ：領域

Claims (12)

  1. 第１リード部が突出するベッド部と、
    前記ベッド部の上面の一部に接合された半導体チップと、
    前記半導体チップの上面に接合されたコンタクト部と、
    前記コンタクト部に電気的に接続された第２リード部と、
    樹脂材料からなり、前記第１リード部の一部、前記ベッド部、前記半導体チップ、前記コンタクト部、及び、前記第２リード部の一部を覆う封止部材と、
    を備え、
    前記ベッド部の前記上面における前記封止部材に覆われた領域には、前記半導体チップが接合された領域を囲む溝が形成されている半導体装置。
  2. 前記溝は、前記溝が延伸する方向に沿って分断されており、
    前記溝は、少なくとも、前記ベッド部の前記上面における前記半導体チップが接合された前記領域と前記第１リード部との間に形成されている請求項１記載の半導体装置。
  3. 前記溝は複数本形成されており、前記複数本の溝は、それぞれ、前記半導体チップが接合された前記領域を囲む請求項１または２に記載の半導体装置。
  4. 前記溝の内面は、前記ベッド部の前記上面における前記溝を除く領域よりも粗い請求項１〜３のいずれか１つに記載の半導体装置。
  5. 前記溝の内面には、前記ベッド部に含まれる金属の酸化膜が形成されている請求項１〜４のいずれか１つに記載の半導体装置。
  6. 前記溝内に設けられ、前記封止部材を形成する樹脂材料とは異なる樹脂材料によって形成されたエンキャップ材をさらに備えた請求項１〜５のいずれか１つに記載の半導体装置。
  7. 前記ベッド部と前記半導体チップとの間に設けられたはんだ層をさらに備え、
    前記はんだ層における前記溝の直上域には貫通部が形成されており、
    前記封止部材の一部は前記貫通部内に配置された請求項１〜５のいずれか１つに記載の半導体装置。
  8. レーザー加工により、第１リード部が突出するベッド部の上面に溝を形成する工程と、
    前記ベッド部の前記上面における前記溝に囲まれた領域に半導体チップを接合する工程と、
    前記半導体チップの上面にコンタクト部を接合する工程と、
    樹脂材料により、前記第１リード部の一部、前記ベッド部、前記半導体チップ、前記コンタクト部、及び、前記コンタクト部に電気的に接続された第２リード部の一部を覆う封止部材を形成する工程と、
    を備えた半導体装置の製造方法。
  9. ベッド部の上面の一部に、はんだ層を介して半導体チップを接合する工程と、
    前記半導体チップの上面にコンタクト部を接合する工程と、
    前記ベッド部の前記上面における前記半導体チップが接合された領域の周囲に、レーザー加工により溝を形成する工程と、
    樹脂材料により、前記ベッド部より延伸する第１リード部の一部、前記ベッド部、前記半導体チップ、前記コンタクト部、及び、前記コンタクト部に電気的に接続された第２リード部の一部を覆う封止部材を形成する工程と、
    を備えた半導体装置の製造方法。
  10. 前記レーザー加工は、前記はんだ層を介して行う請求項９記載の半導体装置の製造方法。
  11. 前記半導体チップを接合する工程の前であって、前記溝を形成する工程の前又は後に、前記ベッド部の表面を粗化する工程をさらに備えた請求項８〜１０のいずれか１つに記載の半導体装置の製造方法。
  12. 前記ベッド部は銅を含み、
    前記レーザー加工には緑色レーザーを用いる請求項８〜１１のいずれか１つに記載の半導体装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021215140A1 (ja) * 2020-04-24 2021-10-28 Ｊｘ金属株式会社 金属板、金属樹脂複合体、および半導体ディバイス
JP2022142230A (ja) * 2021-03-16 2022-09-30 株式会社東芝 半導体装置

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000150753A (ja) * 1998-11-13 2000-05-30 Nec Corp 半導体装置
JP2001077264A (ja) * 1999-09-01 2001-03-23 Matsushita Electronics Industry Corp 樹脂封止型半導体装置の製造方法
JP2007201036A (ja) * 2006-01-25 2007-08-09 Denso Corp 電子装置およびその製造方法
JP2012033756A (ja) * 2010-07-30 2012-02-16 On Semiconductor Trading Ltd 半導体装置およびその製造方法
JP2014007363A (ja) * 2012-06-27 2014-01-16 Renesas Electronics Corp 半導体装置の製造方法および半導体装置
WO2014098004A1 (ja) * 2012-12-19 2014-06-26 富士電機株式会社 半導体装置
JP2016058612A (ja) * 2014-09-11 2016-04-21 株式会社デンソー 半導体装置
JP2017005149A (ja) * 2015-06-11 2017-01-05 株式会社デンソー 基板、および、その製造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000150753A (ja) * 1998-11-13 2000-05-30 Nec Corp 半導体装置
JP2001077264A (ja) * 1999-09-01 2001-03-23 Matsushita Electronics Industry Corp 樹脂封止型半導体装置の製造方法
JP2007201036A (ja) * 2006-01-25 2007-08-09 Denso Corp 電子装置およびその製造方法
JP2012033756A (ja) * 2010-07-30 2012-02-16 On Semiconductor Trading Ltd 半導体装置およびその製造方法
JP2014007363A (ja) * 2012-06-27 2014-01-16 Renesas Electronics Corp 半導体装置の製造方法および半導体装置
WO2014098004A1 (ja) * 2012-12-19 2014-06-26 富士電機株式会社 半導体装置
JP2016058612A (ja) * 2014-09-11 2016-04-21 株式会社デンソー 半導体装置
JP2017005149A (ja) * 2015-06-11 2017-01-05 株式会社デンソー 基板、および、その製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021215140A1 (ja) * 2020-04-24 2021-10-28 Ｊｘ金属株式会社 金属板、金属樹脂複合体、および半導体ディバイス
JP2021174883A (ja) * 2020-04-24 2021-11-01 Ｊｘ金属株式会社 金属板、金属樹脂複合体、および半導体ディバイス
JP2022142230A (ja) * 2021-03-16 2022-09-30 株式会社東芝 半導体装置
JP7474213B2 (ja) 2021-03-16 2024-04-24 株式会社東芝 半導体装置

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