JP2018152599A - キャパシタ - Google Patents

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Abstract

【課題】沿面放電による装置破壊を抑制することができる電力用半導体に用いるキャパシタを提供する。【解決手段】基板３０１と、基板において１つ以上のトレンチ１００が設けられたキャパシタ形成領域Ｒと、基板において、キャパシタ形成領域と当該基板の端部との間に位置するダミー領域と、少なくともキャパシタ形成領域を覆うように、かつ１つ以上のトレンチの内部に設けられた第１電極及び誘電膜と、キャパシタ形成領域を覆い、第１電極と電位が異なる第２電極３０５と、ダミー領域に形成され、第２電極から基板の端部までの経路において、基板に対して凹又は凸を形成した延長部と、を備える。【選択図】図１

Description

本発明は、キャパシタに関する。
近年、トレンチキャパシタを用いた半導体デバイスが広く普及している。
特許文献１には、トレンチキャパシタを備える電力用半導体について開示されている。特許文献１に記載の電力用半導体は、ユニポーラ動作と同等の動作をする還流ダイオードと、還流ダイオードに並列接続されたキャパシタ及び抵抗を有する半導体回路を備える。この半導体回路は、抵抗の少なくとも一部として機能する。さらに半導体回路は、抵抗の値が環流ダイオードに含まれる抵抗値よりも少なくとも大きい半導体基体と、半導体基体をキャパシタの一方の電極とし、半導体基体の一主面上の所定エリアに、所定エリアの面積よりも大きい表面積を有して設けられた誘電体領域とを備える。
特開２０１４−２４１４３４号公報
特許文献１に記載のトレンチキャパシタの上部電極は、平面視において（トレンチ上面からみた場合）素子面積と同じ面積に形成されている。そうすると、素子の側面部において、上部電極と下部電極（特許文献１においてはｎ−Ｓｉが下部電極に相当する）とは、誘電体であるＳｉＯ2の膜厚分の距離だけ離れていることになる。ここで、ＳｉＯ2の絶縁破壊電界強度が約10MV/cmなのに対し、空気の絶縁破壊電界強度は約３０ｋＶ／ｃｍであり低い。ＳｉＯ2のようなキャパシタ誘電体の膜厚は厚くても数μｍ程度であるため、例えば特許文献１のような電力用半導体で、トレンチキャパシタの電極間に高電圧が印加されると、ＳｉＯ2が絶縁破壊する前に、上下電極間でいわゆる沿面放電が生じキャパシタが故障してしまうだけでなく、電力用半導体も故障する恐れがある。
本発明はこのような事情に鑑みてなされたものであり、電力用半導体に用いるキャパシタにおいて、沿面放電による装置破壊を抑制することを目的とする。
本発明の一側面に係るキャパシタは、 基板と、基板において１つ以上のトレンチが設けられたキャパシタ形成領域と、基板において、キャパシタ形成領域と当該基板の端部との間に位置するダミー領域と、少なくともキャパシタ形成領域を覆うように、かつ１つ以上のトレンチの内部に設けられた第１電極、及び誘電膜と、キャパシタ形成領域を覆い、第１電極と電位が異なる第２電極と、ダミー領域に形成され、第２電極から基板の端部までの経路において、基板に対して凹又は凸を形成した延長部と、を備える。
本発明によれば、トレンチキャパシタを用いた電力用半導体において、沿面放電による装置破壊を抑制することができる。
本発明の第１実施形態に係るキャパシタ１の構造を概略的に示す平面図である。 図１のＡＡ´断面図である。 本発明の第１実施形態に係るキャパシタ１において沿面放電が発生した場合の様子を示す抜粋断面図である。 図１のＢＢ´断面図である。 本発明の第２実施形態に係るキャパシタ１の構造を概略的に示す断面図である。 本発明の第３実施形態に係るキャパシタ１の構造を概略的に示す断面図である。 本発明の第４実施形態に係るキャパシタ１の構造を概略的に示す平面図である。 本発明の第５実施形態に係るキャパシタ１の構造を概略的に示す平面図である。 本発明のその他の実施形態に係るキャパシタ１の構造を概略的に示す断面図である。
［第１実施形態］
以下、添付の図１〜図４を参照して本発明の第１実施形態について説明する。
（１．キャパシタの平面構造）
図１は、本実施形態に係るキャパシタ１の平面図である。図１を参照して、キャパシタ１の平面構造について説明する。なお、図１においては、キャパシタ１の平面構造における特徴の少なくとも一部を説明するのに必要な構成を抽出して記載しているが、キャパシタ１の平面構造における特徴が、他の図面において図示される構成によって特定されることを妨げるものではない。
図１に示すように、キャパシタ１は、その平面構造において、基板３０１と、基板３０１に形成された複数のトレンチ１００、複数のダミートレンチ２００（延長部の一例である。）、及びリングトレンチ４００と、基板３０１上に形成された上部電極（第１電極、又は第２電極の一例である。）３０５と、上部電極３０５上に形成された端子３２５と、上部電極３０５を覆うように形成された絶縁膜３０６とを備えている。本実施形態に係るキャパシタ１は、延長部の一例としてダミートレンチ２００を備えることによって、上部電極３０５の端部と、下部電極３０２（図２参照）の端部との経路長を延長させ、沿面放電を防ぐことができる。以下、詳述する。
基板３０１は、本実施形態においては長辺（第１辺の一例である。）と短辺（第２辺の一例である。）から成る矩形の形状を有している。基板３０１には、図１に記載の構成の他に、トランジスタ、ＦＥＴ、抵抗、インダクタ等の構成を設けてもよい。
トレンチ１００は、基板３０１に開口を形成することで設けられた溝ないし穴である。本実施形態では、トレンチ１００は、基板３０１の中央付近において、ｘ軸に沿って４行、及びｙ軸に沿って２列に略等間隔で整列するように形成されている。また、トレンチ１００の開口部は、直径５μｍ程度の略円形の形状である。なお、トレンチ１００の開口部の形状は略円形に限定されない。例えば四角形や三角形等の多角形でもよい。また、多角形の角が丸められた形状でもよい。さらに、トレンチ１００の個数は１つ以上であればよく、図１に示した個数や配置に限定されない。
上部電極３０５は、トレンチ１００が形成されている領域と、当該領域に隣接する領域（図１においては、後述する端子３２５が形成される領域に対応する領域）を覆うように形成されている（以下の説明では、上部電極３０５が形成されている領域をキャパシタ形成領域Ｒと呼ぶ。）。なお、図１に示すように、本実施形態においては、上部電極３０５は、トレンチ１００と端子３２５との輪郭に沿った形状をしているが、上部電極３０５の形状はこれに限定されない。例えば、上部電極３０５は、トレンチ１００が形成されている領域と端子３２５が形成される領域とを覆う、矩形形状でもよい。
キャパシタ形成領域Ｒは、上部電極３０５が形成されている領域を指すものに限定されず、例えば複数のトレンチ１００が形成されている領域（基板３０１の略中央の領域）だけを指してもよい。
端子３２５は、上部電極３０５をキャパシタ１の外部と電気的に接続させるための端子である。端子３２５は、略矩形の形状を有し、複数のトレンチ１００が並ぶ列に隣接する位置に形成されている。図１においては、端子３２５は、ｙ軸方向に沿って並ぶ４つのトレンチ１００から構成される列に含まれる、２つのトレンチ１００に隣接して形成される。詳細については図４を用いて説明するが、端子３２５は、上部電極３０５上に形成されており、絶縁膜３０６に形成された穴３１５によって、その一部が露出している。
なお、本実施形態において、端子３２５は、トレンチ１００が形成される領域に隣接する領域に形成されているが、これに限定されない。例えば端子３２５は、複数のトレンチ１００のうち、互いに隣接し合う４つのトレンチ１００の間（トレンチ１００の行及び／又は列の間）の領域に形成されてもよいし、トレンチ１００の上方において、上部電極３０５を介してトレンチ１００を覆うように形成されてもよい。ただし、本実施形態に示すように、端子３２５がトレンチ１００を覆わないように形成されることで、キャパシタ１を試験又は実装するプロセスにおいて、トレンチ１００に形成されるキャパシタが劣化したり破壊されたりすることを抑制できる。
リングトレンチ４００は、端子３２５が形成される領域において、基板３０１に形成された枠状のトレンチである。リングトレンチ４００の開口部の幅は、例えば１０μｍ以下程度であることが好ましい。なお、リングトレンチ４００は環状であれば枠状に限定されず、例えば、円環状でもよい。
穴３１５は、端子３２５上において、絶縁膜３０６の一部が除去されて形成された開口であり、リングトレンチ４００に沿った形状を有している。
ダミートレンチ２００は、基板３０１に開口を形成することで設けられた溝ないし穴である。本実施形態では、複数のダミートレンチ２００は、キャパシタ形成領域Ｒと基板３０１の端部との間の領域（ダミー領域の一例である。）に形成されている。
より具体的には、ダミートレンチ２００は、キャパシタ形成領域Ｒから基板３０１の端部に向かう方向（図１のｙ軸方向である。）において、直線上に並ぶように略等間隔で５つ設けられている。さらに本実施形態においては、ダミートレンチ２００は、上部電極３０５の端部から基板３０１の長辺までの距離ａと、短辺までの距離ｂのうち、距離が短い方の領域に形成されている。図１の例では、距離ａは距離ｂよりも短い。従って、本実施形態に係るキャパシタ１において、ダミートレンチ２００は、上部電極３０５と、基板３０１の長辺に向かう方向（図１のｙ軸方向である。以下、「第１方向」とも呼ぶ。）に並ぶように、基板３０１の長辺とキャパシタ形成領域Ｒとの間に設けられている。なお、キャパシタ１は、ダミートレンチ２００が、キャパシタ形成領域Ｒと長辺との間の領域、及び短辺との間の領域の双方に形成される構成や、短辺との間の領域にのみに形成される構成とすることも可能である。
ダミートレンチ２００の開口部の形状は、略長方形（長手方向を持つ開口部の一例である。）である。具体的には、ダミートレンチ２００の開口部は、長手方向が、第１方向（図１のｙ軸方向）に略垂直な方向（図１のｘ軸方向である。以下、「第２方向」とも呼ぶ。）に沿って設けられる。なお、ダミートレンチ２００の開口部の形状は、略長方形に限定されない。例えば四角形や三角形等の多角形や円形でもよい。また、多角形の角が丸められた形状でもよい。さらに、ダミートレンチ２００の個数は１つ以上であればよく、図１に示した個数に限定されない。
（２．キャパシタの断面構造）
図２を用いてキャパシタ１の断面構造について説明する。図２は、図１のＡＡ´断面であり、本発明の第１実施形態に係るキャパシタ１の構成例を概略的に示す断面図である。図２に示すように、キャパシタ１は、基板３０１と、下部電極３０２と、誘電膜３０３と、バッファ膜３０４と、上部電極３０５と、絶縁膜３０６を備えている。
基板３０１は、例えば、厚さ６８０μｍ程度のＳｉ（シリコン）から形成されている。なお、基板３０１が、ｎ形Ｓｉ（シリコン）又はｐ型Ｓｉから形成されている場合には、基板３０１が後述する下部電極３０２の機能を兼ねることができる。この場合、ｎ型ドーパントとしてＰ（リン）やＡｓ（ヒ素）、Ｓｂ（アンチモン）などを含むことができる。ｐ型ドーパントとしては、Ｂ（ボロン）などを含むことができる。
基板３０１には複数のトレンチ１００及び複数のダミートレンチ２００が形成されている。
複数のトレンチ１００は、基板３０１の厚さ方向に形成された溝である。トレンチ１００は、例えば、ドライエッチング等により形成される。トレンチ１００の深さは例えば１５μｍ以上２５μｍ以下程度であることが好ましい。なお、トレンチ１００の深さは、トレンチ１００において基板３０１の表面に沿って広がる平面から、トレンチ１００内部における当該平面から最も離れた点までの距離をいう。
複数のダミートレンチ２００は、トレンチ１００と同様に、基板３０１の厚さ方向に形成された溝である。ダミートレンチ２００は、例えば、ドライエッチング等により形成される。なお、ダミートレンチ２００の断面構造の詳細については後述する。
トレンチ１００の内壁、及びダミートレンチ２００の内壁を含む、基板３０１の表面には、下部電極３０２（第１電極、又は第２電極の一例である。）が形成されている。下部電極３０２は、例えばＭｏ（モリブデン）やＡｌ（アルミニウム）、Ａu（金）、Ｗ(タングステン)、Ｐｔ（プラチナ）等を用いて形成される。なお、下部電極３０２の材料は、導電性材料であれば金属に限定されず、例えば導電性樹脂等でもよい。また、下部電極３０２は、少なくともキャパシタ形成領域Ｒに形成されていればよく、基板３０１の表面におけるその他の領域（例えばダミートレンチ２００の内壁等）には形成されていなくてもよい。
基板３０１と下部電極３０２との間には、熱酸化等の手法によって酸化されることによって、厚さ０．３μｍ程度の酸化膜（不図示）が形成されることが好ましい。酸化膜は、トレンチ１００の内壁及びダミートレンチ２００の内壁にも形成される。酸化膜は、酸化シリコン（例えばＳｉＯ2）等から形成される。基板３０１の表面に酸化膜が形成されることで、トレンチ１００に形成されるキャパシタの耐性を向上させることができる。
トレンチ１００の内壁、及びダミートレンチ２００の内壁を含む下部電極３０２の表面には、厚さ１μｍ程度の誘電膜３０３が形成されている。誘電膜３０３は、窒化シリコン（例えばＳｉ３Ｎ４）等から形成されている。なお、誘電膜３０３についても、少なくともキャパシタ形成領域Ｒを覆うように形成されていればよく、基板３０１の表面におけるその他の領域（例えばダミートレンチ２００の内壁等）には形成されていなくてもよい。
さらに、キャパシタ形成領域Ｒにおいて、トレンチ１００の内壁を含む誘電膜３０３の表面には、厚さ０．５μｍ程度のバッファ膜３０４を介して、厚さ４μｍ程度の上部電極３０５が形成されている。バッファ膜３０４は、例えばドープされた多結晶Ｓｉ（ポリシリコン）等の導電材料を用いて形成される。
バッファ膜３０４は、誘電膜３０３上に積層された後、キャパシタ形成領域Ｒの表面以外の領域からはエッチング等によって除去される。ただし、本実施形態において、トレンチ１００及びダミートレンチ２００の内部のバッファ膜３０４は除去されず残存している。沿面放電を発生し難くするという観点においてバッファ膜３０４は完全に除去されていることが好ましい。上部電極３０５を形成する材料が、誘電膜３０３を形成する材料と密着しにくい場合であっても、バッファ膜３０４を間に挟むことで、密着性を向上させることができる。
上部電極３０５は、例えばＭｏ（モリブデン）やＡｌ（アルミニウム）、Ａu（金）、Ｗ(タングステン)、Ｐｔ（プラチナ）等を用いて形成される。なお、上部電極３０５の材料は、導電性材料であれば金属に限定されず、例えば導電性樹脂等でもよい。また、下部電極３０２がキャパシタ形成領域Ｒにしか形成されない構成である場合には、上部電極３０５は、キャパシタ形成領域Ｒ以外の領域（例えばダミートレンチ２００の内壁等）にも形成されてもよい。さらに図２に示すように、上部電極３０５の表面は、トレンチ１００の開口部に対応する位置に窪みを有している。
このように、キャパシタ形成領域Ｒは、下部電極３０２、誘電膜３０３及び上部電極３０５の積層構造を備えることで、キャパシタとして機能する。なお、上述のとおり、基板３０１に低抵抗化されたシリコン等を用いる場合には、基板３０１が下部電極３０２の機能を兼ねる構成とすることも可能である。
また、ダミートレンチ２００及びトレンチ１００の内壁を含むキャパシタ１の最表面には、厚さ３０μｍ程度の絶縁膜３０６が形成されている。絶縁膜３０６は例えばポリイミド等を用いて形成される。絶縁膜３０６の表面は、ダミートレンチ２００及びトレンチ１００の開口部に対応する位置に窪みを有している。なお、絶縁膜３０６は、キャパシタ１の表面及び、少なくとも１つのダミートレンチ２００及び少なくとも１つのトレンチ１００を覆い、かつ少なくともキャパシタ形成領域Ｒからダミートレンチ２００が形成されている領域（ダミー領域）に亘って形成されていればよく、基板３０１の略全面を覆う構成に限定されない。
次に、ダミートレンチ２００の断面構造について詳細に説明する。本実施形態において、複数のダミートレンチ２００のうち、キャパシタ形成領域Ｒとの境界近傍に形成されたダミートレンチ２００は、他のダミートレンチ２００よりも、溝が深く、開口部の第１方向に沿った長さが大きいことが好ましい。より好ましくは、キャパシタ形成領域Ｒの境界近傍に近づくにつれて、形成されるダミートレンチ２００の溝が徐々に深く、又、開口部の第１方向に沿った長さが徐々に大きくなる。
ダミートレンチ２００の深さは、例えばトレンチ１００の深さの０．５倍以上２倍以下であることが好ましい。なお、ダミートレンチ２００の深さは、ダミートレンチ２００の開口部において基板３０１の表面に沿って広がる平面から、ダミートレンチ２００内部における当該平面から最も離れた点までの距離をいう。ダミートレンチ２００は、開口部の長手方向の径（図１においてはｘ軸方向に沿った長さ）が、当該長手方向に対して略平行に設けられる上部電極３０５の幅よりも長いことが好ましい。具体的には、ダミートレンチ２００の開口部は、第１方向に沿った長さが１μｍ以上１００μｍ以下であることが好ましい。
上部電極３０５が形成されるキャパシタ形成領域Ｒは、上部電極３０５を有さないその他の領域に比べて熱膨張係数が大きいため、キャパシタ形成領域Ｒとその他の領域との境界近傍で応力が集中してしまう。本実施形態に係るキャパシタ１では、キャパシタ形成領域Ｒの境界近傍に形成されるダミートレンチ２００の溝を深くすることによって、上部電極３０５による応力の集中を防ぐことができる。
また、キャパシタ形成領域Ｒとの境界近傍以外に形成されるダミートレンチ２００の開口部の第１方向に沿った長さを小さくすることによって、より多くのダミートレンチ２００を形成することが可能になる。
（３．ダミートレンチの機能）
次に、図３を用いて本実施形態に係るキャパシタ１におけるダミートレンチ２００の機能について説明する。図３は本実施形態に係るキャパシタ１の断面図（図２）の一部を抜粋して拡大した図である。例えば、キャパシタ１が電力用半導体装置等の高い電圧で駆動する装置に用いられた場合、キャパシタ１にも強い電界が加えられる。この結果、キャパシタ１には電界集中によって、沿面放電が発生する場合がある。沿面放電の起点となるのは、例えば、図３において丸で囲んだ点Ｐ１〜Ｐ３の箇所である。
点Ｐ１は、絶縁膜３０６、上部電極３０５、及びバッファ膜３０４の３要素の接触部分（トリプルジャンクション）を示している。トリプルジャンクションは、電界のひずみが大きいため、電界集中が生じやすい。そのため、沿面放電の起点となり得る。
点Ｐ２は上部電極３０５の角の部分であり、上部電極３０５と絶縁膜３０６との接触部分である。また、点Ｐ３上部電極３０５の角の部分であり、上部電極３０５とバッファ膜３０４との接触部分である。導電体（本実施形態では上部電極３０５）の角部や、導電体と絶縁体（本実施形態では絶縁膜３０６）との接触箇所においても電界のひずみが大きくなる。従って、点Ｐ２，Ｐ３も沿面放電の起点となり得る。
例えば点Ｐ１〜Ｐ３において発生した電荷は、図３の矢印で模式的に示したように、絶縁膜３０６と誘電膜３０３（またはバッファ膜３０４）との境界、又は絶縁膜３０６の表面を伝って、点Ｐ１〜Ｐ３から基板３０１の端部に向かう方向に伝搬していく（以下、発生した電荷が基板３０１の端部まで伝搬する経路を「電荷経路」と呼ぶ。）。この境界を伝っていく電荷は、二次電子なだれを引き起こし徐々に膨れ上がっていく。そして膨れ上がった電荷が、基板３０１の端部まで到達した場合に、素子破壊（例えば絶縁破壊）を引き起こす可能性がある。
なお、沿面放電の起点は、電界が集中する箇所であればいずれでも可能性があり、点Ｐ１〜Ｐ３に限定されない。
本実施形態に係るキャパシタ１においては、キャパシタ形成領域Ｒと基板３０１との端部との間にダミートレンチ２００を備えることによって、沿面放電の起点から基板３０１の端までの、電荷経路を延ばすことができる。これによって、二次電子なだれを起こした電荷が基板３０１の端部に到達することを防ぐことが可能になり、素子破壊を抑制することができる。
さらに、本実施形態においては、ダミートレンチ２００は、キャパシタ形成領域Ｒと基板３０１の端部との間の領域のうち、キャパシタ形成領域Ｒから基板３０１の端部までの距離（ａ、ｂ）が短い方の領域に形成される。キャパシタ形成領域Ｒから基板３０１の端部までの距離（ａ、ｂ）が短い方が、沿面放電電圧が低くなる。従って、キャパシタ形成領域Ｒから基板３０１の端部までの距離（ａ、ｂ）が短い方の領域（本実施形態においては基板３０１の長辺側の領域）にダミートレンチ２００を形成することで、沿面放電耐性をより効果的に向上させることができる。
さらに本実施形態においては、絶縁膜３０６の表面は、ダミートレンチ２００の開口部に対応する位置に窪みを有している。これによって、電荷が絶縁膜３０６の表面を通る場合においても、電荷経路を延ばすことができる。さらに、絶縁膜３０６の表面はダミートレンチ２００が形成されることによって窪みが形成されるため、絶縁膜３０６の表面を削って窪みを形成する必要がなく、プロセスを減らすことができる。
なお、キャパシタ１は、上部電極３０５と、基板３０１の端部との間にガードリングを備える構成でもよい。絶縁膜を用いて形成したガードリングにおいては、上部電極３０５と、基板３０１との距離を離すことが出来るため、沿面放電を低減することが出来る。また、基板３０１の端部付近に不純物を添加して形成した注入層によるガードリングにおいては、基板３０１端部の電界が緩和されるため、キャパシタ１に加わる電界を低減することが可能になり、沿面放電をより低減することができる。
（４．リングトレンチの機能）
次に、図４を用いて、リングトレンチ４００の構成及び機能について詳細に説明する。図４は、図１のＢＢ´断面の一部を抜粋した図である。
図４に示すように、リングトレンチ４００は、トレンチ１００が形成される領域に隣接して形成されている。リングトレンチ４００は、ダミートレンチ２００及びトレンチ１００よりも深さが浅いことが好ましい。なお、リングトレンチ４００は、エッチング等によって、トレンチ１００、ダミートレンチ２００と同じプロセスにおいて形成することができる。例えば、リングトレンチ４００は、エッチングにおける開口径を、トレンチ１００を形成する際の開口径よりも小さくして形成する。
リングトレンチ４００の内壁には、トレンチ１００及びダミートレンチ２００同様に、下部電極３０２、誘電膜３０３、バッファ膜３０４が形成されており、さらにバッファ膜３０４を介してリングトレンチ４００の開口を充填させるように上部電極３０５が積層されている。この結果、上部電極３０５の表面は、リングトレンチ４００の開口部に対応する位置に窪みを有している。
端子３２５は、リングトレンチ４００が形成された領域に設けられている上部電極３０５上において形成される。端子３２５は、上部電極３０５と同様に、例えばＭｏ（モリブデン）やＡｌ（アルミニウム）、Ａu（金）、Ｗ(タングステン)、Ｐｔ（プラチナ）等を用いて形成される。なお、端子３２５についても、その材料は、導電性材料であれば金属に限定されず、例えば導電性樹脂等でもよい。
リングトレンチ４００上に形成された端子３２５の表面は、リングトレンチ４００の開口部に対応する位置に窪みを有している。なお、この窪みは、平面視においては、端子３２５の周縁に沿って形成されている。これによって、端子３２５は、周縁部に形成された窪みから、端子３２５における中央部に向かうにつれて盛り上がる断面形状を有している。
また、上部電極３０５及び端子３２５を覆うように形成された絶縁膜３０６は、端子３２５のほぼ中央の領域において、その一部が除去された開口部（穴３１５）を有している。絶縁膜３０６は、端子３２５の略中央に穴３１５が形成されることで、端子３２５の周縁部（即ち窪み）の一部を覆うように設けられている。
図４においては、絶縁膜３０６の穴３１５側の端部は、端子３２５の窪みにおける最も深い位置近傍、より具体的には、窪みの最も深い位置よりもわずかに端子３２５における中央部寄りに位置している。絶縁膜３０６の穴３１５側の端部は、端子３２５の窪みにおける最も深い位置に設けられることが好ましいが、端子３２５の中央側又は端子３２５の端部側に寄った位置に設けられてもよい。なお、端子３２５の窪みの最も深い位置とは、窪み上において端子３２５の中央部に沿って広がる平面から、窪み内における当該平面から最も離れた点をいう。
さらに、絶縁膜３０６の穴３１５側の端部は、当該端部と、鉛直方向との間で成す角θが０度以上９０度未満になるように形成されることが好ましい。
端子３２５上において、絶縁膜３０６が上述の形状に形成されることによる効果について説明する。図４において、点Ｐ４は、絶縁膜３０６と端子３２５との接触箇所であり、絶縁膜３０６と端子３２５と真空領域（キャパシタ１の外部）の３要素のトリプルジャンクションを示している。絶縁膜３０６が、端子３２５の窪みの一部を覆うように形成されることにより、端子３２５の中央部（頂点）と、端子３２５と絶縁膜３０６との接続箇所に高低差を生じさせることができる。これによって、絶縁膜３０６は、点Ｐ４等のトリプルジャンクションの遮蔽として機能する。即ち、端子３２５と絶縁膜３０６との接続箇所に高低差を生じさせることによって、トリプルジャンクションにおける沿面放電電圧が増加するため、沿面放電が発生を抑制することができる。さらに、角θが鋭角になるほど、絶縁膜３０６の穴３１５側の側面が端子３２５の盛り上がった部分に近くなる。これによって、より沿面放電電圧を増加させることができ、沿面放電の発生を抑制することができる。
［第２実施形態］
第２の実施形態以降では第１の実施形態と共通の事柄についての記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。
図５は、本実施形態に係るキャパシタ１の構成例を示す断面図である。なお、図２に示したキャパシタ１と同等の構成には、同等の符号を付して説明を省略する。
図５に示すように、本実施形態に係るキャパシタ１は、第１実施形態におけるダミートレンチ２００に代えて、ダミートレンチ２０１を備えている。
本実施形態において、複数のダミートレンチ２０１のうち、基板３０１の端部近傍に形成されたダミートレンチ２０１は、他のダミートレンチ２０１よりも、溝が深く、開口部の第１方向に沿った長さが大きいことが好ましい。より好ましくは、基板３０１の端部近傍に近づくにつれて、形成されるダミートレンチの溝が徐々に深く、又、開口部の第１方向に沿った長さが徐々に大きくなる。
キャパシタ１の製造工程において、ウエハに複数のキャパシタ１が形成され、基板３０１をダイシングしてキャパシタ１を得る際に、基板３０１の端部（ダイシングライン）には、応力がかかる。本実施形態に係るキャパシタ１は、基板３０１の端部近傍に、溝の深いダミートレンチ２０１を備えることによって、ダイシング時に基板３０１にかかる応力を低減させることができる。
その他の構成・効果は、第１実施形態と同様である。
［第３実施形態］
図６は、本実施形態に係るキャパシタ１の構成例を示す断面図である。なお、図２に示したキャパシタ１と同等の構成には、同等の符号を付して説明を省略する。
図６に示すように、本実施形態に係るキャパシタ１は、第１実施形態におけるダミートレンチ２００に代えて、ダミートレンチ２０２を備えている。
本実施形態において、複数のダミートレンチ２０２のうち、領域Ｒ１との境界近傍に形成されたダミートレンチ２０２、及び、基板３０１の端部近傍に形成されたダミートレンチ２０２は、他のダミートレンチ２０２よりも、溝が深く、開口部の第１方向に沿った長さが大きいことが好ましい。より好ましくは、第１方向に沿って並ぶ複数のダミートレンチ２０２のうち中央のダミートレンチ２０２が最も溝が浅く、かつ開口部の第１方向に沿った長さが小さい。そこから、基板３０１の端部近傍に近づくにつれて、及び領域Ｒ１の境界近傍に近づくにつれて、形成されるダミートレンチ２０２の溝が徐々に深く、かつ、開口部の第１方向に沿った長さが徐々に大きくなる。
その他の構成・効果は、第１実施形態及び第２実施形態と同様である。
［第４実施形態］
図７は、本実施形態に係るキャパシタ１の構成例を示す平面図である。なお、図１及び図２に示したキャパシタ１と同等の構成には、同等の符号を付して説明を省略する。
本実施形態において、キャパシタ１は、第１実施形態におけるトレンチ１００及びダミートレンチ２００の構成に代えて、トレンチ１０１、及びダミートレンチ２０３を備えている。
図７に示すように、トレンチ１０１は、ｘ軸に沿った方向に長手方向を有する楕円の形状を有している。また、トレンチ１０１は、ｘ軸方向に沿った方向に１列のみ形成されている。その他のトレンチ１０１の構成は第１実施形態におけるトレンチ１００の構成と同様である。
本実施形態に係る上部電極３０５は、第１実施形態における上部電極３０５と同様に、トレンチ１０１、及び端子３２５の輪郭に沿った形状を有している。即ち、本実施形態に係る上部電極３０５は、上部電極３０５の外縁のうち、トレンチ１０１における短径と円周との接点に対応する位置（即ち上部電極３０５の外縁と、トレンチ１０１における短径の延長線と接点）において、基板３０１の端部との距離が最も近くなるように設計されている。
次に、本実施形態に係るダミートレンチ２０３は、開口部の長手方向の径（図７においてはｘ軸方向に沿った長さ）が、トレンチ１０１におけるｘ軸方向に沿った長径よりも小さく設計されている。また、ダミートレンチ２０３は、上部電極３０５の端部と基板３０１の端部との距離が短い領域に限定して形成されている。即ち、ダミートレンチ２０３は、上部電極３０５における、トレンチ１０１の短径と円周との接点に対応する位置を少なくとも覆うように形成される。
このように、本実施形態においては、ダミートレンチ２０３の長手方向の長さはトレンチ１０１の長径よりも小さく形成されるため、例えば、基板３０１上のレイアウトに余裕がない場合等でも、沿面放電を低減するのに十分なダミートレンチを当該レイアウトに合わせて設けることができる。換言すれば、基板３０１において素子や配線等のレイアウトの自由度を向上させることができる。
なお、図７においては、端子３２５と基板３０１の端部との間の領域にはダミートレンチは形成されていないが、当該領域にもダミートレンチが形成される構成でもよい。
その他の構成・効果は、第１実施形態と同様である。
［第５実施形態］
図８は、本実施形態に係るキャパシタ１の構成例を示す平面図である。なお、図１及び図２に示したキャパシタ１と同等の構成には、同等の符号を付して説明を省略する。
図８に示すように、本実施形態に係る基板３０１は、トレンチ１００に変えて、トレンチ１０２を備えている。
トレンチ１０２の開口部は、第１方向に沿った径よりも第２方向に沿った径の方が長い略長方形の形状を有している。なお、トレンチ１０２の開口部の形状は略長方形に限定されず、例えば楕円形状でもよい。また、トレンチ１０２が第１方向及び／又は第２方向に並んで設けられる数も任意である。
その他の構成・効果は第１実施形態及び第２実施形態と同様である。
以上、本発明の例示的な実施形態について説明した。本発明の一実施形態に係るキャパシタ１は、基板３０１と、基板３０１において１つ以上のトレンチ１００が設けられたキャパシタ形成領域Ｒと、基板３０１におおて、キャパシタ形成領域Ｒと基板３０１の端部との間に位置し、１つ以上のダミートレンチ２００が形成されたダミー領域と、少なくともキャパシタ形成領域Ｒを覆うように、かつ、１つ以上のトレンチ１００の内部に設けられた第１電極（例えば下部電極３０２）と、誘電膜３０３と、キャパシタ形成領域Ｒを覆うように、かつ１つ以上のトレンチ１００の内部に設けられた第２電極（例えば上部電極３０５）と、キャパシタ形成領域Ｒからダミー領域に亘っており、かつ、１つ以上のトレンチ１００の少なくとも１つ及び１つ以上のダミートレンチ２００の少なくとも一つを覆うように設けられた絶縁膜３０６と、を備える。これによって、本発明の位置実施形態に係るキャパシタ１は、沿面放電の起点から基板３０１の端までの、電荷経路を延ばすことができる。従って、キャパシタ１では、二次電子なだれを起こした電荷が基板３０１の端部に到達することを防ぐことが可能になり、素子破壊抑制することができる。
また１つ以上のダミートレンチ２００は、複数のダミートレンチ２００を含み、キャパシタ形成領域Ｒから基板３０１の端部に向かう第１方向に並ぶように設けられたことが好ましい。また、１つ以上のダミートレンチ２００は、それぞれ、長手方向を持つ開口部を有し、長手方向が、第１方向に略垂直な第２方向に沿っていることも好ましい。また上部電極３０５は、長手方向において、所定の幅を有しており、１つ以上のダミートレンチ２００は、開口部の長手方向の径が、上部電極３０５の所定の幅よりも大きい、ことが好ましい。これによって、キャパシタ１は沿面放電特性を強化させることができる。
さらに基板３０１は、第１辺及び第１辺に垂直な第２辺を有する矩形形状であり、１つ以上のダミートレンチ２００は、キャパシタ形成領域Ｒと第１辺との間に設けられており、キャパシタ形成領域Ｒから基板３０１の第１辺までの距離が、キャパシタ形成領域Ｒから基板３０１の第２辺までの距離よりも短いことが好ましい。このように、基板３０１の端部までの距離が短い領域に限定してダミートレンチ２００を設けることで、キャパシタ１のレイアウトに余裕がない場合でも沿面放電特性を強化させることができる。
また絶縁膜３０６の表面は、１つ以上のダミートレンチ２００の開口部に対応する位置に窪みを有する、ことが好ましい。これによって、電荷が絶縁膜３０６の表面を通る場合においても、電荷経路を延ばすことができる。
さらに１つ以上のダミートレンチ２００は、キャパシタ形成領域Ｒの境界付近に設けられるダミートレンチ２００と、当該境界付近以外に形成されるダミートレンチ２００とを含み、キャパシタ形成領域Ｒの境界付近に設けられるダミートレンチ２００が、当該境界付近以外に形成されるダミートレンチよりも溝が深いことが好ましい。また１つ以上のダミートレンチ２００は、キャパシタ形成領域Ｒの境界付近に設けられるダミートレンチ２００と、当該境界付近以外に形成されるダミートレンチ２００とを含み、キャパシタ形成領域Ｒの境界付近に設けられるダミートレンチ２００が、当該境界付近
以外に設けられるダミートレンチ２００よりも開口部の第１方向に沿った長さが大きいことが好ましい。本発明の実施形態に係るキャパシタ１では、キャパシタ形成領域Ｒの境界近傍に形成されるダミートレンチ２００の溝を深くすることによって、上部電極３０５による応力の集中を防ぐことができる。さらに、キャパシタ形成領域Ｒとの境界近傍以外に形成されるダミートレンチ２００の開口部の第１方向に沿った長さを小さくすることによって、より多くのダミートレンチ２００を形成することが可能になる。
また１つ以上のダミートレンチ２００は、基板３０１の端部付近に設けられるダミートレンチ２００と、当該端部付近以外に形成されるダミートレンチ２００とを含み、基板３０１の端部付近に設けられるダミートレンチ２００が、当該端部付近以外に設けられるダミートレンチ２００よりも溝が深いことが好ましい。さらに、１つ以上のダミートレンチ２００は、基板３０１の端部付近に設けられるダミートレンチ２００と、当該端部付近以外に形成されるダミートレンチ２００とを含み、基板３０１の端部付近に設けられるダミートレンチ２００が、当該端部付近以外に設けられるダミートレンチ２００よりも開口部の第１方向に沿った長さが大きいことが好ましい。本発明の実施形態に係るキャパシタ１は、基板３０１の端部近傍に、溝の深いダミートレンチ２０１を備えることによって、ダイシング時に基板３０１にかかる応力を低減させることができる。また、キャパシタ形成領域Ｒとの境界近傍以外に形成されるダミートレンチ２００の開口部の第１方向に沿った長さを小さくすることによって、より多くのダミートレンチ２００を形成することが可能になる。
また、キャパシタ形成領域Ｒにおいて、１つ以上のトレンチ１００が設けられた領域以外の領域に設けられた、輪状の開口部を有するリングトレンチ４００と、リングトレンチ４００上に、上部電極３０５を介して設けられた、当該上部電極３０５を外部と電気的に接続させるための端子３２５と、をさらに備え、端子３２５の表面は、リングトレンチ４００の開口部に対応する位置に輪状の窪みを有しており、絶縁膜３０６は、輪状の窪みに形成された穴を有することが好ましい。この好ましい態様によると、絶縁膜３０６が、端子３２５の窪みの一部を覆うように形成されることにより、端子３２５の中央部（頂点）と、端子３２５と絶縁膜３０６との接続箇所に高低差を生じさせることができる。これによって、絶縁膜３０６は、トリプルジャンクションの遮蔽として機能する。即ち、端子３２５と絶縁膜３０６との接続箇所に高低差を生じさせることによって、トリプルジャンクションにおける沿面放電電圧が増加するため、沿面放電が発生を抑制することができる。さらに、角θが鋭角になるほど、絶縁膜３０６の穴３１５側の側面が端子３２５の盛り上がった部分に近くなる。これによって、より沿面放電電圧を増加させることができ、沿面放電の発生を抑制することができる。
なお、以上説明した各実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更／改良され得るととともに、本発明にはその等価物も含まれる。即ち、各実施形態に当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。例えば、各実施形態が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
例えば、既述の実施形態において、キャパシタ１が、リングトレンチ４００を備える構成について説明したが、これに限定されない。例えばキャパシタ１は、リングトレンチ４００を備えない構成でもよい。また、キャパシタ１は、トレンチ１００又はリングトレンチ４００のうちのいずれか一方に対応する位置にのみダミートレンチ２００を備える構成でもよい。さらに、キャパシタ１はダミートレンチ２００の代わりに、基板３０１に対して凹となるように絶縁膜３０６が形成される構成でもよい（図９）。この場合には、絶縁膜３０６が延長部として機能する。さらに図９に示すように、絶縁膜３０６の表面に凹凸を形成することで、上部電極３０５の端部から基板３０１の端部までの経路長をより延長させることができる。
また、各実施形態は例示であり、異なる実施形態で示した構成の部分的な置換または組み合わせが可能であることは言うまでもなく、これらも本発明の特徴を含む限り本発明の範囲に包含される。
１ キャパシタ
１００、１０１ トレンチ
２００、２０１、２０２、２０３ ダミートレンチ
３０１ 基板
３０２ 下部電極
３０３ 誘電膜
３０４ バッファ膜
３０５ 上部電極
３２５ 端子
３０６ 絶縁膜

Claims (13)

  1. 基板と、
    前記基板において１つ以上のトレンチが設けられたキャパシタ形成領域と、
    前記基板において、前記キャパシタ形成領域と当該基板の端部との間に位置するダミー領域と、
    少なくとも前記キャパシタ形成領域を覆うように、かつ前記１つ以上のトレンチの内部に設けられた第１電極、及び誘電膜と、
    前記キャパシタ形成領域を覆い、前記第１電極と電位が異なる第２電極と、
    前記ダミー領域に形成され、前記第２電極から前記基板の端部までの経路において、前記基板に対して凹又は凸を形成した延長部と、
    を備えるキャパシタ。
  2. 前記延長部は、前記第２電極間と前記基板の端部との最短経路上に設けられる。
    請求項１に記載のキャパシタ。
  3. 前記延長部は、
    前記基板を覆うように形成された絶縁膜である、
    請求項１又は２に記載のキャパシタ。
  4. 前記延長部は、前記基板における厚み方向に形成された1つ以上のダミートレンチである、
    請求項１又は２に記載のキャパシタ。
  5. 前記1つ以上のダミートレンチは、
    長手方向を持つ開口部を有し、前記長手方向が、前記キャパシタ形成領域から前記基板の端部に向かう第１方向に略垂直な第２方向に沿って設けられた、
    請求項４に記載のキャパシタ。
  6. 前記第２電極は、前記長手方向において、所定の幅を有しており、
    前記1つ以上のダミートレンチは、
    開口部の長手方向の径が、前記第２電極の前記所定の幅よりも大きい、
    請求項５に記載のキャパシタ。
  7. 前記基板は、第１辺及び前記第１辺に垂直な第２辺を有する矩形形状であり、
    前記1つ以上のダミートレンチは、前記キャパシタ形成領域と前記第１辺との間に設けられており、
    前記キャパシタ形成領域から前記基板の前記第１辺までの距離が、前記キャパシタ形成領域から前記基板の前記第２辺までの距離よりも短い、
    請求項４乃至６の何れか一項に記載のキャパシタ。
  8. 前記キャパシタ形成領域から前記ダミー領域に亘っており、かつ前記１つ以上のトレンチの少なくとも１つ及び前記１つ以上のダミートレンチの少なくとも１つを覆うように設けられた絶縁膜を、
    さらに備え、
    前記絶縁膜の表面は、
    前記１つ以上のダミートレンチの開口部に対応する位置に窪みを有する、
    請求項４乃至７の何れか一項に記載のキャパシタ。
  9. 前記１つ以上のダミートレンチは、
    前記キャパシタ形成領域の付近に設けられるダミートレンチと、当該キャパシタ形成領域の付近以外に形成されるダミートレンチとを含み、
    前記キャパシタ形成領域の付近に設けられるダミートレンチが、当該キャパシタ形成領域の付近以外に形成されるダミートレンチよりも溝が深い、
    請求項４乃至８の何れか一項に記載のキャパシタ。
  10. 前記１つ以上のダミートレンチは、
    前記キャパシタ形成領域の付近に設けられるダミートレンチと、当該キャパシタ形成領域の付近以外に形成されるダミートレンチとを含み、
    前記キャパシタ形成領域の付近に設けられるダミートレンチが、当該キャパシタ形成領域の付近以外に設けられるダミートレンチよりも開口部の第１方向に沿った長さが大きい、
    請求項４乃至９の何れか一項に記載のキャパシタ。
  11. 前記１つ以上のダミートレンチは、
    前記基板の端部の付近に設けられるダミートレンチと、当該端部の付近以外に形成されるダミートレンチとを含み、
    前記基板の端部の付近に設けられるダミートレンチが、当該端部の付近以外に設けられるダミートレンチよりも溝が深い、
    請求項４乃至１０のいずれか一項に記載のキャパシタ。
  12. 前記１つ以上のダミートレンチは、
    前記基板の端部の付近に設けられるダミートレンチと、当該端部の付近以外に形成されるダミートレンチとを含み、
    前記基板の端部の付近に設けられるダミートレンチが、当該端部の付近以外に設けられるダミートレンチよりも開口部の第１方向に沿った長さが大きい、
    請求項４乃至１１の何れか一項に記載のキャパシタ。
  13. 前記キャパシタ形成領域において、前記１つ以上のトレンチが設けられた領域以外の領域に設けられた、輪状の開口部を有するリングトレンチと、
    前記リングトレンチ上に、前記第２電極を介して設けられた、当該第２電極を外部と電気的に接続させるための端子と、
    をさらに備え、
    前記端子の表面は、前記リングトレンチの前記開口部に対応する位置に輪状の窪みを有しており、
    前記絶縁膜は、
    前記輪状の窪みに形成された穴を有する、
    請求項８に記載のキャパシタ。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7178187B2 (ja) * 2018-06-27 2022-11-25 太陽誘電株式会社 トレンチキャパシタ
JP7251332B2 (ja) * 2019-06-07 2023-04-04 株式会社村田製作所 キャパシタ
CN114503260A (zh) * 2019-09-17 2022-05-13 株式会社村田制作所 半导体装置
JP7317649B2 (ja) * 2019-09-20 2023-07-31 株式会社東芝 コンデンサ
US20220301951A1 (en) * 2021-03-19 2022-09-22 Taiwan Semiconductor Manufacturing Company Limited Semiconductor structure and method of making

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006310428A (ja) * 2005-04-27 2006-11-09 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2008153497A (ja) * 2006-12-19 2008-07-03 Murata Mfg Co Ltd 誘電体薄膜キャパシタの製造方法
JP2008205180A (ja) * 2007-02-20 2008-09-04 Fujitsu Ltd 半導体装置及びその製造方法
JP2008252011A (ja) * 2007-03-30 2008-10-16 Taiyo Yuden Co Ltd 誘電体キャパシタ
JP2009010114A (ja) * 2007-06-27 2009-01-15 Murata Mfg Co Ltd 誘電体薄膜キャパシタ

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0993030A3 (en) * 1998-08-13 2002-07-24 International Business Machines Corporation Integrated chip dummy trench patterns to ease trench etch process development
DE19940825A1 (de) * 1999-08-27 2001-04-05 Infineon Technologies Ag Kondensatorstruktur
JP2003100938A (ja) * 2001-09-26 2003-04-04 Mitsubishi Electric Corp 半導体装置
CN1405878A (zh) * 2002-11-04 2003-03-26 中芯国际集成电路制造(上海)有限公司 金属－绝缘体－金属电容器制造方法
US6984860B2 (en) * 2002-11-27 2006-01-10 Semiconductor Components Industries, L.L.C. Semiconductor device with high frequency parallel plate trench capacitor structure
JP2005353657A (ja) * 2004-06-08 2005-12-22 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US7256439B2 (en) * 2005-01-21 2007-08-14 International Business Machines Corporation Trench capacitor array having well contacting merged plate
US7554148B2 (en) * 2006-06-27 2009-06-30 United Microelectronics Corp. Pick-up structure for DRAM capacitors
DE102007009383A1 (de) * 2007-02-20 2008-08-21 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Halbleiteranordnung und Verfahren zu deren Herstellung
JP5023741B2 (ja) * 2007-03-02 2012-09-12 富士電機株式会社 信号伝送デバイス
JP2014022600A (ja) * 2012-07-19 2014-02-03 Renesas Electronics Corp 半導体集積回路
JP2015032665A (ja) * 2013-08-01 2015-02-16 住友電気工業株式会社 ワイドバンドギャップ半導体装置
JP5967153B2 (ja) 2014-08-06 2016-08-10 日産自動車株式会社 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006310428A (ja) * 2005-04-27 2006-11-09 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2008153497A (ja) * 2006-12-19 2008-07-03 Murata Mfg Co Ltd 誘電体薄膜キャパシタの製造方法
JP2008205180A (ja) * 2007-02-20 2008-09-04 Fujitsu Ltd 半導体装置及びその製造方法
JP2008252011A (ja) * 2007-03-30 2008-10-16 Taiyo Yuden Co Ltd 誘電体キャパシタ
JP2009010114A (ja) * 2007-06-27 2009-01-15 Murata Mfg Co Ltd 誘電体薄膜キャパシタ

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