JP2018121005A - 電子素子実装用基板、電子装置および電子モジュール - Google Patents

電子素子実装用基板、電子装置および電子モジュール Download PDF

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Abstract

【課題】 電子素子実装用基板にクラックまたは割れが発生することを低減し、電子装置が作動しづらくなることなく放熱性を向上させることにある。【解決手段】 電子素子実装用基板１は、上面に電子素子１０が実装される実装領域４ｂを有する配線基板２を有する。配線基板２はビア導体６を有する絶縁層が複数積層されている。配線基板２は、絶縁層に対するビア導体６の体積比率が、最上層から最下層になるに連れて大きくなっている。【選択図】図１

Description

本発明は、電子素子、例えばＣＣＤ（Charge Coupled Device）型またはＣＭＯＳ（Complementary Metal Oxide Semiconductor）型等の撮像素子、ＬＥＤ（Light Emitting Diode）等の発光素子または集積回路等が実装される枠体および電子装置に関するものである。
従来より、絶縁層からなる配線基板を備えた電子素子実装用基板が知られている。また、このような電子素子実装用基板に電子素子が実装された電子装置が知られている（特許文献１参照）。
特開２０１４―３３１０２号公報
一般的に電子素子実装用基板に実装される電子素子は使用時に発熱する。近年、電子素子の高機能化に伴い、この発熱はより大きくなる傾向がある。そのため、電子素子の使用時に発生した熱は電子素子実装用基板を通して外部筐体または外部回路基板に効率的に放熱されることが望まれている。このため、サーマルビア等を多く設けられることが要求されている。
近年、電子素子実装用基板は薄型化が要求されている。これにより、サーマルビアを多く設けると電子素子の作動時の発熱に伴う、サーマルビアと絶縁層との熱膨張差によって、絶縁層に大きく熱履歴による応力がかかる場合があった。このとき、絶縁層にクラックまたは割れ等が発生する場合があった。
本発明の１つの態様に係る電子素子実装用基板は、上面に電子素子が実装される実装領域を有するとともに、ビア導体を有する絶縁層が複数積層された配線基板とを備えており、前記配線基板は、前記絶縁層に対する前記ビア導体の体積比率が、最上層から最下層になるに連れて大きくなっていることを特徴としている。
本発明の１つの態様に係る電子装置は、電子素子実装用基板の前記実装領域に実装された電子素子を備えている。
本発明の１つの態様に係る電子装置は、上記のような構成により、電子素子実装用基板にクラックまたは割れが発生することを低減させることができる。さらに、上述した電子素子実装用基板を備えた電子装置を用いることによって、放熱性を向上させることが可能な電子装置および電子モジュールを提供することが可能となる。
図１（ａ）は本発明の第１の実施形態に係る電子素子実装用基板および電子装置の外観を示す上面図であり、図１（ｂ）は図１（ａ）のＸ１−Ｘ１線に対応する縦断面図である。 図２（ａ）は本発明の第１の実施形態のその他の態様に係る電子素子実装用基板および電子装置の外観を示す上面図であり、図２（ｂ）は図２（ａ）のＸ２−Ｘ２線に対応する縦断面図である。 図３（ａ）は本発明の第１の実施形態のその他の態様に係る電子素子実装用基板および電子装置の外観を示す上面図であり、図３（ｂ）は図３（ａ）のＸ３−Ｘ３線に対応する縦断面図である 図４（ａ）は本発明の第１の実施形態のその他の態様に係る電子モジュールの外観を示す上面図であり、図４（ｂ）は図４（ａ）のＸ４−Ｘ４線に対応する縦断面図である 図５（ａ）は本発明の第２の実施形態の態様に係る電子素子実装用基板および電子装置の外観を示す上面図であり、図５（ｂ）は図５（ａ）のＸ５−Ｘ５線に対応する縦断面図である。 図６（ａ）は本発明の第３の実施形態の態様に係る電子素子実装用基板および電子装置の外観を示す上面図であり、図６（ｂ）は図６（ａ）のＸ６−Ｘ６線に対応する縦断面図である。 図７（ａ）は本発明の第４の実施形態に係る電子素子実装用基板および電子装置の外観を示す上面図であり、図７（ｂ）は図７（ａ）のＸ７−Ｘ７線に対応する縦断面図である。
＜電子素子実装用基板および電子装置の構成＞
以下、本発明のいくつかの例示的な実施形態について図面を参照して説明する。なお、以下の説明では、電子素子実装用基板に電子素子が実装され、電子素子実装用基板の上面に蓋体が接合された構成を電子装置とする。また、電子素子実装用基板の上面側、下面側または電子装置を覆うように設けられた筐体または部材を有する構成を電子モジュールとする。電子素子実装用基板、電子装置および電子モジュールは、いずれの方向が上方若しくは下方とされてもよいが、便宜的に、直交座標系ｘｙｚを定義するとともに、ｚ方向の正側を上方とする。
（第１の実施形態）
図１〜図４を参照して本発明の第１の実施形態における電子装置２１、および電子素子実装用基板１について説明する。本実施形態における電子装置２１は、電子素子実装用基板１と電子素子１０とを備えている。なお、本実施形態では図１〜図３では電子装置２１を示している。図４では電子モジュール３１の一例を示している。
電子素子実装用基板１は、上面に電子素子１０が実装される実装領域４ｂを有する配線基板２を有する。配線基板２はビア導体６を有する絶縁層が複数積層されている。配線基板２は、絶縁層に対するビア導体６の体積比率が、最上層から最下層になるに連れて大きくなっている。
電子素子実装用基板１は、上面に電子素子１０が実装される実装領域４ｂを有する配線基板２を有する。実装領域４ｂは、配線基板２の中心部近傍に設けられていてもよいし、配線基板２の中心部から偏心した位置に設けられていてもよい。なお、周辺領域４ａとは、配線基板２上であって、実装領域４ｂを取り囲む領域のことである。また、周辺領域４ａと実装領域４ｂとは連続している。
電子素子実装用基板１の配線基板２はビア導体６を有する絶縁層が複数積層されている。配線基板２を構成する絶縁層の材料は例えば、電気絶縁性セラミックスまたは樹脂（例えば、プラスティックス）等が使用される。
配線基板２を形成する絶縁層の材料として使用される電気絶縁性セラミックスとしては例えば、酸化アルミニウム質焼結体、ムライト質焼結体、炭化珪素質焼結体、窒化アルミニウム質焼結体、窒化珪素質焼結体またはガラスセラミック焼結体等である。配線基板２を形成する絶縁層の材料として使用される樹脂としては例えば、エポキシ樹脂、ポリイミド樹脂、アクリル樹脂、フェノール樹脂またはフッ素系樹脂等である。フッ素系樹脂としては例えば、ポリエステル樹脂または四フッ化エチレン樹脂等である。
配線基板２を形成する絶縁層は、前述した材料から成る絶縁層を複数上下に積層して形成されていてもよい。配線基板２を形成する絶縁層は、図１〜図４に示すように７層の絶縁層から形成されていてもよいし、２層〜６層または８層以上の絶縁層から形成されていてもよい。絶縁層が２層〜６層の場合には、電子素子実装用基板１の薄型化を図ることができる。また、絶縁層が８層以上の場合には、電子素子実装用基板１の剛性を高めることができる。また、図１〜図４に示す例のように、配線基板２に開口部を設け、設けた開口部の大きさを異ならせ上面に段差部を形成していてもよく、後述する電極パッド３が段差部に設けられていてもよい。また、配線基板２は平板状であってもよい。
配線基板２は例えば、1辺の大きさは０．３ｍｍ〜１０ｃｍ程度であり、平面視におい
て配線基板２が矩形状あるとき、正方形であってもよいし長方形であってもよい。また例えば、配線基板２の厚みは０．２ｍｍ以上である。
また、配線基板２の上面、側面または下面に、外部回路接続用の電極が設けられていてもよい。外部回路接続用の電極は、配線基板２と外部回路基板、あるいは電子装置２１と外部回路基板とを電気的に接続するものである。
配線基板２の内部には、絶縁層間に形成される内部配線および内部配線同士を上下に接続する貫通導体が設けられる。これら内部配線または貫通導体は、配線基板２の表面に露出していてもよい。この内部配線または貫通導体によって、外部回路接続用の電極および後述する電極パッド３が電気的に接続されていてもよい。
外部回路接続用の電極、内部配線および貫通導体は、配線基板２が電気絶縁性セラミックスから成る場合には、タングステン（Ｗ）、モリブデン（Ｍｏ）、マンガン（Ｍｎ）、銀（Ａｇ）若しくは銅（Ｃｕ）またはこれらから選ばれる少なくとも１種以上の金属材料を含有する合金等から成る。また、外部回路接続用の電極、内部配線および貫通導体は、配線基板２が樹脂から成る場合には、銅（Ｃｕ）、金（Ａｕ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）若しくはチタン（Ｔｉ）またはこれらから選ばれる少なくとも１種以上の金属材料を含有する合金等から成る。
外部回路接続用の電極、内部配線および貫通導体の露出表面に、めっき層が設けられてもよい。この構成によれば、外部回路接続用の電極、内部配線および貫通導体の露出表面を保護して酸化を抑制できる。
配線基板２はビア導体６を有している。ビア導体６は、配線基板２が電気絶縁性セラミックスから成る場合には、タングステン（Ｗ）、モリブデン（Ｍｏ）、マンガン（Ｍｎ）、銀（Ａｇ）若しくは銅（Ｃｕ）またはこれらから選ばれる少なくとも１種以上の金属材料を含有する合金等から成る。また、ビア導体６は、配線基板２が樹脂から成る場合には、銅（Ｃｕ）、金（Ａｕ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）若しくはチタン（Ｔｉ）またはこれらから選ばれる少なくとも１種以上の金属材料を含有する合金等から成る。なお、ビア導体６は上述した金属材料で充填されていてもよいし、円筒状で中央部に空洞を有していてもよい。
ビア導体６は上面が配線基板２の表面に露出していてもよい。ビア導体６の露出表面に、めっき層が設けられてもよい。この構成によれば、ビア導体６の露出表面を保護して酸化を抑制できる。めっき層は、例えば、厚さ０．５μｍ〜１０μｍのＮｉめっき層を被着させるか、またはこのＮｉめっき層および厚さ０．５μｍ〜３μｍの金（Ａｕ）めっき層を順次被着させてもよい。なお、ビア導体６が円筒状で中央部に空洞を有している場合、空洞を形成する面にもめっき層が設けられていてもよい。
配線基板２は、絶縁層に対するビア導体６の体積比率が、最上層から最下層になるに連れて大きくなっている。ここで、最上層とは電子素子１０が実装される面の絶縁層であり、最下層とは断面視において最上層から最も遠い絶縁層のことである。なお、配線基板２は図１〜図３に示す例の様に、最上層の上面に電子素子１０が実装されない絶縁層を有していてもよい。
本発明の実施形態に係る電子素子実装用基板１および電子装置２１では、配線基板２は、絶縁層に対するビア導体６の体積比率が、最上層から最下層になるに連れて大きくなっている。これにより、最上層のビア導体６つまり、電子素子１０と接するビア導体６の面積を小さくする事が可能となる。よって、電子素子１０の作動時の発熱または電子素子１０を実装する工程等の加熱の工程により、ビア導体６に伝わる熱をより小さくする事が可能となる。その結果、ビア導体６と配線基板２との熱膨張差による応力で複数のビア導体６の間に位置する配線基板２にクラックまたは割れが発生する事を低減させる事が可能となる。さらにビア導体６の体積比率は最上層から最下層になるに連れて大きくなっている。つまり、電子素子１０からの距離が離れるにしたがってビア導体６の体積が多くなっている。
ビア導体６に伝わる熱は熱源である電子素子１０からの距離が遠くなるに連れて小さくなる。よって、各絶縁層におけるビア導体６の体積を大きくしたとしても、配線基板２とビア導体６の熱膨張差による応力を低減させる事が可能となり、各絶縁層において複数のビア導体６の間に位置する配線基板２にクラックまたは割れが発生する事を低減させる事が可能となる。また、最上層から最下層になるに連れてビア導体６の体積比率が大きくなっている事で、結果としてビア導体６を多く設ける事が可能となり、複数のビア導体６の間にクラックまたは割れの発生を抑制しつつ、放熱性を向上させることが可能となる。
ここで、ビア導体６の体積比率が大きくなっているとは、ビア導体６の外径の大きさが、最上層から最下層になるに連れて大きくなっていてもよい。ビア導体６の外形の大きさが最上層から最下層になるに連れて大きくなっている事で、上下のビア導体６が断面視において連続的に接続された状態でビア導体６の体積を大きくする事ができる。よって、電子素子１０から伝わった熱を最上層のビア導体６から最下層のビア導体６まで直接放熱する事ができるため、放熱性をより向上させることが可能となる。
また、ビア導体６の体積比率が大きくなっているとは、ビア導体６の数が、最上層から最下層に連れて多くなっていてもよい。これにより、ビア導体６の大きさを変えることなくビア導体６の体積比率を大きくする事が可能となる。よって、ビア導体６を設ける工程において複数のビア導体６を打ち抜くための金型を作製する必要がなくなるため工程負荷およびコストが大きくなる事を低減させる事が可能となる。また、ビア導体６の外形を大きくしすぎる懸念がなくなるため、ビア導体６が配線基板２から抜け落ちる事を抑制することが可能となる。
また、ビア導体６の体積比率が大きくなっているとは、上述した２つの場合の複合であってもよい。つまり、ビア導体６の外径の大きさおよびビア導体６の数が、最上層から最下層になるに連れて大きくなっていてもよい。このような構成の場合には、電子素子１０から伝わった熱をより効率よく放熱させることが可能となる。
図２に示す例では、電子素子実装用基板１は上面に電子素子１０が実装される実装領域４ｂを有する配線基板２を有する。配線基板２は、ビア導体６を有する絶縁層およびビア導体６と電気的に接続されるメタライズ層７が複数積層されている。メタライズ層７の体積は、最上層から最下層になるに連れて大きくなっている。つまり、電子素子１０からの距離が離れるにしたがってメタライズ層７の体積が大きくなり、ビア導体６に伝わる熱は距離が遠くなるに連れて小さくなる。よって、各絶縁層における、配線基板２とビア導体６の熱膨張差による応力を低減させる事が可能となり、各絶縁層において複数のビア導体６の間に位置する配線基板２にクラックまたは割れが発生する事を低減させる事が可能となる。また、最上層から最下層になるに連れてメタライズ層７の体積比率が大きくなっている事で、結果として伝熱を向上させることが可能となる。このことによって、複数のビア導体６の間にクラックまたは割れの発生を抑制しつつ、放熱性を向上させることが可能となる。
ここで、メタライズ層７の体積比率が大きくなっているとは、メタライズ層７の外径の大きさが、最上層から最下層になるに連れて大きくなっていることであってもよい。メタライズ層７の外形の大きさが最上層から最下層になるに連れて大きくなっている事で、最下層になるに連れて各絶縁層の放熱性を向上させることが可能となる。なおこのとき、メタライズ層７は１つのメタライズ層７が次第に大きくなっていてもよいし、複数のメタライズ層７の個数が増えてその合計面積が最上層から最下層になるに連れて大きくなっていてもよい。
また、メタライズ層７の体積比率が大きくなっているとは、メタライズ層７の断面視における厚みが、最上層から最下層に連れて多くなっていてもよい。これにより、メタライズ層７の外形の大きさを変えることなくメタライズ層７の体積比率を大きくする事が可能となる。よって、上面視においてメタライズ層７の外形の位置が変わらない為、配線基板２がセラミックから成る場合においてにデラミネーションまたは反り等が発生することを低減させることが可能となる。
また、メタライズ層７の体積比率が大きくなっているとは、上述した２つの場合の複合であってもよい。つまり、メタライズ層７の外径の大きさおよびメタライズ層７の断面視における厚みが、最上層から最下層になるに連れて大きくなっていることであってもよい。このような構成の場合には、電子素子１０から伝わった熱をより効率よく放熱させることが可能となる。
電子素子実装用基板１は、上面視において、配線基板２の上面に設けられた、実装領域４ｂを挟んで位置した複数の電極パッド３とをさらに備えており、電極パッド３に挟まれた実装領域４ｂと重なる位置において、配線基板２は、絶縁層に対するビア導体６の体積比率が、最上層から最下層になるに連れて大きくなっていてもよい。また、同様にメタライズ層７についても実装領域４ｂと重なる位置において、配線基板２は、絶縁層に対するメタライズ層７の体積比率が、最上層から最下層になるに連れて大きくなっていてもよい。このように、実装領域４ｂと上面視で重なる位置にビア導体６を集中的に設けることで、上面視において実装領域４ｂと重なる位置、つまり上面視において電子素子１０と重なる位置で放熱性を高めることが可能となる。その結果、電子素子１０の発熱した熱をより効率的に放熱することが可能となる。
また、電子素子実装用基板１は上面視において上面視において、配線基板２の上面に設けられた、実装領域４ｂを挟んで位置した複数の電極パッド３とをさらに備えており、電極パッド３に挟まれた実装領域４ｂと重なる位置において、配線基板２は、絶縁層に対す
るメタライズ層７の体積比率が、最上層から最下層になるに連れて大きくなっていてもよい。この場合も同様に実装領域４ｂと上面視で重なる位置にメタライズ層７を集中的に設けることで、上面視において実装領域４ｂと重なる位置、つまり上面視において電子素子１０と重なる位置で放熱性を高めることが可能となる。その結果、電子素子１０の発熱した熱をより効率的に放熱することが可能となる。
ここで、電極パッド３、メタライズ層７は、配線基板２が電気絶縁性セラミックスから成る場合には、タングステン（Ｗ）、モリブデン（Ｍｏ）、マンガン（Ｍｎ）、銀（Ａｇ）若しくは銅（Ｃｕ）またはこれらから選ばれる少なくとも１種以上の金属材料を含有する合金等から成る。また、電極パッド３、メタライズ層７は、配線基板２が樹脂から成る場合には、銅（Ｃｕ）、金（Ａｕ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）若しくはチタン（Ｔｉ）またはこれらから選ばれる少なくとも１種以上の金属材料を含有する合金等から成る。
電極パッド３、メタライズ層７の露出表面に、めっき層が設けられてもよい。この構成によれば、電極パッド３、メタライズ層７の露出表面を保護して酸化を抑制できる。また、この構成によれば、電極パッド３と電子素子１０とをワイヤボンディング等の接続部材１３を介して良好に電気的接続することができる。めっき層は、例えば、厚さ０．５μｍμｍ〜１０μｍのＮｉめっき層を被着させるか、またはこのＮｉめっき層および厚さ０．５μｍ〜３μｍの金（Ａｕ）めっき層を順次被着させてもよい。また、電子素子１０と接するメタライズ層７またはビア導体６の端部を熱伝導率のよい金属めっき層を被着することで、放熱性をより向上させることが可能となる。
図３に示す例では、電子素子実装用基板１はビア導体６とメタライズ層７の両方を有しており、ビア導体６とメタライズ層７はそれぞれ電気的に導通しているとともに、ビア導体６とメタライズ層７の体積はそれぞれ最上層から最下層になるに連れて大きくなっている。この構造によって、メタライズ層７を介してビア導体６同士が繋がっていることでビア導体６同士の熱の伝達をより効率的にすることができる。よって、最上層ではない絶縁層のビア導体６においても、電子素子１０から最上層に熱が伝わり、最上層のビア導体６が受け取った熱を最上層ではない絶縁層のビア導体６に伝えることが可能となる。よって電子素子実装用基板１の放熱性をより向上させることが可能となる。
図１〜図４に示す例の様に電子素子実装用基板１は、断面視において、各層の最も外側に位置するビア導体６は、最上層から最下層になるに連れて外側に位置していてもよい。電子素子１０の作動した際の熱は熱源を中心に断面視において外側へ広がっていく。そのため、ビア導体６を最上層から最下層になるに連れて外側へ位置させることで、この熱の広がりに追従させることができ、より放熱性を向上させることが可能となる。
ビア導体６またはメタライズ層７は断面視において最上層に設けられたビア導体６またはメタライズ層７の外周より３０度〜６０度の角度で広がっていてもよい。一般的に電子素子１０から発熱した熱は４５度前後の傾斜を持って広がっていく場合が多い。よって、ビア導体６またはメタライズ層７が３０度〜６０度の角度で広がるように体積を大きくすることでより効率的に放熱性を高めることが可能となる。
図１〜図４に示す例の様に電子素子実装用基板１のビア導体６は、断面視において左右対称に並んでいてもよい。電子素子１０の作動した際の熱は熱源を中心に縦断面視において左右対に広がっていく場合が多い。そのため、ビア導体６を左右対称に位置させることで、この熱の広がりに追従させることができ、より放熱性を向上させることが可能となる。
メタライズ層７は図１または図３に示す例の様に最下層において各ビア導体６の端面を覆うようにそれぞれ個別に設けてもよいし、図２に示す例の様にそれぞれのビア導体６を覆う１つの大きなパターンとなっていてもよい。メタライズ層７が図１または図３に示す例の様に最下層において各ビア導体６の端面を覆うようにそれぞれ個別に設けていることで、電子装置２１を外部回路基板に半田ボール等で接合する際、接合強度を向上させることが可能となる。さらに各半田ボール等で外部回路基板に接合することで半田ボール同士の間に空隙ができ、そこに空気が通ることで電子装置２１の放熱性をより向上させることが可能となる。また、メタライズ層７が図２に示す例の様にそれぞれのビア導体６を覆う１つの大きなパターンとなっていることで、外部回路基板または外部筐体へ伝える熱の量を大きくすることが可能となり電子装置２１の放熱性を向上させることが可能となる。
ビア導体６またはメタライズ層７は、電子素子実装用基板１において他の信号と電気的に接続していなくてもよいし、電源電位またはグランド電位と電気的に接続していてもよい。電子素子実装用基板１においてビア導体６またはメタライズ層７が他の信号と電気的に接続していないことで、電子素子１０から熱が伝わり、ビア導体６またはメタライズ層７の温度が上がり電気抵抗が上がった場合においても配線基板２の内部の他の信号の伝達の阻害となることを低減させることが可能となる。また、電子素子実装用基板１においてビア導体６またはメタライズ層７が電源電位またはグランド電位と電気的に接続していることで、電子素子１０に対する外部からのノイズをビア導体６またはメタライズ層７で低減させることが可能となる。また電源電位またはグランド電位の電気的特性を向上させることが可能となる。さらに、外部回路基板と接続する場合において接続抵抗を下げることが可能となる。
＜電子装置の構成＞
図１〜図３に電子装置２１の例を示す。電子装置２１は、電子素子実装用基板１と、電子素子実装用基板１の実装領域４ｂに実装された電子素子１０と、を備えている。
電子装置２１は、電子素子実装用基板１と、電子素子実装用基板１の実装領域４ｂに実装された電子素子１０を有している。電子素子１０は、例えばＣＭＯＳ（Complementary Metal Oxide Semiconductor）、ＣＣＤ（Charge Coupled Device）等の撮像素子、またはＬＥＤ（Light Emitting Diode）などの発光素子、またはＬＳＩ（Large Scale Integrated）等の集積回路等である。なお、電子素子１０は、接着材を介して、配線基板２の上面に配置されていてもよい。この接着材は、例えば、銀エポキシまたは熱硬化性樹脂等が使用される。
電子装置２１は、電子素子１０を覆うとともに、電子素子実装用基板１の上面に接合された蓋体１２を有していてもよい。ここで、電子素子実装用基板１は上面に蓋体１２を支え、電子素子１０を取り囲むように設けられた枠状体を設けてもよいし、枠状体を設けなくてもよい。また、枠状体は配線基板２と同じ材料から構成されていてもよいし、別の材料で構成されていてもよい。
枠状体と配線基板２とが同じ材料から成る場合、枠状体と配線基板２とは図１〜図３に示す例の様に開口部を設けるなどして最上層の絶縁層と一体化するように作られていてもよいし、別に設けるろう材等でそれぞれ接合してもよい。
また、枠状体と配線基板２とが別の材料から成る例として枠状体が蓋体１２と配線基板２とを接合する蓋体接合材１４と同じ材料から成る場合がある。このとき、蓋体接合材１４を厚く設けることで、接着の効果と枠状体（蓋体１２を支える部材）としての効果を併せ持つことが可能となる。この時の蓋体接合材１４は例えば熱硬化性樹脂または低融点ガラスまたは金属成分から成るろう材等が挙げられる。また、枠状体と蓋体１２とが同じ材料から成る場合もあり、このときは枠状体と蓋体１２は同一個体として構成されていてもよい。
蓋体１２は、例えば電子素子１０がＣＭＯＳ、ＣＣＤ等の撮像素子、またはＬＥＤなどの発光素子である場合ガラス材料等の透明度の高い部材が用いられる。また蓋体１２は例えば、電子素子１０が集積回路等であるとき、金属製材料または有機材料が用いられていてもよい。
蓋体１２は、蓋体接合材１４を介して電子素子実装用基板１と接合している。蓋体接合材１４を構成する材料として例えば、熱硬化性樹脂または低融点ガラスまたは金属成分から成るろう材等がある。
電子装置２１が図１〜図３に示すような電子素子実装用基板１を有することで、電子装置２１の放熱性を向上させることができる。その結果、電子素子１０が発熱して配線基板２にクラックまたは割れが発生し、誤動作をする不具合の発生を低減させることが可能となる。
＜電子モジュールの構成＞
図４に、電子素子実装用基板１を用いた電子モジュール３１の一例を示す。電子モジュール３１は、電子装置２１と電子装置２１の配線基板２の上面に設けられた筐体３２とを有している。なお、以下図４に示す例では説明のため撮像モジュールを例に説明する。
図４に示す例では、電子モジュール３１は筐体３２（レンズホルダー）を有している。筐体３２を有することでより気密性の向上または外部からの応力が直接電子装置２１に加えられることを低減することが可能となる。筐体３２は、例えば樹脂または金属材料等から成る。また、筐体３２がレンズホルダーであるとき筐体３２は、樹脂、液体、ガラスまたは水晶等からなるレンズが１個以上組み込まれていてもよい。また、筐体３２は、上下左右の駆動を行う駆動装置等が付いていて、配線基板２と電気的に接続されていてもよい。
なお、筐体３２は上面視において４方向の少なくとも一つの辺において開口部が設けられていてもよい。そして、筐体３２の開口部から外部回路基板が挿入され配線基板２と電気的に接続していてもよい。また筐体３２の開口部は、外部回路基板が配線基板２と電気的に接続された後、樹脂等の封止材等で開口部の隙間を閉じて電子モジュール３１の内部が気密されていてもよい。
＜電子素子実装用基板および電子装置の製造方法＞
次に、本実施形態の電子素子実装用基板１および電子装置２１の製造方法の一例について説明する。なお、下記で示す製造方法の一例は、配線基板２を多数個取り配線基板を用いた製造方法である。
（１）まず、配線基板２を構成するセラミックグリーンシートを形成する。例えば、酸化アルミニウム（Ａｌ２Ｏ３）質焼結体である配線基板２を得る場合には、Ａｌ２Ｏ３の粉末に焼結助材としてシリカ（ＳｉＯ２）、マグネシア（ＭｇＯ）またはカルシア（ＣａＯ）等の粉末を添加し、さらに適当なバインダー、溶剤および可塑剤を添加し、次にこれらの混合物を混錬してスラリー状となす。その後、ドクターブレード法またはカレンダーロール法等の成形方法によって多数個取り用のセラミックグリーンシートを得る。
なお、配線基板２が、例えば樹脂から成る場合は、所定の形状に成形できるような金型を用いて、トランスファーモールド法またはインジェクションモールド法等で成形するこ
とによって配線基板２を形成することができる。また、配線基板２は、例えばガラスエポキシ樹脂のように、ガラス繊維から成る基材に樹脂を含浸させたものであってもよい。この場合には、ガラス繊維から成る基材にエポキシ樹脂の前駆体を含浸させ、このエポキシ樹脂前駆体を所定の温度で熱硬化させることによって配線基板２を形成できる。
（２）次に、スクリーン印刷法等によって、上記（１）の工程で得られたセラミックグリーンシートに電極パッド３、外部回路接続用電極、内部配線および貫通導体となる部分に、金属ペーストを塗布または充填する。この金属ペーストは、前述した金属材料から成る金属粉末に適当な溶剤およびバインダーを加えて混練することによって、適度な粘度に調整して作製される。なお、金属ペーストは、配線基板２との接合強度を高めるために、ガラスまたはセラミックスを含んでいても構わない。なお、この工程において各絶縁層となるグリーンシートに貫通孔を設け、そこに金属ペースとを塗布または充填する事でビア導体６を形成することができる。また、各層の所定の箇所に金属ペーストを塗布することでメタライズ層７を形成することができる。
（３）次に、前述のグリーンシートを金型等によって加工する。配線基板２となるグリーンシートの中央部に、開口部を形成してもよい。
（４）次に、各絶縁層となるセラミックグリーンシートを積層して加圧する。このことにより配線基板２となるセラミックグリーンシート積層体を作製する。この工程において、複数のセラミックグリーンシートの所定の位置にビア導体６を形成しておいき、複数のセラミックグリーンシートを積層することで各層を貫く１つのビア導体６を形成することもできる。また、セラミックグリーンシート積層体を作製した後、貫通孔を設けそこに金属ペーストを充填することで複数の層を貫くビア導体６を形成することもできる。
（５）次に、このセラミックグリーンシート積層体を約１５００℃〜１８００℃の温度で焼成して、配線基板２が複数配列された多数個取り配線基板を得る。なお、この工程によって、前述した金属ペーストは、配線基板２となるセラミックグリーンシートと同時に焼成され、電極パッド３、外部回路接続用電極、内部配線および貫通導体となる。
（６）次に、焼成して得られた多数個取り配線基板を複数の配線基板２に分断する。この分断においては、配線基板２の外縁となる箇所に沿って多数個取り配線基板に分割溝を形成しておき、この分割溝に沿って破断させて分割する方法またはスライシング法等により配線基板２の外縁となる箇所に沿って切断する方法等を用いることができる。なお、分割溝は、焼成後にスライシング装置により多数個取り配線基板の厚みより小さく切り込むことによって形成することができるが、多数個取り配線基板用のセラミックグリーンシート積層体にカッター刃を押し当てたり、スライシング装置によりセラミックグリーンシート積層体の厚みより小さく切り込んだりすることによって形成してもよい。
（７）次に、配線基板２に電子素子１０を実装する。電子素子１０はワイヤーボンディング等で配線基板２と電気的に接合させる。またこのとき、電子素子１０または配線基板２に接着材等を設け、配線基板２に固定しても構わない。また、電子素子１０を配線基板２に実装した後、蓋体１２を蓋体接合材１４で接合してもよい。
以上（１）〜（７）の工程のようにして配線基板２を組み立て、電子素子１０を実装することで、電子装置２１を作製することができる。なお、上記（１）〜（７）の工程順番は指定されない。
（第２の実施形態）
次に、本発明の第２の実施形態による電子素子実装用基板１について、図５を参照しつ
つ説明する。本実施形態における電子素子実装用基板１において、第１の実施形態の電子素子実装用基板１と異なる点は、実装領域４ｂに設けたビア導体６が上下の絶縁層間で連なっている部分が無い点である。
図５に示す例では、電子素子実装用基板１の実装領域４ｂと重なる位置において、配線基板２の各絶縁層に設けられたビア導体６は断面視において２つの絶縁層間において連なっていない。つまり、断面視において連続する２つの絶縁層間におけるビア導体６はずれて位置している。近年の電子装置２１の薄型化および電子装置２１が搭載される外部機体の薄型化の影響により電子素子実装用基板１は薄型化が要求されている。そのため、ビア導体６を多く設けると配線基板２を作製する工程または配線基板２に外部から応力がかかった場合にビア導体６を保持できず、ビア導体６の欠落などが懸念されていた。ビア導体６が欠落することで、電子素子実装用基板１を作製する工程における歩留まりの低下、または電子装置２１の誤作動の恐れがある。とくに、ビア導体６が最上層から最下層まで連なって設けられていることでこのビア導体６の欠落する場合が多発しやすくなるおそれがあった。
これに対し、本実施形態ではビア導体６は断面視において２つの絶縁層間において連なっていない。これにより、最下層以外の各ビア導体６の下方には絶縁層が位置するためビア導体６が配線基板２から抜け落ちることを低減させることが可能となる。また、ビア導体６が連続していないため、最下層のビア導体６にかかる応力を小さくすることが可能となるため、配線基板２の各絶縁層が薄くなったとしてもビア導体６を保持する力を保ちやすくなりビア導体６が欠落することを低減させることが可能となる。よって、本発明の効果を奏することが可能となるとともに、電子素子実装用基板１と外部回路基板とのビア導体６が欠落することを低減させることが可能となる。
本実施形態では、図５に示す例の様に複数のビア導体６の間をメタライズ層７で導通させていてもよい。このことで、断面視においてビア導体６同士が連なっていない場合においてもメタライズ層７を介して熱を各ビア導体６に伝えることが可能となるため、放熱性を維持することが可能となる。さらに、配線基板２が電気絶縁性セラミックスから成るとき、メタライズ層７とビア導体６とが同時焼結し結合することでさらにビア導体６の落下を低減させることが可能となる。
（第３の実施形態）
次に、本発明の第３の実施形態による電子素子実装用基板１について、図６を参照しつつ説明する。本実施形態における電子素子実装用基板１において、第１の実施形態の電子素子実装用基板１と異なる点は、配線基板２が断面視において下面側へ凸の形状になっている点である。
図６に示す例では、電子素子実装用基板１の実装領域４ｂは、断面視において下に凸の形状になっている。配線基板２の実装領域４ｂが断面視において下に凸の形状となっていることで、電子素子実装用基板１と外部回路基板とを接合した場合、凸の形状となっていない場合と比較すると接合箇所以外の空隙を大きくすることができる。よって、本発明の効果を奏することが可能となるとともに、電子素子実装用基板１と外部回路基板との空隙が保持する空気が多くなるため、放熱性を向上させることが可能となる。
またこのとき、電子素子実装用基板１と外部回路基板との間はアンダーフィル等で充填してもよい。これにより、配線基板２の実装領域４ｂが断面視において凸の形状となっていても、外部回路基板との接合性を向上させることが可能となる。なおこの時使用するアンダーフィルは熱伝導率の高い物を使用することで、電子装置２１からの放熱性の低下を低減させることが可能となる。
また、図６に示す例の様に電子素子実装用基板１の実装領域４ｂは、断面視において下に凸の形状になっている場合、電子素子１０は、接着材を介して、配線基板２の上面に配置されていてもよい。この接着材は、例えば、銀エポキシまたは熱硬化性樹脂等が使用され、とくに熱伝導率の高い物を使用することで、電子素子１０からの熱の伝達を保持することが可能となる。
図６に示す例の様な電子素子実装用基板１、電子装置２１を製造する方法としては次のような方法がある。まず、配線基板２は第１実施形態に記載の製造方法で作製することが可能となる。なお、この配線基板２を作製する工程において、金型などで配線基板２の実装領域４ｂを押圧して、図６に示す例の様な電子素子実装用基板１を設けることで形成することができる。
また、配線基板２が電気絶縁性セラミックスから成るとき、ビア導体６と配線基板２を構成する絶縁層との熱収縮率の差を利用して作製してもよい。例えば、配線基板２の絶縁層よりもビア導体６の熱収縮率が大きい場合（焼成時により縮む場合）、上面視において実装領域４ｂの中心近傍にビア導体６を集中させることで配線基板２を凸の形状に形成することもできる。また例えば配線基板２の絶縁層よりもビア導体６の熱収縮率が小さい場合（焼成時により縮まない場合）、上面視において実装領域４ｂの外縁近傍にビア導体６を集中させることで配線基板２を凸の形状に形成することもできる。
（第４の実施形態）
次に、本発明の第４の実施形態による電子素子実装用基板１について、図７を参照しつつ説明する。本実施形態における電子素子実装用基板１において、第１の実施形態の電子素子実装用基板１および電子装置２１と異なる点は、電子素子１０が発熱部１０ａを有しており、配線基板２は上面視において電子素子１０の発熱部１０ａを中心に広がっている点である。
図７に示す電子装置２１は、電子素子実装用基板１に実装された電子素子１０は発熱部１０ａを有しており、配線基板２の最上層に設けられた少なくとも１つのビア導体６は上面視で発熱部１０ａと重なるように設けられている。一般的に、電子素子１０は電極の周囲に演算または処理等を行う回路が形成される場合があり、これらの回路は電子素子１０が作動すると他の部位と比較して発熱する傾向にある（以下この回路がある箇所を発熱部１０ａと称する）。
本実施形態のように、発熱部１０ａと平面視で重なる位置にビア導体６を設けることで、電子素子１０が発熱した場合において、局部的に放熱性を向上させることが可能となる。よって、電子装置２１は本発明の効果を奏するとともに、電子素子１０の作動時の放熱をより向上させることが可能となる。よって、電子素子実装用基板１の配線基板２の複数のビア導体６間の配線基板２にクラックまたは割れの発生を低減させることが可能となり、配線基板２にクラックまたは割れの発生することによる誤作動および、電子素子１０の発熱による誤作動の両面において誤作動を低減させることが可能となる。
なお、図７ではビア導体６が発熱部１０ａと上面視において重なる位置において複数のビア導体６が設けているが、大きな１つのビア導体６がそれぞれの発熱部１０ａと重なるように設けられていてもよい。複数のビア導体６を用いて電子素子１０の発熱部１０ａを上面視で覆うように設けていることで、配線基板２の強度および配線基板２とビア導体６との接続強度を低下させることを少なくした状態で本実施形態の効果を奏することが可能となる。また、大きな１つのビア導体６を用いて電子素子１０の発熱部１０ａを上面視で重なるように設けることで、発熱部１０ａで発生した熱の放熱性をより向上させることが
可能となる。
また、配線基板２の下面（最下層の露出している面）では、上面視で電子素子１０の発熱部１０ａと重なる位置に複数のビア導体６をそれぞれ導通させているメタライズ層７が設けられている。このことで、上面視で電子素子１０の発熱部１０ａと重なる位置の配線基板２の放熱性をより向上させることが可能となるため、電子素子１０の発熱部１０ａで発生した熱をより放熱することが可能となる。
また、図７に示す例の様に配線基板２の最上層に設けられた少なくとも１つのビア導体６は上面視で発熱部１０ａと重なるように設けられているとき、ビア導体６は上面視で発熱部１０ａと重なる位置を中心に最上層から最下層に従って体積が大きくなっていてもよい。このことで、電子素子１０の発熱部１０ａで発生した熱の広がりに追従して配線基板２の放熱性を向上させることが可能となり、より効率的に放熱することが可能となる。
なお、本発明は上述の実施形態の例に限定されるものではなく、数値などの種々の変形は可能である。また、例えば、図１〜図７に示す例では、電極パッド３の形状は矩形状であるが、円形状やその他の多角形状であってもかまわない。また、本実施形態における電極パッド３およびビア導体６の配置、数、形状などは指定されない。
なお、本実施形態における特徴部の種々の組み合わせは上述の実施形態の例に限定されるものではい。
１・・・・電子素子実装用基板
２・・・・配線基板
３・・・・電極パッド
４ａ・・・周辺領域
４ｂ・・・実装領域
６・・・・ビア導体
７・・・・メタライズ層
１０・・・電子素子
１０ａ・・発熱部
１２・・・蓋体
１３・・・接続部材
１４・・・蓋体接合材
２１・・・電子装置
３１・・・電子モジュール
３２・・・筐体

Claims (9)

  1. 上面に電子素子が実装される実装領域を有するとともに、ビア導体を有する絶縁層が複数積層された配線基板とを備えており、
    前記配線基板は、前記絶縁層に対する前記ビア導体の体積比率が、最上層から最下層になるに連れて大きくなっていることを特徴とする電子素子実装用基板。
  2. 上面視において、前記配線基板の上面に設けられた、前記実装領域を挟んで位置した複数の電極とをさらに備えており、
    前記電極に挟まれた前記実装領域と重なる位置において、前記配線基板は、前記絶縁層に対する前記ビア導体の体積比率が、最上層から最下層になるに連れて大きくなっていることを特徴とする請求項１に記載の電子素子実装用基板。
  3. 前記ビア導体の外径の大きさが、最上層から最下層になるに連れて大きくなっていることを特徴とする請求項１または請求項２に記載の電子素子実装用基板。
  4. 前記ビア導体の数は、最上層から最下層に連れて多くなっていることを特徴とする請求項１〜３のいずれか１つに記載の電子素子実装用基板。
  5. 断面視において、各層の最も外側に位置する前記ビア導体は、最上層から最下層になるに連れて外側に位置することを特徴とする請求項１〜４のいずれか１つに記載の電子素子実装用基板。
  6. 前記ビア導体は、断面視において左右対称に並んでいることを特徴とする請求項１〜５のいずれか１つに記載の電子素子実装用基板。
  7. 前記実装領域は、断面視において下に凸の形状になっていることを特徴とする請求項１〜６のいずれか１つに記載の電子素子実装用基板。
  8. 上面に電子素子が実装される実装領域を有するとともに、ビア導体を有する絶縁層および前記ビア導体と電気的に接続されるメタライズ層が複数積層された配線基板とを備えており、
    前記メタライズ層の体積は、最上層から最下層になるに連れて大きくなっていることを特徴とする電子素子実装用基板。
  9. 請求項１〜８のいずれか１つに記載の電子素子実装用基板と、
    前記電子素子実装用基板の前記実装領域に実装された電子素子とを備えたことを特徴とする電子装置。
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