JP2019009375A - 電子素子実装用基板、電子装置および電子モジュール - Google Patents

電子素子実装用基板、電子装置および電子モジュール Download PDF

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Abstract

【課題】 複数の導体層間の強度低下を低減させることができる電子素子実装用基板、電子装置および電子モジュールを提供することが可能となる。【解決手段】 本発明の実施形態に係る電子素子実装用基板１は、基板２と金属層５とを備えている。基板２は、第１層２ａと、第１層２ａの下面に位置した第２層２ｂとを有している。基板２は第１層２ａと第２層２ｂとの間に位置した、第１導体層５ａおよび第１導体層５ａと間７を空けて位置した第２導体層５ｂとを有する金属層５を有している。上面視において、間７が、金属層５の端の第１端部７ａから第１端部７ａと異なる金属層５の端の第２端部７ｂにかけて位置している。上面視において、金属層５は、基板２の１辺に平行であるとともに基板２の中心６を通る第１仮想線α１および、上面視において第１仮想線α１と垂直であるとともに基板２の中心６を通る第２仮想線α２と重なって位置している。【選択図】図１

Description

本発明は、電子素子、例えばＣＣＤ（Charge Coupled Device）型またはＣＭＯＳ（Complementary Metal Oxide Semiconductor）型等の撮像素子、ＬＥＤ（Light Emitting Diode）等の発光素子または集積回路等が実装される電子素子実装用基板、電子装置および電子モジュールに関するものである。
従来より、絶縁層からなる配線基板を備えた電子素子実装用基板が知られている。また、このような電子素子実装用基板に電子素子が実装された電子装置が知られている（特許文献１参照）。
特開２００４-０３１６０１号公報
特許文献１の電子素子実装用基板は、複数の絶縁層の間に内部配線が設けられている。内部配線は同一層に複数設けられており、複数の内部配線間は隙間が設けられている。一般的に、電子素子実装用基板は薄型化の要求があり、各絶縁層も薄くなってきている。この要求により、電子素子実装用基板のハンドリング、外部からの応力または外部からの振動により、複数の内部配線間の隙間に応力が集中し、強度が低下する場合があった。これにより、電子素子実装用基板、電子装置または電子モジュールにおいて、クラックまたは割れが発生する場合があった。
本発明の１つの態様に係る電子素子実装用基板は、第１層と、前記第１層の下面に位置した第２層とを有するとともに、電子素子が実装される四角形状の基板と、前記第１層と前記第２層との間に位置した、第１導体層および前記第１導体層と間を空けて位置した第２導体層とを有する金属層と、を備えており、上面視において、前記第１導体層と前記第２導体層との間は、前記金属層の端の第１端部から前記第１端部と異なる前記金属層の端の第２端部にかけて位置しており、上面視において、前記金属層は、前記基板の１辺に平行であるとともに前記基板の中心を通る第１仮想線および、上面視において前記第１仮想線と垂直であるとともに前記基板の中心を通る第２仮想線と重なって位置していることを特徴としている。
また、本発明の１つの態様に係る電子素子実装用基板は、第１層と、前記第１層の下面に位置した第２層とを有するとともに、上面視において電子素子が実装される凹部を有する第１領域と、前記第１領域に隣接して位置した第２領域とを有する四角形状の基板と、前記第１領域または第２領域には前記第１層と前記第２層との間に位置した、第１導体層および前記第１導体層と間を空けて位置した第２導体層とを有する金属層と、を備えており、上面視において、前記第１導体層と前記第２導体層との間は、前記金属層の端の第１端部から前記第１端部と異なる前記金属層の端の第２端部にかけて位置しており、前記金属層は、前記基板の１辺に平行であるとともに前記第１領域または前記第２領域の中心を通る第１仮想線および、上面視において前記第１仮想線と垂直であるとともに前記第１領域または前記第２領域の中心を通る第２仮想線と重なって位置していることを特徴としている。
本発明の１つの態様に係る電子装置は、電子素子実装用基板と、前記電子素子実装用基板に実装された電子素子とを備えていることを特徴としている。
本発明の１つの態様に係る電子モジュールは、電子装置の上面または電子装置を囲んで位置した筐体と、を備えている。
本発明の１つの態様に係る電子素子実装用基板は、上記のような構成により、電子素子実装用基板の第１導体層と第２導体層との間の強度低下を低減させることができる。さらに、上述した電子素子実装用基板を備えた電子装置を用いることによって、薄型化した場合においてもクラックまたは割れが発生することを低減させることが可能な電子装置および電子モジュールを提供することが可能となる。
図１（ａ）は本発明の第１の実施形態に係る電子素子実装用基板および電子装置の外観を示す上面図であり、図１（ｂ）は図１（ａ）のＸ１−Ｘ１線に対応する縦断面図である。 図２（ａ）は本発明の第１の実施形態に係る電子モジュールの外観を示す上面図であり、図２（ｂ）は図２（ａ）のＸ２−Ｘ２線に対応する縦断面図である。 図３（ａ）は本発明の第１の実施形態に係る電子素子実装用基板および電子装置の内層を示す平面図であり、、図３（ｂ）は第１の実施形態のその他の態様に係る電子素子実装用基板および電子装置の内層を示す平面図である。 図４（ａ）および図４（ｂ）は本発明の第１の実施形態のその他の態様に係る電子素子実装用基板および電子装置の内層を示す平面図である。 図５（ａ）は本発明の第２の実施形態に係る電子素子実装用基板および電子装置の外観を示す上面図であり、図５（ｂ）は図５（ａ）のＸ５−Ｘ５線に対応する縦断面図である。 図６（ａ）は本発明の第２の実施形態に係る電子素子実装用基板および電子装置の内層を示す平面図であり、図６（ｂ）は第２の実施形態のその他の態様に係る電子素子実装用基板および電子装置の内層を示す平面図である。 図７（ａ）および図７（ｂ）は本発明の第２の実施形態のその他の態様に係る電子素子実装用基板および電子装置の内層を示す平面図である。 図８は本発明の第３の実施形態に係る電子素子実装用基板および電子装置の内層を示す平面図である。 図９は本発明の第４の実施形態に係る電子素子実装用基板および電子装置の内層を示す平面図である。 図１０（ａ）は本発明の第５の実施形態に係る電子素子実装用基板および電子装置の外観を示す上面図であり、図１０（ｂ）は図１０（ａ）のＸ１０−Ｘ１０線に対応する縦断面図である。 図１１は本発明の第５の実施形態の内層を示す平面図である。 図１２は本発明の第６の実施形態の内層を示す平面図である。
＜電子素子実装用基板および電子装置の構成＞
以下、本発明のいくつかの例示的な実施形態について図面を参照して説明する。なお、以下の説明では、電子素子実装用基板に電子素子が実装された構成を電子装置とする。また、電子素子実装用基板の上面側に位置するようにまたは電子装置を囲んで設けられた筐体または部材を有する構成を電子モジュールとする。電子素子実装用基板、電子装置および電子モジュールは、いずれの方向が上方若しくは下方とされてもよいが、便宜的に、直
交座標系ｘｙｚを定義するとともに、ｚ方向の正側を上方とする。
（第１の実施形態）
図１〜図４を参照して本発明の第１の実施形態における電子モジュール３１、電子装置２１、および電子素子実装用基板１について、図３〜図４を参照して本発明の第１の実施形態における電子素子実装用基板１の内層について説明する。本実施形態における電子装置２１は、電子素子実装用基板１と電子素子１０とを備えている。なお、本実施形態では図１では電子装置２１を示しており、図２では電子モジュール３１を示しており、図３〜図４では電子素子実装用基板１の内層を示している。また、図１〜図４では金属層５（第１導体層５ａと第２導体層５ｂ）をドットおよび実線で示している。また、図３〜図４では第１仮想線α１と第２仮想線α２を点線で示している。
電子素子実装用基板１は、電子素子１０が実装される四角形状の基板２を有している。基板２は、第１層２ａと、第１層２ａの下面に位置した第２層２ｂとを有している。基板２は第１層２ａと第２層２ｂとの間に位置した、第１導体層５ａおよび第１導体層５ａと間７を空けて位置した第２導体層５ｂとを有する金属層５を有している。電子素子実装用基板１は、上面視において、第１導体層５ａと第２導体層５ｂとの間７が、金属層５の端の第１端部７ａから第１端部７ａと異なる金属層５の端の第２端部７ｂにかけて位置している。電子素子実装用基板１は上面視において、金属層５は、基板２の１辺に平行であるとともに基板２の中心６を通る第１仮想線α１および、上面視において第１仮想線α１と垂直であるとともに基板２の中心６を通る第２仮想線α２と重なって位置している。
電子素子実装用基板１は電子素子が実装される四角形状の基板２を有している。ここで、四角形状とは上面視において正方形であってもよいし長方形、台形または平行四辺形であってもよい。また、四角形状とは、上面視において外辺が少なくとも直線が２組４本あり、そのうち１組が平行な関係にある形状であり、角部に円弧状ノッチが設けられている、大きく角部がえぐれているまたは外辺のそれぞれの辺にノッチもしくは切り欠きを有していてもよい。
基板２は、第１層２ａと、第１層２ａの下面に位置した第２層２ｂとを有している。ここで、図１に示す例の様に、電子素子実装用基板１は第１層２ａと第２層２ｂの他にその他の層２ｃを有していてもよい。ここで、上述した電子素子が実装される位置は、第１層２ａまたは第２層２ｂの上面もしくは下面であってもよいし、第１層２ａの上面または第２層２ｂの下面に設けられたその他の層２ｃの上面または下面に実装されていてもよい。
第１層２ａ、第２層２ｂおよびその他の層２ｃを構成する絶縁層の材料は例えば、電気絶縁性セラミックスまたは樹脂が使用される。樹脂としては例えば、熱可塑性樹脂等が使用される。
第１層２ａ、第２層２ｂおよびその他の層２ｃを形成する絶縁層の材料として使用される電気絶縁性セラミックスとしては例えば、酸化アルミニウム質焼結体、ムライト質焼結体、炭化珪素質焼結体、窒化アルミニウム質焼結体、窒化珪素質焼結体またはガラスセラミック焼結体等である。第１層２ａ、第２層２ｂおよびその他の層２ｃを形成する絶縁層の材料として使用される樹脂としては例えば、熱可塑性の樹脂、エポキシ樹脂、ポリイミド樹脂、アクリル樹脂、フェノール樹脂またはフッ素系樹脂等である。フッ素系樹脂としては例えば、ポリエステル樹脂または四フッ化エチレン樹脂等である。
第１層２ａの上面または／および第２層２ｂの下面にはその他の層２ｃを複数上下に積層して形成されていてもよい。第１層２ａ、第２層２ｂおよびその他の層２ｃから成る基板２は、図１に示すように６層の絶縁層から形成されていてもよいし、５層以下または７
層以上の絶縁層から形成されていてもよい。絶縁層が５層以下の場合には、電子素子実装用基板１の薄型化を図ることができる。また、絶縁層が６層以上の場合には、電子素子実装用基板１の剛性を高めることができる。また、図１〜図２に示す例のように、各絶縁層に開口部を設け、設けた開口部の大きさを異ならせた上面に段差部を形成していてもよく、後述する電極パッド３が段差部に設けられていてもよい。
電子素子実装用基板１は例えば、最外周の１辺の大きさは０．３ｍｍ〜１０ｃｍであり、平面視において電子素子実装用基板１が四角形状あるとき、正方形であってもよいし長方形であってもよい。また例えば、電子素子実装用基板１の厚みは０．２ｍｍ以上である。
電子素子実装用基板１の基板２は第１層２ａと第２層２ｂとの間に位置した、第１導体層５ａおよび第１導体層５ａと間７を空けて位置した第２導体層５ｂとを有する金属層５を有している。また、電子素子実装用基板１の基板２は表面に電極パッド３を有していてもよい。ここで電極パッド３は上面視において第１層２ａ、第２層２ｂおよびその他の層２ｃの何れかの表面に設けられていればよく、第１層２ａ、第２層２ｂおよびその他の層２ｃの何れかの表面いずれか、またはすべての絶縁層に設けられていてもよい。
基板２の上面、側面または下面には、外部回路接続用の電極が設けられていてもよい。外部回路接続用の電極は、基板２と外部回路基板、あるいは電子装置２１と外部回路基板とを電気的に接続するものである。
さらに基板２の第１層２ａ、第２層２ｂおよびその他の層２ｃの上面または下面には、電極パッド３、第１導体層５ａおよび第２導体層５ｂ以外に、絶縁層間に形成される内部配線および内部配線同士を上下に接続する貫通導体が設けられていてもよい。これら内部配線または貫通導体は、基板２の表面に露出していてもよい。この内部配線または貫通導体によって、電極パッド３、第１導体層５ａおよび第２導体層５ｂと外部回路接続用の電極はそれぞれ電気的に接続されていてもよい。
電極パッド３、金属層５（第１導体層５ａおよび第２導体層５ｂ）、外部回路接続用の電極、内部配線および貫通導体は、第１層２ａ、第２層２ｂおよびその他の層２ｃが電気絶縁性セラミックスから成る場合には、タングステン（Ｗ）、モリブデン（Ｍｏ）、マンガン（Ｍｎ）、銀（Ａｇ）若しくは銅（Ｃｕ）またはこれらから選ばれる少なくとも１種以上の金属材料を含有する合金等から成る。また、電極パッド３、金属層５（第１導体層５ａおよび第２導体層５ｂ）、外部回路接続用の電極、内部配線および貫通導体は、第１層２ａ、第２層２ｂおよびその他の層２ｃが樹脂から成る場合には、銅（Ｃｕ）、金（Ａｕ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）若しくはチタン（Ｔｉ）またはこれらから選ばれる少なくとも１種以上の金属材料を含有する合金等から成る。
電極パッド３、外部回路接続用の電極、内部配線および貫通導体の露出表面に、めっき層が設けられてもよい。この構成によれば、外部回路接続用の電極、内部配線および貫通導体の露出表面を保護して酸化を抑制できる。また、この構成によれば、電極パッド３と電子素子１０とをワイヤボンディング等の電子素子接続材１３を介して良好に電気的接続することができる。めっき層は、例えば、厚さ０．５μｍ〜１０μｍのＮｉめっき層を被着させるか、またはこのＮｉめっき層および厚さ０．５μｍ〜３μｍの金（Ａｕ）めっき層を順次被着させてもよい。
第１導体層５ａと第２導体層５ｂとは間７を有している。この間７により、第１導体層５ａと第２導体層５ｂとは電気的に絶縁し、異なる電位／信号であってもよいし、同じ電
位／信号であり別の部分例えば上層または下層で導通していてもよい。第１導体層５ａと第２導体層５ｂとの間は、例えば２０μｍ以上もしくは、基板２の１辺の１％以上であればよい。特に第１導体層５ａと第２導体層５ｂとが異なる電位／信号である場合には、共通電位の場合と比較してノイズ経路を作らないようにすることができるため、ノイズの発生を低減させることができる。また、配線の複雑化にも対応することができる。また、間７が大きいと、配線同士が接触するおそれを低減することができるが、電子素子１０が実装されることで、負荷がかかり、金属層５がない箇所の強度が弱くなる場合がある。これに対して、金属層５を弱くなる箇所に設けることで、配線同士の接触を低減させつつ、基板としての強度を保つことができる。
第１導体層５ａと第２導体層５ｂは信号配線のような細い配線であってもよいし、グランドまたは電源電位に用いられるワイドプレーン状の配線であってもよい。また、第１導体層５ａと第２導体層５ｂとがグランドまたは電源電位に用いられるワイドプレーン状の配線であるとき、第１導体層５ａと第２導体層５ｂとの間７には例えば信号配線のような他の信号配線が設けられていてもよい。
電子素子実装用基板１は、上面視において、第１導体層５ａと第２導体層５ｂとの間７が、金属層５の端の第１端部７ａから第１端部７ａと異なる金属層５の端の第２端部７ｂにかけて位置している。言い換えると、ここでいう第１導体層５ａと第２導体層５ｂとの間７とは、金属層５の端の端部からその他の端部にかけて連続して設けられている部分を指している。例えば、金属層５の内部に設けられ、貫通導体と金属層５とを絶縁するための略円形状のクリアランスなどはここでいう間７には含まれない。また、金属層５の端の第１端部７ａと第１端部７ａと異なる金属層５の端の第２端部７ｂは、間７と第１導体層５ａとの境を指していてもよいし、間７と第２導体層５ｂとの境を指していてもよく、言い換えると、間７と金属層５の境目の端部の１つのことである。
図３〜図４に示す例では、第１端部７ａと第２端部７ｂは金属層５の対向する辺近傍に設けられているが、直角に位置する辺上に設けられていてもよい。言い換えると金属層５の同一の辺上ではなく、異なる辺上に設けられていればどの辺に設けられていてもよい。
電子素子実装用基板１は上面視において、金属層５は、基板２の１辺に平行であるとともに基板２の中心６を通る第１仮想線α１と重なって位置している。また、上面視において第１仮想線α１と垂直であるとともに基板２の中心６を通る第２仮想線α２とも重なって位置している。
一般的に電子素子実装用基板１が複数の絶縁層からなるとき、複数の絶縁層の間には金属層５が設けられている。金属層５は同一層に複数（第１導体層５ａと第２導体層５ｂ）設けられている場合があり、第１導体層５ａと第２導体層５ｂとは境目に間７が設けられている。また近年、電子素子実装用基板１は薄型化が要求されている。そのため、各絶縁層（第１層２ａ、第２層２ｂおよびその他の層２ｃ）も薄くなってきている。この要求により、電子素子実装用基板１のハンドリング、外部からの応力または外部からの振動により、金属層５の間７に応力が集中し、強度が低下する場合があった。これにより、電子素子実装用基板１、電子装置２１または電子モジュール３１において、クラックまたは割れが発生する場合があった。特に、第１導体層５ａと第２導体層５ｂの境目の間７が基板２の１組の対向する辺に向かって連続して垂直に設けられていることで、応力が集中しやすく、これらのクラックまたは割れが発生しやすくなる場合があった。
これに対し本発明の実施形態に係る電子素子実装用基板１は、上述したような構成であることによって、第１導体層５ａと第２導体層５ｂの境目の間７が基板２の１組の対向する辺に向かって連続して垂直に設けられておらず、間７の上下または左右の垂直方向には
金属層５が設けられている。金属層５があることにより、絶縁層のみの場合と比較して、衝撃等に強くなる。これにより、電子素子実装用基板１の第１導体層５ａと第２導体層５ｂとの境目の間７の強度低下を低減させることができる。よって、電子素子実装用基板１が薄型した場合においてもクラックまたは割れが発生することを低減させることが可能となる。
図３および図４に本実施形態の内層を示す平面図を示す。ここで、基板２の中心６は基板２の中心６近傍を指しているが、３０μｍ程度のずれがあってもよい。また、ここで基板２の中心６は例えば四角形状の基板２の対角線を結んだ２つの仮想線の交点または、対向する２組の外辺の中点を通る２つの仮想線の交点を指している。
また、金属層５が上面視において第１仮想線α１と第２仮想線α２と重なっているとは言い換えると、第１仮想線α１または／および第２仮想線α２は第１導体層５ａと第２導体層５ｂのどちらか一方または双方と重なっていることを言う。例えば図３に示す例のように第１導体層５ａと第２導体層５ｂの両方が第１仮想線α１と第２仮想線α２の双方と重なっていてもよいし、図４に示す例のように、第１導体層５ａと第２導体層５ｂの何れかが第１仮想線α１と第２仮想線α２の何れか一方と重なっていてもよい。金属層５と第１仮想線α１および第２仮想線α２とは一部または端の部分でも重なっていればよく、第１仮想線α１および第２仮想線α２が第１導体層５ａと第２導体層５ｂのそれぞれの中央部分近傍と重なっていてもよく、またそれぞれの中央部近傍と重なっていなくてもよい。
図３（ａ）に示す例では、第１導体層５ａと第２導体層５ｂとの間７は金属層５の略対角線上に設けられており、第１仮想線α１および第２仮想線α２と、第１導体層５ａおよび第２導体層５ｂとは上面視において重なっている。一般的に電子素子実装用基板１が薄型化すると、電子素子実装用基板１を持ち運ぶ際の振動または電子素子実装用基板１が搭載された装置のハンドリング等の振動により基板２は振動し撓む場合がある。この撓みは、第１導体層５ａと第２導体層５ｂとの間７に発生しやすい場合があり、間７に発生することで応力がさらに集中し、第１導体層５ａと第２導体層５ｂとの間７にクラックまたは割れが発生することをより低減させることが可能となる。よって、本発明の主効果を奏するとともに、さらなるクラックまたは割れが発生することをより低減させることが可能となる。
図３（ｂ）に示す例では、第１導体層５ａと第２導体層５ｂとの間７は上面視においてｘ軸方向に曲がった部分を有しており、第１仮想線α１および第２仮想線α２と、第１導体層５ａおよび第２導体層５ｂとは上面視において重なっている。このような場合においても、間７が途中でｘ軸方向に曲がった部分を有していることで、電子素子実装用基板１の第１導体層５ａと第２導体層５ｂとの境目の間７の強度低下した部分が連続することを低減させることができる。よって本発明の主効果を奏することが可能となる。
図３（ｂ）に示す例では、間７の角部は直角となっているが、角部は、鈍角または円弧状となっていてもよい。これにより、第１導体層５ａおよび／または第２導体層５ｂにクラックが発生し、電気抵抗が大きくなってしまうことを低減させることが可能となる。なお、間７の角部とはい言い換えると、第１導体層５ａおよび／または第２導体層５ｂの間７と接する側の外縁部のことである。
第１導体層５ａと第２導体層５ｂとの間７は上面視においてｘ軸方向に曲がった部分を有している場合、ｘ軸方向に曲がった部分は金属層５の中央部近傍に設けられていてもよいし、金属層５の外縁部近傍に設けられていてもよい。第１導体層５ａと第２導体層５ｂとの間７は上面視においてｘ軸方向に曲がった部分が金属層５の中央部近傍に設けられていることで、間７の曲がった部分の上下左右方向でバランスよく電子素子実装用基板１の
強度低下を低減させることが可能となる。これにより特に金属層５が基板２の全体に設けられているときに、より本発明の効果を向上させることが可能となる。また、第１導体層５ａと第２導体層５ｂとの間７は上面視においてｘ軸方向に曲がった部分が金属層５の外縁部近傍に設けられていることで、設計的により強度低下が起きやすい部分を選定して、ｘ軸方向に曲がった部分を設けることが可能となる。よって、本発明の効果を向上させることが可能となる。なお、例えば設計的により強度低下が起きやすい部分としては例えば間７が複数層間に上面視で重なっている部分、基板２の角部近傍または電子素子１０が実装される部分と上面視で重なっている部分近傍があげられる。
図３（ａ）および図３（ｂ）に示す例のように、電子素子実装用基板１は上面視において、第１導体層５ａと第２導体層５ｂとの間７の、第１端部７ａおよび第２端部７ｂは、前記第１仮想線α１および第２仮想線α２と離れていてもよい。このような構成とすることで、第１導体層５ａと第２導体層５ｂの境目の間７が基板２の１組の対向する辺に向かって連続して垂直に設けられることを低減させることが可能となり、間７の上下または左右の垂直方向には金属層５が設けられる。言い換えると、第１導体層５ａと第２導体層５ｂとの間７基板２の外辺の対抗する辺間に垂直に設けられることを低減させることが可能となる。これにより、電子素子実装用基板１の第１導体層５ａと第２導体層５ｂとの境目の間７の強度低下を低減させることができる。よって、電子素子実装用基板１が薄型した場合においてもクラックまたは割れが発生することを低減させることが可能となる。
図３（ａ）に示す例のように、電子素子実装用基板１の、第１導体層５ａと第２導体層５ｂとは、上面視において、第１仮想線α１と第２仮想線α２とが交わる中心６に対して点対称であってもよい。これにより、第１導体層５ａと第２導体層５ｂとの間７が中心６を中心に上下左右方向でバランスよく電子素子実装用基板１の強度低下を低減させることが可能となる。これにより特に金属層５が基板２の全体に設けられている時により本発明の効果を向上させることが可能となる。
図４（ａ）に示す例のように、電子素子実装用基板１の第１導体層５ａと第２導体層５ｂとは、上面視において第１仮想線α１または第２仮想線α２に対して線対称であってもよい。なお、図４（ａ）に示す例では、電子素子実装用基板１の第１導体層５ａと第２導体層５ｂとは第２仮想線α２に対して線対称となっている。これにより、第１導体層５ａと第２導体層５ｂが第１仮想線α１または第２仮想線α２に対して表面積及び形状を類似とすることが可能となるため、抵抗値等を同程度にすることが可能となる。よって、第１導体層５ａと第２導体層５ｂからノイズが発生した場合においても、その対策が容易となり電気特性を向上させることが可能となる。
図１〜図２に示す例のように金属層５は複数の層間に設けられていてもよいし、１つの層間にだけ設けられていてもよい。また、複数の層間に設けられた第１導体層５ａと第２導体層５ｂとの間７は上面視において重なるように位置していてもよいし、重ならないように位置していてもよい。このとき、複数の層間の第１導体層５ａと第２導体層５ｂの形状は同じであってもよいし、各層間で異なっていてもよい。これらのいずれかの場合においても本発明の効果を奏することが可能となる。
＜電子装置の構成＞
図１に電子装置２１の例を示す。電子装置２１は、電子素子実装用基板１と、電子素子実装用基板１の上面または下面に実装された電子素子１０を備えている。
電子装置２１は、電子素子実装用基板１と、電子素子実装用基板１に実装された電子素子１０を有している。電子素子１０は、例えばＣＭＯＳ（Complementary Metal Oxide Semiconductor）、ＣＣＤ（Charge Coupled Device）等の撮像素子、またはＬＥＤ（Light Emitting Diode）などの発光素子、またはＬＳＩ（Large Scale Integrated）等の集積回路等である。なお、電子素子１０は、接着材を介して、基板２の上面に配置されていてもよい。この接着材は、例えば、銀エポキシまたは熱硬化性樹脂等が使用される。
電子装置２１は、電子素子１０を覆うとともに、電子素子実装用基板１の上面に接合された蓋体１２を有していてもよい。ここで、電子素子実装用基板１は基板２の枠状部分の上面に蓋体１２を接続してもよいし、蓋体１２支え、基板２の上面であって電子素子１０を取り囲むように設けられた枠状体を設けてもよい。また、枠状体と基板２とは同じ材料から構成されていてもよいし、別の材料で構成されていてもよい。
枠状体と基板２と、が同じ材料から成る場合、基板２は枠状体とは開口部を設けるなどして最上層の絶縁層と一体化するように作られていてもよい。また、別に設けるろう材等でそれぞれ接合してもよい。
また、基板２と枠状体とが別の材料から成る例として枠状体が蓋体１２と基板２とを接合する蓋体接合材１４と同じ材料から成る場合がある。このとき、蓋体接合材１４を厚く設けることで、接着の効果と枠状体（蓋体１２を支える部材）としての効果を併せ持つことが可能となる。このときの蓋体接合材１４は例えば熱硬化性樹脂または低融点ガラスまたは金属成分から成るろう材等が挙げられる。また、枠状体と蓋体１２とが同じ材料から成る場合もあり、このときは枠状体と蓋体１２は同一個体として構成されていてもよい。
蓋体１２は、例えば電子素子１０がＣＭＯＳ、ＣＣＤ等の撮像素子、またはＬＥＤなどの発光素子である場合ガラス材料等の透明度の高い部材が用いられる。また蓋体１２は例えば、電子素子１０が集積回路等であるとき、金属製材料または有機材料が用いられていてもよい。
蓋体１２は、蓋体接合材１４を介して電子素子実装用基板１と接合している。蓋体接合材１４を構成する材料として例えば、熱硬化性樹脂または低融点ガラスまたは金属成分から成るろう材等がある。
電子装置２１が図１に示すような電子素子実装用基板１を有する。このことで、外部からの応力または振動に対する撓みの強度の低下を低減させることが可能となる。
＜電子モジュールの構成＞
図２に電子素子実装用基板１を用いた電子モジュール３１の一例を示す。電子モジュール３１は、電子装置２１と電子装置２１の上面または電子装置２１を覆うように設けられた筐体３２とを有している。なお、以下に示す例では説明のため撮像モジュールを例に説明する。
電子モジュール３１は筐体３２（レンズホルダー）を有している。筐体３２を有することでより気密性の向上または外部からの応力が直接電子装置２１に加えられることを低減することが可能となる。筐体３２は、例えば樹脂または金属材料等から成る。また、筐体３２がレンズホルダーであるとき筐体３２は、樹脂、液体、ガラスまたは水晶等からなるレンズが１個以上組み込まれていてもよい。また、筐体３２は、上下左右の駆動を行う駆動装置等が付いていて、電子素子実装用基板１と電気的に接続されていてもよい。
なお、筐体３２は上面視において４方向の少なくとも一つの辺において開口部が設けられていてもよい。そして、筐体３２の開口部から外部回路基板が挿入され電子素子実装用基板１と電気的に接続していてもよい。また筐体３２の開口部は、外部回路基板が電子素子実装用基板１と電気的に接続された後、樹脂等の封止材等で開口部の隙間を閉じて電子
モジュール３１の内部が気密されていてもよい。
＜電子素子実装用基板および電子装置の製造方法＞
次に、本実施形態の電子素子実装用基板１および電子装置２１の製造方法の一例について説明する。なお、下記で示す製造方法の一例は、基板２を多数個取り配線基板を用いた製造方法である。
（１）まず、基板２を構成するセラミックグリーンシートを形成する。例えば、酸化アルミニウム（Ａｌ２Ｏ３）質焼結体である基部２ａおよび枠体２ｂを得る場合には、Ａｌ２Ｏ３の粉末に焼結助材としてシリカ（ＳｉＯ２）、マグネシア（ＭｇＯ）またはカルシア（ＣａＯ）等の粉末を添加し、さらに適当なバインダー、溶剤および可塑剤を添加し、次にこれらの混合物を混錬してスラリー状となす。その後、ドクターブレード法またはカレンダーロール法等の成形方法によって多数個取り用のセラミックグリーンシートを得る。
なお、基板２が、例えば樹脂から成る場合は、所定の形状に成形できるような金型を用いて、トランスファーモールド法またはインジェクションモールド法等で成形することによって基板２を形成することができる。また、基板２は、例えばガラスエポキシ樹脂のように、ガラス繊維から成る基材に樹脂を含浸させたものであってもよい。この場合には、ガラス繊維から成る基材にエポキシ樹脂の前駆体を含浸させ、このエポキシ樹脂前駆体を所定の温度で熱硬化させることによって基板２を形成できる。
（２）次に、スクリーン印刷法等によって、上記（１）の工程で得られたセラミックグリーンシートに金属層５（第１導体層５ａとなる第２導体層５ｂ）、電極パッド３、外部回路接続用電極、内部配線および貫通導体となる部分に、金属ペーストを塗布または充填する。この金属ペーストは、前述した金属材料から成る金属粉末に適当な溶剤およびバインダーを加えて混練することによって、適度な粘度に調整して作製される。なお、金属ペーストは、基板２との接合強度を高めるために、ガラスまたはセラミックスを含んでいても構わない。なお、このとき第１導体層５ａと第２導体層５ｂとは所定の隙間を設けて金属ペーストを塗布することで、第１導体層５ａと第２導体層５ｂとの間７を設けることが可能となる。
（３）次に、前述のグリーンシートを金型等によって加工する。ここで基板２が凹部またはノッチ等を有する場合、基板２となるグリーンシートの所定の箇所に、凹部（貫通孔）またはノッチ等を形成してもよい。
（４）次に、各絶縁層となるセラミックグリーンシートを積層して加圧する。このことにより各絶縁層となるグリーンシートを積層し、基板２（電子素子実装用基板１）となるセラミックグリーンシート積層体を作製してもよい。
（５）次に、このセラミックグリーンシート積層体を約１５００℃〜１８００℃の温度で焼成して、基板２（電子素子実装用基板１）が複数配列された多数個取り配線基板を得る。なお、この工程によって、前述した金属ペーストは、基板２（電子素子実装用基板１）となるセラミックグリーンシートと同時に焼成され、金属層５（第１導体層５ａおよび第２導体層５ｂ）、電極パッド３、外部回路接続用電極、内部配線および貫通導体となる。
（６）次に、焼成して得られた多数個取り配線基板を複数の基板２（電子素子実装用基板１）に分断する。この分断においては、基板２（電子素子実装用基板１）の外縁となる箇所に沿って多数個取り配線基板に分割溝を形成しておき、この分割溝に沿って破断させ
て分割する方法またはスライシング法等により基板２（電子素子実装用基板１）の外縁となる箇所に沿って切断する方法等を用いることができる。なお、分割溝は、焼成後にスライシング装置により多数個取り配線基板の厚みより小さく切り込むことによって形成することができるが、多数個取り配線基板用のセラミックグリーンシート積層体にカッター刃を押し当てたり、スライシング装置によりセラミックグリーンシート積層体の厚みより小さく切り込んだりすることによって形成してもよい。なお、上述した多数個取り配線基板を複数の基板２（電子素子実装用基板１）に分割する前もしくは分割した後に、それぞれ電解または無電解めっき法を用いて、電極パッド３、外部接続用パッドおよび露出した配線導体にめっきを被着させてもよい。
（７）次に、電子素子実装用基板１の上面または下面に電子素子１０を実装する。電子素子１０はワイヤボンディング等で電子素子実装用基板１と電気的に接合させる。またこのとき、電子素子１０または電子素子実装用基板１に接着材等を設け、電子素子実装用基板１に固定しても構わない。また、電子素子１０を電子素子実装用基板１に実装した後、蓋体１２を蓋体接合材１４で接合してもよい。
以上（１）〜（７）の工程のようにして電子素子実装用基板１を作製し、電子素子１０を実装することで、電子装置２１を作製することができる。なお、上記（１）〜（７）の工程順番は指定されない。
（第２の実施形態）
図５〜図７を参照して本発明の第２の実施形態における電子装置２１および電子素子実装用基板１について、図６〜図７を参照して本発明の第２の実施形態における電子素子実装用基板１の内層について説明する。本実施形態における電子装置２１は、電子素子実装用基板１と電子素子１０とを備えている。なお、本実施形態では図５では電子装置２１を示しており、図６〜図７では電子素子実装用基板１の内層を示している。また、図６〜図７では金属層５（第１導体層５ａと第２導体層５ｂ）をドットおよび実線で示している。また、図６〜図７では第１仮想線α１と第２仮想線α２を点線で示している。
電子素子実装用基板１は、電子素子１０が実装される凹部２ｄを有する第１領域４ａと、第１領域４ａに隣接して位置した第２領域４ｂとを有する四角形状の基板２を有している。基板２は第１層２ａと、第１層２ａの下面に位置した第２層２ｂとを有している。基板２は、上面視において、第１領域４ａまたは第２領域４ｂに第１層２ａと第２層２ｂとの間に金属層５を有している。金属層５は、第１導体層５ａおよび第１導体層５ａと間７を空けて位置した第２導体層５ｂとを有している。電子素子実装用基板１は、上面視において、第１導体層５ａと第２導体層５ｂとの間７が、金属層５の端の第１端部７ａから第１端部５ａと異なる金属層５の端の第２端部７ｂにかけて位置している。電子素子実装用基板１の金属層５は、基板２の１辺に平行であるとともに第１領域４ａまたは第２領域４ｂの中心６を通る第１仮想線α１および、上面視において第１仮想線α１と垂直であるとともに第１領域４ａまたは第２領域４ｂの中心６を通る第２仮想線α２と重なって位置している。
ここで、電子装置２１の構造、基本的な構造並びに電子素子実装用基板１を構成する第１層２ａ、第２層２ｂ、電極３、金属層５（第１導体層５ａと第２導体層５ｂ）と、間７およびその他、基板２の基本的な材料／条件／構成は第１の実施形態と類似であるため説明は省略する。以下、第２の実施形態における特徴部分のみ説明をする。
電子素子実装用基板１は、電子素子１０が実装される凹部２ｄを有する第１領域４ａと、第１領域４ａに隣接して位置した第２領域４ｂとを有する四角形状の基板２を有している。基板２は第１層２ａと、第１層２ａの下面に位置した第２層２ｂとを有している。電子素子実装用基板１の基板２は、第１の実施形態に記載の材料等から構成されており、基板２の中心６または基板２の偏心した位置に電子素子１０が収納される凹部２ｄが設けられている。凹部２ｄは図５に示す例のようにその他の層２ｃが３層重なった形状であってもよいし、その他の層２ｃが１〜２層または４層以上重なった形状であってもよい。図５に示す例のように、凹部２ｄは開口の大きさを異ならせて段差部を形成していてもよく、電極パッド３が段差部に設けられていてもよい。なお、凹部２ｄを形成する層はその他の層２ｃであってもよいし、第１層２ａまたは／および第２層２ｂであってもよい。また、第２領域４ｂには凹部２ｄがなく、平板状であってよい。第１領域４ａおよび第２領域４ｂの両方に凹部がある場合と比較して、電子素子実装用基板１としての強度を向上させることができる。
電子素子実装用基板１は、凹部２ｄを有する第１領域４ａと、第１領域４ａに隣接して位置した第２領域４ｂを有している。ここで、第１領域４ａとは、凹部２ｄと同程度の大きさの領域であってもよいし、図５に示す例のように電子装置２１において蓋体が実装されるエリアよりも大きい領域であってもよい。電子素子実装用基板１の第２領域４ｂとは、第１領域４ａの隣に設けられており、例えば電子素子１０以外のコンデンサ、コイル、半導体素子等の電子部品が実装されていてもよい。
電子素子実装用基板１は、上面視において、第１導体層５ａと第２導体層５ｂとの間７
が、金属層５の端の第１端部７ａから第１端部７ａと異なる金属層５の端の第２端部７ｂにかけて位置している。電子素子実装用基板１の金属層５は、基板２の１辺に平行であるとともに第１領域４ａまたは第２領域４ｂの中心６を通る第１仮想線α１および、上面視において第１仮想線α１と垂直であるとともに第１領域４ａまたは第２領域４ｂの中心６を通る第２仮想線α２と重なって位置している。
一般的に電子素子実装用基板１が複数の絶縁層からなるとき、複数の絶縁層の間には金属層５が設けられている。金属層５は同一層に複数（第１導体層５ａと第２導体層５ｂ）設けられている場合があり、第１導体層５ａと第２導体層５ｂとは境目に間７が設けられている。一般的に、電子素子実装用基板１は薄型化が要求されている。そのため、各絶縁層（第１層２ａ、第２層２ｂおよびその他の層２ｃ）も薄くなってきている。この要求により、電子素子実装用基板１のハンドリング、外部からの応力または外部からの振動により、金属層５の間７に応力が集中し、強度が低下する恐れがあった。これにより、電子素子実装用基板１、電子装置２１または電子モジュール３１において、クラックまたは割れが発生する場合があった。特に、第１導体層５ａと第２導体層５ｂの境目の間７が基板２の１組の対向する辺に向かって連続して垂直に設けられていることで、応力が集中しやすく、これらのクラックまたは割れが発生しやすくなる場合があった。また更に、電子素子実装用基板１に凹部２ｄが設けられている場合、凹部２ｄの底面は基板２の他の部位と比較すると薄くなっており、これらのクラックまたは割れの発生、または電子素子１０を実装する工程における押圧によるクラックまたは割れの発生がより懸念されていた。
これに対し本発明の実施形態に係る電子素子実装用基板１は、上述したような構成であり、金属層５が第１領域４ａに設けられていることで、第１導体層５ａと第２導体層５ｂの境目の間７が基板２の１組の対向する辺に向かって連続して垂直に設けられておらず、間７の上下または左右の垂直方向には金属層５が設けられている。これにより、電子素子実装用基板１の第１導体層５ａと第２導体層５ｂとの境目の間７の強度低下を低減させることができる。よって、電子素子実装用基板１が薄型した場合においてもクラックまたは割れが発生することを低減させることが可能となる。また、電子素子１０を実装する工程における押圧によりクラックまたは割れが発生することを低減させることが可能となる。
また、一般的に、電子素子実装用基板１はさらに高機能化が要求されている。そのため、電子素子１０が実装される第１領域４ａの隣に、電子素子１０以外の半導体素子、コンデンサ、または抵抗などの電子部品を実装する第２領域４ｂを設ける傾向にある。この要求により、第２領域４ｂはより大きく設けられ、電子素子実装用基板１のハンドリング、外部からの応力または外部からの振動の影響を受けやすい場合があった。これにより、第２領域４ｂに設けられた金属層５の間７に応力が集中し、強度が低下する恐れがあった。これにより、電子素子実装用基板１、電子装置２１または電子モジュール３１において、クラックまたは割れが発生する場合があった。特に、第１導体層５ａと第２導体層５ｂの境目の間７が基板２の１組の対向する辺に向かって連続して垂直に設けられていることで、応力が集中しやすく、これらのクラックまたは割れが発生しやすくなる場合があった。
これに対し本発明の実施形態に係る電子素子実装用基板１は、上述したような構成であり、金属層５が第２領域４ｂに設けられていることで、第１導体層５ａと第２導体層５ｂの境目の間７が基板２の１組の対向する辺に向かって連続して垂直に設けられておらず、間７の上下または左右の垂直方向には金属層５が設けられている。これにより、電子素子実装用基板１の第１導体層５ａと第２導体層５ｂとの境目の間７の強度低下を低減させることができる。よって、電子素子実装用基板１が高機能化し第２領域４ｂが大型化した場合においてもクラックまたは割れが発生することを低減させることが可能となる。
電子素子実装用基板１は、凹部２ｄを形成する層が第１層２ａまたは／および第２層２ｂであるとき金属層５は凹部２ｄを構成する第１層２ａまたは／および第２層２ｄの間であって、第２領域４ｂに設けられていてもよい。このような場合においても、本発明の効果を奏することが可能となる。また、本構成により電子部品を実装する工程における圧力が加わった場合において第２領域４ｂのクラックまたは割れが発生することを低減させることが可能となる。
電子素子実装用基板１の金属層５は第１領域４ａまたは第２領域４ｂのどちらか一方に設けられていてもよいし、第１領域４ａおよび第２領域４ｂの両方に金属層５は設けられていてもよい。第１領域４ａおよび第２領域４ｂの両方に金属層５が設けられていることで、第１領域４ａと第２領域４ｂのそれぞれにおいてクラックまたは割れが発生することを低減させることが可能となる。
図６に第１領域４ａに金属層５が設けられた本実施形態の内層を示す平面図を示す。ここで、第１領域４ａの中心６とは第１領域４ａの中心６近傍のことを指しているが、３０μｍ程度のずれがあってもよい。また、ここで第１領域４ａの中心６は例えば第１領域４ａの対角線を結んだ２つの仮想線の交点または、対向する２組の領域の外辺の中点をとおる２つの仮想線の交点を指している。
図７に第２領域４ｂに金属層５が設けられた本実施形態の内層を示す平面図を示す。こ
こで、第２領域４ｂの中心６とは第２領域４ｂの中心６近傍のことを指しているが、３０μｍ程度のずれがあってもよい。また、ここで第２領域４ｂの中心６は例えば第２領域４ｂの対角線を結んだ２つの仮想線の交点または、対向する２組の領域の外辺の中点をとおる２つの仮想線の交点を指している。
図６および図７に示す例のように、電子素子実装用基板１は上面視において、第１導体層５ａと第２導体層５ｂとの間７の、第１端部７ａおよび第２端部７ｂは、前記第１仮想線α１および第２仮想線α２と離れていてもよい。このような構成とすることで、第１導体層５ａと第２導体層５ｂの境目の間７が基板２の１組の対向する辺に向かって連続して垂直に設けられることを低減させることが可能となり、間７の上下または左右の垂直方向には金属層５が設けられる。言い換えると、第１導体層５ａと第２導体層５ｂとの間７基板２の外辺の対抗する辺間に垂直に設けられることを低減させることが可能となる。これにより、電子素子実装用基板１の第１導体層５ａと第２導体層５ｂとの境目の間７の強度
低下を低減させることができる。よって、電子素子実装用基板１が薄型した場合においても第１領域４ａまたは第２領域４ｂにクラックまたは割れが発生することを低減させることが可能となる。
図６（ａ）および図７（ａ）に示す例のように、電子素子実装用基板１の、第１導体層５ａと第２導体層５ｂとは、上面視において、第１仮想線α１と第２仮想線α２とが交わる中心６に対して点対称であってもよい。これにより、第１導体層５ａと第２導体層５ｂとの間７が中心６を中心に上下左右方向でバランスよく電子素子実装用基板１の強度低下を低減させることが可能となる。これにより第１領域４ａまたは第２領域４ｂで特に金属層５が基板２の全体に設けられている時により本発明の効果を向上させることが可能となる。
＜電子素子実装用基板および電子装置の製造方法＞
次に、本実施形態の電子素子実装用基板１および電子装置２１の製造方法の一例について説明する。本実施形態の電子素子実装用基板１および電子装置２１の製造方法は基本的には第１の実施形態に記載の製造方法と類似である。ここでは、凹部２ｄの形成方法および金属層５の製造方法について説明する。
凹部２ｄを形成する方法としては例えば第１の実施形態の製造方法と同様の手法で用意したセラミックグリーンシートを金型またはレーザー等によって所定の位置に開口部を形成する。その前後において、開口部を形成したセラミックグリーンシートの第１領域４ａまたは／および第２領域４ｂに金属層５を設ける。金属層５は第１の実施形態の金属層５と同様にスクリーン印刷法等によって、上記第１の実施形態の（１）の工程で得られたセラミックグリーンシートに、金属ペーストを塗布することで設けることが可能となる。このとき、金属ペーストを塗布する箇所を第１領域４ａまたは／および第２領域４ｂとすることで、本実施形態における金属層５を設けることが可能となる。なお、この時第１導体層５ａと第２導体層５ｂとは所定の隙間を設けて金属ペーストを塗布することで、第１導体層５ａと第２導体層５ｂとの間７を設けることが可能となる。
（第３の実施形態）
次に、本発明の第３の実施形態による電子素子実装用基板１について、図８を参照しつつ説明する。本実施形態における電子素子実装用基板１において、第１の実施形態の電子素子実装用基板１と異なる点は、第１導体層５ａと第２導体層５ｂの形状が異なる点である。なお図８では金属層５（第１導体層５ａと第２導体層５ｂ）をドットおよび実線で示している。また、図８では第１仮想線α１と第２仮想線α２を点線で示している。
図８に示す例では、基板２の第１仮想線α１と第２仮想線α２は金属層５である第１導体層５ａと重なっており、第２導体層５ｂは第１仮想線α１と第２仮想線α２とずれて位置している。このような構成においては、第１導体層５ａと第２導体層５ｂの境目の間７が基板２の１組の対向する辺に向かって一部に連続して垂直に設けられているが、間７の進行先に第１導体層５ａもしくは第２導体層５ｂが設けられている。これにより、電子素子実装用基板１の第１導体層５ａと第２導体層５ｂとの境目の間７に応力が加わったとしても、間７の進行先に第１導体層５ａもしくは第２導体層５ｂが設けられていることでクラックまたは割れが発生／進行することを低減させることが可能となる。よって、本発明の効果を奏することが可能となる。
また、図８に示す例のように、基板２の第１仮想線α１と第２仮想線α２は金属層５である第１導体層５ａと重なっており、第２導体層５ｂは第１仮想線α１と第２仮想線α２とずれて位置させる方法として、第１導体層５ａと第２導体層５ｂの大きさが大きく異ならせる構造がある。このように、第１導体層５ａと第２導体層５ｂの大きさが大きく異な
らせることで、第１導体層５ａと第２導体層５ｂの抵抗値を意図的に調整することが可能となる。例えば電子素子１０がデジタル信号とアナログ信号の混在する素子の場合、第１導体層５ａがアナログ系のグランドであり、第２導体層５ｂをデジタル系のグランドとすることで、よりデジタル系の電気特性を向上させることが可能となる。このように、本構成によることで、本発明の効果を奏することが可能となるとともに、電気特性の向上を図ることが可能となる。
（第４の実施形態）
次に、本発明の第４の実施形態による電子素子実装用基板１について、図９を参照しつつ説明する。本実施形態における電子素子実装用基板１において、第１の実施形態の電子素子実装用基板１と異なる点は、第１導体層５ａと第２導体層５ｂがそれぞれ複数に分割されている点である。なお図９では金属層５（第１導体層５ａと第２導体層５ｂ）をドットおよび実線で示している。また、図９では第１仮想線α１と第２仮想線α２を二点鎖線で示している。
図９に示す例では、電子素子実装用基板１の第１導体層５ａは、第３導体層５ａａおよび第３導体層と間（以下第２の間７ｃと称する）を空けた第４導体層５ａｂを有しており、第２導体層５ｂは、第５導体層５ｂａおよび第５導体層５ｂａと間（以下第３の間７ｄと称する）を空けた第６導体層５ｂｂを有している。言い換えると、第１導体層５ａは第３導体層５ａａと、第４導体層５ａｂとで構成され、第２導体層５ｂは第５導体層５ｂａと第６導体層５ｂｂとで構成されており、金属層５は合計で４つの導体層から形成されている構造である。このとき、複数の導体層があることによって、各導体層に繋がる電極を異なる電位にすることができる。このような場合においても、金属層５が、第１仮想線α１および第２仮想線α２と重なって位置していることで、本発明の効果を奏することが可能となる。
また図９に示す例のように、第１導体層５ａを構成する第３導体層５ａａと第４導体層５ａｂとの間である第２の間７ｃと第２導体層５ｂを構成する第５導体層５ｂａと第６導体層５ｂｂとの間である第３の間７ｄとは上面視において、間７をはさんでずれて設けられていてもよい。このような構成によって、例えば第２の間７ｃから発生したクラックまたは割れが間７を通して間７ｄを通り、基板全体にクラックまたは割れが発生することをより低減させることが可能となる。
第１導体層５ａを構成する第３導体層５ａａと第４導体層５ａｂまたは第２導体層５ｂを構成する第５導体層５ｂａと第６導体層５ｂｂは互いに異なる電位／信号であってもよい。また、同じ電位／信号でありで別の部分例えば上層または下層で導通していてもよい。
第１導体層５ａを構成する第３導体層５ａａと第４導体層５ａｂとの間である第２の間７ｃまたは第２導体層５ｂを構成する第５導体層５ｂａと第６導体層５ｂｂの間である第３の間７ｄは、例えば２０μm以上もしくは、基板２の１辺の１％以上であればよい。ま
た、第１導体層５ａを構成する第３導体層５ａａと第４導体層５ａｂまたは第２導体層５ｂを構成する第５導体層５ｂａと第６導体層５ｂｂとがグランドまたは電源電位に用いられるワイドプレーン状の配線であるとき、第１導体層５ａを構成する第３導体層５ａａと第４導体層５ａｂとの間である第２の間７ｃまたは第２導体層５ｂを構成する第５導体層５ｂａと第６導体層５ｂｂの間である第３の間７ｄには例えば信号配線のような他の信号配線が設けられていてもよい。
第１導体層５ａを構成する第３導体層５ａａと第４導体層５ａｂまたは第２導体層５ｂを構成する第５導体層５ｂａと第６導体層５ｂｂは第１の実施形態に記載の第１導体層５
ａと第２導体層５ｂと同様の材料から構成されていてもよい。また、第１導体層５ａを構成する第３導体層５ａａと第４導体層５ａｂとは異なる材質の材料から構成されていてもよい。同様に、第２導体層５ｂを構成する第５導体層５ｂａと第６導体層５ｂｂとは異なる材質の材料から構成されていてもよい。
図９に示す例のような電子素子実装用基板１を製造する方法としては、基本的には第１の実施形態と類似の工程で作成することができる。このとき、第１導体層５ａを構成する第３導体層５ａａと第４導体層５ａｂまたは第２導体層５ｂを構成する第５導体層５ｂａと第６導体層５ｂｂとなる金属ペーストを塗布する際に、それぞれ所定の印刷方法で同時または別々に塗布することで、電子素子実装用基板１を製造することが可能となる。
（第５の実施形態）
次に、本発明の第５の実施形態による電子素子実装用基板１について、図１０〜図１１を参照しつつ説明する。なお、図１０は本実施形態における電子素子実装用基板１および電子装置の形状を示しており、図１１は図１０の内層を示す。本実施形態における電子素子実装用基板１において、第１の実施形態の電子素子実装用基板１と異なる点は、基板２が貫通孔を有する（電子素子１０の実装方法が異なる）点、第１導体層５ａと第２導体層５ｂとの間７ｃの端部の位置が異なる点である。なお図１０〜図１１では金属層５（第１導体層５ａと第２導体層５ｂ）をドットおよび実線で示している。また、図１１では第１仮想線α１と第２仮想線α２を点線で示している。
図１０に示す例では、電子素子実装用基板１の基板２は、貫通孔２ｅを有している。また、電子装置２１に実装された電子素子１０は上面視において基板２に設けられた貫通孔の中に位置するように設けられている。つまり、貫通孔２ｅは、上面視において電子素子よりもわずかに小さくてよい。このような構成により、例えば電子素子１０が撮像素子である場合において、基板２の下に撮像素子が実装され、レンズと撮像素子との距離を確保することができるため、より電子モジュール３１の低背化が可能となる。また、電子素子実装用基板１は表面に電子部品を有していてもよく、図１０に示す構造においてはより多くの電子部品を実装することが可能となるため、電子装置の更なる小型化が可能となる。なお、貫通孔２ｅは基板２の中央部に設けられていてもよいし、基板２の中央部から偏心して設けられていてもよい。
電子部品は例えばチップコンデンサ、インダクタ、抵抗等の受動部品、またはＯＩＳ（Optical Image Stabilization）、信号処理回路、ジャイロセンサー等の能動部品などである。これら電子部品はハンダ、導電性樹脂等によって接合材により、基板２に設けられたパッドに接続されている。なお、これら電子部品は基板２に設けられた内部配線等を介して電子素子１０と接続していても構わない。
なお図１０に示す例の様な実装の場合、電子素子１０は金バンプまたは半田ボール等の電子素子接続材１３で電子素子実装用基板１に接続された後、封止材で接続を強化し、さらに封止されていてもよい。また、例えばＡＣＦ（Anisotropic Conductive Film）等の
電子素子接続材１３で接続されていてもよい。
図１１に本実施形態の内層を示している。図１１に示す例では、基板２に貫通孔２ｅを有していることで、基板２の幅が第１の実施形態に記載する基板２と比較すると、小さくなる。そのため、第１導体層５ａと第２導体層５ｂとの間７に応力がかかると、クラックが進行し、割れにつながる場合があった。これに対し、図１１に示す例のように、基板２に貫通孔２ｅを設けた場合においても、金属層５が、第１仮想線α１および第２仮想線α２と重なって位置していることで、本発明の効果を奏することが可能となる。
図１１に示す例のように、基板２に貫通孔２ｅがあるとき第１導体層５ａと第２導体層５ｂとの間７は、図１１に示す例のように基板２の外縁近傍の金属層５の端の第１端部７ａから第１端部７ａと異なる金属層の端、ここでは貫通孔２ｅの周縁近傍の第２端部７
ｂにかけて位置している。このように、基板２に貫通孔２ｅを有するとき、第１導体層５ａと第２導体層５ｂとの間７、第１端部７ａおよび第２端部７ｂはそれぞれ２つ以上設けられる構造となる。
図１１に示す例のように２つの第１導体層５ａと第２導体層５ｂとの間７は上面視において貫通孔２ｅをはさんでずれて設けられていてもよい。このような構成によって、例えば上面側のから発生したクラックまたは割れが貫通孔２ｅを通して下面側の間７を通り、基板全体にクラックまたは割れが発生することをより低減させることが可能となる。
図１０および図１１に示す例の様な電子素子実装用基板１の製造方法は、第１の実施形態に記載の工程に加えて、基板２となるセラミックグリーンシートの貫通孔２ｅを設ける位置に金型またはレーザーを用いて貫通させることで作成することが可能となる。その後、第１の実施形態に記載した工程と同様に作成することで、図１０および図１１に示す例のような電子素子実装用基板１を作製することができる。
（第６の実施形態）
次に、本発明の第６の実施形態による電子素子実装用基板１について、図１２を参照しつつ説明する。本実施形態における電子素子実装用基板１において、第５の実施形態の電子素子実装用基板１と異なる点は、第１導体層５ａと第２導体層５ｂがそれぞれ複数に分割されている点である。なお図１２では金属層５（第１導体層５ａと第２導体層５ｂ）をドットおよび実線で示している。また、図１２では第１仮想線α１と第２仮想線α２を点線で示している。
図１２に示す例では、電子素子実装用基板１の第１導体層５ａは、第３導体層５ａａおよび第３導体層と間（以下第２の間７ｃと称する）を空けた第４導体層５ａｂを有しており、第２導体層５ｂは、第５導体層５ｂａおよび第５導体層５ｂａと間（以下第３の間７ｄと称する）を空けた第６導体層５ｂｂを有している。言い換えると、金属層５は合計で４つの導体層から形成されている構造である。このような場合においても、金属層５が、第１仮想線α１および第２仮想線α２と重なって位置していることで、本発明の効果を奏することが可能となる。
また図１２に示す例のように、第１導体層５ａを構成する第３導体層５ａａと第４導体層５ａｂとの間である第２の間７ｃと第２導体層５ｂを構成する第５導体層５ｂａと第６導体層５ｂｂとの間である第３の間７ｄとは上面視において、貫通孔２ｅをはさんでずれて設けられていてもよい。このような構成によって、例えば第２の間７ｃから発生したクラックまたは割れが貫通孔２ｅを通して第３の間７ｄを通り、基板全体にクラックまたは割れが発生することをより低減させることが可能となる。
１導体層５ａを構成する第３導体層５ａａと第４導体層５ａｂまたは第２導体層５ｂを構成する第５導体層５ｂａと第６導体層５ｂｂは互いに異なる電位／信号であってもよい。また、同じ電位／信号でありで別の部分例えば上層または下層で導通していてもよい。
第１導体層５ａを構成する第３導体層５ａａと第４導体層５ａｂとの間である第２の間７ｃまたは第２導体層５ｂを構成する第５導体層５ｂａと第６導体層５ｂｂの間である第３の間７ｄは、例えば２０μm以上もしくは、基板２の１辺の１％以上であればよい。ま
た、第１導体層５ａを構成する第３導体層５ａａと第４導体層５ａｂまたは第２導体層５ｂを構成する第５導体層５ｂａと第６導体層５ｂｂとがグランドまたは電源電位に用いら
れるワイドプレーン状の配線であるとき、第１導体層５ａを構成する第３導体層５ａａと第４導体層５ａｂとの間である第２の間７ｃまたは第２導体層５ｂを構成する第５導体層５ｂａと第６導体層５ｂｂの間である第３の間７ｄには例えば信号配線のような他の信号配線が設けられていてもよい。
第１導体層５ａを構成する第３導体層５ａａと第４導体層５ａｂまたは第２導体層５ｂを構成する第５導体層５ｂａと第６導体層５ｂｂは第１の実施形態に記載の第１導体層５ａと第２導体層５ｂと同様の材料から構成されていてもよい。また、第１導体層５ａを構成する第３導体層５ａａと第４導体層５ａｂとは異なる材質の材料から構成されていてもよい。同様に、第２導体層５ｂを構成する第５導体層５ｂａと第６導体層５ｂｂとは異なる材質の材料から構成されていてもよい。
図１２に示す例のような電子素子実装用基板１を製造する方法としては、基本的には第５実施形態と類似の工程で作成することができる。このとき、第１導体層５ａを構成する第３導体層５ａａと第４導体層５ａｂまたは第２導体層５ｂを構成する第５導体層５ｂａと第６導体層５ｂｂとなる金属ペーストを塗布する際に、それぞれ所定の印刷方法で同時または別々に塗布することで、電子素子実装用基板１を製造することが可能となる。
なお、本発明は上述の実施形態の例に限定されるものではなく、数値などの種々の変形は可能である。また、例えば、図１〜図１２に示す例では、電極パッド３の形状は上面視において四角形状であるが、円形状やその他の多角形状であってもかまわない。また、本実施形態における電極３の配置、数、形状および電子素子の実装方法などは指定されない。なお、本実施形態における特徴部の種々の組み合わせは上述の実施形態の例に限定されるものでなく、本発明に係る各実施形態は、その内容に矛盾をきたさない限り、組合せ可能である。
１・・・・電子素子実装用基板
２・・・・基板
２ａ・・・第１層
２ｂ・・・第２層
２ｃ・・・その他の層
２ｄ・・・凹部
２ｅ・・・貫通孔
３・・・・電極パッド
４ａ・・・第１領域
４ｂ・・・第２領域
５・・・・金属層
５ａ・・・第１導体層
５ａａ・・第３導体層
５ａｂ・・第４導体層
５ｂ・・・第２導体層
５ｂａ・・第５導体層
５ｂｂ・・第６導体層
６・・・・中心
７・・・・間
７ａ・・・第１端部
７ｂ・・・第２端部
７ｃ・・・第２の間
７ｄ・・・第３の間
α１・・・第１仮想線
α２・・・第２仮想線
１０・・・電子素子
１２・・・蓋体
１３・・・電子素子接続部材
１４・・・蓋体接着部材
２１・・・電子装置
２２・・・電子部品
３１・・・電子モジュール
３２・・・筐体

Claims (10)

  1. 第１層と、前記第１層の下面に位置した第２層とを有するとともに、電子素子が実装される四角形状の基板と、
    前記第１層と前記第２層との間に位置した、第１導体層および前記第１導体層と間を空けて位置した第２導体層とを有する金属層と、を備えており、
    上面視において、前記第１導体層と前記第２導体層との間は、前記金属層の端の第１端部から前記第１端部と異なる前記金属層の端の第２端部にかけて位置しており、
    上面視において、前記金属層は、前記基板の１辺に平行であるとともに前記基板の中心を通る第１仮想線および、上面視において前記第１仮想線と垂直であるとともに前記基板の中心を通る第２仮想線と重なって位置していることを特徴とする電子素子実装用基板。
  2. 第１層と、前記第１層の下面に位置した第２層とを有するとともに、上面視において電子素子が実装される凹部を有する第１領域と、前記第１領域に隣接して位置した第２領域とを有する四角形状の基板と、
    前記第１領域または第２領域には前記第１層と前記第２層との間に位置した、第１導体層および前記第１導体層と間を空けて位置した第２導体層とを有する金属層と、を備えており、
    上面視において、前記第１導体層と前記第２導体層との間は、前記金属層の端の第１端部から前記第１端部と異なる前記金属層の端の第２端部にかけて位置しており、
    前記金属層は、前記基板の１辺に平行であるとともに前記第１領域または前記第２領域の中心を通る第１仮想線および、上面視において前記第１仮想線と垂直であるとともに前記第１領域または前記第２領域の中心を通る第２仮想線と重なって位置していることを特徴とする電子素子実装用基板。
  3. 上面視において、前記第１導体層と前記第２導体層との間の、前記第１端部および前記第２端部は、前記第１仮想線および前記第２仮想線と離れていることを特徴とする請求項１または請求項２に記載の電子素子実装用基板。
  4. 前記第１導体層と前記第２導体層とは、上面視において、前記第１仮想線と前記第２仮想線とが交わる中心点に対して点対称であることを特徴とする請求項１〜３のいずれかに記載の電子素子実装用基板。
  5. 前記第１導体層と前記第２導体層とは、上面視において前記第１仮想線または前記第２仮想線に対して線対称であることを特徴とする請求項１〜３のいずれかに記載の電子素子実装用基板。
  6. 前記基板は、貫通孔を有していることを特徴とする請求項１〜５のいずれか１つに記載の電子素子実装用基板。
  7. 前記第１導体層は、第３導体層および前記第３導体層と間を空けた第４導体層を有しており、
    前記第２導体層は、第５導体層および前記第５導体層と間を空けた第６導体層を有していることを特徴とする請求項１〜６のいずれか１つに記載の電子素子実装用基板。
  8. 上面視において、前記第３導体層と前記第５導体層とが前記第１仮想線と前記第２仮想線とが交わる中心点に対して点対称であり、前記第４導体層と前記第６導体層とは前記第１仮想線と前記第２仮想線とが交わる中心点に対して点対称であることを特徴とする請求項７に記載の電子素子実装用基板。
  9. 請求項１〜８のいずれか１つに記載の電子素子実装用基板と、
    前記電子素子実装用基板に実装された電子素子と、
    を備えていることを特徴とする電子装置。
  10. 請求項９に記載の電子装置と、
    前記電子装置の上面または電子装置を囲んで位置した筐体とを備えていること特徴とする電子モジュール。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020153303A1 (ja) 2019-01-23 2020-07-30 東ソー株式会社 樹脂組成物およびその樹脂組成物を用いた成形品

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000114676A (ja) * 1998-10-05 2000-04-21 Hitachi Media Electoronics Co Ltd 高周波モジュール
JP2005332939A (ja) * 2004-05-19 2005-12-02 Kyocera Corp 複合シート及び積層部品並びにその製造方法
JP2009076721A (ja) * 2007-09-21 2009-04-09 Shinko Electric Ind Co Ltd 多層配線基板
WO2015163192A1 (ja) * 2014-04-23 2015-10-29 京セラ株式会社 電子素子実装用基板および電子装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4047640B2 (ja) 2002-06-25 2008-02-13 京セラ株式会社 多層回路基板
WO2012046829A1 (ja) * 2010-10-08 2012-04-12 株式会社村田製作所 部品内蔵基板およびその製造方法
JP6171921B2 (ja) * 2013-12-24 2017-08-02 日亜化学工業株式会社 配線基板及び発光装置
JP6592902B2 (ja) * 2014-03-28 2019-10-23 日亜化学工業株式会社 発光装置
JP5817954B1 (ja) * 2014-04-10 2015-11-18 株式会社村田製作所 部品内蔵基板
TWI556478B (zh) * 2014-06-30 2016-11-01 億光電子工業股份有限公司 發光二極體裝置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000114676A (ja) * 1998-10-05 2000-04-21 Hitachi Media Electoronics Co Ltd 高周波モジュール
JP2005332939A (ja) * 2004-05-19 2005-12-02 Kyocera Corp 複合シート及び積層部品並びにその製造方法
JP2009076721A (ja) * 2007-09-21 2009-04-09 Shinko Electric Ind Co Ltd 多層配線基板
WO2015163192A1 (ja) * 2014-04-23 2015-10-29 京セラ株式会社 電子素子実装用基板および電子装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020153303A1 (ja) 2019-01-23 2020-07-30 東ソー株式会社 樹脂組成物およびその樹脂組成物を用いた成形品

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