JP2018200976A - 電子素子実装用基板、電子装置および電子モジュール - Google Patents

Abstract

【課題】 電子素子実装用基板の内部に電気特性を向上させるために厚く設けられた複数の配線導体間のショートを低減させ、信頼性および電気特性を向上させることが可能となる。【解決手段】 電子素子実装用基板１は、第１絶縁層２ａと、第２絶縁層２ｂと、第１配線５ａと、第２配線５ｂと、第１絶縁膜６ａとを備えている。第２絶縁層２ｂは、第１絶縁層２ａの下面に位置する。第１配線５ａは、第１絶縁層と、第２絶縁層２ｂとの間に位置する。第２配線５ｂは、第１絶縁層２ａと、第２絶縁層２ｂとの間に位置するとともに、第１配線５ａとの間に隙間を有して位置している。第１絶縁膜６ａは、隙間を埋めるとともに、第１配線５ａの上面から第２配線５ｂの上面にかけて位置している。【選択図】図１

Description

本発明は、電子素子、例えばＣＣＤ（Charge Coupled Device）型またはＣＭＯＳ（Complementary Metal Oxide Semiconductor）型等の撮像素子、ＬＥＤ（Light Emitting Diode）等の発光素子または集積回路等が実装される電子素子実装用基板、電子装置および電子モジュールに関するものである。

従来より、絶縁層からなる配線基板を備えた電子素子実装用基板が知られている。また、このような電子素子実装用基板に電子素子が実装された電子装置が知られている（特許文献１参照）。

特開２０１１―１６５９９２号公報

特許文献１の電子素子実装用基板は、複数の絶縁層の間に内部配線が設けられている。内部配線は同一層に複数設けられており、複数の内部配線間は隙間が設けられている。一般的に、電子素子実装用基板は小型化および電気特性の向上が要求されている。そのため、複数の内部配線同士の隙間はより極小化し、さらに内部配線の厚みは電気抵抗を低減させる為により厚くする傾向にあった。また、電子素子実装用基板は薄型化の要求があり、各絶縁層も薄くなってきている。これらの複数の要求により、各絶縁層を積層する工程において、積層時に使用する積層液が絶縁層に浸透する限界量を超え、内部配線が延びて複数の内部配線間にショートが発生する場合があった。

本発明の１つの態様に係る電子素子実装用基板は、第１絶縁層と、前記第１絶縁層の下面に位置する第２絶縁層と、前記第１絶縁層と、前記第２絶縁層との間に位置する第１配線と、前記第１絶縁層と、前記第２絶縁層との間に位置するとともに、前記第１配線との間に隙間を有して位置している第２配線とを備えており、前記隙間を埋めるとともに、前記第１配線の上面から前記第２配線の上面にかけて第１絶縁膜が位置していることを特徴としている。

本発明の１つの態様に係る電子素子実装用基板の製造方法は、第１絶縁シートと、前記第１絶縁シートと積層される第２絶縁シートを準備する工程と、前記第２絶縁シートの上面に第１配線ペーストを形成する工程と、前記第２絶縁シートの上面に前記第１配線ペーストと隙間を空けて第２配線ペーストを形成する工程と、前記第１配線ペーストと前記第２配線ペーストとの間に第１絶縁ペーストを埋めるとともに、前記第１配線ペーストの上面および前記第２配線ペーストの上面を前記第１絶縁ペーストで覆う工程と、前記第２絶縁シートの上面に前記第１絶縁シートを積層して積層体を形成する工程と、前記積層体を焼成する工程と、を備えていることを特徴としている。

本発明の１つの態様に係る電子装置は、電子素子実装用基板と、前記電子素子実装用基板に実装された電子素子とを備えていることを特徴としている。

本発明の１つの態様に係る電子モジュールは、電子装置の上面または電子装置を囲んで
位置した筐体と、を備えている。

本発明の１つの態様に係る電子素子実装用基板は、上記のような構成または製造方法により、電子素子実装用基板の第１配線と第２配線との間のショートを低減させることができる。さらに、上述した電子素子実装用基板を備えた電子装置を用いることによって、電気特性を向上させることが可能な電子装置および電子モジュールを提供することが可能となる。

図１（ａ）は本発明の第１の実施形態に係る電子素子実装用基板および電子装置の外観を示す上面図であり、図１（ｂ）は図１（ａ）のＸ１−Ｘ１線に対応する縦断面図である。 図２（ａ）は本発明の第１の実施形態に係る電子モジュールの外観を示す上面図であり、図２（ｂ）は図２（ａ）のＸ２−Ｘ２線に対応する縦断面図である。 図３（ａ）図３（ｂ）図３（ｃ）は本発明の第１の実施形態の要部の製造方法を示す概要図である。 図４（ａ）図４（ｂ）は本発明の第１の実施形態の要部の製造方法を示す概要図である。 図５（ａ）は本発明の第２の実施形態に係る電子素子実装用基板および電子装置の外観を示す上面図であり、図２（ｂ）は図２（ａ）のＸ５−Ｘ５線に対応する縦断面図である。 図６（ａ）図６（ｂ）図６（ｃ）は本発明の第２の実施形態の要部の製造方法を示す概要図である。 図７（ａ）図７（ｂ）は本発明の第２の実施形態の要部の製造方法を示す概要図である。 図８（ａ）は本発明の第３の実施形態に係る電子素子実装用基板および電子装置の外観を示す上面図であり、図８（ｂ）は図８（ａ）のＸ８−Ｘ８線に対応する縦断面図である。 図９（ａ）は本発明の第４の実施形態に係る電子素子実装用基板および電子装置の外観を示す上面図であり、図９（ｂ）は図９（ａ）のＸ９−Ｘ９線に対応する縦断面図である。 図１０は図９に示す実施形態の要部Ａの拡大図示す図である。 図１１（ａ）図９に示す実施形態のその他の態様に係る要部Ａの拡大図示す図であり、図１１（ｂ）は図１１（ａ）のＸ１１−Ｘ１１線に対応する縦断面図を示す概要図である。

＜電子素子実装用基板および電子装置の構成＞
以下、本発明のいくつかの例示的な実施形態について図面を参照して説明する。なお、以下の説明では、電子素子実装用基板に電子素子が実装された構成を電子装置とする。また、電子素子実装用基板の上面側に位置するようにまたは電子装置を囲んで設けられた筐体または部材を有する構成を電子モジュールとする。電子素子実装用基板、電子装置および電子モジュールは、いずれの方向が上方若しくは下方とされてもよいが、便宜的に、直交座標系ｘｙｚを定義するとともに、ｚ方向の正側を上方とする。

（第１の実施形態）
図１〜図２を参照して本発明の第１の実施形態における電子モジュール３１、電子装置２１、および電子素子実装用基板１について、図３〜図４を参照して本発明の第１の実施形態における電子素子実装用基板１の製造方法について説明する。本実施形態における電
子装置２１は、電子素子実装用基板１と電子素子１０とを備えている。なお、本実施形態では図１では電子装置２１を示しており、図２では電子モジュール３１を示しており、図３〜図４では電子素子実装用基板１の要部の製造方法を示している。また、図１〜図４では第１絶縁膜６ａ（第１絶縁ペースト４６ａ）をドットおよび実線で示している。

電子素子実装用基板１は、第１絶縁層２ａと、第１絶縁層の下面に位置する第２絶縁層２ｂを有している。電子素子実装用基板１は第１絶縁層２ａと、第２絶縁層２ｂとの間に位置する第１配線５ａを有している。電子素子実装用基板１は、第１絶縁層２ａと、第２絶縁層２ｂとの間に位置するとともに、第１配線５ａとの間に隙間を有して位置している第２配線５ｂを有している。電子素子実装用基板１は第１配線５ａと第２配線５ｂの隙間を埋めるとともに、第１配線５ａの上面から第２配線５ｂの上面にかけて第１絶縁膜６ａが位置している。

電子素子実装用基板１は、第１絶縁層２ａと、第１絶縁層の下面に位置する第２絶縁層２ｂを有している。ここで、図１に示す例の様に、電子素子実装用基板１は第１絶縁層２ａと第２絶縁層２ｂの他にその他の絶縁層２ｃを有していてもよい。

第１絶縁層２ａ、第２絶縁層２ｂおよびその他の絶縁層２ｃを構成する絶縁層の材料は例えば、電気絶縁性セラミックスまたは樹脂、樹脂としては例えば、プラスティックス、熱可塑性樹脂等が使用される。なお以下、第１絶縁層２ａ、第２絶縁層２ｂおよびその他の絶縁層２ｃからなる絶縁基体を基体２と称する。

第１絶縁層２ａ、第２絶縁層２ｂおよびその他の絶縁層２ｃを形成する絶縁層の材料として使用される電気絶縁性セラミックスとしては例えば、酸化アルミニウム質焼結体、ムライト質焼結体、炭化珪素質焼結体、窒化アルミニウム質焼結体、窒化珪素質焼結体またはガラスセラミック焼結体等である。第１絶縁層２ａ、第２絶縁層２ｂおよびその他の絶縁層２ｃを形成する絶縁層の材料として使用される樹脂としては例えば、熱可塑性の樹脂、エポキシ樹脂、ポリイミド樹脂、アクリル樹脂、フェノール樹脂またはフッ素系樹脂等である。フッ素系樹脂としては例えば、ポリエステル樹脂または四フッ化エチレン樹脂等である。

第１絶縁層２ａの上面または／および第２絶縁層２ｂの下面にはその他の絶縁層２ｃを複数上下に積層して形成されていてもよい。第１絶縁層２ａ、第２絶縁層２ｂおよびその他の絶縁層２ｃから成る基体２は、図１に示すように６層の絶縁層から形成されていてもよいし、５層以下または７層以上の絶縁層から形成されていてもよい。絶縁層が５層以下の場合には、電子素子実装用基板１の薄型化を図ることができる。また、絶縁層が６層以上の場合には、電子素子実装用基板１の剛性を高めることができる。また、図１〜図２に示す例のように、各絶縁層に開口部を設け、設けた開口部の大きさを異ならせた上面に段差部を形成していてもよく、後述する電極パッド３が段差部に設けられていてもよい。

電子素子実装用基板１は例えば、最外周の１辺の大きさは０．３ｍｍ〜１０ｃｍであり、平面視において電子素子実装用基板１が矩形状あるとき、正方形であってもよいし長方形であってもよい。また例えば、電子素子実装用基板１の厚みは０．２ｍｍ以上である。

電子素子実装用基板１は第１絶縁層２ａと、第２絶縁層２ｂとの間に位置する第１配線５ａを有している。電子素子実装用基板１は、第１絶縁層２ａと、第２絶縁層２ｂとの間に位置するとともに、第１配線５ａとの間に隙間を有して位置している第２配線５ｂを有している。また、電子素子実装用基板１の第１絶縁層２ａ、第２絶縁層２ｂおよびその他の絶縁層２ｃから成る基体２は表面に電極パッド３を有していてもよい。ここで電極パッド３は上面視において第１絶縁層２ａ、第２絶縁層２ｂおよびその他の絶縁層２ｃの何れ
かの表面に設けられていればよく、第１絶縁層２ａ、第２絶縁層２ｂおよびその他の絶縁層２ｃの何れかの表面いずれか、またはすべての絶縁層に設けられていてもよい。

基体２の上面、側面または下面には、外部回路接続用の電極が設けられていてもよい。外部回路接続用の電極は、基体２と外部回路基板、あるいは電子装置２１と外部回路基板とを電気的に接続するものである。

さらに基体２の第１絶縁層２ａ、第２絶縁層２ｂおよびその他の絶縁層２ｃの上面または下面には、電極パッド３、第１配線５ａおよび第２配線５ｂ以外に、絶縁層間に形成される内部配線および内部配線同士を上下に接続する貫通導体が設けられていてもよい。これら内部配線または貫通導体は、基体２の表面に露出していてもよい。この内部配線または貫通導体によって、電極パッド３、第１配線５ａおよび第２配線５ｂと外部回路接続用の電極はそれぞれ電気的に接続されていてもよい。

電極パッド３、第１配線５ａ、第２配線５ｂ、外部回路接続用の電極、内部配線および貫通導体は、第１絶縁層２ａ、第２絶縁層２ｂおよびその他の絶縁層２ｃが電気絶縁性セラミックスから成る場合には、タングステン（Ｗ）、モリブデン（Ｍｏ）、マンガン（Ｍｎ）、銀（Ａｇ）若しくは銅（Ｃｕ）またはこれらから選ばれる少なくとも１種以上の金属材料を含有する合金等から成る。また、電極パッド３、第１配線５ａ、第２配線５ｂ、外部回路接続用の電極、内部配線および貫通導体は、第１絶縁層２ａ、第２絶縁層２ｂおよびその他の絶縁層２ｃが樹脂から成る場合には、銅（Ｃｕ）、金（Ａｕ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）若しくはチタン（Ｔｉ）またはこれらから選ばれる少なくとも１種以上の金属材料を含有する合金等から成る。

電極パッド３、外部回路接続用の電極、内部配線および貫通導体の露出表面に、めっき層が設けられてもよい。この構成によれば、外部回路接続用の電極、内部配線および貫通導体の露出表面を保護して酸化を抑制できる。また、この構成によれば、電極パッド３と電子素子１０とをワイヤボンディング等の電子素子接続材１３を介して良好に電気的接続することができる。めっき層は、例えば、厚さ０．５μｍ〜１０μｍのＮｉめっき層を被着させるか、またはこのＮｉめっき層および厚さ０．５μｍ〜３μｍの金（Ａｕ）めっき層を順次被着させてもよい。

第１配線５ａと第２配線５ｂとの間には隙間を有している。この隙間により、第１配線５ａと第２配線５ｂとは電気的に絶縁し、異なる電位／信号であってもよいし、同じ電位／信号でありで別の部分例えば上層または下層で導通していてもよい。第１配線５ａと第２配線５ｂとの隙間は、例えば２０μm以上もしくは、基体２の１辺の１％以上であれば
よい。

第１配線５ａと第２配線５ｂは信号配線のような細い配線であってもよいし、グランドまたは電源電位に用いられるワイドプレーン状の配線であってもよい。また、第１配線５ａと第２配線５ｂとがグランドまたは電源電位に用いられるワイドプレーン状の配線であるとき、第１配線５ａと第２配線５ｂと隙間に例えば信号配線のような他の信号配線５ｃが設けられていてもよい。

電子素子実装用基板１は第１配線５ａと第２配線５ｂの隙間を埋めるとともに、第１配線５ａの上面から第２配線５ｂの上面にかけて第１絶縁膜６ａが位置している。一般的に電子素子実装用基板１は、複数の絶縁層の間に第１配線５ａおよび第２配線５ｂは同一層に複数設けられており、複数の内部配線間は隙間が設けられている場合がある。近年、電子素子実装用基板１は小型化および電気特性の向上が要求されている。

そのため、複数の内部配線（第１配線５ａと第２配線５ｂ）同士の隙間はより極小化し、さらに内部配線（第１配線５ａおよび第２配線５ｂ）の厚みは電気抵抗を低減させる為により厚くする傾向にあった。また、電子素子実装用基板１は薄型化の要求があり、各絶縁層（第１絶縁層２ａ、第２絶縁層２ｂおよびその他の絶縁層２ｃ）も薄くなってきている。これらの複数の要求により、各絶縁層（第１絶縁層２ａ、第２絶縁層２ｂ）を積層する工程において、積層時に使用する積層液が絶縁層に浸透する限界量を超え、内部配線が延びて複数の内部配線間（第１配線５ａと第２配線５ｂ）にショートが発生する場合があった。なおここで、積層液とは絶縁層を積層するに当たり、各絶縁層を接合し固着させる際に設ける部材のことである。各絶縁層が電気絶縁性セラミックからなる場合は、積層液となるが、各絶縁層が樹脂などからなる場合は、接着剤などもこれに含まれる。

これに対し本発明の実施形態に係る電子素子実装用基板１は、上述したような構成であることによって、電子素子実装用基板１の第１配線５ａと第２配線５ｂとの間の不要なショートを低減させることができる。言い換えると、第１配線５ａと第２配線５ｂとの隙間を埋めるように、第１絶縁膜６ａを設けることにより、各絶縁層を積層する工程において、積層時に使用する積層液が絶縁層に浸透する限界量を超えて、第１配線５ａと第２配線５ｂに含まれて、積層時に延びる場合においても第１絶縁膜６ａが第１配線５ａと第２配線５ｂとが広がることを抑制することができる。よって、電子素子実装用基板１の第１配線５ａと第２配線５ｂとの間の不要なショートを低減させることができる。このとき、第１絶縁膜６ａは、第１配線５ａおよび第２配線５ｂよりも厚くてもよい。第１絶縁膜６ａは、第１配線５ａおよび第２配線５ｂよりも厚い場合には、基体２の強度が増すとともに、空間が空いた状態になることをより低減させることができる。

また、電子素子実装用基板１の複数の内部配線（第１配線５ａと第２配線５ｂ）同士の隙間をより極小化し、さらに内部配線（第１配線５ａおよび第２配線５ｂ）の厚みは電気抵抗を低減させる為により厚くした状態で、複数の絶縁層（第１絶縁層２ａ、第２絶縁層２ｂ）を積層すると、第１配線５ａと第２配線５ｂとの隙間は絶縁層で空間が空いた状態になる場合がある。この空間が空いた状態であることで、例えば電子素子１０の作動時の発熱、または電子素子１０及びその他部品を取り付ける際の熱を加える工程時に、空間（気体）と基体２の熱膨張の差により空間周辺の基体２に応力がかかりクラックが発生する場合がある。また、空間があることにより、電子素子実装用基板１の下面から応力または振動が加わった場合、空間を起点にクラックまたは割れが発生する場合があった。

これに対し本発明の実施形態に係る電子素子実装用基板１は、上述したような構成であることによって、空間（気体）が発生しにくくなる。これにより、例えば電子素子１０の作動時の発熱、または電子素子１０及びその他部品を取り付ける際の熱を加える工程時に、基体２と空間との熱膨張差による応力を低減させることができ、クラックの発生を低減させることが可能となる。また、空間の発生を低減させることで、空間を起点にクラックまたは割れが発生することを低減させることが可能となる。

第１絶縁膜６ａを構成する絶縁層の材料は例えば、電気絶縁性セラミックスまたは樹脂等が使用される。樹脂としては、例えば、プラスティックス等の熱可塑性樹脂である。

第１絶縁膜６ａを形成する絶縁層の材料として使用される電気絶縁性セラミックスとしては例えば、酸化アルミニウム質焼結体、ムライト質焼結体、炭化珪素質焼結体、窒化アルミニウム質焼結体、窒化珪素質焼結体またはガラスセラミック焼結体等である。第１絶縁膜６ａを形成する絶縁層の材料として使用される樹脂としては例えば、熱可塑性の樹脂、エポキシ樹脂、ポリイミド樹脂、アクリル樹脂、フェノール樹脂またはフッ素系樹脂等である。フッ素系樹脂としては例えば、ポリエステル樹脂または四フッ化エチレン樹脂等である。

図１および図２に示す例の様に、第１配線５ａ、第２配線５ｂおよびその他の配線５ｃは複数の層間に設けられていても良く、第１配線５ａおよび第２配線５ｂは連続した層間に設けられていてもよい。この場合、２つの層間に設けられた絶縁層は第１配線５ａと第２配線５ｂを上方に設けた第２絶縁層２ｂとなり、また下方に設けられた第１配線５ａと第２配線５ｂを有する第２絶縁層２ｂに対応する第１絶縁層２ａと扱ってもよい。言い換えると、図１および図２に示す例の様に第２絶縁層２ｂはその下に設けられた第２絶縁層２ｂの第１絶縁層２ａとしても機能させることができる。

第１配線５ａと第２配線５ｂが複数の絶縁層間に設けられているとき、第１絶縁膜６ａを設ける位置は上面視で一部または全部が重なる位置に有していてもよいし、ずれて設けられていてもよい。第１絶縁膜６ａを設ける位置は上面視で一部または全部が重なる位置に有していることで、例えば電子素子実装用基板１がアナログ信号とデジタル信号が混在している場合において、明確にアナログ信号部位とデジタル信号部位を分離することができ、それぞれにノイズが載ってしまうことを低減させることが可能となる。第１絶縁膜６ａを設ける位置が上面視でずれて設けられていることで、第１絶縁膜６ａおよび隙間における段差を減少させることができ、基体２のトータルとして表面の平坦度を保つことが可能となる。

第１絶縁層２ａ、第２絶縁層２ｂ、およびその他の絶縁層２ｃと第１絶縁膜６ａとは同一の材料であってもよいし、異なる材料であってもよい。第１絶縁層２ａ、第２絶縁層２ｂ、およびその他の絶縁層２ｃと第１絶縁膜６ａとが同一の材料からなるときは、第１絶縁膜６ａの熱膨張率・熱伝導性・焼成時の温度等の基本的な物性が第１絶縁層２ａ、第２絶縁層２ｂ、およびその他の絶縁層２ｃと類似とすることができる。よって、電子素子実装用基板１の作成時に安定して作製することができる。また電子素子１０が実装された後も電子素子１０が発熱した場合においても、熱膨張差によるクラック等の発生を低減させることが可能となる。また、第１絶縁層２ａ、第２絶縁層２ｂ、およびその他の絶縁層２ｃと第１絶縁膜６ａとが異なる材料からなるときは、場合に応じた素材を選択することができる。例えばより粘度の高い材料を第１絶縁膜６ａに使用することで、第１配線５ａおよび第２配線５ｂが延びることを低減させることができるなど、適宜条件に合った選択をすることができる。

電子素子実装用基板１の第１絶縁膜６ａは、第１絶縁層２ａと一体的に形成されていてもよい。このとき、例えば第１絶縁膜６ａと第１絶縁層２ａとは同時焼結されていてもよい。第１絶縁膜６ａと第１絶縁層２ａとが一体的に形成されていることで、第１絶縁膜６ａと第１絶縁層２ａとの間に空間が発生することを低減させることが可能となる。よって、第１配線５ａまたは第２配線５ｂが第１絶縁膜６ａの上面を這い上がり、第２配線５ｂまたは第１配線５ａと接触することを低減させることが可能となる。

第１配線５ａまたは／および第２配線５ｂは上面視において第１絶縁膜６ａと重なる部分は、断面視において下方側に傾斜部を有していてもよい。このとき、縦断面視における傾斜部の高さは第１絶縁膜６ａの厚みと同程度または第１絶縁膜６ａの厚み以下であってもよい。第１配線５ａまたは／および第２配線５ｂが傾斜部（Ｙ軸方向）を有していることで、第１配線５ａまたは／および第２配線５ｂが延びた場合において、横方向（Ｘ軸方向）に広がり難くなるため、ショートの可能性をより低減させることが可能となる。

第１配線５ａまたは／および第２配線５ｂは断面視において第１絶縁層２ａの下面または第２絶縁層２ｂの上面に設けられていてもよい。第１配線５ａと第２配線５ｂは、共に第１絶縁層２ａの下面または第２絶縁層２ｂの上面に設けられていてもよいし、それぞれ異なる面に設けられていてもよい。どのような場合においても、第１絶縁膜６ａが第１配
線５ａと第２配線５ｂとの間に設けられることで、本発明の効果を奏することが可能となる。

第１絶縁膜６ａは上面視において第１配線５ａまたは／および第２配線５ｂの全体と重なっていてもよいし、一部分だけで重なっていてもよい。第１絶縁膜６ａが上面視において第１配線５ａまたは／および第２配線５ｂの全体と重なっている場合は、第１絶縁膜６ａの表面に第１配線５ａと第２配線５ｂが這い上がり、ショートすることを低減させることが可能となる。また、第１絶縁膜６ａが上面視において第１配線５ａまたは／および第２配線５ｂと一部だけ重なっていることで、その他の絶縁層２ｃに設けられた内部配線との電気的導通をとることができるとともに、基体２の厚みが全体的に厚くなることを低減させることが可能となる。また、このとき第１絶縁膜６ａと第１配線５ａまたは／および第２配線５ｂとが重なる大きさとしては例えば３０μｍ以上とすることで、第１絶縁膜６ａを設ける工程において、工程誤差でずれてしまった場合においても第１配線５ａと第２配線５ｂとがショートすることを低減させることが可能となる。

＜電子装置の構成＞
図１〜図２に電子装置２１の例を示す。電子装置２１は、電子素子実装用基板１と、電子素子実装用基板１に実装された電子素子１０を備えている。

電子装置２１は、電子素子実装用基板１と、電子素子実装用基板１に実装された電子素子１０を有している。電子素子１０は、例えばＣＭＯＳ（Complementary Metal Oxide Semiconductor）、ＣＣＤ（Charge Coupled Device）等の撮像素子、またはＬＥＤ（Light Emitting Diode）などの発光素子、またはＬＳＩ（Large Scale Integrated）等の集積回路等である。なお、電子素子１０は、接着材を介して、基体２の上面に配置されていてもよい。この接着材は、例えば、銀エポキシまたは熱硬化性樹脂等が使用される。

電子装置２１は、電子素子１０を覆うとともに、電子素子実装用基板１の上面に接合された蓋体１２を有していてもよい。ここで、電子素子実装用基板１は基体２枠状部分の上面に蓋体１２を接続してもよいし、蓋体１２支え、基体２の上面であって電子素子１０を取り囲むように設けられた枠状体を設けてもよい。また、枠状体と基体２とは同じ材料から構成されていてもよいし、別の材料で構成されていてもよい。

枠状体と基体２と、が同じ材料から成る場合、基体２は枠状体とは開口部を設けるなどして最上層の絶縁層と一体化するように作られていてもよいし、別に設けるろう材等でそれぞれ接合してもよい。

また、基体２と枠状体とが別の材料から成る例として枠状体が蓋体１２と基体２とを接合する蓋体接合材１４と同じ材料から成る場合がある。このとき、蓋体接合材１４を厚く設けることで、接着の効果と枠状体（蓋体１２を支える部材）としての効果を併せ持つことが可能となる。このときの蓋体接合材１４は例えば熱硬化性樹脂または低融点ガラスまたは金属成分から成るろう材等が挙げられる。また、枠状体と蓋体１２とが同じ材料から成る場合もあり、このときは枠状体と蓋体１２は同一個体として構成されていてもよい。

蓋体１２は、例えば電子素子１０がＣＭＯＳ、ＣＣＤ等の撮像素子、またはＬＥＤなどの発光素子である場合ガラス材料等の透明度の高い部材が用いられる。また蓋体１２は例えば、電子素子１０が集積回路等であるとき、金属製材料または有機材料が用いられていてもよい。

蓋体１２は、蓋体接合材１４を介して電子素子実装用基板１と接合している。蓋体接合材１４を構成する材料として例えば、熱硬化性樹脂または低融点ガラスまたは金属成分か
ら成るろう材等がある。

電子装置２１が図１〜図２に示すような電子素子実装用基板１を有する。このことで、電気特性を向上させることが可能となる。

＜電子モジュールの構成＞
図２に電子素子実装用基板１を用いた電子モジュール３１の一例を示す。電子モジュール３１は、電子装置２１と電子装置２１の上面または電子装置２１を覆うように設けられた筐体３２とを有している。なお、以下に示す例では説明のため撮像モジュールを例に説明する。

電子モジュール３１は筐体３２（レンズホルダー）を有している。筐体３２を有することでより気密性の向上または外部からの応力が直接電子装置２１に加えられることを低減することが可能となる。筐体３２は、例えば樹脂または金属材料等から成る。また、筐体３２がレンズホルダーであるとき筐体３２は、樹脂、液体、ガラスまたは水晶等からなるレンズが１個以上組み込まれていてもよい。また、筐体３２は、上下左右の駆動を行う駆動装置等が付いていて、電子素子実装用基板１と電気的に接続されていてもよい。

なお、筐体３２は上面視において４方向の少なくとも一つの辺において開口部が設けられていてもよい。そして、筐体３２の開口部から外部回路基板が挿入され電子素子実装用基板１と電気的に接続していてもよい。また筐体３２の開口部は、外部回路基板が電子素子実装用基板１と電気的に接続された後、樹脂等の封止材等で開口部の隙間を閉じて電子モジュール３１の内部が気密されていてもよい。

＜電子素子実装用基板および電子装置の製造方法＞
次に、本実施形態の電子素子実装用基板１および電子装置２１の製造方法の一例について図３および図４を用いて説明する。

電子素子実装用基板１は以下に示す工程を含む製造方法で製造されていてもよい。（１）第１絶縁シート４２ａと、第１絶縁シート４２ａと積層される第２絶縁シート４２ｂを準備する工程。（２）第２絶縁シート４２ｂの上面に第１配線ペースト４５ａを形成する工程。（３）第２絶縁シート４２ｂの上面に第１ペースト４５ａと間を空けて第２配線ペースト４５ｂを形成する工程。（４）第１配線ペースト４５ａと第２配線ペースト４５ｂとの間に第１絶縁ペースト４６ａを埋めるとともに、第１配線ペースト４５ａの上面および第２配線ペースト４５ｂの上面を第１絶縁ペースト４６ａで覆う工程。（５）第２絶縁シート４５ｂの上面に第１絶縁シート４５ａを積層して積層体４２を形成する工程。なお、これらの工程の順番は数字の順番に規定されているわけではなく、順番が異なっていてもよいし、複数の工程を一度に対応してもよい。

絶縁シートが、例えば樹脂から成る場合は次のような製造方法で作製することができる。まず、対応する樹脂から成る絶縁層を、第１絶縁層２ａおよび第２絶縁層２ｂとして準備する。なおこのとき、電子素子実装用基板１がその他の絶縁層２ｃを有する場合には、その他の絶縁層２ｃとなる樹脂層も同様の手法で設けることが可能となる。つぎに、スクリーン印刷法、エッチング法またはめっき法等によって、上記（１）の工程で得られた第１絶縁シート４２ａ、第２絶縁シート４２ｂ、その他絶縁シート４２ｃの、第１配線５ａ、第２配線５ｂ、電極パッド３、外部回路接続用電極、内部配線および貫通導体となる部分に、金属材料（第１配線ペースト４５ａ、第２配線ペースト４５ｂ、及びその他の金属ペースト）を塗布または充填する。

つぎに、第１絶縁ペースト４６ａとなるレジスト層を所定の箇所に印刷、塗布または貼
り付ける。その後、加熱、積層して接着することで、樹脂から成る電子素子実装用基板１となる積層体４２を作製することができる。

電子素子実装用基板１の第１絶縁シート４２ａまたは／および第２絶縁シート４２ｂはセラミック材料を主成分とするセラミックグリーンシートであり、第１絶縁ペースト４６ａはセラミック材料を主成分とし、するセラミックペーストであり、（６）積層体４２を焼成する工程を有していてもよい。

以下、本実施形態の発明の要部における製造方法を示す。なお、下記で示す製造方法の一例は、絶縁シートがセラミック材料を主成分とするセラミックグリーンシートの場合であり、基体２を多数個取り配線基板を用いた製造方法である。

電子素子実装用基板１の製造工程は、図３（ａ）に示す例のように（１）第１絶縁シート４２ａと、第１絶縁シート４２ａと積層される第２絶縁シート４２ｂを準備する工程を有している。電子素子実装用基板１を構成する絶縁層は例えば、酸化アルミニウム（Ａｌ_２Ｏ_３）質焼結体等が挙げられる。酸化アルミニウム（Ａｌ_２Ｏ_３）質焼結体となる第１絶縁シート４２ａ、第２絶縁シート４２ｂを得る場合には、Ａｌ_２Ｏ_３の粉末に焼結助材としてシリカ（ＳｉＯ_２）、マグネシア（ＭｇＯ）またはカルシア（ＣａＯ）等の粉末を添加し、さらに適当なバインダー、溶剤および可塑剤を添加し、次にこれらの混合物を混錬してスラリー状となす。

その後、ドクターブレード法またはカレンダーロール法等の成形方法によって多数個取り用の第１絶縁シート４２ａ、第２絶縁シート４２ｂを得ることができる。なおこのとき、電子素子実装用基板１がその他の絶縁層２ｃを有する場合には、その他の絶縁層２ｃとなる絶縁シートも同様の手法で設けることが可能となる。

電子素子実装用基板１の製造工程は、図３（ｂ）に示す例のように（２）第２絶縁シート４２ｂの上面に第１配線ペースト４５ａを形成する工程を有している。電子素子実装用基板１の製造工程は、図３（ｂ）に示す例のように（３）第２絶縁シート４２ｂの上面に第１ペースト４５ａと間を空けて第２配線ペースト４５ｂを形成する工程を有している。

次に、スクリーン印刷法等によって、上記（１）の工程で得られた第１絶縁シート４２ａ、第２絶縁シート４２ｂ、その他絶縁シート４２ｃの、第１配線５ａ、第２配線５ｂ、電極パッド３、外部回路接続用電極、内部配線および貫通導体となる部分に、金属ペースト（第１配線ペースト４５ａ、第２配線ペースト４５ｂ、及びその他の金属ペースト）を塗布または充填する。金属ペーストは、金属粉末に適当な有機バインダおよび溶剤を加えてボールミルやプラネタリーミキサー等の混練手段によって均質に分散させて混練した後、溶剤を必要量添加することにより、印刷や貫通孔の充填に適した粘度に調整することによって作製される。

この金属粉末は、後の焼成工程において第１絶縁シート４２ａ、第２絶縁シート４２ｂ、その他絶縁シート４２ｃとの同時焼成により焼結する金属の粉末であり、タングステン（Ｗ），モリブデン（Ｍｏ），マンガン（Ｍｎ），金（Ａｕ），銀（Ａｇ），銅（Ｃｕ），パラジウム（Ｐｄ），白金（Ｐｔ）等の１種または２種以上が挙げられる。２種以上の場合は混合，合金，コーティング等のいずれの形態であってもかまわない。なお、金属ペーストは、第１絶縁シート４２ａ、第２絶縁シート４２ｂ、およびその他絶縁シート４２ｃとの接合強度を高めるために、ガラスまたはセラミックスを含んでいても構わない。

ここで、（２）の工程と（３）の工程は同時に行っていてもよいし、別々に行っていてもよい。（２）の工程と（３）の工程を同時に行う場合は、例えばスクリーン印刷法にお
いては第１配線ペースト４５ａと第２配線ペースト４５ｂを同一のマスクに形成し、印刷することで対応することができる。これにより、第１配線ペースト４５ａと第２配線ペースト４５ｂとのずれを低減させることが可能となり、第１配線ペースト４５ａと第２配線ペースト４５ｂのショートをより低減させることが可能となる。

また、（２）の工程と（３）の工程を別々に行う場合は、例えば第１配線ペースト４５ａと第２配線ペースト４５ｂとを第１絶縁シート４２ａの下面または第２絶縁シート４２ｂの上面にそれぞれ分けて印刷することができる。また、第１配線ペースト４５ａと第２配線ペースト４５ｂとが同一面に設けられている場合においても、それぞれの厚みを異なる厚みに設けたい場合にそれぞれ分けて印刷することができる。

これにより、第１配線ペースト４５ａと第２配線ペースト４５ｂを印刷する際のストレスを第１絶縁シート４２ａと第２絶縁シート４２ｂとに分割させることが可能となる。また、第１配線ペースト４５ａと第２配線ペースト４５ｂとの厚みを異ならせることが可能となるため、よりどちらかの配線を低抵抗化することができ、電気特性の向上を図ることができる。

ここで、（２）の工程または／および（３）の工程の前、若しくは（２）の工程または／および（３）の工程と同時、または（２）の工程または／および（３）の工程の後に、第１セラクッミグリーンシート４２ａ、第２絶縁シート４２ｂ、または／およびその他絶縁シート４２ｃを金型等によって加工してもよい。例えば何れかの絶縁シートの中央部に、電子素子１０を収納するための開口部を形成してもよいし、上下の層を導通する貫通導体となる部分に貫通孔を設けてもよい。また、この金型等による加工は後述する積層後に加工を行ってもよいし、それぞれの工程で複数回に分けて加工されてもよい。また、絶縁シートを加工する方法としては上述した金型加工の他に、レーザーでの加工、エッチング加工等で加工であってもよい。

電子素子実装用基板１の製造工程は、図３（ｃ）に示す例のように（４）第１配線ペースト４５ａと第２配線ペースト４５ｂとの間に第１絶縁ペースト４６ａを埋めるとともに、第１配線ペースト４５ａの上面および第２配線ペースト４５ｂの上面を第１絶縁ペースト４６ａで覆う工程を有している。第１絶縁ペースト４６ａは、第１絶縁シート４２ａ、第２のセラミックグリーンシート４２ｂ、その他絶縁シート４２ｃを作製するのに用いるセラミック粉末に適当な有機バインダおよび溶剤を加えてボールミルまたはプラネタリーミキサー等の混練手段によって均質に分散させて混練した後、溶剤を必要量添加することにより粘度を調整することによって作製したものを使用することができる。第１絶縁ペースト４６ａは第１配線ペースト４５ａおよび第２配線ペースト４５ｂと同様に上述したスクリーン印刷法等によって設けられてもよい。

第１絶縁ペースト４６ａは（２）および（３）の工程、つまり第１配線ペースト４５ａおよび第２配線ペースト４５ｂを形成した後に、その上に重ねるように設けていてもよい。また、例えば第１配線ペースト４５ａおよび第２配線ペースト４５ｂを第２絶縁シート４２ｂの上面に設けたあと、第１絶縁シート４２ａの下面に第１絶縁ペースト４６ａを印刷し、後述する積層の工程で第１配線ペースト４５ａと第２配線ペースト４５ｂとの間に第１絶縁ペースト４６ａを埋めるとともに、第１配線ペースト４５ａの上面および第２配線ペースト４５ｂの上面を覆うように設けてもよい。

電子素子実装用基板１の製造工程は、図４（ａ）図４（ｂ）に示す例のように、（５）第２絶縁シート４２ｂの上面に第１絶縁シート４２ａを積層して積層体４２を形成する工程を有している。ここで、第１絶縁シート４２ａの下面または第２絶縁シート４２ｂの上面に積層液を塗布する。このとき、例えば第１配線ペースト４５ａ、第２配線ペースト４
５ｂ、その他の金属ペーストを避けるように積層液を塗布することで、第１配線ペースト４５ａ、第２配線ペースト４５ｂ、その他の金属ペーストが積層液により広がり第１配線ペースト４５ａ、第２配線ペースト４５ｂ、その他の金属ペースト間のショートをより低減させることが可能となる。また、例えば第１配線ペースト４５ａ、第２配線ペースト４５ｂ、その他の金属ペーストを含めて積層液を塗布することで、より積層性を向上させることも可能となる。

積層液を適宜塗布したあと、第１絶縁シート４２ａ、第２絶縁シート４２ｂおよびその他絶縁シート４２ｃを積層して加圧する。このことにより基体２（電子素子実装用基板１）となる絶縁シート積層体を作製することができる。

電子素子実装用基板１の製造工程は、（６）積層体４２を焼成する工程を有している。次に、この基体２となる絶縁シート積層体を約１５００℃〜１８００℃の温度で焼成して、基体２（電子素子実装用基板１）が複数配列された多数個取り配線基板を得る。なお、この工程によって、前述した第１配線ペースト４５ａ、第２配線ペースト４５ｂおよびその他の金属ペーストは、基体２（電子素子実装用基板１）となる絶縁シートと同時に焼成され、第１配線５ａ、第２配線５ｂ、電極パッド３、外部回路接続用電極、内部配線および貫通導体となる。

次に、焼成して得られた多数個取り配線基板を複数の基体２（電子素子実装用基板１）に分断する。この分断においては、基体２（電子素子実装用基板１）の外縁となる箇所に沿って多数個取り配線基板に分割溝を形成しておき、この分割溝に沿って破断させて分割する方法等により基体２（電子素子実装用基板１）の外縁となる箇所に沿って切断する方法等を用いることができる。

なお、分割溝は、焼成後にダイシング装置により多数個取り配線基板の厚みより小さく切り込むことによって形成することができるが、多数個取り配線基板用の絶縁シート積層体にカッター刃を押し当てたり、ダイシング装置により絶縁シート積層体の厚みより小さく切り込んだりすることによって形成してもよい。また、多数個取り配線基板に分割溝は形成せずに、ダイシング法またはレーザーによって切断することでも、多数個取り配線基板から複数の基体２（電子素子実装用基板１）に分断することができる。なお、上述した多数個取り配線基板を複数の基体２（電子素子実装用基板１）に分割する前もしくは分割した後に、それぞれ電解または無電解めっき法を用いて、電極パッド３、外部接続用パッドおよび露出した配線導体にめっきを被着させてもよい。

次に、電子素子実装用基板１に電子素子１０を実装する。電子素子１０はワイヤーボンディング・金バンプ・半田ボール等で電子素子実装用基板１と電気的に接合させる。またこのとき、電子素子１０または電子素子実装用基板１に接着材等を設け、電子素子実装用基板１に固定しても構わない。また、電子素子１０を電子素子実装用基板１に実装した後、蓋体１２を蓋体接合材１４で接合してもよい。

一般的に、電子素子実装用基板１は薄型化の要求があり、各絶縁層も薄くなってきている。これにより、各絶縁層を積層する工程において、積層時に使用する積層液が絶縁層に浸透する限界量を超え、第１配線ペースト４５ａまたは／および第２配線ペースト４５ｂに含まれることで、第１配線ペースト４５ａまたは／および第２配線ペースト４５ｂが延びてショートが発生するおそれがあった。また、積層液を塗布した後、積層する工程において、積層時の圧力により第１配線ペースト５ａまたは／および第２配線ペースト５ｂが積層液に溶け出し、ショートが発生するおそれがあった。

これに対し、本発明にかかる製造方法では、第１配線ペースト４５ａ、第２配線ペース
ト４５ｂの間を埋めるように第１絶縁ペースト４６ａを設けている。これにより、接着液を含むことによりまたは／および積層時の加圧の圧力により、第１配線ペースト４５ａと第２配線ペースト４５ｂとの間でショートが発生することを低減させることが可能となる。

（第２の実施形態）
次に、本発明の第２の実施形態による電子素子実装用基板１および電子素子実装用基板１の製造方法について、図５〜図７を参照しつつ説明する。なお、図５は本実施形態における電子素子実装用基板１および電子装置２１の形状を示しており、図６〜図７は、第２の実施形態の要部の製造方法を示す概要図を示す。本実施形態における電子素子実装用基板１において、第１の実施形態の電子素子実装用基板１と異なる点は、第１絶縁膜６ａの断面視における形状が異なる点である。

図５に示す例では、電子素子実装用基板１の第１絶縁膜６ａは、断面視において第１配線５ａと第２配線５ｂとの隙間の中間部分に凹み部を有している。図５に示す例の様に、第１絶縁膜６ａの中央部に凹み部を有していても、第１絶縁膜６ａが第１配線５ａと第２配線５ｂの端部と重なるように設けられていることで、本発明の効果を奏することが可能となる。

また、一般的に絶縁層が電気絶縁性セラミックスである場合、基体２の内部に設けられる配線等の厚みまたはその形状は製造時における絶縁シートによって吸収され、基体２の表面に配線の形状等は現れ辛い構造となっている。しかしながら近年、電子素子実装用基板１は薄型化が要求されている。この薄型化の要求により、第１絶縁層２ａ、第２絶縁層２ｂまたはその他の絶縁層２ｃで第１配線５ａ、第２配線５ｂまたは／および第１絶縁膜６ａの厚みまたはその形状を吸収しづらくなっており、例えば段差等があると、基体２の表面にその形状が表れて、基体２の表面の平衡度が悪化するおそれがあった。これに対し図５に示す例の様に、電子素子実装用基板１の第１絶縁膜６ａが中央部近傍に凹み部を有していることで、第１絶縁層２ａを第１絶縁膜６ａの凹み部に入り込ませることが可能となる。よって、電子素子実装用基板１が薄型化し、第１配線５ａ、第２配線５ｂおよび第１絶縁膜６ａの厚み及びその形状を第１絶縁層２ａまたは第２絶縁層２ｂで吸収しきれず電子素子実装用基板１の表面の平衡度が悪化する場合を低減させることが可能となる。よって、電子素子１０の実装を安定させることが可能となる。

図６〜図７に本実施形態における要部の製造方法を示す概要図を示す。図６〜図７に示す製造方法の要部における概要図では、第１絶縁ペースト４６ａを塗布する工程において、第１絶縁ペースト４６ａは断面視において第１配線ペースト４５ａと第２配線ペースト４５ｂとの隙間に凹み部を有するように塗布している。このように第１絶縁ペースト４６ａを塗布することで、図７（ａ）に記載の積層工程において、こ第１絶縁ペースト４６ａの凹部部分に第１絶縁シート４２ａが埋め込まれる。これにより、図５に示す例の様な電子素子実装用基板１が作製することが可能となり、電子素子実装用基板１の表面の平衡度が悪化する場合を低減させることが可能となる。よって、電子素子１０の実装を安定させることが可能となる。

なお、図６〜図７に示す例の様に第１絶縁ペースト４６ａを塗布する方法として、例えばスクリーン印刷の場合は、スキージの圧力調整をする、またはマスクに使用される部材を柔らかい物に変更するなどを調整すること塗布することができる。また、凹み部ができるように第１絶縁ペースト４６ａを２回印刷する事でも作成することができる。

また、図５〜図７に示す例の様に第１絶縁膜６ａの角部は弧を描いていてもよい。これにより、積層等の工程において、第１絶縁膜６ａ（第１絶縁ペースト４６ａ）の角部に応
力が集中し、第１絶縁膜６ａ（第１絶縁ペースト４６ａ）にクラックまたは割れが発生することを低減させることが可能となる。

図６〜図７に示す例のように、第１絶縁ペースト４６ａは積層時の応力によって断面視において横方向に延びてもよい。これにより、第１配線ペースト４５ａと第２配線ペースト４５ｂの上面部分における第１絶縁ペースト４６ａの厚みをより薄くすることができ、断面視において局所てきな変化を少なくすることができる為、電子素子実装用基板１の表面の平衡度が悪化する場合をより低減させることが可能となる。よって、電子素子１０の実装を安定させることが可能となる。

（第３の実施形態）
次に、本発明の第３の実施形態による電子素子実装用基板１について、図８を参照しつつ説明する。本実施形態における電子素子実装用基板１において、第１の実施形態の電子素子実装用基板１と異なる点は、第２絶縁膜６ｂを有している点、第１絶縁膜６ａまたは／および第２絶縁膜６ｂの位置が上面視において複数層間でずれて設けられている点である。

図８に示す例では、第１配線５ａまたは／および第２配線５ｂは、第２絶縁層２ｂの外縁側に位置する端部において、第１配線５ａまたは／および第２配線５ｂの上面から第２絶縁層２ｂの上面にかけて第２絶縁膜６ｂを有している。一般的に、近年電子素子実装用基板１は小型化が要求されている。この要求により、第１配線５ａまたは／および第２配線５ｂの第２絶縁層２ｂの外縁側に位置する端部と第２絶縁層２ｂの外縁側に位置する端部との間はより狭くなることが求められている。

そのため、前述した薄型化の要求とあいまって各絶縁層を積層する工程において、積層時に使用する積層液が絶縁層（第１絶縁層２ａ、第２絶縁層２ｂまたはその他の絶縁層２ｃ）に浸透する限界量を超え、内部配線（第１配線５ａまたは／および第２配線５ｂ）が積層時の圧力により延びて基体２の側面へ露出してしまう場合があった。内部配線（第１配線５ａまたは／および第２配線５ｂ）が基体２の側面へ露出することで予期しないその他の部品とのショートまたは露出した内部配線（第１配線５ａまたは／および第２配線５ｂ）の表面の劣化が内部まで進行してしまい、電子装置２１の誤作動が発生する場合があった。

これに対し図８に示す例の様に、第１配線５ａまたは／および第２配線５ｂは、第２絶縁層２ｂの外縁側に位置する端部において、第１配線５ａまたは／および第２配線５ｂの上面から第２絶縁層２ｂの上面にかけて第２絶縁膜６ｂを有していることで、電子素子実装用基板１の第１配線５ａまたは／および第２配線５ｂが基体２の側面へ露出することを低減させることができる。言い換えると、第１配線５ａまたは／および第２配線５ｂの外縁側の端子を第２絶縁膜６ｂが覆うことにより、各絶縁層を積層する工程において、積層時に使用する積層液が絶縁層に浸透する限界量を超えて、第１配線５ａまたは／および第２配線５ｂに含まれて、積層時に延びる場合においても第２絶縁膜６ｂが第１配線５ａまたは／および第２配線５ｂが広がることを抑制することができる。

よって電子素子実装用基板１の第１配線５ａまたは／および第２配線５ｂが基体２の側面へ露出することを低減させることができる。これにより、基体２の側面へ第１配線５ａまたは／および第２配線５ｂが露出することで予期しないその他の部品とのショートまたは露出した内部配線（第１配線５ａまたは／および第２配線５ｂ）の表面の劣化が内部まで進行してしまい、電子装置２１の誤作動の発生のおそれを低減させることが可能となる。

また、第２絶縁膜６ｂの外側の端部は上面視において第２絶縁層２ｂの外縁と重なる位置に設けられていてもよいし、第２絶縁層２ｂの外縁よりも内側に設けられていてもよい。第２絶縁膜６ｂの外側の端部は上面視において第２絶縁層２ｂの外縁と重なる位置に設けられていることで、例えば絶縁層間におけるデラミネーションを低減させることが可能となる。また、第２絶縁膜６ｂの外側の端部が第２絶縁層２ｂの外縁よりも内側に設けられていることで、第２絶縁層２ｂが側面に露出し、第２絶縁層６ｂの厚みにより基体２の外形寸法が変わってしまい、筐体３２を設けることができない等の虞を低減させることが可能となる。

図８に示す例の様に、電子素子実装用基板１は複数の層に第１配線５ａ、第２配線５ｂ、第１絶縁膜６ａおよび第２絶縁膜６ｂが設けられており、第１配線５ａと第２配線５ｂとの隙間は上面視においてずれて設けられている。一般的に、複数層の絶縁層および内部配線を有する基体２は隙間が上面視で重なっていると、基体２の表面が変形するまたは隙間により基体２の内部に空間が発生する場合がある。これに対して、図８に示す例の様に第１絶縁層６ａおよび隙間が上面視において重ならないように位置させることで、上述した基体２の表面が変形するまたは隙間により基体２の内部に空間が発生することを低減させることが可能となる。特に、電子素子１０の実装領域と重なる位置において、隙間を埋めている場合には、実装領域が変形し難いため、電子素子１０の基体２への実装安定性が向上する。

図８に示す例の様な電子素子実装用基板１の製造方法は、第１実施形態に記載の工程の第１絶縁膜６ａを設ける工程に加えて、第１配線５ａ（第１配線ペースト４５ａ）または／および第２配線５ｂ（第２配線ペースト４５ｂ）は、第２絶縁シート４２ｂの外縁との間において、第１配線５ａ（第１配線ペースト４５ａ）の上面または／および第２配線５ｂ（第２配線ペースト４５ｂ）の上面から第２絶縁シート４２ｂの上面にかけて第２絶縁ペースト４６ｂで覆う工程をさらに備えている。このような工程を得る事で、図８に示す例の様な電子素子実装用基板１を作製することが可能となり、またそれにより、電子素子実装用基板１の第１配線５ａまたは／および第２配線５ｂが基体２の側面へ露出することを低減させることができる。これにより、基体２の側面へ第１配線５ａまたは／および第２配線５ｂが露出することで予期しないその他の部品とのショートまたは劣化が内部配線まで進行してしまい、電子装置２１の誤作動の発生のおそれを低減させることが可能となる。

第２絶縁膜６ｂとなる第２絶縁ペースト４６ｂは第１実施形態に記載の第１絶縁膜６ａとなる第１絶縁ペースト４６ａと同様の手法（例えばスクリーン印刷法等）で設けることが可能となる。また、第２絶縁膜６ｂを構成する材料は、第１絶縁膜６ａと類似の材料から構成される。また、第１絶縁膜６ａと第２絶縁膜６ｂとは異なる材料で設けられていてもよいし、同種の材料で設けられていてもよい。第１絶縁膜６ａと第２絶縁膜６ｂとが異なる材料で設けられているときは、第１絶縁膜６ａと第２絶縁膜６ｂの物性またはそれぞれ第１絶縁ペースト４６ａと第２絶縁ペースト４６ｂとの粘度等を適宜変更できる為、それぞれの効果に最適な材料を適宜選択することが可能となる。また、第１絶縁膜６ａと第２絶縁膜６ｂとが同種の材料で設けられているときは、第１絶縁膜６ａと第２絶縁膜６ｂとを塗布する工程に使用する製版を１枚とすることができ、さらに塗布する工程を１回で納めることができる。

第１絶縁膜６ａとなる第１絶縁ペースト４６ａと第２絶縁膜６ｂとなる第２絶縁ペースト４６ｂとは同時の工程で塗布してもよいし、別々の工程で塗布してもよい。第１絶縁ペースト４６ａと第２絶縁ペースト４６ｂとを同時の工程で塗布することで、第１絶縁ペースト４６ａと第２絶縁ペースト４６ｂとの位置ずれを最小限に抑えることが可能となる。また、第１絶縁ペースト４６ａと第２絶縁ペースト４６ｂとは別の工程で塗布することで、第１絶縁ペースト４６ａと第２絶縁ペースト４６ｂとの厚みを異ならせることが可能となり、よりそれぞれの効果をにあった厚みとすることができ、本発明における効果を高めることが可能となる。

（第４の実施形態）
次に、本発明の第４の実施形態による電子素子実装用基板１について、図９〜図１１を参照しつつ説明する。なお、図９は本実施形態における電子素子実装用基板１および電子装置の形状を示しており、図１０は図９の内部における要部Ａの拡大図及びその断面図を示す概要図であり、図１１は本実施形態のその他の態様に係る要部Ａの拡大図及びその断面図を示す概要図を示す。なお、要部Ａは２点鎖線で示している。本実施形態における電子素子実装用基板１において、第１の実施形態の電子素子実装用基板１と異なる点は、基体２が貫通孔を有する（電子素子１０の実装方法が異なる）点、基体２は側面の一部において切欠き７およびメタライズ層７ａを有している点である。

図９に示す例では、電子素子実装用基板１は上面視において電子素子１０と重なる位置に貫通孔を有している。また、電子装置２１に実装された電子素子１０は上面視において基体２に設けられた貫通孔の中に位置するように設けられている。このような構成により、例えば電子素子１０が撮像素子である場合において、より電子モジュール３１の低背化が可能となる。また、電子素子実装用基板１は表面に電子部品２２を有しているが、図９に示す例構造においてはより多くの電子部品２２を実装することが可能となるため、電子装置の更なる小型化が可能となる。

電子部品２２は例えばチップコンデンサ、インダクタ、抵抗等の受動部品、またはOIS
（Optical Image Stabilization）、信号処理回路、ジャイロセンサー等の能動部品など
である。これら電子部品２２はハンダ、導電性樹脂等によって接合材により、基体２に設けられたパッドに接続されている。なお、これら電子部品２２は基体２に設けられた内部配線等を介して電子素子１０と接続していても構わない。

なお図９に示す例の様な実装の場合、電子素子１０は金バンプまたは半田ボール等の電子素子接続材１３で電子素子実装用基板１に接続された後、封止材で接続を強化し、さらに封止されていてもよい。また、例えばＡＣＦ（Anisotropic Conductive Film）等の電
子素子接続材１３で接続されていてもよい。

図９に示す例では、電子素子実装用基板１は、第１絶縁層２ａの側壁から第２絶縁層２ｂの側壁にかけて、切欠き７を有しており、切欠き７にメタライズ層７ａが設けられている。このように、電子素子実装用基板１は切欠き７を有し、切欠き７にメタライズ層７ａを有していることで、切欠き７および切欠き７に設けられたメタライズ層７ａを側面端子として使用することができる。よって、電子素子実装用基板１を用いた電子モジュール３１において、筐体３２と電子素子実装用基板１とを電気的に接続させることが可能となる。

また、電子素子実装用基板１に切欠き７を有していることで、筐体３２の脚部等を切欠き７に嵌め込むことができる。また切欠き７にメタライズ層７ａを設けることで、筐体３２と電子素子実装用基板１とをハンダ等の金属材で固定することができ、より接続強度を向上させることが可能となる。また、切欠き７または／およびメタライズ層７ａはその他の絶縁層２ｃにも設けられていても良く、第１絶縁層２ａ、第２絶縁層２ｂまたは／およびその他の絶縁層２ｃに設けられた切欠き７の大きさはそれぞれの層で異ならせていてもよい。

メタライズ層７ａは第１配線５ａまたは第２配線５ｂと類似の材料から成っていてもよ
い。ここで、メタライズ層７ａと第１配線５ａまたは／および第２配線５ｂとは同じ材料から成っていてもよいし、異なる材料から成っていてもよい。メタライズ層７ａと第１配線５ａまたは／および第２配線５ｂとは同じ材料から成っていることで、物性及び特性を等しくすることが可能となるため、製造時における仕様を揃えることが可能となる。また、メタライズ層７ａと第１配線５ａまたは／および第２配線５ｂとは異なる材料から成っているとき、物性及び特性を等しくすることが可能となるため、より製造しやすい仕様を有する材料を適宜選択することが可能となる。とくにメタライズ層７ａは側面に設けられる仕様の為、粘度が高い材料等を選択することもメタライズ層７ａと第１配線５ａまたは／および第２配線５ｂとの材料を異ならせることでできる。

また、図９に示す例の様に電子素子実装用基板１の、第１配線５ａまたは／および第２配線５ｂは、第２絶縁層２ｂの外縁側に位置する端部が、切欠き７まで延びており、切欠き７に位置した第１配線５ａまたは／および前記第２配線５ｂの端部の上面は、第３絶縁膜６ｃに覆われている。このような構成とすることで、電子素子実装用基板１の切欠き７に位置した第１配線５ａまたは／および第２配線５ｂが切欠き７の側面へ露出することを低減させることができる。言い換えると、第１配線５ａまたは／および第２配線５ｂの外縁側の端子を第３絶縁膜６ｃが覆うことにより、各絶縁層を積層する工程において、積層時に使用する積層液が絶縁層に浸透する限界量を超えて、第１配線５ａまたは／および第２配線５ｂに含まれて、積層時に延びる場合においても第３絶縁膜６ｃが第１配線５ａまたは／および第２配線５ｂが広がることを抑制することができる。

よって電子素子実装用基板１の第１配線５ａまたは／および第２配線５ｂが切欠き７の側面へ露出することを低減させることができる。これにより、切欠き７の側面へ第１配線５ａまたは／および第２配線５ｂが露出することで予期しないその筐体３２とのショート、または露出した第１配線５ａまたは／および第２配線５ｂにより切欠き７の径が変わり筐体３２の脚部は嵌まらなくなることを低減させることが可能となる。

また、第１配線５ａまたは／および第２配線５ｂの端部は切欠き７に設けられたメタライズ膜７ａと電気的に接続していてもよい。また、このとき、メタライズ膜７ａと電気的に接続した第１配線５ａまたは第２配線５ｂと、第２配線５ｂまたは第１配線５ａとの間に、第３絶縁膜６ｃを有していてもよい。これにより、メタライズ層７ａに電気的に接続した第１配線５ａまたは第２配線５ｂと、その他設けられた第２配線５ｂまたは第１配線５ａの間の不要なショートを低減させることができる。

言い換えると、メタライズ層７ａと電気的に接続した第１配線５ａまたは第２配線５ｂとその他設けられた第２配線５ｂまたは第１配線５ａとの隙間を埋めるように、第３絶縁膜６ｃを設けることにより、各絶縁層を積層する工程において、積層時に使用する積層液が絶縁層に浸透する限界量を超えて、メタライズ層７ａと電気的に接続した第１配線５ａまたは第２配線５ｂとその他の位置に設けられた第２配線５ｂまたは第１配線５ａに含まれて、積層時に延びてしまう場合においてそれぞれの第１配線５ａまたは／および第２配線５ｂと、が広がることを抑制することができる。

よって、電子素子実装用基板１のメタライズ層７ａと電気的に接続した第１配線５ａまたは第２配線５ｂと、その他に設けられた第２配線５ｂまたは第１配線５ａとの間の不要なショートを低減させることができる。また、上記と同様に切欠き７の側面へ第１配線５ａまたは／および第２配線５ｂが露出することで予期しないその筐体３２とのショートまたは露出した第１配線５ａまたは／および第２配線５ｂにより切欠き７の径が変わり筐体３２の脚部は嵌まらなくなることを低減させることが可能となる。

図１０および図１１に示す例では第４の実施形態の要部Ａの拡大図及びその断面図を示
す概要図を示す。本実施形態において第３絶縁膜６ｃの外縁は上面視において図１０に示す例の様に切欠き７の外縁よりも内側に位置していてもよいし、図１１に示す例の様に重なっていてもよい。第３絶縁膜６ｃの外縁は上面視において図１０に示す例の様に切欠き７の外縁よりも内側に位置していることで、第３絶縁膜６ｃの厚みで切欠き７の径が変わり筐体３２の脚部は嵌まらなくなることを低減させることが可能となる。また、図１１に示す例の様に第３絶縁膜６ｃの外縁が切欠き７の外縁と重なっていることで、メタライズ層７ａと電気的に接続している第１配線５ａまたは第２配線５ｂと第３絶縁層６ａとの重なる領域をより大きくすることが可能となり、その他に設けられた第２配線５ｂまたは第１配線５ａとのショートの発生をより低減させることが可能となる。

また図１１（ｂ）に示す例の様に、第３絶縁膜６ｃの外縁が上面視において切欠き７の外縁と重なっているとき、第３絶縁膜６ｃは切欠き７の側面を覆っており、さらにその外側をメタライズ層７ａが覆っていてもよい。このような構成により、メタライズ層７ａと電気的に接続した第１配線層５ａまたは第２配線層５ｂを第３絶縁膜６ａとメタライズ層７ａとで押さえることが可能となり、メタライズ層７ａと電気的に接続した第１配線層５ａまたは第２配線層５ｂと基体２の接合強度を向上させることが可能となる。よって、電子素子実装用基板１の信頼性を向上させることが可能となる。

また、図１１（ｂ）に示す例の様に、第１配線５ａと第２配線５ｂとが複数の絶縁層間に設けられているとき、切欠き７に設けられたメタライズ層７ａと第１配線層５ａまたは第２配線層５ｂとは電気的に接続していない層間を有していてもよい。このとき、第１配線層５ａまたは第２配線層５ｂの切欠き７側の端部から切欠き７にかけて第２絶縁膜６ｂを有していてもよい。また、このとき第２絶縁膜６ｂは切欠き７の側壁を覆っていてもよいし覆っていなくてもよい。このような構成においても、電子素子実装用基板１の第１配線５ａまたは第２配線５ｂが切欠き７の側面へ露出することを低減させることができる。これにより、切欠き７の側面へ第１配線５ａまたは第２配線５ｂが露出することで予期しないその筐体３２とのショートまたは露出した第１配線５ａまたは第２配線５ｂにより切欠き７の径が変わり筐体３２の脚部は嵌まらなくなることを低減させることが可能となる。

図９および図１０に示す例の様な電子素子実装用基板１の製造方法は、第１実施形態に記載の工程に加えて、第１配線５ａ（第１配線ペースト４５ａ）または第２配線５ｂ（第２配線ペースト４５ｂ）を、第２絶縁シート４２ｂの側壁にかけて設ける工程と、切欠き７側に伸ばした第１配線５ａ（第１配線ペースト４５ａ）または第２配線５ｂ（第２配線ペースト４５ｂ）の上面から、その他の位置に設けられた第１配線５ａまたは第２配線５ｂの上面に欠けて、第３絶縁ペースト４６ｃで覆う工程と、切欠き７の側面をメタライズ膜７ａで覆う工程を備えている。このような工程を得る事で、図９〜図１０に示す例の様な電子素子実装用基板１を作製することが可能となる。またこの構成により、電子素子実装用基板１の切欠き７側に伸ばした第１配線５ａ（第１配線ペースト４５ａ）または第２配線５ｂ（第２配線ペースト４５ｂ）の上面から、その他に設けられた第２配線５ｂまたは第１配線５ａと、がショートすることを低減させることが可能となる。

切欠き７の側面をメタライズ膜７ａで覆う工程として、例えばスクリーン印刷法等を用いて、切欠き７の側面よりも内側に印刷が位置するように作成した製版をもちいて切欠き７の上面からメタライズ膜７ａとなる金属ペーストを塗布する方法等が挙げられる。

図１１に示す例の様な電子素子実装用基板１の製造方法は、第１実施形態に記載の工程に加えて、第１配線５ａ（第１配線ペースト４５ａ）または第２配線５ｂ（第２配線ペースト４５ｂ）を、第２絶縁シート４２ｂの側壁にかけて設ける工程と、第１配線５ａ（第１配線ペースト４５ａ）または第２配線５ｂ（第２配線ペースト４５ｂ）の第２絶縁シー
ト４２の側壁において、第３絶縁ペースト４６ｃで覆う工程とを備えている。なおこのとき、図９〜図１０の製造方法と同様に、切欠き７の側面と、第１配線５ａ（第１配線ペースト４５ａ）または第２配線５ｂ（第２配線ペースト４５ｂ）と、第３絶縁膜６ｃ（第３絶縁ペースト４６ｃ）をメタライズ膜７ａで覆う工程を備えていてもよい。

このような工程を得る事で、図１１に示す例の様な電子素子実装用基板１を作製することが可能となる。またそれにより、本発明の効果を奏するとともに、メタライズ層７ａと電気的に接続した第１配線層５ａまたは第２配線層５ｂを第３絶縁膜６ｃとメタライズ層７ａとで押さえることが可能とる。これにより、メタライズ層７ａと電気的に接続した第１配線層５ａまたは第２配線層５ｂと基体２の接合強度を向上させることが可能となる。よって、電子素子実装用基板１の信頼性を向上させることが可能となる。

第３絶縁膜６ｃとなる第３絶縁ペースト４６ｃは第１実施形態に記載の第１絶縁膜６ａとなる第１絶縁ペースト４６ａと同様の手法（例えばスクリーン印刷法等）で設けることが可能となる。また、第３絶縁膜６ｃを構成する材料は、第１絶縁膜６ａと類似の材料から構成される。

なお、本発明は上述の実施形態の例に限定されるものではなく、数値などの種々の変形は可能である。また、例えば、図１〜図７に示す例では、電極パッド３の形状は上面視において矩形状であるが、円形状やその他の多角形状であってもかまわない。また、本実施形態における電極３配置、数、形状および電子素子の実装方法などは指定されない。なお、本実施形態における特徴部の種々の組み合わせは上述の実施形態の例に限定されるものではない。

１・・・・電子素子実装用基板
２・・・・基体
２ａ・・・第１絶縁層
２ｂ・・・第２絶縁層
２ｃ・・・その他の絶縁層
３・・・・電極パッド
５・・・・配線
５ａ・・・第１配線
５ｂ・・・第２配線
５ｃ・・・他の信号配線５ｃ
６・・・・絶縁膜
６ａ・・・第１絶縁膜
６ｂ・・・第２絶縁膜
６ｃ・・・第３絶縁膜
７・・・・切欠き
７ａ・・・メタライズ層
１０・・・電子素子
１２・・・蓋体
１３・・・電子素子接続部材
１４・・・蓋体接合材
２１・・・電子装置
２２・・・電子部品
３１・・・電子モジュール
３２・・・筐体
４２・・・絶縁シート
４２ａ・・第１絶縁シート
４２ｂ・・第２絶縁シート
４５・・・内部配線ペースト
４５ａ・・第１配線ペースト
４５ｂ・・第２配線ペースト
４６ａ・・第１絶縁ペースト
４６ｂ・・第２絶縁ペースト
４６ｃ・・第３絶縁ペースト

Claims (11)

1. 第１絶縁層と、
   前記第１絶縁層の下面に位置する第２絶縁層と、
   前記第１絶縁層と、前記第２絶縁層との間に位置する第１配線と、
   前記第１絶縁層と、前記第２絶縁層との間に位置するとともに、前記第１配線との間に隙間を有して位置している第２配線とを備えており、
   前記隙間を埋めるとともに、前記第１配線の上面から前記第２配線の上面にかけて第１絶縁膜が位置していることを特徴とする電子素子実装用基板。
2. 前記第１絶縁膜は、前記第１絶縁層と一体的に形成されていることを特徴とする請求項１に記載の電子素子実装用基板。
3. 前記第１絶縁層の側壁から前記第２絶縁層の側壁にかけて、切欠きを有しており、
   前記切欠きにメタライズ層が設けられていることを特徴とする請求項１または請求項２に記載の電子素子実装用基板。
4. 前記第１配線または／および前記第２配線は、前記第２絶縁層の外縁側に位置する端部において、前記第１配線または／および前記第２配線の上面から前記第２絶縁層の上面にかけて第２絶縁膜を有していることを特徴とする請求項１〜３のいずれか１つに記載の電子素子実装用基板。
5. 前記第１配線または／および前記第２配線は、前記第２絶縁層の外縁側に位置する端部が、前記切欠きまで延びており、
   前記切欠きに位置した前記第１配線または／および前記第２配線の端部の上面は、第３絶縁膜に覆われていることを特徴とする請求項３に記載の電子素子実装用基板。
6. 請求項１〜５のいずれか１つに記載の電子素子実装用基板と、
   前記電子素子実装用基板に実装された電子素子とを備えたことを特徴とする電子装置。
7. 請求項６に記載の電子装置と、
   前記電子装置の上面または前記電子装置を囲んで位置した筐体とを備えたことを特徴とする電子モジュール。
8. 第１絶縁シートと、前記第１絶縁シートと積層される第２絶縁シートを準備する工程と、
   前記第２絶縁シートの上面に第１配線ペーストを形成する工程と、
   前記第２絶縁シートの上面に前記第１配線ペーストと隙間をあけて第２配線ペーストを形成する工程と、
   前記第１配線ペーストと前記第２配線ペーストとの間に第１絶縁ペーストを埋めるとともに、前記第１配線ペーストの上面および前記第２配線ペーストの上面を前記第１絶縁ペーストで覆う工程と、
   前記第２絶縁シートの上面に前記第１絶縁シートを積層して積層体を形成する工程と、を備えたことを特徴とする電子素子実装用基板の製造方法。
9. 前記第１配線ペーストまたは／および前記第２配線ペーストは、前記第２絶縁シートの外縁との間において、前記第１配線ペーストの上面または／および前記第２配線ペーストの上面から前記第２絶縁シートの上面にかけて前記第２絶縁ペーストで覆う工程とを備えていることを特徴とする請求項８に記載の電子素子実装用基板の製造方法。
10. 前記第１配線ペーストまたは前記第２配線ペーストを、前記第２絶縁シートの側壁にかけて設ける工程と、
    前記第１配線ペーストまたは前記第２配線ペーストの前記第２絶縁シートの側壁において、第３絶縁ペーストで覆う工程とを備えていることを特徴とする請求項８に記載の電子素子実装用基板の製造方法。
11. 前記第１絶縁シートまたは／および第２絶縁シートはセラミック材料を主成分とするセラミックグリーンシートであり、前記第１絶縁ペーストはセラミック材料を主成分とするセラミックペーストであり、前記積層体を焼成する工程を有することを特徴とする請求項８〜１０のいずれか１つに記載の電子素子実装用基板の製造方法。

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