JP2020053566A - 電子素子実装用基板、電子装置、および電子モジュール - Google Patents
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Description
可能となり、また、外部端子がずれて接続されることで、外部端子が剥がれ電子装置が作動する際に動作不良を起こすことを低減させることが可能となる。
以下、本発明のいくつかの例示的な実施形態について図面を参照して説明する。なお、以下の説明では、電子素子実装用基板に電子素子が実装された構成を電子装置とする。また、電子素子実装用基板の上面側に位置するようにまたは電子装置を囲んで設けられた筐体または部材を有する構成を電子モジュールとする。電子素子実装用基板、電子装置および電子モジュールは、いずれの方向が上方若しくは下方とされてもよいが、便宜的に、直交座標系xyzを定義するとともに、z方向の正側を上方とする。
図1〜図5を参照して本発明の第1の実施形態に係る電子素子実装用基板1、並びにそ
れを備えた電子モジュール31および電子装置21について説明する。なお、本実施形態では図1および図2では電子装置21を示しており、図1では電子装置21において蓋体12を省略した図を示している。図3では電子モジュール31を示している。また、図4に電子素子実装用基板1のその他の態様に係る上面図を示している。また、図5に電子素子実装用基板1の要部Bの拡大上面図を示しており、1点鎖線にて第1仮想対称線および第2仮想対称線を示している。
の外周部は3つ以上の切欠き部4を有する。基板2は外周部に位置するとともに、切欠き部4のそれぞれに対応して位置した3つ以上の貫通導体5を有している。貫通導体5は、切欠き部4と重なって位置しており、断面視において貫通導体5の一部が露出している。
以外に、絶縁層間に形成される電極、内部配線導体および内部配線導体同士を上下に接続する貫通導体が設けられていてもよい。これら電極、内部配線導体または貫通導体は、基板2の表面に露出していてもよい。この電極、内部配線導体または貫通導体によって、電極パッド3または/および外部回路接続用電極はそれぞれ電気的に接続されていてもよい。
る際に動作不良を起こすことを低減させることが可能となる。
していてもよい。このような構成によって、電子装置21(電子素子実装用基板1)と外部端子9との接合する位置をX軸方向およびY軸方向の位置合わせを容易とすることが可能となる。また、切欠き部4が角部に位置することで、基板2の回転方向の位置の位置合わせも可能となる。よって、本実施形態の効果をより向上させることが可能となる。
き部4が正三角形の位置に位置していることでこれらの応力を分散することができ、外部端子9が剥がれることを低減させることが可能となる。
もよい。言い換えると、貫通導体5は基板の上面または下面において表面の一部が露出している。このとき、基板2が複数の層を有する場合には、少なくとも最上層に上面から下面まで貫通している貫通導体5が位置していればよい。また、全ての層を貫通していてもよいし、途中の層まで貫通していてもよい。このような場合においても、本実施形態の効果を奏することが可能となる。また、貫通導体5の一部が平面視において露出していることで、電子素子10を実装する際に貫通導体5と直接、電気的に接合させることが可能となる。よって、貫通導体5が外部端子9と接続する場合、電子素子10と外部端子9との抵抗を低減させることが可能となり、電子装置21の電気特性を向上させることが可能となる。また、貫通導体5の一部が平面視において露出していることで、電子素子10または外部端子9を接合後したあと目視または画像検査で短絡しているかどうかの検査が容易となる。
ド3と貫通導体5とは電気的に接続していてもよい。このような場合においても、本実施形態の効果を奏することが可能となる。また、電極パッド3と貫通導体5とが電気的に接続していることで、貫通導体5を外部回路接続用電極としても使用することが可能となる。また、このとき電極パッド3と貫通導体5とは平面視において重なって位置していてもよい。これにより、例えば電極パッド3と貫通導体5とが焼結している場合、貫通導体5が基板2から剥離することを低減させることが可能となる。また、貫通導体5の露出面および電極パッド3の表面に金メッキ等を設けることで、より貫通導体5と電極パッド3との電気抵抗を低減させることが可能となり、電子装置21の電気特性を向上させることが可能となる。なお、このとき電極パッド3は平面視で基板2と重なる位置にも位置していることで、電極パッド3と基板2とが焼結していることでより貫通導体4の剥離を低減させることが可能となる。なお、このとき電極パッド3と貫通導体5とがガラス成分を含んでいる時、電極パッド3と貫通導体5とはガラス焼結にて結合していることで本効果をより向上させることが可能となる。
。切欠き部4に外部端子9が位置することで、外部端子9と切欠き部4にと重なって位置する貫通導体5の露出した側面とを半田等の外部端子接合材15で接合する工程において、半田のセルフアライメント効果により外部端子9と貫通導体5との接合位置の位置合わせを行うことが可能となる。よって、電子素子実装用基板1の位置合わせを容易とすることが可能となる。
ており、貫通導体5の第1仮想対称線α1と、切欠き部4の第2仮想対称線α2とは重なっていてもよい。言い換えると、切欠き部4の辺の最も基板中央に近い部分に貫通導体5配置している。これにより、外部端子9と切欠き部4と重なって位置する貫通導体5の露出した側面とを半田等の外部端子接合材15で接合する工程において、外部端子接合材15は切欠き部4の最も基板中央に近い部分に外部端子接合材15が流れ込もうとする。よって、外部端子接合材15のセルフアライメント効果をより向上させることが可能となる。よって、電子素子実装用基板1の位置合わせをより容易とすることが可能となる。
部4は曲面を有していることで、外部端子接合材15は切欠き部4の最も内側(曲面であってもっとも基板2の中心側)に流れやすくなる。よって、貫通導体5が曲面である切欠き部4の最も内側に位置していることで、セルフアライメント効果をより向上させることが可能となり、外部端子9の位置合わせの効果をより向上させることが可能となる。よって、電子装置21(電子素子実装用基板1)と外部端子9との接合する位置をX軸方向およびY軸方向の位置合わせをより容易とすることが可能となる。
図1〜図2に電子装置21の例を示す。電子装置21は、電子素子実装用基板1と、電子素子実装用基板1の上面または下面に実装された電子素子10を備えている。
子10を有している。電子素子10の一例としては、例えばCCD(Charge Coupled Device)型またはCMOS(Complementary Metal Oxide Semiconductor)型等の撮像素子、LED(Light Emitting Diode)等の発光素子、圧力、気圧、加速度、ジャイロ等のセンサー機能を有する素子、または集積回路等である。なお、電子素子10は、接着材を介して、基板2の上面に配置されていてもよい。この接着材は、例えば、銀エポキシまたは熱硬化性樹脂等が使用される。
図3に電子素子実装用基板1を用いた電子モジュール31の一例を示す。電子モジュール31は、電子装置21と電子装置21の上面または電子装置21上に位置した筐体32とを有している。なお、以下に示す例では説明のため撮像モジュールを例に説明する。ここで、電子装置21の上面に位置した筐体32とは、例えば図3に示す例のように電子装置21自体が筐体32で覆われている場合なども、筐体32の一部が電子装置21上に位置しているため、本構成に含まれる。
口部が設けられていてもよい。そして、筐体32の開口部から外部回路基板が挿入され電子素子実装用基板1と電気的に接続していてもよい。また筐体32の開口部は、外部回路基板が電子素子実装用基板1と電気的に接続された後、樹脂等の封止材等で開口部の隙間を閉じて電子モジュール31の内部が気密されていてもよい。
次に、本実施形態の電子素子実装用基板1および電子装置21の製造方法の一例について説明する。なお、下記で示す製造方法の一例は、多数個取り配線基板を用いた基板2の製造方法である。
図6〜図8を参照して本発明の第2の実施形態における電子装置21、および電子素子実装用基板1について説明する。なお、図6〜図8は図1に示す要部Aのその他の態様に係る拡大上面図を示している。
る位置をX軸方向およびY軸方向の位置合わせを容易とすることが可能となる。また、基板2が第1段差部4aを有することで、第1段差部4aに外部端子9を接合する外部端子接合材15が、工程誤差等で設計値よりも多く塗布された場合においても、外部端子接合材15が第1段差部4aよりも外側に位置する切欠き部4へ流れてトラップされることで、外部端子接合材15が基板2の外周部まで流出することを低減させることが可能となる。よって、基板2の外周へ流出した外部端子接合材15によって、不用意なショートの発生または筐体32が実装し辛くなることを低減させることが可能となる。
5が複数位置している。このような構成であることで、例えば切欠き部4に複数個の外部端子9を設けることが可能となる。よって、電子装置21の多ピンかが可能となり、電子装置21の性能を向上させることが可能となる。また、外部端子9が例えばケーブル等であるとき、複数の信号を1つの切欠き部4で接続することが可能となる。よって、切欠き部4の個数を減らすことが可能となるため、位置合わせを容易とすることが可能となる。
次に、本発明の第3の実施形態による電子素子実装用基板1について、図9および図10を参照しつつ説明する。なお、図9および図10は図4に示す電子素子実装用基板1の要部Bのその他の態様に係る拡大上面図を示している。
5が複数位置している。このような構成であることで、貫通導体5を複数有することで、外部端子9を接合する際、外部端子接合材15が2つの貫通導体5に向かってそれぞれセルフアライメント効果を発する。言い換えると、外部端子9を複数の貫通導体5のそれぞれと接合しようとする外部端子接合材15が複数の貫通導体5側へ張力が発生することになる。この張力により、電子装置21(電子素子実装用基板1)と外部端子9との接合する位置をX軸方向およびY軸方向の位置合わせをより容易とすることが可能となる。とくに、図9に示す例では切欠き部4は曲面を有している。これにより、複数の貫通導体5の内側(切欠き部4の内側/切欠き部4のもっとも基板の中央側)へ部端子接合材15は引っ張られる。よって、セルフアライメント効果で外部端子9の位置合わせを容易としつつ、外部端子接合材15が、工程誤差等で設計値よりも多く塗布された場合においても、外部端子接合材15が基板2の外周部まで流出することを低減させることが可能となる。よって、基板2の外周へ流出した外部端子接合材15によって、不用意なショートの発生または筐体32が実装し辛くなることを低減させることが可能となる。
次に、本発明の第4の実施形態による電子素子実装用基板1について、図11〜図13を参照しつつ説明する。
部まで流出することを低減させることが可能となる。また、断面視で切欠き部4の上面側の一部が外側に凸になっていることで、外部端子9の位置合わせを行う場合において、外部端子9の上面を欠き部4の上面側の一部が外側に凸になっている部分の下面と接させることで、外部端子9と電子素子実装用基板1とのZ方向における位置合わせを容易とすることが可能となる。よって。電子装置21(電子素子実装用基板1)と外部端子9との接合する位置をX軸方向、Y軸方向およびZ軸方向の位置合わせを容易とすることが可能となる。
次に、本発明の第5の実施形態による電子素子実装用基板1について、図14および図15を参照しつつ説明する。なお、図14は電子素子実装用基板1の断面図を示しており、図15は電子素子実装用基板1の切欠き部4の側面図を示している。
第2段差部5aを有している。言い換えると、貫通導体5は断面視において一部が基板2の内側方向へ凹んだ部分を有している。このような構成であっても、電子装置21(電子素子実装用基板1)と外部端子9との接合する位置をX軸方向およびY軸方向の位置合わせを容易とすることが可能となる。また、貫通導体5は断面視において第2段差部5aを有していることは外部端子9を第2段差部5a以外の部分で接合すると第2段差部5aと外部端子9との間には空間を有することになる。これにより、外部端子9を接合する外部端子接合材15がこの空間部にも流れ込むことで、空間部側(貫通導体5側へ)引き寄せる力が働きセルフアライメント効果をより向上させることが可能となり、本発明の効果をより向上させことが可能となる。また、外部端子9と第2段差部5aとの間で外部端子接合材15がフィレットを形成することが可能となるため、外部端子9と貫通導体5との接合強度をより向上させることが可能となる。
よびY軸方向の位置合わせを容易とすることが可能となる。また、図15(b)および図15(c)に示す例のように側面視で貫通導体5の上面と下面とが一部が重なるようにずれて位置していると、外部端子9と貫通導体5とを接合する外部端子接合材15の外縁(フィレット)が直線状ではなく、ずれた形状にそって形成される。これにより、外部端子接合材15のフィレットをより長く設けることが可能となり、外部端子9と貫通導体5との接合強度をより向上させることが可能となる。
2・・・・基板
3・・・・電極パッド
4・・・・切欠き
4a・・・第1段差部
5・・・・貫通導体
5a・・・第2段差部
9・・・・外部端子
10・・・電子素子
12・・・蓋体
13・・・電子素子接合材
14・・・蓋体接合材
15・・・外部端子接合材
21・・・電子装置
31・・・電子モジュール
32・・・筐体
Claims (13)
- 上面に電子素子が実装される基板と、
前記基板の外周部に位置した、3つ以上の切欠き部と、
前記基板の外周部に位置するとともに、前記切欠き部のそれぞれに対応して位置した3つ以上の貫通導体とを備えており、
前記貫通導体は、前記切欠き部と重なって位置しており、断面視において前記貫通導体の一部が露出していることを特徴とする電子素子実装用基板。 - 前記基板は、矩形状であり、
前記切欠き部は、前記基板の角部に位置することを特徴とする請求項1に記載の電子素子実装用基板。 - 前記貫通導体は、平面視において一部が露出していることを特徴とする請求項1または2に記載の電子素子実装用基板。
- 前記切欠き部のうち、1つの切欠き部において、前記貫通導体が複数位置していることを特徴とする請求項1〜3のいずれか1つに記載の電子素子実装用基板。
- 前記切欠き部は、曲面を有していることを特徴とする請求項1〜4のいずれか1つに記載の電子素子実装用基板。
- 前記切欠き部は、平面視において内部に向かう第1段差部を有しており、前記貫通導体は、前記第1段差部の底面部に位置していることを特徴とする請求項1〜5のいずれか1つに記載の電子素子実装用基板。
- 前記貫通導体および前記切欠き部がそれぞれ線対称の形状を有しており、
前記貫通導体の第1仮想対称線と、前記切欠き部の第2仮想対称線とは、重なることを特徴とする請求項1〜6のいずれか1つに記載の電子素子実装用基板。 - 前記基板の上面には、電極パッドが位置しており、
前記電極パッドと前記貫通導体とは電気的に接続していることを特徴とする請求項1〜7のいずれか1つに記載の電子素子実装用基板。 - 前記貫通導体は、断面視において下方または上方に向かう第2段差部を有していることを特徴とする請求項1〜8のいずれか1つに記載の電子素子実装用基板。
- 前記貫通導体の上面と、前記貫通導体の下面とは一部のみが重なることを特徴とする請求項1〜9のいずれか1つに記載の電子素子実装用基板。
- 前記切欠き部には、外部端子が位置していることを特徴とする請求項1〜10のいずれか1つに記載の電子素子実装用基板。
- 請求項1〜11のいずれか1つに記載の電子素子実装用基板と、
前記電子素子実装用基板に実装された電子素子と、を備えたことを特徴とする電子装置。 - 請求項12に記載の電子装置と、
前記電子装置上に位置した筐体と、を備えたことを特徴とする電子モジュール。
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