JP2018113367A - 積層セラミックコンデンサおよびその実装構造体 - Google Patents

積層セラミックコンデンサおよびその実装構造体 Download PDF

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Abstract

【課題】積層セラミックコンデンサの静電容量の低減を抑制しつつ積層セラミックコンデンサによって生ずる鳴きを低減する。
【解決手段】積層体１１０と第１外部電極１２０と第２外部電極１３０とを備える。積層体１１０の長さ方向Ｌの寸法をＬ０、積層体１１０の幅方向の寸法をＷ０、積層体１１０の積層方向Ｔの寸法をＴ０、第１外層部Ｘ１の積層方向Ｔの寸法をＴ１、第２外層部Ｘ２の積層方向Ｔの寸法をＴ２、第１サイドマージンの幅方向の寸法をＷ１、第２サイドマージンの幅方向の寸法をＷ２、第１エンドマージンＥ１の長さ方向Ｌの寸法をＬ１、および、第２エンドマージンＥ２の長さ方向Ｌの寸法をＬ２と規定した場合に、(Ｌ１＋Ｌ２)／Ｌ０＞(Ｗ１＋Ｗ２)／Ｗ０、かつ、(Ｌ１＋Ｌ２)／Ｌ０＞(Ｔ１＋Ｔ２)／Ｔ０の条件を満たす。０．２４４≦(Ｌ１＋Ｌ２)／Ｌ０≦０．３４８である。
【選択図】図６

Description

本発明は、積層セラミックコンデンサおよびその実装構造体に関する。
鳴き(acoustic noise)の低減を図った積層チップコンデンサの構成を開示した先行文献として、特開２０１３−２５１５５１号公報(特許文献１)がある。特許文献１に記載された積層チップコンデンサは、セラミック本体とセラミック本体の表面に設けられた外部電極とを備える。セラミック本体は、誘電体層および内部電極を含む。セラミック本体は、誘電体層が内部電極同士の間に配置されて容量が形成される活性領域、活性領域の上部にある上部カバー層、および、活性領域の下部にある下部カバー層を含む。下部カバー層は、上部カバー層より厚い。
特開２０１３−２５１５５１号公報
特許文献１に記載された積層チップコンデンサのように、下部カバー層を厚くして鳴きの低減を図る場合、積層チップコンデンサの静電容量の減少度合いが大きい。
本発明は上記の問題点に鑑みてなされたものであって、静電容量の低減を抑制しつつ鳴きを低減できる積層セラミックコンデンサおよびその実装構造体を提供することを目的とする。
本発明に基づく積層セラミックコンデンサは、積層体と第１外部電極と第２外部電極とを備える。積層体は、積層方向に沿って交互に積層された複数の誘電体層および複数の内部電極層を含む。積層体は、上記積層方向において相対する第１主面および第２主面と、上記積層方向に直交する幅方向において相対する第１側面および第２側面と、上記積層方向および上記幅方向の両方に直交する長さ方向において相対する第１端面および第２端面とを含む。第１外部電極は、第１端面に設けられている。第２外部電極は、第２端面に設けられている。複数の内部電極層は、第１外部電極と接続された第１内部電極層、および、第２外部電極と接続された第２内部電極層を含む。積層体は、内層部と第１外層部と第２外層部と第１サイドマージンと第２サイドマージンと第１エンドマージンと第２エンドマージンとに区画される。内層部は、第１内部電極層および第２内部電極層の互いに対向している対向部が上記積層方向に積層されて静電容量を有している。第１外層部は、上部積層方向において内層部の第１主面側に位置する。第２外層部は、上記積層方向において内層部の第２主面側に位置する。第１サイドマージンは、上記幅方向において内層部の第１側面側に位置する。第２サイドマージンは、上記幅方向において内層部の第２側面側に位置する。第１エンドマージンは、上記長さ方向において内層部の第１端面側に位置する。第２エンドマージンは、上記長さ方向において内層部の第２端面側に位置する。積層体の上記長さ方向の寸法をＬ０、積層体の上記幅方向の寸法をＷ０、積層体の上記積層方向の寸法をＴ０、第１外層部の上記積層方向の寸法をＴ１、第２外層部の上記積層方向の寸法をＴ２、第１サイドマージンの上記幅方向の寸法をＷ１、第２サイドマージンの上記幅方向の寸法をＷ２、第１エンドマージンの上記長さ方向の寸法をＬ１、および、第２エンドマージンの上記長さ方向の寸法をＬ２と規定した場合に、(Ｌ１＋Ｌ２)／Ｌ０＞(Ｗ１＋Ｗ２)／Ｗ０、かつ、(Ｌ１＋Ｌ２)／Ｌ０＞(Ｔ１＋Ｔ２)／Ｔ０の条件を満たす。０．２４４≦(Ｌ１＋Ｌ２)／Ｌ０≦０．３４８である。
本発明の一形態においては、Ｔ１＝Ｔ２である。
本発明に基づく積層セラミックコンデンサの実装構造体は、上記のいずれかに記載の積層セラミックコンデンサと、積層セラミックコンデンサが表面に実装された基板とを備える。上記積層方向は、基板の表面に対して垂直である。
本発明によれば、積層セラミックコンデンサの静電容量の低減を抑制しつつ積層セラミックコンデンサによって生ずる鳴きを低減できる。
本発明の一実施形態に係る積層セラミックコンデンサの外観を示す斜視図である。 図１の積層セラミックコンデンサをＩＩ−ＩＩ線矢印方向から見た断面図である。 図１の積層セラミックコンデンサをＩＩＩ−ＩＩＩ線矢印方向から見た断面図である。 図２の積層セラミックコンデンサをＩＶ−ＩＶ線矢印方向から見た断面図である。 図２の積層セラミックコンデンサをＶ−Ｖ線矢印方向から見た断面図である。 本発明の一実施形態に係る積層セラミックコンデンサの実装構造体の構成を示す断面図である。 本実験例の結果を示すグラフである。
以下、本発明の一実施形態に係る積層セラミックコンデンサおよびその実装構造体について図を参照して説明する。以下の実施形態の説明においては、図中の同一または相当部分には同一符号を付して、その説明は繰り返さない。
図１は、本発明の一実施形態に係る積層セラミックコンデンサの外観を示す斜視図である。図２は、図１の積層セラミックコンデンサをＩＩ−ＩＩ線矢印方向から見た断面図である。図３は、図１の積層セラミックコンデンサをＩＩＩ−ＩＩＩ線矢印方向から見た断面図である。図４は、図２の積層セラミックコンデンサをＩＶ−ＩＶ線矢印方向から見た断面図である。図５は、図２の積層セラミックコンデンサをＶ−Ｖ線矢印方向から見た断面図である。図１〜図５においては、後述する積層体の長さ方向をＬ、積層体の幅方向をＷ、積層体の積層方向をＴで示している。
図１〜図５に示すように、本発明の一実施形態に係る積層セラミックコンデンサ１００は、積層体１１０と第１外部電極１２０と第２外部電極１３０とを備える。積層体１１０は、積層方向Ｔに沿って１層ずつ交互に積層された複数の誘電体層１４０および複数の内部電極層１５０を含む。
積層体１１０は、積層方向Ｔにおいて相対する第１主面１１１および第２主面１１２と、積層方向Ｔに直交する幅方向Ｗにおいて相対する第１側面１１３および第２側面１１４と、積層方向Ｔおよび幅方向Ｗの両方に直交する長さ方向Ｌにおいて相対する第１端面１１５および第２端面１１６とを含む。第１外部電極１２０は、第１端面１１５に設けられている。第２外部電極１３０は、第２端面１１６に設けられている。
複数の内部電極層１５０は、第１外部電極１２０に接続された複数の第１内部電極層１５１、および、第２外部電極１３０に接続された複数の第２内部電極層１５２を含む。図４に示すように、第１内部電極層１５１は、第２内部電極層１５２と対向している対向部１５１Ｃ、および、第１端面１１５に引き出されている引出部１５１Ｘを含む。図５に示すように、第２内部電極層１５２は、第１内部電極層１５１と対向している対向部１５２Ｃ、および、第２端面１１６に引き出されている引出部１５２Ｘを含む。
図２〜図５に示すように、積層体１１０は、内層部Ｃと第１外層部Ｘ１と第２外層部Ｘ２と第１サイドマージンＳ１と第２サイドマージンＳ２と第１エンドマージンＥ１と第２エンドマージンＥ２とに区画される。
内層部Ｃは、第１内部電極層１５１の対向部１５１Ｃおよび第２内部電極層１５２の対向部１５２Ｃが積層方向Ｔに積層されていることにより静電容量を有している。第１外層部Ｘ１は、積層方向Ｔにおいて内層部Ｃの第１主面１１１側に位置する。第２外層部Ｘ２は、積層方向Ｔにおいて内層部Ｃの第２主面１１２側に位置する。
第１サイドマージンＳ１は、幅方向Ｗにおいて内層部Ｃの第１側面１１３側に位置する。第２サイドマージンＳ２は、幅方向Ｗにおいて内層部Ｃの第２側面１１４側に位置する。第１エンドマージンＥ１は、長さ方向Ｌにおいて内層部Ｃの第１端面１１５側に位置する。第２エンドマージンＥ２は、長さ方向Ｌにおいて内層部Ｃの第２端面１１６側に位置する。
積層体１１０の長さ方向Ｌの寸法をＬ０、積層体１１０の幅方向Ｗの寸法をＷ０、積層体１１０の積層方向Ｔの寸法をＴ０、第１外層部Ｘ１の積層方向Ｔの寸法をＴ１、第２外層部Ｘ２の積層方向Ｔの寸法をＴ２、第１サイドマージンＳ１の幅方向Ｗの寸法をＷ１、第２サイドマージンＳ２の幅方向Ｗの寸法をＷ２、第１エンドマージンＥ１の長さ方向Ｌの寸法をＬ１、および、第２エンドマージンＥ２の長さ方向Ｌの寸法をＬ２と規定した場合に、(Ｌ１＋Ｌ２)／Ｌ０＞(Ｗ１＋Ｗ２)／Ｗ０、かつ、(Ｌ１＋Ｌ２)／Ｌ０＞(Ｔ１＋Ｔ２)／Ｔ０の条件が満たされている。０．２４４≦(Ｌ１＋Ｌ２)／Ｌ０≦０．３４８である。
以下、積層セラミックコンデンサ１００の各構成について詳細に説明する。
積層体１１０は、略直方体状の外形を有している。積層体１１０の長さ方向Ｌの寸法Ｌ０は、積層体１１０の幅方向Ｗの寸法Ｗ０より大きい。積層体１１０の長さ方向Ｌの寸法Ｌ０は、積層体１１０の積層方向Ｔの寸法Ｔ０より大きい。本実施形態においては、積層体１１０の幅方向Ｗの寸法Ｗ０と、積層体１１０の積層方向Ｔの寸法Ｔ０とは、同等である。ただし、積層体１１０の幅方向Ｗの寸法Ｗ０と、積層体１１０の積層方向Ｔの寸法Ｔ０とが、互いに異なっていてもよい。なお、寸法が同等とは、互いの寸法差が５％以内の範囲を含む。
本実施形態においては、積層体１１０は、長さ方向Ｌの寸法が１．７５ｍｍ以下であり、幅方向Ｗの寸法が０．９５ｍｍ以下であり、積層方向Ｔの寸法が０．９５ｍｍ以下である。
本実施形態においては、積層セラミックコンデンサ１００は、長さ方向Ｌの寸法が２．０ｍｍ以下であり、幅方向Ｗの寸法が１．２５ｍｍ以下であり、積層方向Ｔの寸法が１．２５ｍｍ以下である。積層セラミックコンデンサ１００の外形寸法は、積層セラミックコンデンサ１００を光学顕微鏡によって観察することにより測定することができる。
積層体１１０の角部および稜線部には、丸みがつけられていることが好ましい。角部は、積層体１１０の３面が交わる部分であり、稜線部は、積層体１１０の２面が交わる部分である。第１主面１１１、第２主面１１２、第１側面１１３、第２側面１１４、第１端面１１５および第２端面１１６の少なくともいずれか１つの面に、凹凸が形成されていてもよい。
本実施形態においては、第１外層部Ｘ１の積層方向Ｔの寸法Ｔ１と、第２外層部Ｘ２の積層方向Ｔの寸法Ｔ２とは、同等である。すなわち、Ｔ１＝Ｔ２である。
また、第１サイドマージンＳ１の幅方向Ｗの寸法Ｗ１と、第２サイドマージンＳ２の幅方向Ｗの寸法Ｗ２とは、同等である。すなわち、Ｗ１＝Ｗ２である。
さらに、第１エンドマージンＥ１の長さ方向Ｌの寸法Ｌ１と、第２エンドマージンＥ２の長さ方向Ｌの寸法Ｌ２とは、同等である。すなわち、Ｌ１＝Ｌ２である。
内層部Ｃの長さ方向Ｌの寸法はＬＣ、内層部Ｃの幅方向Ｗの寸法はＷＣ、内層部Ｃの積層方向Ｔの寸法はＴＣである。ＬＣ＝Ｌ０−(Ｌ１＋Ｌ２)である。ＷＣ＝Ｗ０−(Ｗ１＋Ｗ２)である。ＴＣ＝Ｔ０−(Ｔ１＋Ｔ２)である。
内層部Ｃに含まれる複数の誘電体層１４０の各々の厚さは、０．５μｍ以上５μｍ以下であることが好ましく、０．５μｍ以上２μｍ以下であることがより好ましい。
誘電体層１４０は、ＢａまたはＴｉを含むペロブスカイト型化合物で構成されている。誘電体層１４０を構成する材料としては、ＢａＴｉＯ3、ＣａＴｉＯ3、ＳｒＴｉＯ3またはＣａＺｒＯ3などを主成分とする誘電体セラミックスを用いることができる。また、これらの主成分に、副成分として、Ｍｎ化合物、Ｍｇ化合物、Ｓｉ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物、Ａｌ化合物、Ｖ化合物または希土類化合物などが添加された材料を用いてもよい。誘電体層１４０を構成する材料の比誘電率は１０００以上である。
複数の内部電極層１５０の各々の厚さは、０．３μｍ以上１．０μｍ以下であることが好ましい。複数の内部電極層１５０の各々が誘電体層１４０を隙間なく覆っている被覆率は、５０％以上９５％以下であることが好ましい。
内部電極層１５０を構成する材料としては、Ｎｉ、Ｃｕ、Ａｇ、ＰｄおよびＡｕからなる群より選ばれる１種の金属、または、この金属を含む合金で構成されており、たとえばＡｇとＰｄとの合金などを用いることができる。内部電極層１５０は、誘電体層１４０に含まれる誘電体セラミックスと同一組成系の誘電体の粒子を含んでいてもよい。
図４および図５に示すように、第１内部電極層１５１および第２内部電極層１５２の各々は、積層体１１０の積層方向Ｔから見て、略矩形状である。図２および図３に示すように、第１内部電極層１５１と第２内部電極層１５２とは、積層体１１０の積層方向Ｔに等間隔に交互に配置されている。また、第１内部電極層１５１と第２内部電極層１５２とは、誘電体層１４０を間に挟んで互いに対向するように配置されている。第１内部電極層１５１の対向部１５１Ｃと第２内部電極層１５２の対向部１５２Ｃとの間に誘電体層１４０が位置することにより、静電容量が形成されている。これにより、コンデンサの機能が生ずる。
第１外部電極１２０および第２外部電極１３０の各々は、下地電極層と、下地電極層上に配置されためっき層とを含む。下地電極層は、焼き付け層、樹脂層および薄膜層の少なくとも１つを含む。下地電極層の厚さは、１０μｍ以上５０μｍ以下であることが好ましく、２５μｍ以下であることがより好ましく、１５μｍ以下であることがさらに好ましい。
焼き付け層は、ガラスと金属とを含む。焼き付け層を構成する金属材料としては、Ｎｉ、Ｃｕ、Ａｇ、ＰｄおよびＡｕからなる群より選ばれる１種の金属、または、この金属を含む合金で構成されており、たとえばＡｇとＰｄとの合金などを用いることができる。ガラスは、ＳｉおよびＺｎを含む。焼き付け層は、積層された複数の層で構成されていてもよい。焼き付け層としては、積層体１１０に導電性ペーストが塗布されて焼き付けられた層、または、内部電極層１５０と同時に焼成された層であってもよい。
樹脂層は、導電性粒子と熱硬化性樹脂とを含む。樹脂層が設けられる場合は、焼付け層が設けられずに、樹脂層が積層体１１０上に直接設けられてもよい。樹脂層は、積層された複数の層で構成されていてもよい。樹脂層の最大厚さは、５μｍ以上２０μｍ以下であることが好ましい。
薄膜層は、スパッタ法または蒸着法などの薄膜形成法により形成される。薄膜層は、金属粒子が堆積した１μｍ以下の層である。
めっき層を構成する材料としては、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕからなる群より選ばれる１種の金属、または、この金属を含む合金で構成されており、たとえばＡｇとＰｄとの合金などを用いることができる。
めっき層は、積層された複数の層で構成されていてもよい。この場合、めっき層としては、Ｎｉめっき層の上にＳｎめっき層が形成された２層構造であることが好ましい。Ｎｉめっき層は、下地電極層が積層セラミックコンデンサ１００を実装する際の半田によって浸食されることを防止する機能を有する。Ｓｎめっき層は、積層セラミックコンデンサ１００を実装する際の半田との濡れ性を向上させ、積層セラミックコンデンサ１００の実装を容易にする機能を有する。
Ｎｉめっき層の平均厚さは、０．５μｍ以上１０μｍ以下であることが好ましく、４．５μｍ以下であることがより好ましく、３．７μｍ以下であることがさらに好ましい。Ｓｎめっき層の平均厚さは、０．５μｍ以上１０μｍ以下であることが好ましく、４．５μｍ以下であることがより好ましく、３．７μｍ以下であることがさらに好ましい。
ここで、各構成の寸法の測定方法について説明する。
内層部Ｃに含まれる誘電体層１４０および内部電極層１５０の各々の厚さは、以下のように測定する。まず、積層セラミックコンデンサ１００を研磨し、長さ方向Ｌに直交する断面を露出させる。露出させた断面を走査型電子顕微鏡で観察する。次に、露出させた断面の中心を通過する積層方向Ｔに沿った中心線、およびこの中心線から両側に等間隔に２本ずつ引いた線の合計５本の線上における誘電体層１４０および内部電極層１５０の各々の厚さを測定する。誘電体層１４０の５つの測定値の平均値を、誘電体層１４０の厚さとする。内部電極層１５０の５つの測定値の平均値を、内部電極層１５０の厚さとする。
なお、露出させた断面を積層方向Ｔにおいて４等分する境界線上に位置する上部、中央部および下部の各々において、上記５本の線上における誘電体層１４０および内部電極層１５０の各々の厚さを測定し、誘電体層１４０の測定値の平均値を誘電体層１４０の厚さとし、内部電極層１５０の測定値の平均値を内部電極層１５０の厚さとしてもよい。
積層体１１０の幅方向Ｗの寸法Ｗ０、および、積層体１１０の積層方向Ｔの寸法Ｔ０の各々は、積層体１１０において第１外部電極１２０および第２外部電極１３０に覆われていない部分を、光学顕微鏡によって観察することにより測定する。測定位置は、長さ方向Ｌの中央部とする。
積層体１１０の長さ方向Ｌの寸法Ｌ０は、以下のように測定する。まず、積層セラミックコンデンサ１００を研磨し、幅方向Ｗに直交する断面を露出させる。露出させた断面をマイクロスコープで観察して寸法Ｌ０を測定する。測定位置は、積層方向Ｔの中央部とする。
第１外層部Ｘ１の積層方向Ｔの寸法Ｔ１、および、第２外層部Ｘ２の積層方向Ｔの寸法Ｔ２の各々は、以下のように測定する。まず、積層セラミックコンデンサ１００を研磨し、幅方向Ｗに直交する断面を露出させる。露出させた断面をマイクロスコープで観察して寸法Ｔ１および寸法Ｔ２を測定する。測定位置は、長さ方向Ｌの中央部とする。
第１エンドマージンＥ１の長さ方向Ｌの寸法Ｌ１、および、第２エンドマージンＥ２の長さ方向Ｌの寸法Ｌ２の各々は、以下のように測定する。まず、積層セラミックコンデンサ１００を研磨し、幅方向Ｗに直交する断面を露出させる。露出させた断面をマイクロスコープで観察して寸法Ｌ１および寸法Ｌ２を測定する。測定位置は、露出させた断面を積層方向Ｔにおいて４等分する境界線上に位置する上部、中央部および下部とする。これら３箇所における第１エンドマージンＥ１の測定値の平均値を、第１エンドマージンＥ１の長さ方向Ｌの寸法Ｌ１とし、これら３箇所における第２エンドマージンＥ２の測定値の平均値を、第２エンドマージンＥ２の長さ方向Ｌの寸法Ｌ２とする。
第１サイドマージンＳ１および第２サイドマージンＳ２の各々の厚さは、以下のように測定する。まず、積層セラミックコンデンサ１００を研磨し、長さ方向Ｌに直交する断面を露出させる。露出させた断面をマイクロスコープで観察して測定する。測定位置は、露出させた断面を積層方向Ｔにおいて４等分する境界線上に位置する上部、中央部および下部とする。これら３箇所における第１サイドマージンＳ１の測定値の平均値を、第１サイドマージンＳ１の幅方向Ｗの寸法Ｗ１とし、これら３箇所における第２サイドマージンＳ２の測定値の平均値を、第２エンドマージンＥ２の長さ方向Ｌの寸法Ｌ２とする。
下地電極層の厚さは、以下のように測定する。まず、積層セラミックコンデンサ１００を研磨し、幅方向Ｗに直交する断面を露出させる。露出させた断面をマイクロスコープで観察して測定する。測定位置は、積層方向Ｔの中央部とする。
Ｎｉめっき層およびＳｎめっき層の厚さは、蛍光Ｘ線膜厚計を用いて測定する。Ｎｉめっき層の厚さを測定する際には、エンストリップまたはメルストリップなどの剥離剤を用いてＳｎめっき層を除去して、Ｎｉめっき層を露出させた後で測定を行なう。
以下、本発明の一実施形態に係る積層セラミックコンデンサ１００の製造方法について説明する。なお、以下に示す積層セラミックコンデンサ１００の製造方法は、製造過程の途中段階まで一括して加工処理を行なうことでマザー積層体を製作し、その後にマザー積層体を分断して個片化し、個片化後の軟質積層体にさらに加工処理を施すことによって複数の積層セラミックコンデンサ１００を同時に大量に生産する方法である。
積層セラミックコンデンサ１００を製造する際には、まず、セラミックスラリーが調製される。具体的には、セラミックス粉末、バインダおよび溶剤などが所定の配合比率で混合され、これによりセラミックスラリーが形成される。
次に、セラミックグリーンシートが形成される。具体的には、セラミックスラリーがキャリアフィルム上においてダイコータ、グラビアコータ、または、マイクログラビアコータなどを用いてシート状に成形されることにより、セラミックグリーンシートが形成される。
次に、マザーシートが形成される。具体的には、セラミックグリーンシートに導電性ペーストが所定のパターンを有するようにスクリーン印刷法またはグラビア印刷法などを用いて印刷されることにより、セラミックグリーンシート上に所定の導電パターンが設けられたマザーシートが形成される。
なお、マザーシートとしては、導電パターンを有するマザーシートの他に、導電パターンが形成されていないセラミックグリーンシートも準備される。
次に、マザーシートが積層される。具体的には、第１外層部Ｘ１を構成する、導電パターンが形成されていないマザーシートが所定枚数積層され、その上に、内層部Ｃを構成する、導電パターンが形成された複数のマザーシートが順次積層され、その上に、第２外層部Ｘ２を構成する、導電パターンが形成されていないマザーシートが所定枚数積層されることにより、マザーシート群が構成される。
次に、マザーシート群が圧着される。静水圧プレスまたは剛体プレスによってマザーシート群が積層方向Ｔに沿って加圧されて圧着されることにより、マザー積層体が形成される。
次に、マザー積層体が分断される。具体的には、押し切りまたはダイシングによってマザー積層体がマトリックス状に分断され、複数の軟質積層体に個片化される。
次に、軟質積層体がバレル研磨される。具体的には、軟質積層体が、セラミック材料よりも硬度の高いメディアボールとともにバレルと呼ばれる小箱内に封入され、当該バレルを回転させることにより、軟質積層体の角部および稜線部に曲面状の丸みがもたされる。
次に、軟質積層体が焼成される。具体的には、軟質積層体が所定の温度に加熱され、これにより誘電体セラミックス材料が焼成される。焼成温度は、誘電体セラミックス材料の種類に応じて適宜設定され、たとえば、９００℃以上１３００℃以下の範囲内で設定される。
次に、積層体１１０の表面に下地電極層が形成される。具体的には、第１外部電極１２０および第２外部電極１３０の各々の下地電極層が、各種の薄膜形成法、各種の印刷法またはディップ法などにより形成される。たとえば、ディップ法により下地電極層を形成する場合、積層体１１０の第１端面１１５および第２端面１１６に導電性ペーストを塗布した後、導電性ペーストを焼き付ける。導電性ペーストは、有機溶剤と金属粒子とガラスとを含む。本実施形態においては、焼付け温度は、８４０℃である。
次に、めっき処理により下地電極層を覆うようにめっき層が形成される。めっき層が形成されることにより、第１外部電極１２０および第２外部電極１３０が構成される。
上記の一連の工程を経ることにより、積層セラミックコンデンサ１００が製造される。
図６は、本発明の一実施形態に係る積層セラミックコンデンサの実装構造体の構成を示す断面図である。図６に示すように、本発明の一実施形態に係る積層セラミックコンデンサ１００の実装構造体は、積層セラミックコンデンサ１００と、積層セラミックコンデンサ１００が表面に実装された基板１０とを備える。積層体１１０の積層方向Ｔは、基板１０の表面に対して垂直である。積層セラミックコンデンサ１００の第２主面１１２と基板１０の表面とが、互いに対向している。
基板１０の表面には、積層セラミックコンデンサ１００の第１外部電極１２０および第２外部電極１３０に対応して、１対のランド１１が設けられている。１対のランド１１のうちの一方と第１外部電極１２０とは、半田１２によって互いに接合されている。１対のランド１１のうちの他方と第２外部電極１３０とは、半田１２によって互いに接合されている。
以下、積層セラミックコンデンサの実装構造体において、(Ｌ１＋Ｌ２)／Ｌ０と、(Ｗ１＋Ｗ２)／Ｗ０と、(Ｔ１＋Ｔ２)／Ｔ０との大小関係を変更して、積層セラミックコンデンサの静電容量、および、積層セラミックコンデンサが実装されている基板の振動の振幅の、各々の変化をシミュレーション解析した実験例について説明する。
本実験例においては、２６種類の積層セラミックコンデンサの実装構造体のサンプルについてシミュレーション解析を行なった。表１は、サンプル１〜サンプル２６の各々の、寸法条件、積層セラミックコンデンサの静電容量、および、積層セラミックコンデンサが実装されている基板の振動の振幅を示す表である。
Figure 2018113367
表１に示すように、サンプル１〜サンプル２６の各々において、Ｌ０＝１．１４８ｍｍ、Ｗ０＝０．６７８ｍｍ、Ｔ０＝０．６７５ｍｍとした。サンプル１〜サンプル２６の各々において、Ｌ１＝Ｌ２、Ｗ１＝Ｗ２、Ｔ１＝Ｔ２とした。
Ｌ１およびＬ２の各々は、サンプル１では６０μｍ、サンプル２では６０μｍ、サンプル３では６０μｍ、サンプル４では６０μｍ、サンプル５では６０μｍ、サンプル６では６０μｍ、サンプル７では６０μｍ、サンプル８では１００μｍ、サンプル９では１１０μｍ、サンプル１０では１２０μｍ、サンプル１１では１３０μｍ、サンプル１２では１４０μｍ、サンプル１３では１５０μｍ、サンプル１４では１６０μｍ、サンプル１５では１７０μｍ、サンプル１６では１８０μｍ、サンプル１７では１９０μｍ、サンプル１８では２００μｍ、サンプル１９では２１０μｍ、サンプル２０では２２０μｍ、サンプル２１では２３０μｍ、サンプル２２では２４０μｍ、サンプル２３では２５０μｍ、サンプル２４では２８０μｍ、サンプル２５では３００μｍ、サンプル２６では３１０μｍとした。
Ｗ１およびＷ２の各々は、サンプル１では６０μｍ、サンプル２では１００μｍ、サンプル３では１５０μｍ、サンプル４では２００μｍ、サンプル５では６０μｍ、サンプル６では６０μｍ、サンプル７では６０μｍ、サンプル８では６０μｍ、サンプル９では６０μｍ、サンプル１０では６０μｍ、サンプル１１では６０μｍ、サンプル１２では６０μｍ、サンプル１３では６０μｍ、サンプル１４では６０μｍ、サンプル１５では６０μｍ、サンプル１６では６０μｍ、サンプル１７では６０μｍ、サンプル１８では６０μｍ、サンプル１９では６０μｍ、サンプル２０では６０μｍ、サンプル２１では６０μｍ、サンプル２２では６０μｍ、サンプル２３では６０μｍ、サンプル２４では６０μｍ、サンプル２５では６０μｍ、サンプル２６では６０μｍとした。
Ｔ１およびＴ２の各々は、サンプル１では６０μｍ、サンプル２では６０μｍ、サンプル３では６０μｍ、サンプル４では６０μｍ、サンプル５では１００μｍ、サンプル６では１５０μｍ、サンプル７では２００μｍ、サンプル８では６０μｍ、サンプル９では６０μｍ、サンプル１０では６０μｍ、サンプル１１では６０μｍ、サンプル１２では６０μｍ、サンプル１３では６０μｍ、サンプル１４では６０μｍ、サンプル１５では６０μｍ、サンプル１６では６０μｍ、サンプル１７では６０μｍ、サンプル１８では６０μｍ、サンプル１９では６０μｍ、サンプル２０では６０μｍ、サンプル２１では６０μｍ、サンプル２２では６０μｍ、サンプル２３では６０μｍ、サンプル２４では６０μｍ、サンプル２５では６０μｍ、サンプル２６では６０μｍとした。
(Ｌ１＋Ｌ２)／Ｌ０は、サンプル１では０．１０５、サンプル２では０．１０５、サンプル３では０．１０５、サンプル４では０．１０５、サンプル５では０．１０５、サンプル６では０．１０５、サンプル７では０．１０５、サンプル８では０．１７４、サンプル９では０．１９２、サンプル１０では０．２０９、サンプル１１では０．２２６、サンプル１２では０．２４４、サンプル１３では０．２６１、サンプル１４では０．２７９、サンプル１５では０．２９６、サンプル１６では０．３１４、サンプル１７では０．３３１、サンプル１８では０．３４８、サンプル１９では０．３６６、サンプル２０では０．３８３、サンプル２１では０．４０１、サンプル２２では０．４１８、サンプル２３では０．４３６、サンプル２４では０．４８８、サンプル２５では０．５２３、サンプル２６では０．５４０である。
(Ｗ１＋Ｗ２)／Ｗ０は、サンプル１では０．１７７、サンプル２では０．２９５、サンプル３では０．４４２、サンプル４では０．５９０、サンプル５では０．１７７、サンプル６では０．１７７、サンプル７では０．１７７、サンプル８では０．１７７、サンプル９では０．１７７、サンプル１０では０．１７７、サンプル１１では０．１７７、サンプル１２では０．１７７、サンプル１３では０．１７７、サンプル１４では０．１７７、サンプル１５では０．１７７、サンプル１６では０．１７７、サンプル１７では０．１７７、サンプル１８では０．１７７、サンプル１９では０．１７７、サンプル２０では０．１７７、サンプル２１では０．１７７、サンプル２２では０．１７７、サンプル２３では０．１７７、サンプル２４では０．１７７、サンプル２５では０．１７７、サンプル２６では０．１７７である。
(Ｔ１＋Ｔ２)／Ｔ０は、サンプル１では０．１７８、サンプル２では０．１７８、サンプル３では０．１７８、サンプル４では０．１７８、サンプル５では０．２９６、サンプル６では０．４４４、サンプル７では０．５９３、サンプル８では０．１７８、サンプル９では０．１７８、サンプル１０では０．１７８、サンプル１１では０．１７８、サンプル１２では０．１７８、サンプル１３では０．１７８、サンプル１４では０．１７８、サンプル１５では０．１７８、サンプル１６では０．１７８、サンプル１７では０．１７８、サンプル１８では０．１７８、サンプル１９では０．１７８、サンプル２０では０．１７８、サンプル２１では０．１７８、サンプル２２では０．１７８、サンプル２３では０．１７８、サンプル２４では０．１７８、サンプル２５では０．１７８、サンプル２６では０．１７８である。
よって、サンプル１，８においては、(Ｌ１＋Ｌ２)／Ｌ０＜(Ｗ１＋Ｗ２)／Ｗ０、かつ、(Ｌ１＋Ｌ２)／Ｌ０＜(Ｔ１＋Ｔ２)／Ｔ０である。サンプル２〜サンプル４においては、(Ｗ１＋Ｗ２)／Ｗ０＞(Ｌ１＋Ｌ２)／Ｌ０、かつ、(Ｗ１＋Ｗ２)／Ｗ０＞(Ｔ１＋Ｔ２)／Ｔ０である。サンプル５〜サンプル７においては、(Ｔ１＋Ｔ２)／Ｔ０＞(Ｌ１＋Ｌ２)／Ｌ０、かつ、(Ｔ１＋Ｔ２)／Ｔ０＞(Ｗ１＋Ｗ２)／Ｗ０である。サンプル９〜サンプル２６においては、(Ｌ１＋Ｌ２)／Ｌ０＞(Ｗ１＋Ｗ２)／Ｗ０、かつ、(Ｌ１＋Ｌ２)／Ｌ０＞(Ｔ１＋Ｔ２)／Ｔ０である。
積層セラミックコンデンサの静電容量は、サンプル１では１０．０μＦ、サンプル２では８．４８μＦ、サンプル３では６．５８μＦ、サンプル４では４．６９μＦ、サンプル５では８．４５μＦ、サンプル６では６．５０μＦ、サンプル７では４．５６μＦ、サンプル８では９．１７μＦ、サンプル９では８．９７μＦ、サンプル１０では８．７６μＦ、サンプル１１では８．５５μＦ、サンプル１２では８．３５μＦ、サンプル１３では８．１４μＦ、サンプル１４では７．９３μＦ、サンプル１５では７．７２μＦ、サンプル１６では７．５２μＦ、サンプル１７では７．３１μＦ、サンプル１８では７．１０μＦ、サンプル１９では６．９０μＦ、サンプル２０では６．６９μＦ、サンプル２１では６．４８μＦ、サンプル２２では６．２８μＦ、サンプル２３では６．０７μＦ、サンプル２４では５．４５μＦ、サンプル２５では５．０４μＦ、サンプル２６では４．８３μＦとなった。
積層セラミックコンデンサが実装されている基板の振動の振幅は、サンプル１では２６．５３ｎｍ、サンプル２では２４．０７ｎｍ、サンプル３では２０．１３ｎｍ、サンプル４では１５．２５ｎｍ、サンプル５では１９．９７ｎｍ、サンプル６では１３．９６ｎｍ、サンプル７では１０．２９ｎｍ、サンプル８では２２．３２ｎｍ、サンプル９では２１．３２ｎｍ、サンプル１０では２０．３０ｎｍ、サンプル１１では１９．２６ｎｍ、サンプル１２では１８．１５ｎｍ、サンプル１３では１７．１５ｎｍ、サンプル１４では１５．７２ｎｍ、サンプル１５では１４．４０ｎｍ、サンプル１６では１３．１４ｎｍ、サンプル１７では１１．８５ｎｍ、サンプル１８では１０．４７ｎｍ、サンプル１９では９．３２ｎｍ、サンプル２０では８．１７ｎｍ、サンプル２１では７．２４ｎｍ、サンプル２２では６．３０ｎｍ、サンプル２３では５．３３ｎｍ、サンプル２４では３．８８ｎｍ、サンプル２５では３．５０ｎｍ、サンプル２６では３．４１ｎｍとなった。
図７は、本実験例の結果を示すグラフである。図７においては、縦軸に、積層セラミックコンデンサが実装されている基板の振動の振幅(ｎｍ)、横軸に、積層セラミックコンデンサの静電容量(μＦ)を示している。
積層セラミックコンデンサの実装構造体としては、積層セラミックコンデンサの静電容量が７μＦ以上であるとともに、積層セラミックコンデンサが実装されている基板の振動の振幅が１９ｎｍ以下であることが好ましい。図７においては、積層セラミックコンデンサの静電容量が７μＦである位置、および、積層セラミックコンデンサが実装されている基板の振動の振幅が１９ｎｍである位置、の各々を二点鎖線で示している。上記の好ましい条件を満たすサンプルは、図７のグラフにおいて２本の二点鎖線で区切られた４つの領域の内の右下の領域内に位置するサンプル１２〜サンプル１８である。
サンプル１２〜サンプル１８の各々は、(Ｌ１＋Ｌ２)／Ｌ０＞(Ｗ１＋Ｗ２)／Ｗ０、かつ、(Ｌ１＋Ｌ２)／Ｌ０＞(Ｔ１＋Ｔ２)／Ｔ０の条件を満たし、０．２４４≦(Ｌ１＋Ｌ２)／Ｌ０≦０．３４８の条件も満たしている。
(Ｌ１＋Ｌ２)／Ｌ０＞(Ｗ１＋Ｗ２)／Ｗ０、かつ、(Ｌ１＋Ｌ２)／Ｌ０＞(Ｔ１＋Ｔ２)／Ｔ０の条件を満たすことにより、図６に示す積層セラミックコンデンサ１００に電圧が印加された時の、積層体１１０の第１端面１１５および第２端面１１６に生ずる歪みが小さくなる。そのため、第１外部電極１２０、半田１２およびランド１１を通じて基板１０に伝播する振動が小さくなる。同様に、第２外部電極１３０、半田１２およびランド１１を通じて基板１０に伝播する振動が小さくなる。その結果、基板１０の振動の振幅が小さくなる。
また、積層セラミックコンデンサ１００は、Ｌ０＞Ｗ０、かつ、Ｌ０＞Ｔ０の条件を満たしている。そのため、基板１０の振動の振幅を小さくするために、(Ｗ１＋Ｗ２)／Ｗ０または(Ｔ１＋Ｔ２)／Ｔ０を大きくする場合に比較して、(Ｌ１＋Ｌ２)／Ｌ０を大きくする方が、図２〜図６に示す内層部Ｃの体積を大きく確保することができる。その結果、図７に示すように、(Ｗ１＋Ｗ２)／Ｗ０＞(Ｌ１＋Ｌ２)／Ｌ０、かつ、(Ｗ１＋Ｗ２)／Ｗ０＞(Ｔ１＋Ｔ２)／Ｔ０であるサンプル２〜サンプル４、および、(Ｔ１＋Ｔ２)／Ｔ０＞(Ｌ１＋Ｌ２)／Ｌ０、かつ、(Ｔ１＋Ｔ２)／Ｔ０＞(Ｗ１＋Ｗ２)／Ｗ０であるサンプル５〜サンプル７に比較して、(Ｌ１＋Ｌ２)／Ｌ０＞(Ｗ１＋Ｗ２)／Ｗ０、かつ、(Ｌ１＋Ｌ２)／Ｌ０＞(Ｔ１＋Ｔ２)／Ｔ０であるサンプル９〜サンプル２６においては、積層セラミックコンデンサの静電容量の低減を抑制しつつ、積層セラミックコンデンサが実装されている基板の振動の振幅を低減して、積層セラミックコンデンサによって生ずる鳴きを低減できる。
なお、積層セラミックコンデンサ１００は、Ｔ１＝Ｔ２であることにより、基板１０上に実装される際の積層セラミックコンデンサ１００の第１主面１１１と第２主面１１２とのいずれが基板１０の表面と対向していても鳴きを効果的に低減できるため、積層セラミックコンデンサ１００の基板１０上への実装が容易である。
積層セラミックコンデンサ１００は、長さ方向Ｌの寸法が２．０ｍｍ以下であり、幅方向Ｗの寸法が１．２５ｍｍ以下であり、積層方向Ｔの寸法が１．２５ｍｍ以下である、小型で高容量の積層セラミックコンデンサである。本実施形態に係る積層セラミックコンデンサ１００の構成により、積層セラミックコンデンサ１００の静電容量の低減を抑制しつつ積層セラミックコンデンサ１００によって生ずる鳴きを低減できることは、大型または低容量の積層セラミックコンデンサには求められない、小型で高容量の積層セラミックコンデンサにおける顕著な効果である。
なお、図７に示すように、(Ｌ１＋Ｌ２)／Ｌ０＞(Ｗ１＋Ｗ２)／Ｗ０、かつ、(Ｌ１＋Ｌ２)／Ｌ０＞(Ｔ１＋Ｔ２)／Ｔ０であるサンプル９〜サンプル２６において、Ｌ１(Ｌ２)＝Ｗ１(Ｗ２)＝Ｔ１(Ｔ２)であるサンプル１の積層セラミックコンデンサの静電容量に対して、５０％以上の静電容量を確保するためには、(Ｌ１＋Ｌ２)／Ｌ０＜０．５３であることが必要であり、６６．７％以上の静電容量を確保するためには、(Ｌ１＋Ｌ２)／Ｌ０＜０．３９であることが必要であり、７５％以上の静電容量を確保するためには、(Ｌ１＋Ｌ２)／Ｌ０＜０．３２であることが必要である。
図７に示すように、(Ｌ１＋Ｌ２)／Ｌ０＞(Ｗ１＋Ｗ２)／Ｗ０、かつ、(Ｌ１＋Ｌ２)／Ｌ０＞(Ｔ１＋Ｔ２)／Ｔ０であるサンプル９〜サンプル２６において、Ｌ１(Ｌ２)＝Ｗ１(Ｗ２)＝Ｔ１(Ｔ２)であるサンプル１の積層セラミックコンデンサが実装されている基板の振動の振幅に対して、８０％以下に振幅を低減するためには、(Ｌ１＋Ｌ２)／Ｌ０≧０．２であることが必要であり、６５％以下に振幅を低減するためには、(Ｌ１＋Ｌ２)／Ｌ０≧０．２６であることが必要であり、５０％以下に振幅を低減するためには、(Ｌ１＋Ｌ２)／Ｌ０≧０．３１であることが必要である。
今回開示された実施形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
Ｅ１ 第１エンドマージン、Ｓ１ 第１サイドマージン、Ｅ２ 第２エンドマージン、Ｓ２ 第２サイドマージン、１０ 基板、１１ ランド、１２ 半田、１００ 積層セラミックコンデンサ、１１０ 積層体、１１１ 第１主面、１１２ 第２主面、１１３ 第１側面、１１４ 第２側面、１１５ 第１端面、１１６ 第２端面、１２０ 第１外部電極、１３０ 第２外部電極、１４０ 誘電体層、１５０ 内部電極層、１５１ 第１内部電極層、１５１Ｃ，１５２Ｃ 対向部、１５１Ｘ，１５２Ｘ 引出部、１５２ 第２内部電極層、Ｃ 内層部、Ｘ１ 第１外層部、Ｘ２ 第２外層部。

Claims (3)

  1. 積層方向に沿って交互に積層された複数の誘電体層および複数の内部電極層を含み、前記積層方向において相対する第１主面および第２主面と、前記積層方向に直交する幅方向において相対する第１側面および第２側面と、前記積層方向および前記幅方向の両方に直交する長さ方向において相対する第１端面および第２端面とを含む積層体と、
    前記第１端面に設けられた第１外部電極と、
    前記第２端面に設けられた第２外部電極とを備え、
    前記複数の内部電極層は、前記第１外部電極と接続された第１内部電極層、および、前記第２外部電極と接続された第２内部電極層を含み、
    前記積層体は、前記第１内部電極層および前記第２内部電極層の互いに対向している対向部が前記積層方向に積層されて静電容量を有している内層部と、前記積層方向において前記内層部の第１主面側に位置する第１外層部と、前記積層方向において前記内層部の第２主面側に位置する第２外層部と、前記幅方向において前記内層部の第１側面側に位置する第１サイドマージンと、前記幅方向において前記内層部の第２側面側に位置する第２サイドマージンと、前記長さ方向において前記内層部の第１端面側に位置する第１エンドマージンと、前記長さ方向において前記内層部の第２端面側に位置する第２エンドマージンとに区画され、
    前記積層体の前記長さ方向の寸法をＬ０、前記積層体の前記幅方向の寸法をＷ０、前記積層体の前記積層方向の寸法をＴ０、前記第１外層部の前記積層方向の寸法をＴ１、前記第２外層部の前記積層方向の寸法をＴ２、前記第１サイドマージンの前記幅方向の寸法をＷ１、前記第２サイドマージンの前記幅方向の寸法をＷ２、前記第１エンドマージンの前記長さ方向の寸法をＬ１、および、前記第２エンドマージンの前記長さ方向の寸法をＬ２と規定した場合に、
    (Ｌ１＋Ｌ２)／Ｌ０＞(Ｗ１＋Ｗ２)／Ｗ０、かつ、(Ｌ１＋Ｌ２)／Ｌ０＞(Ｔ１＋Ｔ２)／Ｔ０の条件を満たし、
    ０．２４４≦(Ｌ１＋Ｌ２)／Ｌ０≦０．３４８である、積層セラミックコンデンサ。
  2. Ｔ１＝Ｔ２である、請求項１に記載の積層セラミックコンデンサ。
  3. 請求項１または請求項２に記載の積層セラミックコンデンサと、
    前記積層セラミックコンデンサが表面に実装された基板とを備え、
    前記積層方向は、前記基板の前記表面に対して垂直である、積層セラミックコンデンサの実装構造体。
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