JP2018098368A - チップインダクタ - Google Patents

Abstract

【課題】素子の高さ方向の寸法を増大させることなくコイルの巻き数を増やすことができ、浮遊容量を低減させることが可能なチップインダクタを提供する。【解決手段】コイルパターンが設けられた複数の絶縁体層が積層された積層体の内部において、複数のコイルパターンが相互に接続されて積層方向と平行なコイル軸を持つコイルを構成している。積層方向の両端にそれぞれコイルに接続された一対の外部電極が配置されている。積層方向に直交する一方向を上下方向と定義したとき、コイルパターンは、積層体の内部において上側に偏って配置されている。積層方向に直交する仮想平面へのコイルの垂直投影像の少なくとも一部分が、外部電極の垂直投影像と重ならない。【選択図】図２

Description

本発明は、チップインダクタに関する。

チップインダクタの小型化により、コイルと、コイルを実装する実装基板とが近接する。コイルと実装基板とが近接すると、コイルと実装基板の導体パターンとの相互作用が大きくなる。

下記の特許文献１に、コイルで発生する磁束が実装基板の導体パターンと鎖交する度合いを減少させることによりＱ値を高めたチップインダクタが開示されている。このチップインダクタは、コイル用導体パターンを形成した複数の絶縁層を積層した積層体を含む。複数のコイル用導体パターンは、絶縁層間で連続して１つのコイルを構成する。積層体の積層方向に対して直角方向の両端部にコイル両端の引き出し部が接続された端子電極が設けられている。積層方向（コイル軸方向）が実装基板に対して垂直になる姿勢で、チップインダクタが実装基板に実装される。

積層体の、実装基板に対向する面を下面とした場合、コイルが積層体の上側に偏った位置に配置されている。コイルと実装基板との距離が長くなるため、コイルで発生する磁束が実装基板の導体パターンと鎖交する度合いが減少する。その結果、インダクタのＱ値を高めることができる。

下記の特許文献２にも、コイルを上方側に片寄せて配置したチップインダクタが開示されている。この構成によれば、チップインダクタの外部電極や回路基板と、コイルとの間の浮遊容量が低減するため、共振周波数が高くなる。その結果、インダクタンスの周波数特性が向上する。

下記の特許文献３に、チョークコイルの取り付け位置に対向し、少なくとも幅がチョークコイルの幅以上であって、長さがチョークコイルのコイル部分の長さ以上となる寸法の開口部を実装基板設けた実装構造が開示されている。この開口部の周囲に接地パターンを敷設することによって、実装基板とチョークコイルとの間隙に、実装基板の誘電率より低い誘電率を持つ空気が介在し、浮遊容量成分を低減させることができる。

特開２００５−４５１０３号公報 特開２００２−２６０９２５号公報 特開平９−１４８１４３号公報

コイル軸方向と実装基板の実装面とが垂直になる姿勢で、かつ積層体の上側に偏らせてコイルを配置した構成においてコイルの巻き数を増やすと、素子の高さ方向の寸法が大きくなってしまう。逆に、高さ方向の寸法の増大を回避しようとすると、コイルの巻き数を増やすことができないため、大きなインダクタンスを得ることが困難である。

実装基板に開口部を設ける構成では、開口部に相当する位置に配線を配置することができないため、実装基板の配線可能領域が狭くなってしまう。さらに、実装基板に開口部を形成する製造工程が必要になるため、製造コストの点で不利である。

本発明の目的は、実装基板及びチップインダクタの素体において発生する浮遊容量を低減させることが可能なチップインダクタを提供することである。

本発明の第１の観点によるチップインダクタは、
コイルパターンが設けられた複数の絶縁体層が積層され、複数の前記コイルパターンが相互に接続されて積層方向と平行なコイル軸を持つコイルを構成している積層体と、
前記積層方向の両端にそれぞれ配置され、前記コイルに接続された一対の外部電極と
を有し、
前記積層方向に直交する一方向を上下方向と定義したとき、前記コイルパターンは、前記積層体の内部において上側に偏って配置されており、
前記積層方向に直交する仮想平面への前記コイルの垂直投影像の少なくとも上側の一部分が、前記外部電極の垂直投影像と重ならない。

チップインダクタの下側を実装基板に向けて実装基板に実装したときに、コイルパターンが実装面に対して上側に偏って配置されることになるため、コイルと実装基板との距離が遠くなる。これにより、実装基板に設けられた導体とコイルとの間の浮遊容量を低減することができる。積層方向に直交する仮想平面へのコイルの垂直投影像の全域が、外部電極の垂直投影像と重なる構成と比べて、コイルと外部電極との間の浮遊容量を低減することができる。さらに、コイルによって発生する磁束のうち外部電極と交差する成分が少なくなる。これにより、渦電流に起因するＱ値の低下を抑制することができる。

本発明の第２の観点によるチップインダクタは、第１の観点によるチップインダクタの構成に加えて、一対の前記外部電極は、前記積層体を基準として下側に偏って配置されており、前記積層体の前記積層方向の両端の表面に形成されている導電膜を含む。

コイルと外部電極とが、相互に反対側に偏って配置されているため、両者の間に発生する浮遊容量を低減することができる。

本発明の第３の観点によるチップインダクタは、第１または第２の観点によるチップインダクタの構成に加えて、
前記積層方向に関して前記コイルパターンの最下端よりも下側において、前記コイルと前記外部電極とが接続されている。

コイルパターンの最下端より下側においてコイルと外部電極とが接続されているため、コイルパターンの最下端において外部電極に接続されている構造に比べて、外部電極の上端を下側にずらすことができる。外部電極の上端を下側にずらすと、コイルと外部電極との間の浮遊容量を小さくすることができる。

本発明の第４の観点によるチップインダクタは、第１から第３の観点によるチップインダクタの構成に加えて、
前記積層方向及び前記上下方向の双方に直交する幅方向に関して、前記コイルの中央部において前記コイルが前記外部電極に接続されている。

複数のチップインダクタが行列状に分布する積層体を、個別のチップインダクタにカットするときに、カット位置が幅方向にずれても、カット位置がコイルと外部電極との接続箇所に重なる事象が生じにくい。このため、コイルと外部電極との接続箇所にカット位置が重なることに起因する信頼性の低下を抑制することができる。

本発明の第５の観点によるチップインダクタは、第１から第４の観点によるチップインダクタの構成に加えて、
一対の前記外部電極が、前記コイルに接続された一対の導電部材を含み、前記導電部材の各々は実装基板に固定される固定部を含み、前記固定部を実装基板に固定すると前記積層体が実装基板から間隔を隔てた状態で実装基板に支持される。

積層体と実装基板との間に間隙が確保されるため、コイルを実装基板から遠ざけることができる。これにより、コイルと実装基板の導体との間の浮遊容量を低減することができる。

本発明の第６の観点によるチップインダクタは、第１から第５の観点によるチップインダクタの構成に加えて、前記積層体の前記上下方向の寸法が、前記積層方向と直交する幅方向の寸法より大きい。

この構成により、コイルを実装基板からより遠ざけることができる。その結果、コイルと実装基板の導体との間の浮遊容量をより小さくすることができる。

チップインダクタの下側を実装基板に向けて実装基板に実装したときに、コイルパターンが実装面に対してコイルパターンが上側に偏って配置されることになるため、コイルと実装基板との距離が遠くなる。これにより、実装基板に設けられた導体とコイルとの間の浮遊容量を低減することができる。積層方向に直交する仮想平面へのコイルの垂直投影像の全域が、外部電極の垂直投影像と重なる構成と比べて、コイルと外部電極との間の浮遊容量を低減することができる。さらに、コイルによって発生する磁束のうち外部電極と交差する成分が少なくなる。これにより、渦電流に起因するＱ値の低下を抑制することができる。

図１は、第１の実施例によるチップインダクタの分解斜視図である。 図２Ａは、第１の実施例によるチップインダクタの斜視図であり、図２Ｂは、チップインダクタの概略断面図であり、図２Ｃは、積層方向に直交する仮想平面への、コイルの垂直投影像及び外部電極の垂直投影像を示す図であり、図２Ｄは、チップインダクタを実装基板に実装した状態の概略断面図である。 図３Ａ及び図３Ｂは、それぞれ比較例によるチップインダクタの斜視図及び概略断面図である。 図４Ａは、第１の参考例によるチップインダクタの概略断面図であり、図４Ｂは、第２の参考例によるチップインダクタの概略断面図である。 図５Ａは、第１の参考例によるチップインダクタ及び第２の参考例によるチップインダクタの高周波特性を測定するための測定系の概略図であり、図５Ｂは、測定系の等価回路図であり、図５Ｃは、透過特性Ｓ２１の測定結果を示すグラフである。 図６Ａは、第２の実施例によるチップインダクタを実装基板に実装した状態の概略断面図であり、図６Ｂ及び図６Ｃは、チップインダクタを実装基板に実装した状態の側面図である。 図７Ａ及び図７Ｂは、第２の実施例の第１の変形例によるチップインダクタを実装基板に実装した状態の側面図である。 図８Ａは、第２の実施例の第１の変形例によるチップインダクタのカット前の積層体の平面図であり、図８Ｂは、比較例によるチップインダクタのカット前の積層体の平面図である。 図９Ａ、図９Ｂ、及び図９Ｃは、第２の実施例の他の変形例によるチップインダクタの概略断面図である。 図１０は、第３の実施例によるチップインダクタを実装基板に実装した状態の概略断面図である。 図１１Ａは、第４の実施例によるチップインダクタを実装基板に実装した状態の概略断面図であり、図１１Ｂは、第４の実施例によるチップインダクタの側面図である。 図１２Ａは、第５の実施例によるチップインダクタの斜視図であり、図１２Ｂ、図１２Ｃ、及び図１２Ｄは、第５の実施例の変形例によるチップインダクタの正面図である。

［第１の実施例］
図１から図４Ｃまでの図面を参照して第１の実施例によるチップインダクタについて説明する。

図１は、第１の実施例によるチップインダクタの分解斜視図である。導体からなるコイルパターン１５が設けられた複数の絶縁体層１０が積層されている。複数の絶縁体層１０に設けられた複数のコイルパターン１５が相互に接続されてコイル１６を構成する。複数のコイルパターン１５は、絶縁体層１０に設けられたビアを介して積層方向に接続される。コイル１６のコイル軸は、積層方向と平行である。

コイルパターン１５及び絶縁体層１０を含む積層体の積層方向の両端に、それぞれ外部電極１２が設けられた絶縁体層１１が配置されている。一対の外部電極１２は、絶縁体層１０、１１に設けられたビアを介してコイル１６の両端に接続されている。

コイルパターン１５は、絶縁体層１０及び１１を含む積層体２０の内部において積層方向に直交する方向（図１において上側を向く方向）に偏って配置されている。外部電極１２は、コイルパターン１５が偏っている方向とは反対方向（図１において下側を向く方向）に偏って配置されている。

次に、積層体２０の製造方法の一例について説明する。まず、絶縁体層１０となるフェライトグリーンシートを準備する。フェライトグリーンシートに、積層方向に隣り合うコイルパターン１５を相互に接続するためのビアホールを形成する。ビアホールを形成したフェライトグリーンシートにコイルパターン１５を印刷する。コイルパターン１５が形成されたフェライトグリーンシートを積層して圧着する。圧着された複数のフェライトグリーンシートを切断してチップ化する。切断されたチップを焼成し、焼成されたチップのバレル研磨を行う。最後に、めっき等により外部電極１２を形成する。

図２Ａは、第１の実施例によるチップインダクタの斜視図である。チップインダクタはほぼ直方体の外形を有する。直方体の長さ方向が、図１に示した絶縁体層１０の積層方向に相当する。直方体の高さ方向が、図１の上下方向に相当し、図１に示したコイルパターン１５が図２Ａにおいて上側に偏って配置されている。チップインダクタの長さ方向（積層方向）の寸法が、高さ方向の寸法及び幅方向の寸法より大きい。

積層方向の両端面に、それぞれ外部電極１２が形成されている。外部電極１２は、端面の下側に偏って配置されており、積層体２０の底面の一部の領域まで覆っている。外部電極１２は、例えば銀（Ａｇ）等を主成分とする材料で形成された下地電極に、ニッケル（Ｎｉ）めっき及び錫（Ｓｎ）めっきを施すことにより形成される。なお、積層体２０の側面の一部まで外部電極１２が広がった構成としてもよい。

図２Ｂは、チップインダクタの概略断面図である。積層体２０の内部に、上側に偏ってコイル１６が配置されている。外部電極１２は、積層体２０の両端面の下側（積層体２０を基準としてコイル１６の偏り方向とは反対側）に偏った領域に形成されている。外部電極１２の各々は、積層体２０の底面の両端近傍の領域まで覆っている。外部電極１２は、それぞれコイル１６の両端に電気的に接続されている。コイル１６と外部電極１２との間に浮遊容量Ｃ１が発生する。

図２Ｃは、積層方向に直交する仮想平面５０への、コイルパターン１５の垂直投影像１５Ｐ及び外部電極１２の垂直投影像１２Ｐを示す図である。コイルパターン１５の仮想平面５０への垂直投影像１５Ｐは環状の形状を有する。垂直投影像１５Ｐの少なくとも一部分は、外部電極１２の垂直投影像１２Ｐと重ならない。特に、垂直投影像１５Ｐの上側の一部分は外部電極１２の垂直投影像１２Ｐに重ならない。

図２Ｄは、第１の実施例によるチップインダクタを実装基板３０に実装した状態の概略断面図である。実装基板３０の実装面（上面）に実装用の複数のランド３１が設けられている。実装面のうちランド３１以外の領域はソルダーレジスト等からなる保護絶縁膜３２で覆われている。チップインダクタの積層体２０の底面に形成されている外部電極１２と、ランド３１とが、はんだ３５で接続されることにより、チップインダクタが実装基板３０に実装される。実装基板３０の内部または表面に、配線、グランドプレーン等の導体３３が配置されている。導体３３とコイル１６との間に浮遊容量Ｃ２が発生する。

［第１の実施例の効果］
次に、図３Ａ及び図３Ｂに示した比較例と比較しながら、第１の実施例によるチップインダクタの優れた効果について説明する。

第１の実施例では、コイル１６のコイル軸が実装基板３０の実装面に対して平行な姿勢でチップインダクタが実装される。このため、チップインダクタの高さ方向の寸法を増大させることなくコイル１６の巻き数を増やすことができる。コイル１６の巻き数を増やすことにより、インダクタンスの大きなチップインダクタを作製することができる。

図２Ｄに示したように、コイル１６が積層体２０の上側に偏って配置されているため、コイル１６が上下いずれの方向にも偏らないで配置された場合に比べて、コイル１６と実装基板３０の導体３３との距離が長くなる。その結果、導体３３とコイル１６との間の浮遊容量Ｃ２を小さくすることができる。また、実装基板３０のうちチップインダクタの直下の領域に開口部等を設けることによって浮遊容量の低減を図る構造に比べて、第１の実施例では開口部を設ける必要がないため、チップインダクタの直下の実装基板３０内の領域に導体３３を配置することができる。すなわち、配線やグランドプレーン等の導体３３を配置することができる領域が広くなるという効果が得られる。

図３Ａ及び図３Ｂは、それぞれ比較例によるチップインダクタの斜視図及び概略断面図である。第１の実施例では、図２Ａに示したように、外部電極１２の各々が積層体２０の端面と底面との２つの面に形成されていた。比較例においては、外部電極１２が積層体２０の両端面の全域に配置されるとともに、上面、底面、及び側面の一部を覆っている。すなわち、外部電極１２が積層体２０の５つの面に配置されている。

比較例では、図３Ｂに示すように外部電極１２が積層体２０の端面の全域に配置されているため、コイル１６と外部電極１２との間に発生する浮遊容量Ｃ１が、第１の実施例における浮遊容量Ｃ１（図２Ｂ）よりも大きい。

第１の実施例においては、図３Ａ及び図３Ｂに示した比較例と比べて、コイル１６と外部電極１２との間に発生する浮遊容量Ｃ１を低減することができる。コイル１６と外部電極１２との間の浮遊容量Ｃ１、及びコイル１６と実装基板３０の導体３３との間の浮遊容量Ｃ２を低減することができるため、チップインダクタの高周波特性が改善される。

例えば、第１の実施例によるチップインダクタをチョークコイルとして使用する場合、浮遊容量を経由した高周波信号の漏れを低減することができる。これにより、より高周波数帯域まで信号の伝搬を阻止（チョーク）することが可能になる。

高周波磁場内に配置された導体には渦電流が発生する。この渦電流は、チップインダクタのＱ値を低下させる。図３Ａ及び図３Ｂに示した比較例によるチップインダクタにおいては、コイル１６によって発生する磁束のほぼ全ての成分が、外部電極１２と交差する。これに対し、図２Ｂに示した第１の実施例によるチップインダクタにおいては、コイル１６によって発生する磁束の一部の成分のみが外部電極１２と交差する。第１の実施例によるチップインダクタにおいては、外部電極１２と交差する磁束成分が少ないため、渦電流によるＱ値の低下を抑制することができる。

上記第１の実施例において、チップインダクタの上下方向（高さ方向）の寸法を大きくすることが好ましい。例えば、上下方向の寸法を、積層方向と直交する幅方向の寸法より大きくすることが好ましい。上下方向の寸法を大きくすると、実装基板３０からコイル１６をより遠ざけることができるため、実装基板３０の導体３３とコイル１６との間の浮遊容量Ｃ２（図２Ｄ）をより小さくすることができる。

［参考例によるチップインダクタの高周波特性の測定結果］
外部電極１２（図２Ａ、図２Ｂ）を下側に偏って配置することの効果を確認するために、図４Ａから図５Ｃまでの図面を参照して、参考例によるチップインダクタの高周波特性を測定した。次に、この測定結果について説明する。

図４Ａは、第１の参考例によるチップインダクタの概略断面図であり、図４Ｂは、第２の参考例によるチップインダクタの概略断面図である。第１の参考例及び第２の参考例によるチップインダクタにおいては、コイル１６が積層体２０の上下のいずれの方向にも偏っておらず、コイル１６の中心軸が積層体２０の高さ方向のほぼ中心に位置する。第１の参考例においては、第１の実施例（図２Ａ、図２Ｂ）の場合と同様に、外部電極１２が積層体２０の下側に偏って配置されている。第２の参考例においては、比較例（図３Ａ、図３Ｂ）の場合と同様に、外部電極１２が積層体２０の端面の全域、及び上面、底面、及び側面の一部の領域に配置されている。

図５Ａは、第１の参考例によるチップインダクタ４１及び第２の参考例によるチップインダクタ４２の高周波特性を測定するための測定系の概略図である。図５Ｂは、測定系の等価回路図である。チップインダクタ４１、４２は、インダクタンスと、浮遊容量Ｃ１、Ｃ２（図２Ｄ、図３Ｂ）との並列回路で表される。

測定系は、ネットワークアナライザ４０及び実装基板４５を含む。実装基板４５にマイクロストリップライン４６が形成されている。マイクロストリップライン４６のほぼ中間点が、測定対象のチップインダクタ４１または４２を介してグランドに接続される。マイクロストリップライン４６の一端Ｐ１から高周波信号を入力し、他端Ｐ２に出力される高周波信号を測定することにより、透過特性Ｓ２１が得られる。

図５Ｃは、透過特性Ｓ２１の測定結果を示すグラフである。横軸は周波数を単位「ＧＨｚ」で表し、縦軸は透過特性Ｓ２１を単位「ｄＢ」で表す。実線Ｌ４１が、図４Ａに示した第１の参考例によるチップインダクタ４１を実装基板４５（図５Ａ）に実装したときの測定結果を示し、破線Ｌ４２が、図４Ｂに示した第２の参考例によるチップインダクタ４２を実装基板４５（図５Ａ）に実装したときの測定結果を示す。透過特性Ｓ２１が低いということは、マイクロストリップライン４６からチップインダクタ４１または４２を介してグランドに流れた高周波信号の成分が多いことを意味する。

第１の参考例によるチップインダクタ４１（図４Ａ）をマイクロストリップライン４６に接続したときの透過特性Ｓ２１は、第２の参考例によるチップインダクタ４２（図４Ｂ）をマイクロストリップライン４６に接続したときの透過特性Ｓ２１に比べて、周波数５５ＧＨｚ近傍において改善されていることがわかる。これは、第２の参考例によるチップインダクタ４２は、第１の参考例によるチップインダクタ４１に比べて、周波数５５ＧＨｚ近傍の高周波信号をマイクロストリップライン４６からグランドに流してしまうことを意味する。言い換えると、第１の参考例によるチップインダクタ４１は、第２の参考例によるチップインダクタ４２と比べて、周波数５５ＧＨｚ近傍の高周波信号の阻止特性が高いことを意味する。

この阻止特性の相違は、第２の参考例によるチップインダクタ４２のコイル１６と外部電極１２との間に発生する浮遊容量Ｃ１が、第１の参考例によるチップインダクタ４１のコイル１６と外部電極１２との間に発生する浮遊容量Ｃ１よりも大きいことに起因する。

図４Ａから図５Ｃまでの図面に示した評価実験により、第１の実施例のように外部電極１２（図２Ａ、図２Ｂ）を積層体２０の端面の下側に偏らせて配置したことにより、高周波特性が改善されることが確認された。

［第２の実施例］
次に、図６Ａから図８Ｂまでの図面を参照して第２の実施例によるチップインダクタについて説明する。以下、第１の実施例によるチップインダクタと共通の構成については説明を省略する。

図６Ａは、第２の実施例によるチップインダクタを実装基板３０に実装した状態の概略断面図である。第１の実施例では、図２Ｂに示したように、コイル１６の最下端とほぼ同一の高さにおいて、コイル１６が外部電極１２に接続されている。これに対し、第２の実施例では、コイルパターン１５の最下端よりも下側において、コイル１６が外部電極１２に接続されている。

図６Ａに示すように、コイル１６は、コイルパターン１５と両端の調整パターン１８とを含む。調整パターン１８は、積層方向に関して両端のコイルパターン１５よりも外側に配置されている。調整パターン１８は絶縁体層１０（図１）に設けられた引き出し導体１９を介して両端のコイルパターン１５に接続されている。調整パターン１８は、コイル１６の両端をコイルパターン１５の下端より下方に引き出しており、複数のコイルパターン１５の最下端よりも下側において、端部引き出し導体１７を介して外部電極１２に接続されている。引き出し導体１９及び端部引き出し導体１７には、例えば絶縁体層１０、１１（図１）に形成されたビアホールを埋め込むビア導体が用いられる。

図６Ｂは、第２の実施例によるチップインダクタを積層方向に沿って見た側面図である。チップインダクタの内部に配置されたコイルパターン１５と調整パターン１８、及び外部電極１２で隠れた端部引き出し導体１７は破線で示されている。チップインダクタを積層方向に沿って見ると、複数のコイルパターン１５が重なって１つの環状の形状に見える。調整パターン１８がコイルパターン１５の下端よりも下側に向かって引き出されている。調整パターン１８の下端に、コイル１６と外部電極１２とを接続するための端部引き出し導体１７が配置されている。調整パターン１８は、積層方向及び上下方向の双方に直交する幅方向（図６Ｂにおいて左右方向）に関してコイルパターン１５の端と同じ位置に配置されている。

外部電極１２は、調整パターン１８の全域と重なり、さらにコイルパターン１５の一部と重なっている。コイルパターン１５と外部電極１２との重なり部分は、図２Ｃに示した第１の実施例における重なり部分より小さい。図６Ｃに示すように、外部電極１２の上端をコイルパターン１５の下端より低くし、外部電極１２の一部と調整パターン１８の一部とが重なり、外部電極１２とコイルパターン１５とが重ならないようにしてもよい。

［第２の実施例の効果］
次に、第２の実施例によるチップインダクタの優れた効果について説明する。第２の実施例によるチップインダクタにおいてもコイル１６が積層体２０の上側に偏って配置されているため、第１の実施例によるチップインダクタと同様の効果が得られる。

さらに、コイル１６と外部電極１２との接続箇所がコイルパターン１５の最下端より下側に配置され、コイルパターン１５と外部電極１２との重なり部分が小さい。このため、第２の実施例では第１の実施と比べて、チップインダクタのコイル１６と外部電極１２との間の浮遊容量Ｃ１（図６Ａ）が小さくなる。これにより、高周波特性の改善効果をより高めることができる。

［第２の実施例の第１の変形例］
次に、図７Ａから図８Ｂまでの図面を参照して、第２の実施例の第１の変形例によるチップインダクタについて説明する。以下、第２の実施例によるチップインダクタと共通の構成については説明を省略する。

図７Ａは、第２の実施例の第１の変形例によるチップインダクタを積層方向に沿って見た側面図である。第２の実施例では、図６Ｂに示したように、調整パターン１８が、積層体２０の幅方向に関してコイルパターン１５の端と同じ位置に配置されていた。第２の実施例の第１の変形例では、調整パターン１８が、積層体２０の幅方向に関してコイルパターン１５の中央部と同じ位置に配置されている。図７Ｂに示したように、第２の実施例の図６Ｃに示した構成と同様に、外部電極１２の上端をコイルパターン１５の下端より低くし、外部電極１２とコイルパターン１５とが重ならないようにしてもよい。

次に、図８Ａ及び図８Ｂを参照して、第２の実施例の第１の変形例の効果について説明する。
図８Ａは、第２の実施例の第１の変形例によるチップインダクタのカット前の積層体の平面図である。シート状の積層体の面内に複数のチップインダクタが行列状に配置されている。シート状の積層体をカット位置２１においてギロチンカッター、ダイサー等を用いてカットすることにより、個々のチップインダクタに分離される。コイル１６と外部電極１２（図６Ａ）とを接続するための端部引き出し導体１７が、各チップインダクタの幅方向のほぼ中央部に配置されている。積層体のカット位置の位置ずれにより、実際のカット位置２２が目標とするカット位置２１からずれる場合がある。

図８Ｂは、比較例によるチップインダクタのカット前の積層体の平面図である。比較例においては、コイル１６と外部電極１２（図６Ａ）とを接続するための端部引き出し導体１７が、各チップインダクタの幅方向の端の近傍に配置されている。目標とするカット位置２１と端部引き出し導体１７との幅方向の間隔が狭いため、実際のカット位置２２が目標とするカット位置２１から幅方向にずれた場合にカット位置２２が端部引き出し導体１７を通過してしまう可能性が高まる。

実際のカット位置２２が端部引き出し導体１７を通過してしまうと、外部電極１２とコイル１６との接続箇所の接触面積が小さくなる。チップインダクタに大電流が流れると、外部電極１２とコイル１６との接続箇所で断線が発生しやすい。外部電極１２とコイル１６との接続箇所の接触面積が小さくなると、断線の発生しやすい箇所で、さらに断線が発生しやすくなってしまう。また、接触面積が小さくなると接触箇所の接触抵抗が大きくなるため、チップインダクタの直流抵抗が大きくなってしまう。

第２の実施例の第１の変形例では、図８Ａに示したように目標とするカット位置２１と端部引き出し導体１７との幅方向の間隔が、図８Ｂに示した比較例に比べて広い。このため、実際のカット位置２２が目標とするカット位置２１から幅方向にずれたとしても、カット位置２２が端部引き出し導体１７を通過する事象が発生しにくい。このため、コイル１６と外部電極１２との接続箇所の接触面積の減少に起因するチップインダクタの直流抵抗の増大、及び断線の発生を抑制することができる。

一般的に、チップインダクタの外部電極１２は、ディップコーティング法、溝に埋め込んだ導電ペーストを押し上げる方法等により形成される。いずれの方法を採用する場合でも、積層体２０（図７Ａ、図７Ｂ）の端面において幅方向の中央部から離れるほど、外部電極１２形成時の加工ばらつき、例えば厚さのばらつきが大きくなる。第２の実施例の第１の変形例では、端部引き出し導体１７が幅方向の中央部に配置されているため、端部引き出し導体１７と外部電極１２との接続箇所において外部電極１２の加工のばらつきが低減される。これにより、外部電極１２の加工のばらつきに起因する信頼性の低下を抑制することができる。

図６Ｂ及び図７Ａにおいて、実装基板３０（図６Ａ）のランド３１からコイル１６に向かう電流経路５２を複数の矢印で示す。第２の実施例の第１の変形例によるチップインダクタのように、端部引き出し導体１７を幅方向のほぼ中央部に配置すると、端部引き出し導体１７を端に配置した場合（図６Ｂ）に比べて、ランド３１から端部引き出し導体１７までの電流経路５２の平均長が短くなる。このため、チップインダクタの直流抵抗を低減させることができる。

第２の実施例の第１の変形例において「中央部」とは、幾何学的に真の中心であることを意味しない。「中央部」は、端よりも真の中心に近づき、上述の効果が得られるような位置を意味している。例えば、幅方向に関して真の中心から左右の端に向かって加工精度に起因するばらつき程度、例えば４０μｍずれた位置の間を「中央部」と定義してもよい。

［第２の実施例の他の変形例］
次に、図９Ａから図９Ｃまでの図面を参照して、第２の実施例の他の変形例によるチップインダクタについて説明する。図９Ａ、図９Ｂ、及び図９Ｃは、それぞれ各変形例によるチップインダクタの概略断面図である。以下、第２の実施例によるチップインダクタと共通の構成については説明を省略する。

図９Ａに示した変形例では、図６Ａに示した第２の実施例によるチップインダクタに比べて、調整パターン１８がより下側まで引き下ろされている。第２の実施例と比較して、コイル１６と外部電極１２との接続箇所がより下側に位置する。外部電極１２の上端も、第２の実施例と比較してより下側に位置する。このため、コイル１６と外部電極１２との間の浮遊容量Ｃ１をより小さくすることができる。ただし、調整パターン１８の下端と外部電極１２とを接続する端部引き出し導体１７から積層体２０の底面までの距離が短くなる。このため、積層体２０の底面に設けられた外部電極１２と端部引き出し導体１７との間の浮遊容量Ｃ３が無視できなくなる。

図９Ｂに示した変形例では、コイル１６と外部電極１２との接続箇所の位置、及び外部電極１２の上端の位置は、図９Ａに示した変形例の場合と同一である。図９Ｂに示した変形例では、図９Ａに示した変形例と比較して、端部引き出し導体１７の積層方向の寸法（長さ）が小さい。これにより、積層体２０の底面に設けられた外部電極１２と端部引き出し導体１７との間の浮遊容量Ｃ３を小さくすることができる。浮遊容量Ｃ３をできる限り小さくするために、端部引き出し導体１７を短くすることが好ましい。例えば、端部引き出し導体１７を収容するビアホールが設けられた絶縁体層を薄くすることにより、端部引き出し導体１７を短くすることができる。

ただし、端部引き出し導体１７を収容するビアホールが設けられた絶縁体層を薄くしすぎるとチップに分離するカット工程で絶縁体層の剥がれが生じやすくなる。絶縁体層の剥がれを抑制するために、端部引き出し導体１７を収容するビアホールが設けられた絶縁体層の厚さを、コイルパターン１５の厚さと、相互に隣り合うコイルパターン１５の間の厚さとの合計値以上にすることが好ましい。

引き出し導体１９の長さと端部引き出し導体１７の長さとの合計を一定にする場合、端部引き出し導体１７を引き出し導体１９よりも短くすることが好ましい。端部引き出し導体１７及び引き出し導体１９の長さの調整は、端部引き出し導体１７及び引き出し導体１９を収容するビアホールが設けられた絶縁体層の厚さまたは層数を調整することにより行うことができる。

図９Ｃに示した例では、調整パターン１８と両端のコイルパターン１５とを接続する引き出し導体１９が、コイルパターン１５の最も高い位置と同じ高さに配置されている。引き出し導体１９を高い位置に配置することにより、引き出し導体１９と実装基板３０との間の浮遊容量を低減させることができる。引き出し導体１９を長くして、コイルパターン１５と調整パターン１８との間隔を広げることにより、コイルパターン１５と調整パターン１８との間の浮遊容量Ｃ４を低減させることができる。

［第３の実施例］
次に、図１０を参照して第３の実施例によるチップインダクタについて説明する。以下、第１の実施例によるチップインダクタと共通の構成については説明を省略する。

図１０は、第３の実施例によるチップインダクタを実装基板３０に実装した状態の概略断面図である。第１の実施例では、外部電極１２として、積層体２０の端面及び底面に形成された導電膜が用いられていた（図２Ａ、図２Ｂ）。第３の実施例では、外部電極１２が、積層体２０の端面及び底面に形成された導電膜１２Ａと、積層体２０の両端にそれぞれ配置された導電部材１２Ｂとを含む。

導電膜１２Ａの構成は、第１の実施例によるチップインダクタの外部電極１２（図２Ａ、図２Ｂ）の構成と同一である。導電部材１２Ｂは、導電膜１２Ａに取付けられており、導電部材１２Ｂの下端が積層体２０の底面より低い位置まで延びている。導電部材１２Ｂは、例えば、チップインダクタを実装基板３０に実装する時に用いられるはんだ３５の融点より高い融点を持つはんだによって導電膜１２Ａに接続される。

導電部材１２Ｂの下端はＬ字状に折り曲げられて固定部１２Ｃとされている。固定部１２Ｃが実装基板３０のランド３１にはんだ３５等によって固定されることによって、チップインダクタが実装基板３０に実装される。積層体２０は導電部材１２Ｂによって、積層体２０が実装基板３０から間隔を隔てた状態で実装基板３０に支持される。導電部材１２Ｂは、積層体２０を実装基板３０から浮かして機械的に支持するのに十分な機械的強度（剛性）を有する。

次に、第３の実施例の優れた効果について説明する。第３の実施例では、実装基板３０に設けられた導体３３からコイル１６までの距離が、第１の実施例における当該距離よりも長くなる。このため、導体３３とコイル１６との間に発生する浮遊容量Ｃ２が、第１の実施例における浮遊容量Ｃ２より小さくなる。その結果、チップインダクタの高周波特性をより改善することができる。

［第４の実施例］
次に、図１１Ａ及び図１１Ｂを参照して第４の実施例によるチップインダクタについて説明する。以下、第３の実施例によるチップインダクタと共通の構成については説明を省略する。

図１１Ａは、第４の実施例によるチップインダクタを実装基板３０に実装した状態の概略断面図である。第３の実施例では、図１０に示したように外部電極１２が、積層体２０の端面と底面とに形成された導電膜１２Ａと、積層体２０を実装基板３０から浮かせて支持する導電部材１２Ｂとを含んでいた。第４の実施例では、積層体２０の端面及び底面に導電膜１２Ａ（図１０）が形成されておらず、積層体２０を支持するのに十分な機械的強度を有する導電部材１２Ｂのみによって外部電極１２が構成される。

導電部材１２Ｂの上端がＬ字状に折り曲げられており、折り曲げられた部分の先端において導電部材１２Ｂが積層体２０に固定されている。導電部材１２Ｂと積層体２０との固定箇所よりも下方においては、積層体２０の端面と導電部材１２Ｂとの間に間隙が確保されている。導電部材１２Ｂの下端の固定部１２Ｃの構成は、第３の実施例によるチップインダクタの導電部材１２Ｂの構成と同一である。

図１１Ｂは、第４の実施例によるチップインダクタの側面図である。積層体２０の端面に、コイル１６（図１１Ａ）に接続された端部引き出し導体１７が露出している。さらに、積層体２０の端面に、コイル１６に接続されていない導電性のランド１３が印刷されている。導電部材１２Ｂが、その上側の先端において端部引き出し導体１７及びランド１３に接続されるとともに、導電部材１２Ｂが積層体２０に機械的に固定されている。端部引き出し導体１７及びランド１３と導電部材１２Ｂとの接続には、例えばチップインダクタを実装基板３０に実装する時に用いられるはんだ３５（図１１Ａ）の融点より高い融点を持つはんだを用いることができる。ランド１３は、積層体２０への導電部材１２Ｂの取り付け強度を高める役割を持つ。積層体２０への導電部材１２Ｂの取り付け強度を高めるために、ランド１３を複数個配置することが好ましい。

次に、第４の実施例の優れた効果について説明する。第４の実施例では、図１１Ａに示したように、導電部材１２Ｂと積層体２０との接続箇所より下方において、導電部材１２Ｂが積層体２０の端面から浮いているため、コイル１６と導電部材１２Ｂとの間に発生する浮遊容量Ｃ１を低減することができる。

次に第４の実施例の変形例について説明する。第４の実施例では、コイル１６と導電部材１２Ｂとが１つの端部引き出し導体１７を介して接続されているが、複数の端部引き出し導体１７を設けてもよい。例えば、図１１Ｂに示した側面図におけるランド１３の位置に、端部引き出し導体１７を設けてもよい。この変形例においては、積層体２０への導電部材１２Ｂの取り付け強度が、図１１Ｂに示した第４の実施例の場合と同程度になる。さらに、コイル１６と導電部材１２Ｂとが複数の端部引き出し導体１７によって電気的に接続されるため、コイル１６と導電部材１２Ｂとの電気的接続の信頼性を高めることができる。

［第５の実施例］
次に、図１２Ａから図１２Ｄまでの図面を参照して、第５の実施例、及びその変形例によるチップインダクタについて説明する。以下、第１の実施例によるチップインダクタ（図１、図２Ａから図２Ｄ）と共通の構成については説明を省略する。

図１２Ａは、第５の実施例によるチップインダクタの斜視図である。第１の実施例では、外部電極１２（図２Ａ）が積層体２０の端面と底面とに形成されていたが、第５の実施例では、外部電極１２が積層体２０の側面の一部にまで回り込んで形成されている。端面に形成された外部電極１２の上端ＰＡと、底面に形成された外部電極１２の内側の先端ＰＢとを接続する直線よりも下方の領域に、外部電極１２の側面部分が形成されている。その結果、外部電極１２の、側面に回り込んだ部分の形状は直角三角形になる。

図１２Ｂ、図１２Ｃ、図１２Ｄは、第５の実施例の変形例によるチップインダクタの正面図である。図１２Ｂに示した変形例では、側面に形成された外部電極１２が、直角三角形の斜辺を外側に膨らませた形状を有する。図１２Ｃに示した変形例では、側面に形成された外部電極１２が、直角三角形の斜辺を内側に向かって湾曲させた形状を有する。図１２Ｄに示した変形例では、側面に形成された外部電極１２が長方形の上辺をアーチ型に変形させた形状を有する。

図１２Ｂ、図１２Ｃ、図１２Ｄに示したように、端面に形成された外部電極１２の上端ＰＡ（図１２Ａ）と、底面に形成された外部電極１２の内側の先端ＰＢ（図１２Ａ）とを接続する線を種々の曲線とし、この曲線よりも下側の領域に外部電極１２の側面部分を形成してもよい。

上述の各実施例は例示であり、異なる実施例で示した構成の部分的な置換または組み合わせが可能であることは言うまでもない。複数の実施例の同様の構成による同様の作用効果については実施例ごとには逐次言及しない。さらに、本発明は上述の実施例に制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。

１０ 絶縁体層
１１ 端の絶縁体層
１２ 外部電極
１２Ａ 導電膜
１２Ｂ 導電部材
１２Ｃ 固定部
１２Ｐ 外部電極の垂直投影像
１３ ランド
１５ コイルパターン
１５Ｐ コイルパターンの垂直投影像
１６ コイル
１７ 端部引き出し導体
１８ 調整パターン
１９ 引き出し導体
２０ 積層体
２１ 目標とするカット位置
２２ 実際のカット位置
３０ 実装基板
３１ ランド
３２ 保護絶縁膜
３３ 導体
３５ はんだ
４０ ネットワークアナライザ
４１ 第１の参考例によるチップインダクタ
４２ 第２の参考例によるチップインダクタ
４５ 実装基板
４６ マイクロストリップライン
５０ 積層方向と直交する仮想平面
５２ 電流経路
Ｃ１、Ｃ２、Ｃ３、Ｃ４ 浮遊容量

Claims (6)

1. コイルパターンが設けられた複数の絶縁体層が積層され、複数の前記コイルパターンが相互に接続されて積層方向と平行なコイル軸を持つコイルを構成している積層体と、
   前記積層方向の両端にそれぞれ配置され、前記コイルに接続された一対の外部電極と
   を有し、
   前記積層方向に直交する一方向を上下方向と定義したとき、前記コイルパターンは、前記積層体の内部において上側に偏って配置されており、
   前記積層方向に直交する仮想平面への前記コイルの垂直投影像の少なくとも上側の一部分が、前記外部電極の垂直投影像と重ならないチップインダクタ。
2. 一対の前記外部電極は、前記積層体を基準として下側に偏って配置されており、前記積層体の前記積層方向の両端の表面に形成されている導電膜を含む請求項１に記載のチップインダクタ。
3. 前記積層方向に関して前記コイルパターンの最下端よりも下側において、前記コイルと前記外部電極とが接続されている請求項１または２に記載のチップインダクタ。
4. 前記積層方向及び前記上下方向の双方に直交する幅方向に関して、前記コイルの中央部において前記コイルが前記外部電極に接続されている請求項１乃至３のいずれか１項に記載のチップインダクタ。
5. 一対の前記外部電極は、前記コイルに接続された一対の導電部材を含み、前記導電部材の各々は実装基板に固定される固定部を含み、前記固定部を実装基板に固定すると前記積層体が実装基板から間隔を隔てた状態で実装基板に支持される請求項１乃至４のいずれか１項に記載のチップインダクタ。
6. 前記積層体の前記上下方向の寸法が、前記積層方向と直交する幅方向の寸法より大きい請求項１乃至５のいずれか１項に記載のチップインダクタ。

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