JP2018088539A - ショットキー接触部を有する半導体デバイスを製造するための方法 - Google Patents

ショットキー接触部を有する半導体デバイスを製造するための方法 Download PDF

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Abstract

【課題】 ショットキー接触部を有する半導体デバイスを製造するための方法を提供する。【解決手段】 半導体デバイスは、基板表面（１１１）を有するｎドープ単結晶半導体基板（１１０）と、このｎドープ単結晶半導体基板（１１０）の基板表面（１１１）でのアモルファスｎドープ半導体表面層（１１３）と、このアモルファスｎドープ半導体表面層（１１３）と接触しているショットキー接合形成材料（１５１）とを含み、このショットキー接合形成材料（１５１）が、アモルファスｎドープ半導体表面層（１１３）との少なくとも１つのショットキー接触部を形成する。【選択図】 図１

Description

本明細書に記載の実施形態は、ショットキー接触部（Schottky contact）を有する半導体デバイスを製造するための方法、および単結晶半導体本体とショットキー障壁形成金属との間にアモルファス半導体表面層を有する半導体デバイスに関する。
その低い損失および高いスイッチング速度により、パワー・デバイスを高速スイッチングするためにショットキー接合が使用される。ショットキー接合の障壁高さは、半導体材料、および半導体材料とショットキー接合を形成するのに使用される金属に依存する。それに加えて、表面の欠陥および他の表面特性が、ショットキー接合の質に影響を及ぼし、障壁高さを変化させることがある。しかし、特にパワー・デバイス用には、良好に規定されたショットキー接合が必要となる。
ショットキー障壁高さの変化を抑制するには、普通、半導体基板の表面を乾燥化学ＲＩＥプロセス（反応性イオン・エッチング）にさらして、フッ素で表面を飽和させてもよく、これはフッ素コーティングと呼ばれる。しかし、フッ素コーティングは、専らショットキー障壁形成金属を後で気相成長させるのと組み合わせるのに適している。さらに、フッ素コーティングは、十分に安定ではなさそうである。
上記に鑑み、改良する必要がある。
一実施形態によれば、少なくとも１つのショットキー接触部を有する半導体デバイスを製造するための方法は、基板表面を有する半導体基板を設けるステップと、基板表面を容量結合プラズマにさらすことによって半導体基板を前処理するステップであって、プラズマに容量結合している電力が０Ｗ〜８０Ｗの間の範囲であり、具体的には５Ｗ〜６０Ｗの間の範囲であり、より具体的には５Ｗ〜４０Ｗの間の範囲であるステップと、ショットキー接合形成材料を前処理済みの基板表面上にスパッタリングして、ショットキー接合形成材料と半導体基板の間にショットキー接触部を形成するステップとを含む。
一実施形態によれば、少なくとも１つのショットキー接触部を有する半導体デバイスを製造するための方法は、基板表面を有する半導体基板を設けるステップと、基板表面を容量結合プラズマに１２０秒未満にわたってさらすことによって半導体基板を前処理するステップであって、そのときの圧力が０．１１パスカル（０．８ミリトル）未満であり、具体的には０．０１３３パスカル（０．１ミリトル）〜０．１１パスカル（０．８ミリトル）の間であるステップと、ショットキー接合形成材料を前処理済みの基板表面上にスパッタリングして、ショットキー接触部を形成するステップとを含む。
一実施形態によれば、半導体ウェーハには、ウェーハ表面と、このウェーハ表面に形成された複数のショットキー接触部とを有するｎドープ半導体ウェーハが含まれ、このショットキー接触部のそれぞれがショットキー障壁高さを有する。ショットキー接触部のショットキー障壁高さの標準偏差は、ショットキー接触部の複数のショットキー障壁高さの算術平均ショットキー障壁高さの５％未満であり、具体的には２％未満であり、より具体的には１％未満である。
一実施形態によれば、半導体デバイスは、基板表面を有するｎドープ単結晶半導体基板と、ｎドープ単結晶半導体基板の基板表面でのアモルファスｎドープ半導体表面層と、このアモルファスｎドープ半導体表面層と接触しているショットキー接合形成材料とを含む。ショットキー接合形成材料は、アモルファスｎドープ半導体表面層との少なくとも１つのショットキー接触部を形成する。
以下の詳細な説明を読み、添付の図面を見れば、追加の特徴および利点が当業者には理解されよう。
各図における構成要素は必ずしも縮尺通りではなく、代わりに本発明の原理を説明することに重点が置かれている。さらに、各図において、同じ参照符号は対応する部品を示す。各図面において以下の通りである。
一実施形態によるショットキー接合部を有する半導体デバイスを示す。 半導体ウェーハ上の測定ポイントの位置を示す。 比較プロセスに従って処理された半導体ウェーハ上の様々な位置でのショットキー障壁高さの測定結果を示す。 比較プロセスに従って処理された半導体ウェーハ上の様々な位置でのショットキー障壁高さの測定結果を示す。 一実施形態に従って処理された半導体ウェーハ上の様々な位置でのショットキー障壁高さの測定結果を示す。 一実施形態に従って処理された半導体ウェーハ上の様々な位置でのショットキー障壁高さの測定結果を示す。 比較プロセスに従って処理された半導体ウェーハ上の様々な位置でのショットキー障壁高さの測定結果を示す。 一実施形態に従って処理された半導体ウェーハ上の様々な位置でのショットキー障壁高さの測定結果を示す。 一実施形態により半導体デバイスを製造するための方法のプロセスを示す。 一実施形態により半導体デバイスを製造するための方法のプロセスを示す。 一実施形態により半導体デバイスを製造するための方法のプロセスを示す。 一実施形態により半導体デバイスを製造するための方法のプロセスを示す。 一実施形態により半導体デバイスを製造するための方法のプロセスを示す。 一実施形態により半導体デバイスを製造するための方法のプロセスを示す。 一実施形態により半導体デバイスを製造するための方法のプロセスを示す。 一実施形態により半導体デバイスを製造するための方法のプロセスを示す。
以下の、発明を実施するための形態では、その一部分を形成する添付図面を参照し、本発明を実施し得る具体的な実施形態を例として示す。この点に関しては、「頂部」、「底部」、「前部」、「後部」、「先行」、「後続」、「横方向」、「垂直方向」など方向を表す用語は、説明している１つまたは複数の図の向きに関連して使用されている。各実施形態の構成要素は、複数の異なる向きに配置することができるので、方向を表す用語は、説明するために使用されるものであって、限定するものではない。本発明の範囲から逸脱することなく、他の実施形態を利用してもよく、構造的または論理的な変更を加えてもよいことを理解されたい。したがって、以下の詳細な説明は限定的な意味にとらえるべきではなく、本発明の範囲は添付特許請求の範囲によって定義される。説明されている各実施形態では具体的な文言を使用しているが、これらの文言は、添付特許請求の範囲に記載の範囲を限定するものと解釈すべきではない。
本明細書では、半導体基板の第２の面または表面は、下側または裏側の面または表面によって形成されると考えられ、第１の面または表面は、半導体基板の上側、前側、または主要な面または表面によって形成されると考えられる。したがって、本明細書で使用されている用語「上方」および「下方」は、この向きを考慮した、ある構造的特徴に対する別の構造的特徴の相対的な位置を示す。
用語「電気接続」および「電気的に接続された」は、２つの要素間のオーミック接続を示す。
次に、図１を参照して一実施形態を説明する。半導体デバイス１００は、第１の表面または第１の面とも呼ばれる、基板表面１１１を有する単結晶半導体基板１１０を含む。半導体基板１１０は、第１の表面１１１の反対側に配置された第２の表面または面１１２を有する。半導体基板１１０は、たとえば、ｎドープすることができる。
半導体基板１１０は、半導体構成部品を製造するのに適した、また特にショットキー・ダイオードを製造するのに適した任意の半導体材料から作製することができる。このような材料の例には、それだけには限定されないが、いくつか例を挙げると、シリコン（Ｓｉ）などの基本半導体材料、炭化ケイ素（ＳｉＣ）またはシリコン・ゲルマニウム（ＳｉＧｅ）などのＩＶ族化合物半導体材料、ガリウムヒ素（ＧａＡｓ）、ガリウム・リン（ＧａＰ）、インジウム・リン（ＩｎＰ）、窒化ガリウム（ＧａＮ）、窒化アルミニウム・ガリウム（ＡｌＧａＮ）、インジウム・ガリウム・リン（ＩｎＧａＰ）、またはインジウム・ガリウムヒ素リン（ＩｎＧａＡｓＰ）などの２成分、３成分、または４成分のＩＩＩ−Ｖ族半導体材料、および、テルル化カドミウム（ＣｄＴｅ）や水銀カドミウム・テルル（ＨｇＣｄＴｅ）などの２成分または３成分のＩＩ−ＶＩ族半導体材料が含まれる。前述の半導体材料は、ホモ接合半導体材料とも呼ばれる。２つの異なる半導体材料を組み合わせると、ヘテロ接合の半導体材料が形成される。ヘテロ接合の半導体材料の例には、それだけに限定されないが、シリコン（ＳｉｘＣ１−ｘ）およびＳｉＧｅのヘテロ接合半導体材料が含まれる。
一実施形態によれば、半導体基板１１０は、ＳｉＣ、Ｓｉ、ＳｉＧｅ、ＧａＡｓ、ＧａＮ、ＡｌＧａＡｓ、ＧａＩｎＰ、ＧａＡｓＰなどのＩＩＩ−Ｖ族化合物半導体、（ＩＩＩ、ＩＩＩ）Ｖ族化合物半導体、ＩＩＩ（Ｖ、Ｖ）族化合物半導体、またはダイヤモンドを含む。現在のパワー半導体用途では、主としてＳｉ、ＳｉＣ、およびＧａＮの材料が使用される。
アモルファス半導体表面層１１３は、単結晶半導体基板１１０の基板表面１１１で形成されるか、基板表面上にある。アモルファス半導体表面層１１３は、半導体基板１１０と同じ導電性タイプを有し、たとえば、ｎドープすることができる。アモルファス半導体表面層１１３は同程度に薄く、一実施形態による約２ｎｍ〜約８ｎｍの間の範囲の厚さを有することができる。一実施形態によれば、この厚さは約３ｎｍ〜約７ｎｍの間の範囲にある。アモルファス半導体表面層１１３の存在および厚さは、たとえば、走査型電子顕微鏡分析と組み合わせてカットされた集束イオンビームを使用して決定することができる。
ショットキー接合形成材料１５１は、アモルファス半導体表面層１１３の上にあり、それと物理的に接触している。ショットキー接合形成材料１５１は、アモルファス半導体表面層１１３と、少なくとも１つで通常は複数の、分離した別個のショットキー接触部を形成する。各ショットキー接触部は、一実施形態に従ってショットキー・ダイオードを形成する。
図１には、ショットキー接合形成材料１５１の上でそれに接触している、オプションの第１のメタライゼーション層１５３がさらに示してある。第１のメタライゼーション層１５３は、ショットキー接合形成材料１５１とともに、アノード・メタライゼーションを形成する。
ショットキー接合形成材料１５１は、モリブデン、窒化モリブデン、チタニウム、窒化チタン、タンタル、窒化タンタル、タングステン、窒化タングステン、ドーピング濃度が少なくとも１０１７／ｃｍ３の多結晶シリコン、およびそれらの任意の組合せから選択することができる。モリブデンおよび窒化モリブデンが、障壁高さの低いショットキー接触部をもたらし、この接触部が電力損失およびスイッチング速度に鑑みて有益である。窒化モリブデンは、ＭｏｘＮｙの一般形式とすることができる。さらに、ショットキー接合形成材料１５１として、チタニウムまたは窒化チタンを有利に使用することもできる。一般に、障壁高さは低いことが望ましい。それというのも、これにより、オン状態で、ショットキー・ダイオードを有する半導体デバイス１００のスイッチング中に電力損失を低減するからである。
ショットキー接触部またはショットキー接合部のショットキー障壁高さは、さらに以下で詳細に説明する方法を使用して良好に規定される。簡単に言えば、ショットキー接合形成材料１５１を堆積させる前に、前処理と呼ばれる表面処理を施すことによって、ショットキー・ダイオードの絶対障壁高さを調整することができる。さらに、個別のショットキー・ダイオードおよび接合部でのショットキー障壁高さのばらつきを低減することができ、これによって製造プロセスの歩留りが向上する。
半導体表面１１１の前処理は、容量結合プラズマ、特に不活性雰囲気中に基板表面１１１をさらすステップを含む。この処理中プラズマに容量結合している電力は、０Ｗ〜８０Ｗの間の範囲とし、具体的には５Ｗ〜６０Ｗの間の範囲とし、より具体的には５Ｗ〜４０Ｗの間の範囲とすることができる。プラズマ中でのこのような表面処理は、非常に軽いイオン・スパッタ処理（化学反応性の高い成分なしでの物理的なイオン処理）として説明することができ、ショットキー障壁接合部の質を改善し、ショットキー障壁高さを調節できることが実験によって確かめられた。さらに、表面の質のばらつきを低減することができ、これにより、同じウェーハ上で製造される別個のショットキー・ダイオードの障壁高さが均一化される。
カソード・メタライゼーションを形成する第２のメタライゼーション１５２は、第２の表面１１２上に形成することができ、半導体基板１１０とオーム接触することができる。
ショットキー接触部は、たとえば、図９Ａ〜９Ｃに示す方法によって形成することができる。
図９Ａに示すように、基板表面すなわち第１の表面２１１を有する半導体基板２１０が設けられている。半導体基板２１０の第２の表面すなわち面２１２は、基板表面２１１の反対側に配置されている。
図９Ｂに示すように、さらなるプロセスでは、基板表面２１１を容量結合プラズマ２８０にさらすことによって半導体基板２１０が前処理される。プラズマに容量結合している電力は、一実施形態によれば、０Ｗ〜８０Ｗの間の範囲とすることができる。より具体的な実施形態では、この電力は、５Ｗ〜６０Ｗの間の範囲とし、より具体的には５Ｗ〜４０Ｗの間の範囲とすることができる。プラズマに結合する電力は通常、スパッタエッチングに必要な電力よりもはるかに低い。
基板表面２１１を前処理することによって、アモルファスｎドープ半導体表面層２１３を形成する欠陥が形成される。
前処理プロセスは、基板表面２１１に近接した半導体基板２１０内の良好に規定された構造欠陥、具体的には前述の通り数ナノメートルの範囲の構造欠陥をもたらすことを目的とする。前処理プロセスによって半導体基板２１０がわずかにエッチングされる場合があるが、半導体基板２１０から材料を取り外す必要はない。前処理の主な効果は、図９Ｂに示し、前述したように、薄いアモルファス半導体表面層２１３が形成されることである。半導体基板２１０が部分的に取り除かれる可能性のある非常に長いプロセス時間で前処理が実行されるときでも、形成されたアモルファス半導体表面層２１３は、スパッタ時間はどうであれ、所与の電力に対して同じ厚さとなるはずである。
たとえば、前処理プロセスの総エッチング量は、ＳｉＯ２の等価な除去量で表すと、１０ｎｍ未満、具体的には５ｎｍ未満とすることができる。エッチング速度は通常、様々なエッチング・プロセス間で比較できるよう、ＳｉＯ２の除去量で表される。
一実施形態によれば、前処理プロセスは、化学反応性の高い種がない状態で、不活性雰囲気中、たとえばアルゴン雰囲気中で実行される。一実施形態によれば、実質上アルゴンから構成されるプラズマ中で前処理が実行される。本明細書において「実質的に構成される」は、アルゴン雰囲気中の不純物は、不可避のもののみが存在することを意味する。
ショットキー接合形成材料を堆積させる前に、特にインサイチュ・スパッタリング（in-situ sputtering）として実行される前処理によって、基板表面において良好に規定された密度で構造欠陥がもたらされる。これらの欠陥を含む層領域は、アモルファス半導体表面層２１３と呼ばれる。構造欠陥すなわち結晶欠陥は電気的に活性な欠陥でもあり、これが、半導体基板２１０のバンドギャップ内の所与の電気的位置にフェルミ準位を固定する。したがって、基板表面２１１でのフェルミ準位は、所定の値に再現性よく固定することができる。構造欠陥は長期間安定であり、以下の処理ステップによって著しく影響を受けることがない。
半導体基板２１０としてＳｉＣを使用するとき、バンドギャップ内に一定の電気的位置を有する構造欠陥を形成することができる。この欠陥は、たとえば、ＳｉＣの価電子帯を下回る１ｅＶ〜１．５ｅＶの範囲とすることができる。
フェルミ準位の固定は、プラズマ放電２８０に結合されたＲＦ電力（容量結合した電力）、プラズマ密度、基板のバイアス、プラズマ・チャンバの圧力、それらの任意の組合せなど、プロセス・パラメータを調整することによって制御することができる。具体的には、たとえば、プラズマ前処理中の圧力を変化させることによって欠陥密度を調整することができる。たとえば、プラズマに容量結合している電力によって、欠陥の幾何学的な深さを調整することができる。
プラズマに結合されている電力は低いので、相対的に高いプラズマ電力によって形成される幾何学的に深い欠陥とは異なり、幾何学的に浅い欠陥のみが形成される。前処理ではまた、半導体基板２１０に不純物を打ち込まないが、電気的に活性な欠陥の役割を果たす構造欠陥を主に形成する。
前処理は、具体的には、本質的に表面特性が様々なＳｉＣなどの化合物半導体にとって有益である。前処理によって形成される構造欠陥は支配的な表面欠陥を形成し、その結果、表面特性の他の変化は、基板表面でのフェルミ準位の位置に影響を及ぼす可能性もあるが、関連性が低い。ショットキー接触部の障壁高さへの元の表面特性の影響は、前処理によってもたらされる構造欠陥の影響と比較して同程度に低いと考えられる。したがって、密度が良好に規定され、均質性の高い構造欠陥が形成されるとき、フェルミ準位したがって障壁高さの局所的な変化を低減することができる。
さらに、フェルミ準位の絶対位置は、主に障壁高さを規定するが、良好に規定された制御可能な方式で調節し、変化させることができる。これによって、ショットキー接触部の絶対障壁高さの調整が可能になる。
したがって、前処理によって、絶対障壁高さ、ならびに障壁高さの均質性を調整できるようになる。
構造欠陥の電気的位置は、容量電圧依存性の測定、いわゆるＣＶ測定を含むＤＬＴＳ（深準位過渡分光法）によって決定して、アモルファス半導体表面層２１３の存在を確認検査することができる。それというのもアモルファス半導体表面層２１３には欠陥が存在しているからである。
一実施形態によれば、基板表面２１１を容量結合プラズマにさらすことによる半導体基板２１０の前処理が、１２０秒未満、具体的には９０秒未満にわたって実行される。このスパッタ時間は、所望の欠陥をもたらすアモルファス半導体表面層２１３を生成するのに十分であると評価されている。スパッタ時間を長くすることは原理的に可能であるが、それによって欠陥の生成がさらに改善することはない。前述の通り、スパッタ時間が長くなると、結果として、半導体基板２１０がわずかに除去されるが、スパッタ電力を一定に保つと、アモルファス半導体表面層２１３が厚くなることにはならない。
一実施形態によれば、有利には、前処理の前に粗清浄化を実行することができる。半導体基板２１０を前処理する前に基板表面２１１を粗清浄化することには、湿式化学粗清浄化、スパッタリング粗清浄化、反応性スパッタリング粗清浄化、およびそれらの任意の組合せが含まれる。粗清浄化の主目的は、汚染物の除去である。
一実施形態によれば、湿式化学粗清浄化には、蒸溜水、Ｈ２Ｏ２および水酸化アンモニウムを含む第１の洗浄溶液（ＲＣＡ１／ＳＣ１）、ならびに／または蒸溜水、Ｈ２Ｏ２および塩酸を含む第２の洗浄溶液（ＲＣＡ２／ＳＣ２）で基板表面２１１を清浄化することが含まれる。このような湿式化学粗清浄化は、汚染物を除去するのに有益である。
一実施形態によれば、スパッタリング粗清浄化および／または反応性スパッタリング粗清浄化には、前処理用の電力よりも大きい電力で容量結合プラズマに基板表面２１１をさらすことが含まれる。スパッタリング粗清浄化および／または反応性スパッタリング粗清浄化用の電力は、少なくとも４０Ｗ、好ましくは少なくとも６０Ｗ、より好ましくは少なくとも８０Ｗである。プラズマ・エッチングによって基板表面２１１を粗清浄化するとき、容量結合した電力が前処理用の電力よりも大きくなって、エッチング速度が十分に高くなる。プラズマ・エッチングによって基板表面２１１を粗清浄化した後、真空状態を中断することなく同じプラズマ・チャンバで前処理を実行することができ、このことが汚染物の回避に関してさらに有益である。
湿式化学粗清浄化が特に有益である。それというのも、これによって専ら汚染物が除去され、表面での全てのダングリング・ボンドが水素原子で飽和するからであり、すなわち、ＳＣ２清浄化ステップの後に処理済みの半導体表面が疎水性になるからである。対照的に、半導体と汚染物のエッチング速度の比が１と同等か、それよりも大きい場合、スパッタ・エッチ清浄化も半導体の一部分を除去し、表面を粗くする。
図９Ｃに示すように、さらなるプロセスでは、ショットキー接合形成材料２５１が、前処理された基板表面２１１上にスパッタリングされて、ショットキー接合形成材料２５１と半導体基板２１０の間にショットキー接触部を形成する。ショットキー接合形成材料２５１は、前述の金属、金属窒化物、または高濃度ドープ多結晶シリコンのうちの任意のものとすることができる。障壁高さの低いショットキー接触部を形成するには、窒化モリブデンが特に有望である。スパッタリングには、窒素含有雰囲気中で金属の反応性スパッタリングを実行して、金属窒化物を形成することも含まれる。
したがって、一実施形態によれば、前処理された基板表面２１１上へのショットキー接合形成材料２５１のスパッタリングを窒素含有雰囲気中で実行して、金属窒化物を形成することができる。
他の手法とは異なり、ショットキー接合形成材料２５１はスパッタリングされるのであって、蒸着によって形成されることはない。特にスパッタリングの直前に前処理するとともにショットキー接合形成材料２５１をスパッタリングすることで、障壁高さの再現性が非常に良好で障壁高さの変化が少ないショットキー接触部が生成される。
一実施形態によれば、基板表面２１１を前処理するプロセス、および前処理された基板表面２１１上にショットキー接合形成材料２５１をスパッタリングするプロセスは、特に真空状態を中断することなく同じプロセス・チャンバ内で実行される。
一実施形態によれば、以下のプロセス、すなわち、基板表面２１１を粗清浄化するプロセス、前処理された基板表面２１１上にショットキー接合形成材料２５１をスパッタリングするプロセス、およびスパッタリングされたショットキー接合形成材料２５１上に第１のメタライゼーション２５３を形成するプロセスのうち、少なくとも１つのプロセスも同じプロセス・チャンバ内で実行される。
図９Ｃに示すように、第２のメタライゼーション２５２が、半導体基板２１０の第２の表面２１２上に形成され、これと接触する。第２のメタライゼーション２５２は、この実施形態ではカソード・メタライゼーションを形成し、ショットキー接合形成材料２５１は、第１のメタライゼーション２５３とともに、アノード・メタライゼーションを形成する。その結果、ショットキー・ダイオードが形成され、これは半導体デバイス２００を表す。
一実施形態によれば、基板表面２１１を容量結合プラズマ２８０にさらすことによる半導体基板２１０の前処理は、０．１１パスカル（０．８ミリトル）未満の圧力、具体的には０．０１３３パスカル（０．１ミリトル）〜０．１１パスカル（０．８ミリトル）の間の圧力で、１２０秒未満にわたって実行することができる。この圧力範囲は、所望の欠陥を形成するのに有益であることが証明されている。さらに、１２０秒という時間も十分であるが、それよりも長いプロセス時間を使用することもできる。
一実施形態によれば、低い圧力での短い処理時間が、プラズマへさらすことを低減するのに有益である。この場合、プラズマに結合した電力は、上記範囲の上限とすることもできる。
あるいは、圧力が増大してもよいように、低電力での短い処理時間を使用することができる。
さらなる選択肢は、比較的長い処理時間が必要とされるときに、低電力および低圧で前処理を実行することである。
さらなる実施形態が、図１０Ａ〜１０Ｅに示してある。この実施形態には、ＭＰＳダイオードの製造プロセスが示してある。
図１０Ａに示すように、基板表面３１１においてさらされる露出部分を有する少なくとも１つのｎドープ領域３２３を含む半導体基板３１０が設けられる。半導体基板３１０はさらに、基板表面３１１においてさらされる露出部分を有する少なくとも１つのｐドープ領域３２１を場合によって含むことができる。
半導体基板３１０はさらに、アクティブ区域３９１、およびエッジ終端区域とも呼ばれる周辺区域３９２を含む。ｐドープ領域３２１は、アクティブ区域３９１内に形成され、続いて形成されるショットキー接合部に囲繞されたｐｎ接合部をそこに形成する。周辺区域３９２内のｐドープ領域３２１は、たとえば、ガード・リングの役割を果たす。
ｐドープ領域３２１は、図１０Ａに示すように、打込み用マスク３７１を使用する打込み、それに続く高温アニールによって形成される。
図１０Ｂに示すように、さらなるプロセスでは、特にアクティブ区域３９１内のｐドープ領域３２１上に接触メタライゼーション３５４が形成される。接触メタライゼーションは、必要なら周辺区域３９２内のｐドープ領域３２１上にも形成することができる。
図１０Ｃに示すように、さらなるプロセスでは、詳細に前述したように、基板表面３１１は粗清浄化が施され、続いて前処理が施される。容量結合プラズマ３８０に基板表面３１１をさらすことによって、特にｎドープ領域３２３の少なくとも露出部分が前処理される。
図１０Ｄに示すように、さらなるプロセスでは、ショットキー接合形成材料３５１が、ｎドープ領域３２３の露出部分と直接接触するようにスパッタリングされる。続いて、第１のメタライゼーション３５３が、たとえばスパッタリングによって堆積する。前処理、ショットキー接合形成材料３５１のスパッタリング、および第１のメタライゼーション３５３のスパッタリングは、同じプラズマ・チャンバで、特に真空状態を途中で中断することなく実行することができる。
ショットキー接合形成材料３５１および第１のメタライゼーション３５３は続いて、図１０Ｅに示すように、エッチ・マスク３７２を使用して湿式化学エッチングされる。ショットキー接合形成材料３５１および第１のメタライゼーション３５３はともに、アクティブ区域３９１内にアノード・メタライゼーションを形成し、このアノード・メタライゼーションは、ｎドープ領域３２３の露出部分、および接触メタライゼーション３５４、したがってｐドープ領域３２１とオーム接触している。
さらなるプロセスでは、第２のメタライゼーションが、半導体基板の第２の表面上に、それとオーム接触して形成される。さらに、パッシベーション材料で周辺区域３９２を覆うことによって、周辺区域３９２が不動態化される。
接触メタライゼーション３５４はオプションであり、省くこともできる。接触メタライゼーション３５４を省略すると、ショットキー接合形成材料３５１がｐドープ領域３２１と直接接触する。
ショットキー障壁高さへの前述の前処理の効果は、実験的に確認されてきている。図３〜８に実験結果を示す。
図２に示すような４インチＳｉＣウェーハ１６０を使用して実験結果が得られた。複数の個別のショットキー・ダイオード１００がウェーハ１６０内に集積化されている。図２に示すように、３つの異なる線１６１、１６２、１６３に沿って、様々な位置でのショットキー障壁高さが個々に測定された。個々の測定それぞれについての位置を数字で示す。
図３〜６には、チタニウム・ショットキー接触部における様々な位置でのショットキー障壁高さの変化が示してある。変化、すなわち測定されたショットキー障壁高さの最大値から最小値までの範囲が、各図に示してある。図３〜６のスケーリングは同じである。
図３には、乾燥化学ＲＩＥプロセスを使用する比較実験の測定結果が示してあり、このプロセスは、アルゴン雰囲気中でＣＦ４およびＯ２を使用する反応性プラズマ・エッチングを利用する。前述の前処理は、この乾燥化学ＲＩＥプロセスとは異なる。それというのも、一実施形態によれば、前述の前処理は主に、反応性の化学成分がない状態での、アルゴン雰囲気中または一般に不活性雰囲気中での処理だからである。次いで、乾燥化学処理されたウェーハ表面にチタニウムが蒸着される。
図３から明らかになるように、乾燥化学ＲＩＥプロセスと蒸着の組合せは、ウェーハ１６０上での中程度の障壁高さの変化を示す。
図４には、乾燥化学ＲＩＥプロセス後にチタニウム・スパッタリングを用いた比較実験の測定結果が示してある。ショットキー障壁高さの変化が非常に大きく、本明細書に記載の前処理なしの一般的な乾燥化学ＲＩＥプロセスでは、障壁高さの変化について満足すべき結果が得られないことが示してある。
図５には、前処理とそれに続くチタニウムのスパッタリングを使用する、一実施形態による一例の測定結果が示してある。絶対障壁高さの変化は非常に小さく、これにより、一様なショットキー接触部にとって有益である一様な表面特性が前処理によって得られることが示してある。基本的には、ウェーハ１６０の中心領域ならびに周辺領域で、同じショットキー障壁高さを得ることが可能であった。
図６には、前処理の前に乾燥化学ＲＩＥプロセスをさらに利用する、一実施形態による一例の測定結果が示してある。次いで、チタニウムがスパッタリングされる。
図６と図４を比較すると明らかになるように、前処理を利用しない図４で観察されたようなショットキー障壁高さの大きい変化が、追加の前処理によって著しく低減する。さらに、中間の絶対ショットキー障壁高さも低くなる。
実験結果は以下の表１にもまとめてあり、ｅＶでの平均ショットキー障壁高さ（ＳＢＨ）、ショットキー障壁高さの標準偏差σ（ｅＶ）、および平均ショットキー障壁高さと理論値の差（ｅＶでのデルタδ）の概要を提示している。
図５および図６の結果には、前処理後のショットキー接合形成材料のスパッタリングとともに、低電力のプラズマ中での前処理を使用すると、ウェーハ上のショットキー障壁高さの変化は著しく低減できることが示してある。変化または均質性は、標準偏差σについて述べるように、乾燥化学ＲＩＥプロセスと、それに続くスパッタ蒸着の場合と比較して、２０倍超まで著しく低減することができる。ショットキー障壁高さが極めて一様になると、歩留りが著しく向上し、狭い範囲で調節されることからデバイス特性が改善される。
図７および図８には、比較実験（図７）および一実施形態による実験（図８）についての測定結果が示してある。図７および図８のスケーリングは同じである。図７の比較実験は、乾燥化学ＲＩＥプロセスと、それに続く窒素４０％の雰囲気中でのモリブデンの反応性スパッタ蒸着を含んでおり、これによってショットキー接合形成材料として窒化モリブデンが堆積する。より具体的には、窒素の分圧は、ガス圧力全体の４０％であった。残りのガスはアルゴンであった。反応性スパッタ蒸着は、約０．８パスカル（６ミリトル）で実行された。図８の実験は、一実施形態による実験であり、モリブデンの反応性スパッタ蒸着の前に前処理を施した。図８の反応性スパッタ蒸着は、窒素３０％の雰囲気中で実行され（窒素の分圧は、ガス圧全体の３０％であり、残りのガスはアルゴンであった）、これによってショットキー接合形成材料として窒化モリブデンが堆積した。
実験結果は以下の表２にもまとめてあり、ｅＶでの平均ショットキー障壁高さ（ＳＢＨ）、ショットキー障壁高さの標準偏差σ（ｅＶ）、および平均ショットキー障壁高さと理論値の差（ｅＶでのデルタδ）の概要を提示している。
図７および図８の結果には、標準偏差σによって表されるショットキー障壁高さの変化を、少なくとも２０倍だけ著しく低減できることが示してある。さらに、デルタΔを２０倍だけ低減することができる。
上記実験では、ＤＣマグネトロン装置が使用され、ＤＣバイアスが適切に設定された。容量結合した電力は３４Ｗであった。前処理は、６インチ（１５ｃｍ）以上のウェーハを含め、様々なウェーハ・サイズに適用することができる。
上記に鑑み、一実施形態による半導体ウェーハが設けられ、これには、ウェーハ表面と、このウェーハ表面に形成された複数のショットキー接触部を有するｎドープ半導体ウェーハが含まれる。ショットキー接触のそれぞれが、ショットキー障壁高さを有する。ショットキー接触部のショットキー障壁高さの標準偏差は、複数のショットキー接触部のショットキー障壁高さの算術平均（平均値）ショットキー障壁高さの５％未満であり、具体的には２％未満であり、より具体的には１％未満である。
処理時間の影響は同程度に小さい。いかなるものにも拘束されることを望むものではないが、同程度に短い時間内で構造欠陥が形成され、前処理が長くなっても、構造欠陥の密度が著しく増大することはないと考えられる。したがって、前処理は短期間に制限することができ、これは経済的観点から有益である。
処理時間とは異なり、電力は、絶対ショットキー障壁高さに著しい影響を及ぼすが、均質性への影響はほんのわずかである。したがって、均質性に影響を及ぼすことなく前処理の電力を変化させることによって、絶対ショットキー障壁高さを調整することが可能である。
「真下」、「下方」、「下部」、「上方」、「上部」などの空間的な相対語は、ある要素の第２の要素に対する位置を説明するための記述を容易にするように使用される。これらの用語は、図に示した向きと異なる向きに加えて、デバイスの様々な向きをも含むものである。さらに、「第１」、「第２」などの用語も、様々な要素、領域、部分などを説明するために使用され、やはり限定するものではない。説明全体を通して、同じ用語は同じ要素を指す。
本明細書では、「有する（ｈａｖｉｎｇ）」、「含有する（ｃｏｎｔａｉｎｉｎｇ）」、「含む（ｉｎｃｌｕｄｉｎｇ）」、「含む（ｃｏｍｐｒｉｓｉｎｇ）」などの用語は、示された要素または特徴の存在を示すが、追加の要素または特徴を排除するものではない、オープンエンドの用語である。冠詞「１つの（ａ、ａｎ）」および「この（ｔｈｅ）」は、文脈から明らかにそうでない場合を除き、単数のみならず複数をも含む。変形形態および適用例の上記範囲を考えると、本発明は、前述の説明によって限定されるものではなく、添付図面によって限定されるものでもないことを理解されたい。代わりに、本発明は、添付特許請求の範囲およびその法的均等物によってのみ限定される。
１００、２００、３００ 半導体デバイス
１１０、２１０、３１０ 半導体基板
１１１、２１１、３１１ 基板表面／第１の面
１１２、２１２、３１２ 第２の面
１１３、２１３ アモルファス半導体表面層
３２１ ｐアノード領域
２２３、３２３ ドリフト領域
１５１、２５１、３５１ ショットキー接合形成材料
１５２、２５２ 第２のメタライゼーション
１５３、２５３、３５３ 第１のメタライゼーション
３５４ 接触メタライゼーション
１６０ 半導体ウェーハ
１６１ 第１の方向（黒）
１６２ 第２の方向（赤）
１６３ 第３の方向（緑）
３７１ 打込み用マスク
３７２ エッチ・マスク
２８０、３８０ プラズマ
３９１ アクティブ区域
３９２ 周辺区域／エッジ終端区域

Claims (20)

  1. 少なくとも１つのショットキー接触部を有する半導体デバイス（２００）を製造するための方法であって、
    基板表面（２１１）を有する半導体基板（２１０）を設けるステップと、
    前記基板表面（２１１）を容量結合プラズマにさらすことによって前記半導体基板（２１０）を前処理するステップであって、前記プラズマに容量結合している電力が０Ｗ〜８０Ｗの間の範囲であり、具体的には５Ｗ〜６０Ｗの間の範囲であり、より具体的には５Ｗ〜４０Ｗの間の範囲であるステップと、
    ショットキー接合形成材料（２５１）を前記前処理済みの基板表面（２１１）上にスパッタリングして、前記ショットキー接合形成材料（２５１）と前記半導体基板（２１０）との間にショットキー接触部を形成するステップと
    を含む、方法。
  2. 前記ショットキー接合形成材料（２５１）が、モリブデン、窒化モリブデン、チタニウム、窒化チタン、タンタル、窒化タンタル、タングステン、窒化タングステン、ドーピング濃度が少なくとも１０１７／ｃｍ３の多結晶シリコン、およびそれらの任意の組合せからなる群から選択される、請求項１に記載の方法。
  3. 前記基板表面（２１１）を容量結合プラズマにさらすことによる前記半導体基板（２１０）の前記前処理が、１２０秒未満、具体的には９０秒未満にわたって実行される、請求項１または２のいずれか一項に記載の方法。
  4. 前記半導体基板（２１０）を前処理する前に前記基板表面（２１１）を粗清浄化するステップをさらに含み、前記粗清浄化するステップが、湿式化学粗清浄化、スパッタリング粗清浄化、反応性スパッタリング粗清浄化、およびそれらの任意の組合せを含む、請求項１〜３のいずれか一項に記載の方法。
  5. 前記湿式化学粗清浄化が、蒸溜水、Ｈ２Ｏ２および水酸化アンモニウムを含む第１の洗浄溶液、ならびに／または蒸溜水、Ｈ２Ｏ２および塩酸を含む第２の洗浄溶液で前記基板表面（２１１）を清浄化するステップを含む、請求項４に記載の方法。
  6. 前記スパッタリング粗清浄化および／または前記反応性スパッタリング粗清浄化用が、前記前処理用の電力よりも大きい電力で容量結合プラズマに前記基板表面（２１１）をさらすステップを含み、前記スパッタリング粗清浄化および／または前記反応性スパッタリング粗清浄化用の前記電力が、少なくとも４０Ｗ、好ましくは少なくとも６０Ｗ、より好ましくは少なくとも８０Ｗである、請求項４に記載の方法。
  7. 前記基板表面（２１１）の前記前処理によって、アモルファスｎドープ半導体表面層（２１３）が形成される、請求項１〜６のいずれか一項に記載の方法。
  8. 前記基板表面（２１１）の前記前処理が実行され、その結果、前記基板表面（２１１）でのフェルミ準位が所定の値に固定される、請求項１〜７のいずれか一項に記載の方法。
  9. 前記基板表面（２１１）を前処理する前記プロセス、および前記前処理された基板表面（２１１）上に前記ショットキー接合形成材料（２５１）をスパッタリングするプロセスが、同じプロセス・チャンバ内で実行される、請求項１〜８のいずれか一項に記載の方法。
  10. 前記基板表面（２１１）を粗清浄化する前記プロセス、前記前処理された基板表面（２１１）上に前記ショットキー接合形成材料（２５１）をスパッタリングするプロセス、および前記スパッタリングされたショットキー接合形成材料（２５１）上にメタライゼーション（２５３）を形成するプロセスのうち、少なくとも１つのプロセスも前記同じプロセス・チャンバ内で実行される、請求項９に記載の方法。
  11. 前記前処理された基板表面（２１１）上に前記ショットキー接合形成材料（２５１）をスパッタリングするステップが、窒素含有雰囲気中で実行される、請求項１〜１０のいずれか一項に記載の方法。
  12. 前記半導体基板（３１０）が、前記基板表面（３１１）においてさらされる露出部分を有する少なくとも１つのｎドープ領域、およびオプションとして、前記基板表面（３１１）においてさらされる露出部分を有する少なくとも１つのｐドープ領域（３２１）を含み、前記容量結合プラズマ（３８０）に前記基板表面（３１１）をさらすことによって、少なくとも前記ｎドープ領域の前記露出部分が前処理され、前記ショットキー接合形成材料（１５１）が、前記ｎドープ領域の前記露出部分と直接接触する、請求項１〜１１のいずれか一項に記載の方法。
  13. 少なくとも１つのショットキー接触部を有する半導体デバイスを製造するための方法であって、
    基板表面（２１１）を有する半導体基板（２１０）を設けるステップと、
    前記基板表面（２１１）を容量結合プラズマに１２０秒未満にわたってさらすことによって前記半導体基板（２１０）を前処理するステップであって、そのときの圧力が０．１１パスカル（０．８ミリトル）未満であり、具体的には０．０１３３パスカル（０．１ミリトル）〜０．１１パスカル（０．８ミリトル）の間であるステップと、
    ショットキー接合形成材料（２５１）を前処理済みの基板表面（２１１）上にスパッタリングして、ショットキー接触部を形成するステップと
    を含む、方法。
  14. 前記半導体基板（２１０）が、ＳｉＣ、Ｓｉ、ＳｉＧｅ、ＧａＡｓ、ＧａＮ、ＡｌＧａＡｓ、ＧａＩｎＰ、ＧａＡｓＰなどのＩＩＩ−Ｖ族化合物半導体、（ＩＩＩ、ＩＩＩ）Ｖ族化合物半導体、ＩＩＩ（Ｖ、Ｖ）族化合物半導体、またはダイヤモンドを含む、請求項１３に記載の方法。
  15. 前記半導体基板（２１０）を前処理するステップが、前記基板表面（２１１）をアルゴン・プラズマ放電にさらすステップを含み、前記プラズマに容量結合している電力が、０Ｗ〜８０Ｗの間の範囲であり、具体的には５Ｗ〜６０Ｗの間の範囲であり、より具体的には５Ｗ〜４０Ｗの間の範囲である、請求項１３または１４に記載の方法。
  16. ウェーハ表面（１１１）を有するｎドープ半導体ウェーハ（１１０、１６０）と、
    前記ウェーハ表面（１１１）で形成される複数のショットキー接触部であって、前記ショットキー接触部のそれぞれがショットキー障壁高さを有するショットキー接触部と
    を含み、
    前記ショットキー接触部の前記ショットキー障壁高さの標準偏差が、前記ショットキー接触部の前記複数の前記ショットキー障壁高さの算術平均ショットキー障壁高さの５％未満であり、具体的には２％未満であり、より具体的には１％未満である、半導体ウェーハ。
  17. 前記半導体ウェーハ（１１０、１６０）が、ＳｉＣ、Ｓｉ、ＳｉＧｅ、ＧａＡｓ、ＧａＮ、ＡｌＧａＡｓ、ＧａＩｎＰ、ＧａＡｓＰなどのＩＩＩ−Ｖ族化合物半導体、（ＩＩＩ、ＩＩＩ）Ｖ族化合物半導体、ＩＩＩ（Ｖ、Ｖ）族化合物半導体、またはダイヤモンドを含む、請求項１６に記載の半導体ウェーハ。
  18. ショットキー接合形成材料（１５１）が、前記ｎドープ半導体ウェーハ（１１０、１６０）と接触しており、前記ショットキー接合形成材料（１５１）が、モリブデン、窒化モリブデン、チタニウム、窒化チタン、タンタル、窒化タンタル、タングステン、窒化タングステン、ドーピング濃度が少なくとも１０１７／ｃｍ３の多結晶シリコン、およびそれらの任意の組合せからなる群から選択されるスパッタリングされた金属またはスパッタリングされた金属窒化物である、請求項１６または１７に記載の半導体ウェーハ。
  19. 基板表面（１１１）を有するｎドープ単結晶半導体基板（１１０）と、
    前記ｎドープ単結晶半導体基板（１１０）の前記基板表面（１１１）でのアモルファスｎドープ半導体表面層（１１３）と、
    前記アモルファスｎドープ半導体表面層（１１３）と接触しているショットキー接合形成材料（１５１）と
    を含み、
    前記ショットキー接合形成材料（１５１）が、前記アモルファスｎドープ半導体表面層（１１３）との少なくとも１つのショットキー接触部を形成する、半導体デバイス（１００）。
  20. アモルファスｎドープ半導体表面層（１１３）の厚さが、約２ｎｍ〜約８ｎｍの間である、請求項１９に記載の半導体デバイス（１００）。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102017100109A1 (de) * 2017-01-04 2018-07-05 Infineon Technologies Ag Halbleitervorrichtung und verfahren zum herstellen derselben
DE102017107952B4 (de) * 2017-04-12 2022-07-07 Infineon Technologies Ag Herstellungsverfahren für eine halbleitervorrichtung
US11264494B2 (en) 2017-11-13 2022-03-01 Shindengen Electric Manufacturing Co., Ltd. Wide-gap semiconductor device
US11677023B2 (en) * 2021-05-04 2023-06-13 Infineon Technologies Austria Ag Semiconductor device

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59124765A (ja) * 1982-12-29 1984-07-18 Fujitsu Ltd 半導体装置
JPS6450527A (en) * 1987-08-21 1989-02-27 Toshiba Corp Manufacture of semiconductor device
JPH03295229A (ja) * 1990-04-12 1991-12-26 Sumitomo Electric Ind Ltd 化合物半導体装置の製造方法
JPH0480962A (ja) * 1990-07-24 1992-03-13 Shindengen Electric Mfg Co Ltd ショットキバリアダイオード
JPH08195403A (ja) * 1995-01-18 1996-07-30 Murata Mfg Co Ltd 半導体装置
JPH0964381A (ja) * 1995-08-25 1997-03-07 Murata Mfg Co Ltd ショットキーバリアダイオード
JP2008130874A (ja) * 2006-11-22 2008-06-05 Nissan Motor Co Ltd 電極膜／炭化珪素構造体、炭化珪素ショットキバリアダイオード、金属−炭化珪素半導体構造電界効果トランジスタ、電極膜の成膜最適化方法および電極膜／炭化珪素構造体の製造方法
JP2009194081A (ja) * 2008-02-13 2009-08-27 New Japan Radio Co Ltd 窒化物半導体装置の製造方法
JP2013038319A (ja) * 2011-08-10 2013-02-21 Showa Denko Kk 炭化珪素半導体装置及びその製造方法

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1207093A (en) * 1968-04-05 1970-09-30 Matsushita Electronics Corp Improvements in or relating to schottky barrier semiconductor devices
DE3219606A1 (de) 1982-05-25 1983-12-01 Siemens AG, 1000 Berlin und 8000 München Schottky-leistungsdiode
JPS6025275A (ja) * 1983-07-20 1985-02-08 Matsushita Electric Ind Co Ltd 電界効果型トランジスタ−のゲ−トの形成法
JPS60261177A (ja) * 1984-06-08 1985-12-24 Agency Of Ind Science & Technol 化合物半導体電界効果トランジスタ
JPS61296754A (ja) * 1985-06-26 1986-12-27 Toshiba Corp 半導体装置とその製造方法
JPH04148565A (ja) * 1990-10-12 1992-05-21 Shindengen Electric Mfg Co Ltd ショットキバリアダイオード
DE19723176C1 (de) * 1997-06-03 1998-08-27 Daimler Benz Ag Leistungshalbleiter-Bauelement und Verfahren zu dessen Herstellung
DE19954866A1 (de) * 1999-11-15 2001-05-31 Infineon Technologies Ag Verfahren zur Behandlung einer durch Epitaxie hergestellten Oberfläche eines SiC-Halbleiterkörpers und danach hergestellten Schottkykontakt
US6373076B1 (en) * 1999-12-07 2002-04-16 Philips Electronics North America Corporation Passivated silicon carbide devices with low leakage current and method of fabricating
JP3651666B2 (ja) 2001-03-29 2005-05-25 株式会社東芝 半導体素子及びその製造方法
WO2003012840A2 (de) * 2001-07-27 2003-02-13 Ihp Gmbh-Innovations For High Performance Microelectronics/Institut Für Innovative Mikroelektronik Verfahren und vorrichtung zum herstellen dünner epitaktischer halbleiterschichten
JP3902534B2 (ja) * 2001-11-29 2007-04-11 三洋電機株式会社 光起電力装置及びその製造方法
JP4319810B2 (ja) 2002-07-16 2009-08-26 日本インター株式会社 半導体装置及びその製造方法
JP4466074B2 (ja) * 2003-12-26 2010-05-26 株式会社日立製作所 微細金属構造体とその製造方法、並びに微細金型とデバイス
JP4925601B2 (ja) * 2005-04-18 2012-05-09 三菱電機株式会社 半導体装置
JP4921880B2 (ja) 2006-07-28 2012-04-25 株式会社東芝 高耐圧半導体装置
US7728402B2 (en) * 2006-08-01 2010-06-01 Cree, Inc. Semiconductor devices including schottky diodes with controlled breakdown
JP2009081177A (ja) * 2007-09-25 2009-04-16 Nec Electronics Corp 電界効果トランジスタ、半導体チップ及び半導体装置
JP5047133B2 (ja) * 2008-11-19 2012-10-10 昭和電工株式会社 半導体装置の製造方法
KR101680410B1 (ko) * 2009-07-16 2016-11-28 호야 가부시키가이샤 마스크 블랭크, 전사용 마스크 및 전사용 마스크의 제조 방법
US8476744B2 (en) 2009-12-28 2013-07-02 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor with channel including microcrystalline and amorphous semiconductor regions
JP2012069798A (ja) 2010-09-24 2012-04-05 Toyota Motor Corp 半導体装置の製造方法
JP2015501372A (ja) * 2011-09-29 2015-01-15 ナイトライド ソリューションズ インコーポレイテッド 無機材料、それを作製する方法及び装置、並びにその使用
JP5885521B2 (ja) * 2012-02-01 2016-03-15 三菱電機株式会社 炭化珪素半導体装置の製造方法
JP6206862B2 (ja) 2012-05-31 2017-10-04 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
GB201217712D0 (en) * 2012-10-03 2012-11-14 Spts Technologies Ltd methods of plasma etching
JP2014078660A (ja) * 2012-10-12 2014-05-01 Sumitomo Electric Ind Ltd ワイドギャップ半導体装置およびその製造方法
CN107574476A (zh) * 2013-08-09 2018-01-12 应用材料公司 于外延生长之前预清洁基板表面的方法和设备

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59124765A (ja) * 1982-12-29 1984-07-18 Fujitsu Ltd 半導体装置
JPS6450527A (en) * 1987-08-21 1989-02-27 Toshiba Corp Manufacture of semiconductor device
JPH03295229A (ja) * 1990-04-12 1991-12-26 Sumitomo Electric Ind Ltd 化合物半導体装置の製造方法
JPH0480962A (ja) * 1990-07-24 1992-03-13 Shindengen Electric Mfg Co Ltd ショットキバリアダイオード
JPH08195403A (ja) * 1995-01-18 1996-07-30 Murata Mfg Co Ltd 半導体装置
JPH0964381A (ja) * 1995-08-25 1997-03-07 Murata Mfg Co Ltd ショットキーバリアダイオード
JP2008130874A (ja) * 2006-11-22 2008-06-05 Nissan Motor Co Ltd 電極膜／炭化珪素構造体、炭化珪素ショットキバリアダイオード、金属−炭化珪素半導体構造電界効果トランジスタ、電極膜の成膜最適化方法および電極膜／炭化珪素構造体の製造方法
JP2009194081A (ja) * 2008-02-13 2009-08-27 New Japan Radio Co Ltd 窒化物半導体装置の製造方法
JP2013038319A (ja) * 2011-08-10 2013-02-21 Showa Denko Kk 炭化珪素半導体装置及びその製造方法

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