JP2018074818A - Ｄｃ−ｄｃコンバータ - Google Patents

Abstract

【課題】カレントトランスを電流検知用として使用しつつ、カレントトランスのインダクンタス成分を使って、二次側ダイオードのリカバリサージ電圧を抑制するＤＣ−ＤＣコンバータを得る。【解決手段】トランス４と直列に電流を検知するカレントトランス３を接続することにより、カレントトランス３のインダクタ成分で半導体スイッチング素子Ｑ１、Ｑ２、Ｑ３、Ｑ４のスイッチング時のｄｉ／ｄｔを抑制すると共に、第１の整流ダイオード５、第２の整流ダイオード６のリカバリ電流に起因するサージのエネルギーを第１のサージ抑制ダイオード１および第２のサージ抑制ダイオード２によりバイパスする。【選択図】図１

Description

この発明は、ＤＣ−ＤＣコンバータに関し、特には高電圧から低電圧へ降圧して大きな電力を伝送する絶縁型のＤＣ−ＤＣコンバータに関するものである。

近年においては、環境にやさしい自動車として電気自動車やハイブリッド自動車が開発されている。このような自動車は、従来の自動車同様に制御回路を動作させる補機用電池に加え、その電力により走行モータを動作させる駆動用電池を有している。このため、補機用電池に加えて駆動用電池を充電する必要がある。例えば、電気自動車の電動モータに電力を供給するための駆動用電池から補機用電池の充電を行うために必要な直流変換装置として絶縁降圧型のＤＣ−ＤＣコンバータ（以下、降圧コンバータ）がある。

カーメーカーから降圧コンバータの小型化・低コスト化が望まれており、降圧コンバータの小型化、低コスト化のためには、トランス、リアクトル等の磁性部品の小型化が必須であり、スイッチング周波数の高周波化が望まれる。しかしながら、高周波駆動に伴い、ダイオードのリカバリ損失の増大、サージ電圧の増大等の問題が生じる。このため、素子の耐圧増加、損失増加、および電磁的な不干渉性および耐性、即ちＥＭＣ（Electro-Magnetic Compatibility）の悪化が懸念され、降圧コンバータの二次側整流回路に発生するサージ電圧を抑制することが求められる。

そこで、従来技術として、例えば国際公開ＷＯ２００７／０００８３０号公報（特許文献１）に開示されているように、絶縁トランスと、この絶縁トランスの一次巻線に直列接続されたゼロ電圧スイッチング用の共振コイルを備え、位相シフト制御で駆動されるフルブリッジ方式のスイッチング回路において、第１および第２の回生ダイオードを、絶縁トランスと共振コイルとの間に接続することによりサージ電圧を抑制するＤＣ−ＤＣコンバータが知られている。

国際公開第ＷＯ２００７／０００８３０号

しかしながら、特許文献１に開示された従来技術は位相シフト制御が前提であるため、共振リアクトルが必要となり、ハードスイッチング構成でこの回路を適用すると、共振リアクトル分のコスト、サイズが増加する。また、コンバータ回路には過電流保護のため、電流検知用のセンサ回路が必要であり、一次側の電流センサにカレントトランスを使用する場合は、カレントトランスのインダクタンス成分を考慮する必要がある。

例えば、カレントトランスをフルブリッジ回路の前段に設ける場合は、スイッチング素子のターンオフ時にカレントトランスのインダクタンス成分によるサージ電圧が発生することになり、上記特許文献１に開示された従来技術の回路においてもこのサージ電圧を考慮しなければならない。このため、高周波化に伴い、カレントトランスによるサージ電圧が無視できなくなり、１次側素子の高耐圧化が必要になり、コストが増大する。一方、カレントトランス以外の方法として、ホール式の素子タイプの電流センサが考えられるが高価である。

この発明は、上記のような課題を解決するためになされたものであり、カレントトランスを電流検知用として使用しつつ、カレントトランスのインダクンタス成分を使って、二次側ダイオードのリカバリサージ電圧を抑制するＤＣ−ＤＣコンバータを得ることを目的とするものである。

この発明に係るＤＣ／ＤＣコンバータは、入力電源と、一次巻線および二次巻線を備えた絶縁トランスと、上記一次巻線に直列に接続され、電流を検知するカレントトランスと、上記一次巻線と上記カレントトランスとの直列回路に接続されたフルブリッジ方式の半導体スイッチング回路と、上記二次巻線に接続された整流回路と、を有するＤＣ−ＤＣコンバータにおいて、
上記ＤＣ−ＤＣコンバータは、上記一次巻線に接続された第１のサージ抑制ダイオードと第２のサージ抑制ダイオードとを備え、
上記カレントトランスと上記一次巻線との接続点に、上記第１のサージ抑制ダイオードのアノード端子と上記第２のサージ抑制ダイオードのカソード端子が接続され、
上記第１のサージ抑制ダイオードのカソード端子は、上記入力電源の正側に接続されると共に、上記第２のサージ抑制ダイオードのアノード端子は、上記入力電源の負側に接続されたことを特徴とする。

また、この発明に係るＤＣ／ＤＣコンバータは、入力電源と、一次巻線および二次巻線を備えた絶縁トランスと、上記一次巻線に直列に接続され、電流を検知するカレントトランスと、上記一次巻線と上記カレントトランスとの直列回路に接続された２つの半導体スイッチング素子を備えたハーフブリッジ方式の半導体スイッチング回路と、上記二次巻線に接続された整流回路と、を有するＤＣ−ＤＣコンバータにおいて、
上記ＤＣ−ＤＣコンバータは、上記一次巻線に接続された第１のサージ抑制ダイオードと第２のサージ抑制ダイオードとを備え、
上記カレントトランスと上記一次巻線との接続点に、上記第１のサージ抑制ダイオードのアノード端子と上記第２のサージ抑制ダイオードのカソード端子が接続され、
上記第１のサージ抑制ダイオードのカソード端子は、上記入力電源の正側に接続されると共に、上記第２のサージ抑制ダイオードのアノード端子は、上記入力電源の負側に接続されたことを特徴とする。

この発明に係るＤＣ／ＤＣコンバータによれば、カレントトランスは電流検出機能を保ちつつ、サージ抑制機能を保有することができ、部品の簡素化が可能となり、その結果、より低損失で変換効率がよく、冷却装置などの放熱手段を簡素化できて小型化できるＤＣ−ＤＣコンバータを得ることができる。

この発明の実施の形態１に係るＤＣ−ＤＣコンバータの概略構成図である。 この発明の実施の形態１に係るＤＣ―ＤＣコンバータの半導体スイッチング素子の動作を示す説明図である。 この発明の実施の形態１に係るＤＣ−ＤＣコンバータの動作時における各電圧電流波形を示す説明図である。 この発明の実施の形態１に係るＤＣ−ＤＣを説明するための、フルブリッジ構成の半導体スイッチング素子とコンデンサとダイオードとで構成された一般的なＤＣ−ＤＣコンバータの回路図である。 図４における各半導体スイッチング素子がオン／オフしているときの電流経路を示す説明図である。 図４における各半導体スイッチング素子がオン／オフしているときの電流経路を示す説明図である。 図４における各半導体スイッチング素子がオン／オフしているときの電流経路を示す説明図である。 図４における整流用ダイオードの電流および電圧の経時変化を示す説明図である。 この発明の実施の形態１に係るＤＣ−ＤＣコンバータの各半導体スイッチング素子がオン／オフしているときの電流経路を示す説明図である。 この発明の実施の形態１に係るＤＣ−ＤＣコンバータの整流用ダイオードの電流および電圧の経時変化を示す説明図である。 この発明の実施の形態２に係るＤＣ−ＤＣコンバータの概略構成図である。 この発明の実施の形態２に係るＤＣ―ＤＣコンバータの半導体スイッチング素子の動作を示す説明図である。 この発明の実施の形態２に係るＤＣ−ＤＣコンバータの各半導体スイッチング素子がオン／オフしているときの電流経路を示す説明図である。 この発明の実施の形態２に係るＤＣ−ＤＣコンバータの変形例を示す概略構成図である。

以下、この発明に係るＤＣ−ＤＣコンバータの好適な実施の形態について図面を参照して説明する。なお、図面の説明においては、同一部分には同一符号を付し、重複する説明を省略する。

実施の形態１．
図１は、この発明の実施の形態１に係るＤＣ−ＤＣコンバータの概略構成図である。図１に示すように、実施の形態１に係るＤＣ−ＤＣコンバータは、入力電圧Ｖ_ｉの電圧をＤＣ−ＤＣコンバータにより絶縁し、任意の出力電圧Ｖ_ｏを出力する。電気自動車やハイブリッド自動車においては、入力側には駆動用電池が接続され、出力側には補機用電池が接続される。

ＤＣ−ＤＣコンバータは、４つの半導体スイッチング素子（以下、スイッチング素子）Ｑ１〜Ｑ４と、２つのサージ抑制ダイオード、即ち、第１のサージ抑制ダイオード１および第２のサージ抑制ダイオード２と、電流を検知するカレントトランス３と、センタータップを有するトランス４と、２つの整流ダイオード、即ち、第１の整流ダイオード５および第２の整流ダイオード６と、平滑リアクトル７と、平滑コンデンサ８を備えて構成されている。

次に、制御回路部９には、信号線１０ａ、１０ｂにより、それぞれ入力電圧検出回路１１、出力電圧検出回路１２で検出された電圧が入力される。また、カレントトランス３は、巻数比が１：ｎで構成されており、２次側は制御回路部９に接続されており、電流情報を電圧情報として制御回路部９に出力する。制御部１３は通信線１４ａにより、制御回路部９から入力電圧検出回路１１、出力電圧検出回路１２の電圧情報、カレントトランス３による電流情報を取得する。また、制御部１３は通信線１４ｂにより、制御回路部９に対して制御指令を出力する。制御回路部９は制御部１３からの制御指令に基づいて、ゲート駆動信号線１５ａ〜１５ｄにより、スイッチング素子Ｑ１〜Ｑ４をそれぞれ所定のデッドタイムを挟んでオン・オフ制御する。

入力電圧Ｖ_ｉの後段には、４つのスイッチング素子Ｑ１〜Ｑ４が接続されており、例えば、これらのスイッチング素子Ｑ１〜Ｑ４として、ＭＯＳＦＥＴを用いることができる。また、スイッチング素子Ｑ１、Ｑ３のドレインは、入力電圧Ｖ_ｉの正側に接続され、スイ
ッチング素子Ｑ２、Ｑ４のソースは、入力電圧Ｖ_ｉの負側に接続される。

トランス４の一次巻線の一端はカレントトランス３に接続され、他端はスイッチング素子Ｑ１のソースとスイッチング素子Ｑ２のドレインとの接続点に接続される。また、カレントトランス３の他端はスイッチング素子Ｑ３のソースとスイッチング素子Ｑ４のドレインとの接続点に接続される。

カレントトランス３とトランス４の接続点には、第１のサージ抑制ダイオード１のアノード端子が接続され、第１のサージ抑制ダイオード１のカソード端子は入力電圧Ｖ_ｉの正側に接続される。また、カレントトランス３とトランス４との接続点には、第２のサージ抑制ダイオード２のカソード端子が接続され、第２のサージ抑制ダイオード２のアノード端子は入力電圧Ｖ_ｉの負側に接続されている。

トランス４の二次側巻線に第１の整流ダイオード５と第２の整流ダイオード６を備えており、また、トランス４の二次側巻線に設けられた中間タップが出力電圧Ｖ_ｏの負側に接続されている。トランス４の二次側巻線の両端には、それぞれ第１の整流ダイオード５、第２の整流ダイオード６のアノード端子が接続されている。また、第１の整流ダイオード５のカソード端子と第２の整流ダイオード６のカソード端子はそれぞれ接続されており、その接続点と出力電圧Ｖ_ｏの正側が接続されている。

次に、実施の形態１に係るＤＣ−ＤＣコンバータの基本的な動作について、図２および図３を参照しながら説明する。なお、実施の形態１において例示するＤＣ−ＤＣコンバータは、一般的なフルブリッジ構成のＤＣ−ＤＣコンバータであり、スイッチング方式がハードスイッチング方式であるものを採用している。

図２は、実施の形態１に係るＤＣ−ＤＣコンバータのスイッチング素子Ｑ１〜Ｑ４の動作を示す説明図である。なお、図２中のＴ_ｄｃはスイッチング周期を示しており、ｔ_ｄはデッドタイムを示している。

図２に示すように、スイッチング素子Ｑ１、Ｑ４をオンする場合、トランス４の一次側巻線（一次側）に流れる電流は、スイッチング素子Ｑ１→トランス４（一次側）→カレントトランス３→スイッチング素子Ｑ４の順に各経路を流れる。また、トランス４は、一次側から二次側に電力を伝達する。続いて、トランス４の二次側巻線（二次側）に流れる電流は、トランス４（二次側）→第２の整流ダイオード６→平滑リアクトル７の順に各経路を流れる。

同様に、スイッチング素子Ｑ２、Ｑ３をオンする場合、トランス４の一次側に流れる電流は、スイッチング素子Ｑ３→カレントトランス３→トランス４（一次側）→スイッチング素子Ｑ２の順に各経路を流れる。続いて、トランス４の二次側巻線に流れる電流は、トランス４（二次側）→第１の整流ダイオード５→平滑リアクトル７の順に各経路を流れる。

図３は、実施の形態１に係るＤＣ−ＤＣコンバータの動作時における各電圧電流波形を示す説明図である。ここで、図３中の記号を次のように定義する。
Ｖ_ｔｒ１：トランス４の一次側電圧
Ｉ_ｔｒ１：トランス４の一次側電流
Ｖ_ｔｒ２：トランス４の二次側電圧
Ｉ_ｏｕｔ：平滑リアクトル７に流れる電流

次に、第１の整流ダイオード５、第２の整流ダイオード６のリカバリによるサージが発
生するメカニズムについて、図４〜図８を参照しながら説明する。
図４は、実施の形態１に係るＤＣ−ＤＣコンバータを説明するための一般的な従来のＤＣ−ＤＣコンバータの回路図であって、フルブリッジ構成のスイッチング素子Ｑ１〜Ｑ４と、第１の整流ダイオード５、第２の整流ダイオード６とで構成された回路図である。ここで、トランス４の漏れインダクタンス成分、配線のインダクタンス成分をまとめてリアクトル４０としており、その他の図１と同一部分には同一符号を付している。

図５から図７は、図４におけるスイッチング素子Ｑ１〜Ｑ４がオン／オフしているときの電流経路を示す説明図である。また、図５（ａ）〜図７（ｅ）は、図４におけるＤＣ−ＤＣコンバータの回路を流れる電流経路の経時変化を示す図であり、図８は、図４における第１の整流ダイオード５の電流（≒Ｉ_Ｄ５）および電圧（≒Ｖ_Ｄ５）の経時変化を示す説明図である。

時刻ｔ０において、スイッチング素子Ｑ２、Ｑ３がオン、スイッチング素子Ｑ１、Ｑ４がオフであるとき、トランス８の一次側および二次側に流れる各電流の経路は、図５（ａ）に矢印で示す経路となる。

時刻ｔ１において、スイッチング素子Ｑ１〜Ｑ４が全てオフになると、トランス４の一次側には電流が流れなくなる（実際は励磁電流などが流れるがここでは無視する）。
一方、トランス４の二次側には、平滑リアクトル７により直前（時刻ｔ１以前）と同方向の電流が流れ続ける。これは、コイルで磁束の変化が発生すると、その磁束の変化を妨げるような方向に磁束が発生して誘導起電力が生じるというレンツの法則によるものであり、スイッチング素子Ｑ１〜Ｑ４が全てオフの瞬間においては、平滑リアクトル７は定電流源に相当する。また、スイッチング素子Ｑ１〜Ｑ４が全てオフであり、トランス４の一次側には電圧が発生しないので、トランス４の二次側にも電圧が発生しない。そのため、平滑リアクトル７を流れる電流の経路は、図５（ｂ）に矢印で示す経路となる。

また、図８に示すように、時刻ｔ＝ｔ１において、第１の整流ダイオード５の電流Ｉ_Ｄ５（以下、電流Ｉ_Ｄ５）の大きさがＩ_Ｆであり、第１の整流ダイオード５の電圧Ｖ_Ｄ５（以下、電圧Ｖ_Ｄ５）の大きさがＶ_Ｆである。

時刻ｔ２において、スイッチング素子Ｑ１、Ｑ４がオンになったとき、トランス４の一次側に電圧が発生するので、トランス４の二次側にも電圧が発生しようとする。しかしながら、平滑リアクトル７を流れる電流は、第１の整流ダイオード５、第２の整流ダイオード６に流れている（図６（ｃ）中の破線矢印に相当）ので、トランス４の二次側では事実上短絡されることになる。このような場合、トランス４の二次側に流れる電流の経路は、図６（ｃ）に示す実線矢印の経路となる。なお、図６（ｃ）において、時刻ｔ２から時間が経過するに従って、第２の整流ダイオード６に流れる電流が徐々に増加していく一方、第１の整流ダイオード５に流れる電流が減少していく。

また、図８に示すように、時刻ｔ２において、時刻ｔ１と同様に、電流Ｉ_Ｄ５の大きさがＩ_Ｆであり、電圧Ｖ_Ｄ５の大きさがＶ_Ｆである。

時刻ｔ２から時間が経過するに従って、第１の整流ダイオード５の電流が減少し、順方向電流が０Ａ以下となった瞬間、第１の整流ダイオード５には、リカバリ電流（または逆回復電流）が流れる。そして、第１の整流ダイオード５に流れるリカバリ電流の経路は、図６（ｄ）に実線矢印で示す経路となる。なお、第１の整流ダイオード５において、順バイアスが与えられているオン状態から、バイアス方向（極性）が変化して逆バイアスが与えられても、蓄積されたキャリアによって通電が可能な状態がある。

また、図８に示すように、時刻ｔ２から時間が経過するに従って、電流Ｉ_Ｄ５の大きさがＩ_Ｆから減少していき、０となる。このような場合、リカバリ電流が流れるので、電流Ｉ_Ｄ５の大きさが０となった時刻から時間が経過するに従って、この大きさが０から増加していき、時刻ｔ３では最大となる。さらに、時刻ｔ２から時間が経過するに従って、電圧Ｖ_Ｄ５の大きさがＶ_Ｆから減少していき、時刻ｔ３では０となる。

このリカバリ電流は、トランス４の一次側にも流れる。ここで、第１の整流ダイオード５において、リカバリ動作過程では、蓄積されたキャリアが減少するにつれて、リカバリ電流が減少していき、最終的に流れなくなる。しかしながら、このリカバリ電流の減少率（＝ｄｉ／ｄｔ）とリアクトル４０のインダクタンス成分（＝Ｌ）によって、サージ電圧Ｖ_Ｌ（＝Ｌ×ｄｉ／ｄｔ）が発生する。このため、トランス電圧Ｖ_ｔｒ１には入力電圧（≒Ｖ_ｉ）の電圧に加えこのサージ電圧Ｖ_Ｌが印加される。
Ｖ_ｉ：入力電圧
ｄｉ／ｄｔ：整流ダイオードリカバリ電流の減少率
ｄｉ’／ｄｔ：トランス４の一次側に流れる整流ダイオードリカバリ電流の減少率
Ｎ：トランス巻線比（Ｎ：１：１）
Ｌ：リアクトル４０のインダクタンス成分
とすると、リカバリ発生時にトランス４の一次側に印加される電圧Ｖ_ｔｒ１は、次式（１）となる。

このため、トランス４の２次側に発生する電圧はＶ_ｔｒ２は、次式（２）となる。

このとき、トランス４はセンタータップ構造のため、第１の整流ダイオード５はトランス２次側電圧の２倍の電圧が印加される。このため、第１の整流ダイオード５の電圧Ｖ_Ｄ５は、次式（３）となる。

トランス４の１次側電圧Ｖ_ｔｒ１にはリアクトル４０のインダクタンス成分によるサージ電圧Ｖ_Ｌと、入力電圧の電圧Ｖ_ｉを合計した合計電圧Ｖ_ｔｒ１（＝Ｖ_ｉ＋Ｖ_Ｌ）が印加され、トランス４の２次側電圧Ｖ_ｔｒ２には、トランス４の一次側電圧を１／Ｎ倍した電圧が発生し、第１の整流ダイオード５にはトランス４の２次側電圧Ｖ_ｔｒ２の２倍の電圧が印加される。例えば、時刻ｔ４において、第１の整流ダイオード５の両端には、図７（ｅ）に示すように、サージ電圧Ｖ_Ｌと、平滑コンデンサ８の電圧（Ｖ_ｉ／２）を２×１／Ｎ倍した電圧が発生する。

また、図８に示すように、時刻ｔ３から時間が経過するに従って、電流Ｉ_Ｄ５の大きさが減少していき、時刻ｔ４以降で最終的に０となる。さらに、時刻ｔ３から時間が経過するに従って、電圧Ｖ_Ｄ５の大きさが０から増加していき、時刻ｔ４ではサージ電圧Ｖ_Ｌの大きさが最大となるので、電圧Ｖ_Ｄ５の大きさが最大となる。そして、時刻ｔ４以降で電圧Ｖ_Ｄ５の大きさが減少していき、最終的に入力電圧Ｖ_ｉを２×１／Ｎ倍したものと同等となる。以上がサージ発生のメカニズムである。

このように、ＤＣ−ＤＣコンバータの第１の整流ダイオード５、第２の整流ダイオード６には、過大なサージ電圧が発生するので、一般的には、サージ電圧を抑制する回路が必要となる。しかしながら、スナバ回路を使用すると抵抗による発熱のため効率が悪化する。また、前述したように、従来技術に記載されているように、別途共振用スナバ回路を設けることは高コストである。

そこで、図１に示すように、実施の形態１に係るＤＣ−ＤＣコンバータにおいては、電流を検知するカレントトランス３をトランス４と直列に挿入することで、カレントトランス３の一次側（主回路側）の励磁インダクタンス成分を使用し、スイッチング素子Ｑ１、Ｑ４とスイッチング素子Ｑ２、Ｑ３のターンオフ、ターンオン時のトランス電流の変化を緩やかにしている。そして、第１の整流ダイオード５および第２の整流ダイオード６のリカバリ電流により発生するカレントトランス３のサージ電圧は、カレントトランス３とトランス４との接続箇所に挿入した第１のサージ抑制ダイオード１および第２のサージ抑制ダイオード２によってサージを抑制し、防止している。

次に、実施の形態１に係るＤＣ−ＤＣコンバータにおいて、サージが抑制されるメカニズムについて、図９を参照しながら説明する。
図９は、実施の形態１に係るＤＣ−ＤＣコンバータのスイッチング素子Ｑ２、Ｑ３、またはＱ１、Ｑ４がオン／オフしているときの電流経路を示す説明図である。また、図９（ａ）、図９（ｂ）は、ＤＣ−ＤＣコンバータの回路を流れる電流経路の経時変化を示す図である。

図９（ａ）は、スイッチング素子Ｑ２、Ｑ３がオン、スイッチング素子Ｑ１、Ｑ４がオフになったときの電流経路を図示したものである。上記で説明したとおり、スイッチング素子Ｑ２、Ｑ３がオンになり、第２の整流ダイオード６にはリカバリ電流が流れるが、カレントトランス３のインダクタンス成分により、リカバリ電流の減少率（＝ｄｉ／ｄｔ）は抑制される。一方、抑制されたリカバリ電流の減少率（＝ｄｉ／ｄｔ）とカレントトランス３のインダクタンス成分（＝Ｌ）によりサージ電圧Ｖ_Ｌが発生するが、発生したサージ電圧Ｖ_Ｌが第１のサージ抑制ダイオード１の電圧Ｖ_ｆを上回ったとき、第１のサージ抑制ダイオード１がオンする。つまり、カレントトランス３のサージ電圧はＶ_Ｌ＞Ｖ_ｆである期間は、常に、カレントトランス３→第１のサージ抑制ダイオード１→スイッチング素子Ｑ３を流れる電流経路（図９（ａ）の破線矢印）が存在する。このため、トランス４の１次側電圧には入力電圧Ｖ_ｉの直流電圧しか印加されないため、トランス４の二次側電圧にはサージは発生しない。

また、図９（ｂ）は、スイッチング素子Ｑ１、Ｑ４がオン、スイッチング素子Ｑ２、Ｑ３がオフになったときの電流経路を図示したものである。カレントトランス３にサージ電圧が発生すると、第２のサージ抑制ダイオード２がオンする。つまり、カレントトランス３のサージ電圧はＶ_Ｌ＞Ｖ_ｆである期間は、常に、カレントトランス３→スイッチング素子Ｑ４→第２のサージ抑制ダイオード２の経路で電流が流れる（図９（ｂ）の破線矢印）。このときも、トランス４の１次側には入力電圧Ｖ_ｉの直流電圧しか印加されないため、トランス４の二次側電圧にはサージは発生しない。従って、図１０に示すように、第１の整流ダイオード５の電流Ｉ_Ｄ５、電圧Ｖ_Ｄ５は、実線で示すような経時変化特性が得られる。

以上から、実施の形態１に係るＤＣ−ＤＣコンバータは、低コストで特別なスナバ回路を必要とせず、カレントトランス３のインダクタンス成分と第１のサージ抑制ダイオード１および第２のサージ抑制ダイオード２を設けることで、電流検出の機能とサージ抑制機能を保有する。

なお、上記実施の形態１では、カレントトランス３はスイッチング素子Ｑ３とＱ４の接続点と、トランス４の間に挿入されているが、これに限られるものではなく、例えば、スイッチング素子Ｑ１とＱ２の接続点と、トランス４の間に挿入されても良い。

また、上記実施の形態１では、スイッチング方式はハードスイッチングとしたが、これに限るものではなく、ソフトスイッチング方式、例えば位相シフト制御でもよく、この場合、同様の効果を奏するだけでなく、ソフトスイッチングに必要な共振リアクトルをカレントトランス３の励磁インダクタンス成分で補うことが可能となる。

実施の形態２．
次に、この発明の実施の形態２に係るＤＣ−ＤＣコンバータについて説明する。
図１１は、実施の形態２に係るＤＣ−ＤＣコンバータの概略構成図である。図１１に示すように、実施の形態２のＤＣ−ＤＣコンバータは、２つのスイッチング素子と、２つのコンデンサを使用したハーフブリッジ構成のＤＣ−ＤＣコンバータである。この構成により、能動素子であるスイッチング素子の数を少なくすることができ、低コスト、小型化に繋がる。

実施の形態２に係るＤＣ−ＤＣコンバータは、２つのコンデンサ、即ち、第１のコンデンサ９０および第２のコンデンサ９１と、２つのスイッチング素子Ｑ３およびＱ４と、２つのサージ抑制ダイオード、即ち、第１のサージ抑制ダイオード１および第２のサージ抑制ダイオード２と、電流を検知するカレントトランス３と、センタータップを有するトランス４と、２つの整流ダイオード、即ち、第１の整流ダイオード５および第２の整流ダイオード６と、平滑リアクトル７と、平滑コンデンサ８を備えて構成されている。

次に、制御回路部９には、信号線１０ａ、１０ｂにより、それぞれ入力電圧検出回路１１、出力電圧検出回路１２で検出された電圧が入力される。また、カレントトランス３は巻数比が１：ｎで構成されており、２次側は制御回路部９に接続され、電流情報を電圧情報として制御回路部９に出力する。制御部１３は通信線１４ａにより、制御回路部９から入力電圧検出回路１１、出力電圧検出回路１２の電圧情報、カレントトランス３による電流情報を取得する。また、制御部１３は通信線１４ｂにより、制御回路部９に対して制御指令を出力する。制御回路部９は制御部１３からの制御指令に基づいて、ゲート駆動信号線１５ｃ、１５ｄにより、スイッチング素子Ｑ３、Ｑ４をそれぞれ所定のデッドタイムを挟んでオン・オフ制御する。

入力電圧Ｖ_ｉの後段には、２つのスイッチング素子Ｑ３、Ｑ４が接続されており、例えば、これらのスイッチング素子Ｑ３、Ｑ４として、ＭＯＳＦＥＴを用いることができる。また、スイッチング素子Ｑ３のドレインは入力電圧Ｖ_ｉの正側に接続され、スイッチング素子Ｑ４のソースは入力電圧Ｖ_ｉの負側に接続されている。同様に、入力電圧Ｖ_ｉの後段には、第１のコンデンサ９０、第２のコンデンサ９１が接続されており、第１のコンデンサ９０の一端は入力電圧Ｖ_ｉの正側に接続され、第２のコンデンサ９１の一端は入力電圧Ｖ_ｉの負側に接続されている。

トランス４の一次巻線の一端はカレントトランス３に接続され、他端は第１のコンデンサ９０と第２のコンデンサ９１との接続点に接続されている。また、カレントトランス３の他端はスイッチング素子Ｑ３のソースとスイッチング素子Ｑ４のドレインとの接続点に接続されている。

カレントトランス３とトランス４の接続点には、第１のサージ抑制ダイオード１のアノード端子が接続され、第１のサージ抑制ダイオード１のカソード端子は入力電圧Ｖ_ｉの正側に接続されている。一方、カレントトランス３とトランス４との接続点には、第２のサージ抑制ダイオード２のカソード端子が接続され、第２のサージ抑制ダイオード２のアノード端子は入力電圧Ｖ_ｉの負側に接続されている。

次に、実施の形態２に係るＤＣ−ＤＣコンバータの基本的な動作について、図１２および図１３を参照しながら説明する。なお、実施の形態２において例示するＤＣ−ＤＣコンバータは、一般的なハーフブリッジ構成のＤＣ−ＤＣコンバータであり、スイッチング方式がハードスイッチング方式であるものを採用している。

図１２は、実施の形態２に係るＤＣ／ＤＣコンバータのスイッチング素子の動作を示す説明図である。図１２に示すように、スイッチング素子Ｑ３をオンする場合、トランス４の一次側巻線（一次側）に流れる電流は、第１のコンデンサ９０→スイッチング素子Ｑ３→カレントトランス３→トランス４（一次側）→第１のコンデンサ９０の順に各経路を流れる。また、トランス４は、一次側から二次側に電力を伝達する。続いて、トランス４の二次側巻線（二次側）に流れる電流は、トランス４（二次側）→第１の整流ダイオード５→平滑リアクトル７の順に各経路を流れる。

また、スイッチング素子Ｑ４をオンする場合、トランス４の一次側に流れる電流は、第２のコンデンサ９１→トランス４→カレントトランス３→スイッチング素子Ｑ４→第２のコンデンサ９１の順に各経路を流れる。続いて、トランス４の二次側巻線に流れる電流は、トランス４（二次側）→第２の整流ダイオード６→平滑リアクトル７の順に各経路を流れる。

次に、実施の形態２に係るＤＣ−ＤＣコンバータにおいて、サージが抑制されるメカニズムについて、図１３を参照しながら説明する。図１３は、実施の形態２に係るＤＣ−ＤＣコンバータのスイッチング素子Ｑ３、Ｑ４がオン／オフしているときの電流経路を示す説明図である。また、図１３（ａ）、図１３（ｂ）は、ＤＣ−ＤＣコンバータの回路を流れる電流経路の経時変化を示す図である。

図１３（ａ）はスイッチング素子Ｑ３がオン、スイッチング素子Ｑ４がオフになったときの電流経路を図示したものである。上記で説明したとおり、スイッチング素子Ｑ３がオンになり、第２の整流ダイオード６にはリカバリ電流が流れるが、カレントトランス３のインダクタンス成分によりこのリカバリ電流の減少率（＝ｄｉ／ｄｔ）は抑制される。一方、抑制されたリカバリ電流の減少率（＝ｄｉ／ｄｔ）とカレントトランス３のインダクタンス成分（＝Ｌ）によりサージ電圧Ｖ_Ｌが発生するが、発生したサージ電圧Ｖ_Ｌが第１
のサージ抑制ダイオード１の電圧Ｖ_Ｆを上回ったとき、第１のサージ抑制ダイオード１がオンする。つまり、カレントトランス３のサージ電圧はＶ_Ｌ＞Ｖ_Ｆである期間は、常に、カレントトランス３→第１のサージ抑制ダイオード１→スイッチング素子Ｑ３を流れる電流経路（図１３（ａ）の破線）が存在する。このため、トランス４の１次側には第１のコンデンサ９０の直流電圧しか印加されないため、トランス４の二次側電圧にはサージは発生しない。

また、図１３（ｂ）は、スイッチング素子Ｑ４がオン、スイッチング素子Ｑ３がオフになったときの電流経路を図示したものである。カレントトランス３にサージ電圧が発生すると、第２のサージ抑制ダイオード２がオンする。つまり、カレントトランス３のサージ電圧はＶ_Ｌ＞Ｖ_Ｆである期間は、常に、カレントトランス３→スイッチング素子Ｑ４→第２のサージ抑制ダイオード２の経路で電流が流れる（図１３（ｂ）の破線矢印）。このときも、トランス４の１次側には第２のコンデンサ９１の直流電圧しか印加されないため、トランス４の二次側電圧にはサージは発生しない。従って、実施の形態１で説明した図１０に示すように、第１の整流ダイオード５の電流Ｉ_Ｄ５、電圧Ｖ_Ｄ５は、実線矢印で示すような経時変化特性が得られ、リカバリによるサージ電圧は抑制される。

実施の形態２に係るＤＣ−ＤＣコンバータは、カレントトランス３の一端は、スイッチング素子Ｑ３のソースとスイッチング素子Ｑ４のドレインとの接続点に繋がっており、他端はトランス４に接続されているが、カレントトランス３の一端を第１のコンデンサ９０、第２のコンデンサ９１の接続点に繋げることはできない。これは、スイッチング素子Ｑ３あるいはＱ４がオンしたときに、カレントトランス３のサージ電圧Ｖ_Ｌが第１のコンデンサ９０あるいは第２のコンデンサ９１の電圧（≒Ｖ_ｉ／２）＋ダイオードの電圧Ｖ_Ｆを上回るまで、第１のサージ抑制ダイオード１あるいは第２のサージ抑制ダイオード２はオンしないため、少なくとも第１のコンデンサ９０あるいは第２のコンデンサ９１の電圧までのサージ電圧がトランス４に印加されてしまう。つまり、実施の形態２のハーフブリッジ構成では、カレントトランス３の挿入箇所はスイッチング素子Ｑ３とＱ４の接続点と、トランス４の間に接続される必要がある。

以上から、実施の形態２に係るＤＣ−ＤＣコンバータは、実施の形態１と同等の効果を奏するだけでなく、スイッチング素子の数を減らせるため、駆動回路を削減でき、より低コスト、小型化を図ることができる。

上記実施の形態２では、ハーフブリッジ構成としてスイッチング素子とコンデンサをそれぞれ二つずつ使用した構成としているが、これに限るものではなく、例えば図１４に示すように、トランス４に直列にコンデンサ１２０を挿入する構成にしてもよい。図１４の構成にすることで同様のサージ抑制効果を奏するだけでなく、部品点数を削減できる。

上記各実施の形態において、トランス４の二次巻線の中間タップが出力電圧Ｖ_ｏの負側に接続され、トランス４の二次側巻線の両端にはそれぞれ第１の整流ダイオード５、第２の整流ダイオード６のアノード端子が接続されているが、これに限るものではなく。中間タップが出力電圧Ｖ_ｏの正側に接続され、トランス４の二次側巻線の両端にそれぞれ第１の整流ダイオード５、第２の整流ダイオード６のカソード端子が接続されている構成でもよい。第１の整流ダイオード５のアノード端子と第２の整流ダイオード６のアノード端子はそれぞれ接続されており、その接続点と出力電圧Ｖ_ｏの負側が接続される。

上記各実施の形態において、ＤＣ−ＤＣコンバータに使用する半導体スイッチング素子はシリコン（Ｓｉ）半導体から成るスイッチング素子に限るものではなく、例えば、半導体スイッチング素子は、Ｓｉ半導体よりもバンドギャップが広い非Ｓｉ半導体材料から成るものでもよい。非Ｓｉ半導体材料であるワイドバンドギャップ半導体としては、例えば
、炭化珪素、窒化ガリウム系材料、またはダイヤモンドがある。

ワイドバンドギャップ半導体から成るスイッチング素子は、Ｓｉ半導体ではユニポーラ動作が困難な高電圧領域で使用可能であり、スイッチング時に発生するスイッチング損失を大きく低減でき、電力損失の大きな低減が可能になる。また、電力損失が小さく、耐熱性も高いため、冷却部を備えてパワーモジュールを構成した場合、ヒートシンクの放熱フィンの小型化や、水冷部の空冷化が可能であるので、半導体モジュールの一層の小型化が可能になる。

また、ワイドバンドギャップ半導体から成るスイッチング素子は、高周波スイッチング動作に適しており、高周波化の要求が大きいコンバータ回路に適用すると、スイッチング周波数の高周波化によって、コンバータ回路に接続されるリアクトルやコンデンサなどを小型化することもできる。よって、上記各実施の形態における半導体スイッチング素子は、炭化珪素などワイドギャップ半導体から成るスイッチング素子となる場合にも、同様な効果が得られる。

また、ワイドギャップ半導体のなかでも窒化ガリウム系を材料としたトランジスタ、例えばＧＡＮ−ＨＥＭＴの場合、ドレイン・ソース間の寄生容量（一般的にＣｏｓｓと呼ばれている）は、Ｓｉ半導体に比べ十分小さく、これを使用することで確保するデッドタイムを短縮でき、引いては実効デューティの改善、高周波化に繋がる。

ＧＡＮ−ＨＥＭＴを使用することでスイッチング周波数が上がり、磁性部品の小型化が図られる。一方で、高周波駆動によりスイッチング時の電流の立ち上がり、立下り速度（≒ｄｉ／ｄｔ）が急峻になりサージ電圧が増大するため、素子の高耐圧化、スナバ回路の追加が必要とされる。しかし、上記各実施の形態では、トランス４と直列にカレントトランス３を挿入することで、半導体スイッチング素子のドレイン・ソース間に流れる電流の立ち上がりは高速化する一方、カレントトランス３のインダクタンス成分により、トランス４に流れる電流の立ち上がり、立下り速度（≒ｄｉ／ｄｔ）が緩和される。

このため、従来は半導体スイッチング素子の高周波化、高速化に伴うサージ電圧の増加が懸念されていたが、上記各実施の形態では、半導体スイッチング素子は高速スイッチングによりスイッチング損失を低減できる一方、トランス側の電流はカレントトランス３のインダクタンス成分により抑制されるため、サージ電圧は増加しない。また、カレントトランス３のインダクタンス成分によるサージ電圧は第１のサージ抑制ダイオード１、第２のサージ抑制ダイオード２によりトランス４に印加されることを防ぐことが可能となる。

以上、この発明の実施の形態１及び２について説明したが、この発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することができる。

１ 第１のサージ抑制ダイオード、２ 第２のサージ抑制ダイオード、３ カレントトランス、４ トランス、５ 第１の整流ダイオード、６ 第２の整流ダイオード、７ 平滑リアクトル、８ 平滑コンデンサ、９ 制御回路部、１０ａ、１０ｂ 信号線、１１ 入力電圧検出回路、１２ 出力電圧検出回路、１３ 制御部、１４ａ１４ｂ 通信線、１５ａ、１５ｂ、１５ｃ、１５ｄ ゲート駆動信号線、４０ リアクトル、９０ 第１のコンデンサ、９１ 第２のコンデンサ、１２０ コンデンサ、Ｑ１、Ｑ２、Ｑ３、Ｑ４ 半導体スイッチング素子、Ｖ_ｉ 入力電圧、Ｖ_ｏ 出力電圧

また、この発明に係るＤＣ／ＤＣコンバータは、入力電源と、一次巻線および二次巻線を備えたトランスと、上記一次巻線に直列に接続され、電流を検知するカレントトランスと、上記一次巻線と上記カレントトランスとの直列回路に接続された２つの半導体スイッチング素子を備えたハーフブリッジ方式の半導体スイッチング回路と、上記二次巻線に接続された整流回路と、を有するＤＣ−ＤＣコンバータにおいて、
上記ＤＣ−ＤＣコンバータは、上記一次巻線に接続された第１のサージ抑制ダイオードと第２のサージ抑制ダイオードとを備えると共に、上記カレントトランスの一端は上記２つの半導体スイッチング素子の間に接続され、他端が上記一次巻線に接続され、
上記カレントトランスと上記一次巻線との接続点に、上記第１のサージ抑制ダイオードのアノード端子と上記第２のサージ抑制ダイオードのカソード端子が接続され、
上記第１のサージ抑制ダイオードのカソード端子は、上記入力電源の正側に接続されると共に、上記第２のサージ抑制ダイオードのアノード端子は、上記入力電源の負側に接続されたことを特徴とする。

Claims (7)

1. 入力電源と、一次巻線および二次巻線を備えたトランスと、上記一次巻線に直列に接続され、電流を検知するカレントトランスと、上記一次巻線と上記カレントトランスとの直列回路に接続されたフルブリッジ方式の半導体スイッチング回路と、上記二次巻線に接続された整流回路と、を有するＤＣ−ＤＣコンバータにおいて、
   上記ＤＣ−ＤＣコンバータは、上記一次巻線に接続された第１のサージ抑制ダイオードと第２のサージ抑制ダイオードとを備え、
   上記カレントトランスと上記一次巻線との接続点に、上記第１のサージ抑制ダイオードのアノード端子と上記第２のサージ抑制ダイオードのカソード端子が接続され、
   上記第１のサージ抑制ダイオードのカソード端子は、上記入力電源の正側に接続されると共に、上記第２のサージ抑制ダイオードのアノード端子は、上記入力電源の負側に接続されたことを特徴とするＤＣ−ＤＣコンバータ。
2. 上記ＤＣ−ＤＣコンバータは、位相シフト制御で駆動されることを特徴とする請求項１に記載のＤＣ−ＤＣコンバータ。
3. 入力電源と、一次巻線および二次巻線を備えたトランスと、上記一次巻線に直列に接続され、電流を検知するカレントトランスと、上記一次巻線と上記カレントトランスとの直列回路に接続された２つの半導体スイッチング素子を備えたハーフブリッジ方式の半導体スイッチング回路と、上記二次巻線に接続された整流回路と、を有するＤＣ−ＤＣコンバータにおいて、
   上記ＤＣ−ＤＣコンバータは、上記一次巻線に接続された第１のサージ抑制ダイオードと第２のサージ抑制ダイオードとを備え、
   上記カレントトランスと上記一次巻線との接続点に、上記第１のサージ抑制ダイオードのアノード端子と上記第２のサージ抑制ダイオードのカソード端子が接続され、
   上記第１のサージ抑制ダイオードのカソード端子は、上記入力電源の正側に接続されると共に、上記第２のサージ抑制ダイオードのアノード端子は、上記入力電源の負側に接続されたことを特徴とするＤＣ−ＤＣコンバータ。
4. 上記カレントトランスの一端は、上記２つの半導体スイッチング素子の間に接続され、上記カレントトランスの他端は、上記一次巻線に接続されたことを特徴とする請求項３に記載のＤＣ−ＤＣコンバータ。
5. 上記整流回路は、ダイオードからなる整流回路であることを特徴とする請求項１から４の何れか一項に記載のＤＣ−ＤＣコンバータ。
6. 上記整流回路は、上記二次巻線のセンタータップを出力の一端とし、上記二次巻線の両端に整流素子を接続してなるセンタータップ方式の整流回路であることを特徴とする請求項１から５の何れか一項に記載のＤＣ−ＤＣコンバータ。
7. 上記半導体スイッチング回路を構成する半導体スイッチング素子は、炭化ケイ素、窒化ガリウム系材料を用いたワイドバンドギャップ半導体であることを特徴とする請求項１から６の何れか一項に記載のＤＣ−ＤＣコンバータ。
   

Images