JP2018060887A - 半導体集積回路装置及びそのスクリーニング方法並びにオペアンプ - Google Patents
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Abstract
Description
なお、2次のLPFの周波数特性が所望の特性となっていないものは不良品とする。
図1は本発明に係る半導体集積回路装置の第1の実施形態を示す。半導体集積回路装置1は、オペアンプOP1、第1コンデンサC1、第2コンデンサC2、第1抵抗R1、第2抵抗R2を備えている。さらにスイッチ手段SW11、論理回路LOGIC、音量調整回路Volumeを備えている。
例えば[80、F0、01]と送信された場合、「80」が半導体集積装置1、「F0」がテストモード、「01」がスイッチ手段SW11の動作を示しているとする。ここでデータ(Data)「01」が直流電圧試験印加モードを意味するとしたとき、「00」は通常モードを意味することになる。したがって、直流電圧印加試験モードにしたいときは、[80、F0、01]とデータを送信し、通常モードにしたいときは、[80、F0、00]とデータを送信することになる。なお、半導体集積回路1は初期状態(電源オン時のリセット状態)では、通常モードすなわち[80、F0、00]のデータに設定されている。
図2は本発明に係る半導体集積回路装置の第2の実施形態を示す。図1に示した第1の実施形態と大きく異なるのはスイッチ手段SW11を備えていないことである。半導体集積回路装置2は、オペアンプOP2、第1コンデンサC1、第2コンデンサC2、第1抵抗R1、第2抵抗R2を備えている。さらに論理回路LOGIC、音量調整回路Volumeを備えている。
例えば[80、F0、01]または[80、F0、02]と送信された場合、「80」が半導体集積回路2、「F0」がテストモード、「01」と「02」がプルダウントランジスタQ28,プルアップトランジスタQ48の動作を示すとする。ここで「01」でプルダウントランジスタQ28がオンするとし、「02」でプルアップトランジスタQ48がオンするとしたとき、「00」は通常モードを意味することになる。したがって、直流電圧印加試験モードにしたいときは、[80、F0、01]または[80、F0、02]と送信し、通常モードにしたいときは、[80、F0、00]と送信することになる。なお、半導体集積回路2は初期状態(電源オン時のリセット状態)では、通常モードすなわち[80、F0、00]のデータに設定されている。
図3は本発明に係るオペアンプOP2の内部回路を示す。オペアンプOP2は、上述のように、特に図2に示した半導体集積回路装置の第2の実施形態に用いると格別の効果を発揮する。結論から先にいうと、図1に示したスイッチ手段SW11の設置が排除でき、かつスクリーニング用端子VSTOLも排除できる。その理由は以下の説明で明らかになろう。
図4は、図1に示した半導体集積回路装置1のスクリーニングを行う際のテスト回路を示す。図4(a)は、第1コンデンサC1の第2端c12に第1端c11よりも高い電圧を印加して電圧ストレステストを行う場合を示す。スクリーニングではスイッチ手段SW11の中点cは接点bに常時接続されている。この場合には信号入力端子VIN1は例えば接地電位GNDと同じ電位に固定される。これによって、オペアンプOP1の出力端子VOUT1は低電位(好ましくは接地電位GND)に固定される。このときにスクリーニング用端子VSTOLに所定の直流電圧を印加する。これによって、第1コンデンサC1に対して電圧ストレスを与えスクリーニングが行える。
図5は、図2に示した半導体集積回路装置2のスクリーニングを行う際のテスト回路を示す。以下、図2に示した半導体集積回路装置2は、スイッチ手段SW11を排除しているので図4とは別のスクリーニング回路が用いられる。こうしたテスト方法は図4では得られないものであり、本発明の1つの特徴となる。
C2 第2コンデンサ
CC21,CC22,CC23 電流源
Data データ
M21,M22 MOSトランジスタ
OP1,OP2 オペアンプ
PD プルダウントランジスタQ28の制御信号
PU プルアップトランジスタQ48の制御信号
Q25 高電圧側トランジスタ
Q27 低電圧側トランジスタ
Q28 プルダウントランジスタ
Q48 プルアップトランジスタ
R1 第1抵抗
R2 第2抵抗
S1〜Sn 音量調整回路の制御信号
SelectAddress スレーブアドレス
SelectAddress セレクトアドレス
SW11 スイッチ手段
VCC 電源端子
vcc 電源電圧
VIN1 信号入力端子
Vin1 音声入力信号
VOUT 出力端子
Vout 出力信号
VOUT1 オペアンプOP1の出力端子
Vout1 オペアンプOP1の出力信号
VOUT2 オペアンプOP2の出力端子
Vout2 オペアンプOP2の出力信号
VSTOL スクリーニング用端子
Claims (19)
- 入力信号が入力される信号入力端子と、反転入力端子、非反転入力端子、及び出力端子を備えるオペアンプとを備え、前記反転入力端子及び前記非反転入力端子のいずれか一方は前記信号入力端子に直流的に結合され、第1端が前記オペアンプの出力端子に第2端がスイッチ手段を介して前記信号入力端子に直流的に結合される第1コンデンサとを備え、前記オペアンプ及び前記第1コンデンサは同じ半導体集積回路装置で構成され、前記スイッチ手段は前記第1コンデンサの第2端の結合先を、前記信号入力端子または前記半導体集積回路装置の外部に設けたスクリーニング用端子のいずれか一方へ切り換える半導体集積回路装置。
- 入力信号が入力される信号入力端子と、反転入力端子、非反転入力端子、及び出力端子を備えるオペアンプとを備え、前記反転入力端子及び前記非反転入力端子のいずれか一方は前記信号入力端子に直流的に結合され、第1端が前記オペアンプの出力端子に第2端が前記信号入力端子に直流的に結合される第1コンデンサとを備え、前記オペアンプ及び前記第1コンデンサは同じ半導体集積回路装置で構成され、前記オペアンプの出力段は高電圧側トランジスタと低電圧トランジスタがプッシュプル形式で電源端子と接地電位との間に共通接続点を有して直列に結合され、前記共通接続点は前記オペアンプの前記出力端子に結合され、前記高電圧側トランジスタ及び前記低電圧側トランジスタの少なくとも一方を強制的にオンさせるプルアップトランジスタまたはプルダウントランジスタが前記オペアンプの出力段に結合される半導体集積回路装置。
- 前記信号入力端子と前記オペアンプの反転入力端子または非反転入力端子との間に、抵抗体が直列に接続される請求項1または請求項2に記載の半導体集積回路装置。
- 前記抵抗体は複数の抵抗の抵抗直列接続体で構成され、前記第1コンデンサの第2端は前記抵抗直列接続体の共通接続点に結合され、前記オペアンプの反転入力端子または非反転入力端子と、接地電位との間に第2コンデンサが結合される請求項3に記載の半導体集積回路装置。
- 前記入力信号は音声信号であり、前記オペアンプ、前記第1コンデンサ、及び前記抵抗体は前記音声信号に対して1次のローパスフィルタを構成する請求項3に記載の半導体集積回路装置。
- 前記入力信号は音声信号であり、前記オペアンプ、前記第1コンデンサ、前記第2コンデンサ、及び前記抵抗直列接続体は前記音声信号に対して2次のローパスフィルタを構成する請求項4に記載の半導体集積回路装置。
- 前記半導体集積回路装置は、さらにシリアル通信バスを備え、前記シリアル通信バスにはクロック信号端子及びデータ信号端子が前記半導体集積回路装置の外部に設けられ、前記クロック信号端子及び前記データ信号端子の一方の信号に基づき前記スイッチ手段の切り替えが行われる請求項1に記載の半導体集積回路装置。
- 前記半導体集積回路装置は、さらにシリアル通信バスを備え、前記シリアル通信バスにはクロック信号端子及びデータ信号端子が前記半導体集積回路装置の外部に設けられ、前記クロック信号端子及び前記データ信号端子の一方の信号に基づき前記プルアップトランジスタまたは前記プルダウントランジスタの制御が行われる請求項2に記載の半導体集積回路装置。
- 前記オペアンプの出力端子の後段には前記音声信号の大きさを調整する音量調整回路が結合され、前記音量調整回路は、前記シリアル通信バスによって制御される請求項7または請求項8に記載の半導体集積回路装置。
- 前記シリアル通信バスは、I2C、SPI、及びMicroWireのいずれか1つである請求項9に記載の半導体集積回路装置。
- 請求項1に記載の半導体集積回路装置のスクリーニング方法であって、前記スイッチ手段によって前記第1コンデンサの第2端を前記スクリーニング用端子に結合させるとともに、前記信号入力端子に所定の電圧を印加して前記オペアンプの出力端子を所定の電位に固定し、前記スクリーニング用端子に所定の電圧を印加して前記第1コンデンサの第1端と第2端との間に所定の電圧を印加する半導体集積回路装置のスクリーニング方法。
- 前記スイッチ手段はシリアル通信バスで制御される請求項11に記載の半導体集積回路装置のスクリーニング方法。
- 請求項2に記載の半導体集積回路装置のスクリーニング方法であって、前記プルアップトランジスタを制御して前記高電圧側トランジスタをオンさせ、さらに前記信号入力端子に所定の電圧を印加して前記オペアンプの反転入力端子または非反転入力端子を所定の電位に設定して、前記第1コンデンサの第1端及び第2端をそれぞれ高電位及び低電位に設定して前記第1コンデンサの第1端と第2端との間に所定の電圧を印加する半導体集積回路装置のスクリーニング方法。
- 請求項2に記載の半導体集積回路装置のスクリーニング方法であって、前記プルダウントランジスタを制御して前記低電圧側トランジスタをオンさせ、さらに前記信号入力端子に所定の電圧を印加して前記オペアンプの反転入力端子または非反転入力端子を所定の電位に設定して、前記第1コンデンサの第1端及び第2端をそれぞれ低電位及び高電位に設定して前記第1コンデンサの第1端と第2端との間に所定の電圧を印加する半導体集積回路装置のスクリーニング方法。
- 前記プルアップトランジスタまたは前記プルダウントランジスタはシリアル通信バスで制御される請求項13または請求項14に記載の半導体集積回路装置のスクリーニング方法。
- 反転入力端子、非反転入力端子、及び出力端子を備えるオペアンプであって、前記出力端子が結合される前記オペアンプの出力段は高電圧側トランジスタ及び低電圧側トランジスタが電源端子と接地電位との間に直列に結合されるプッシュプル形式から成り、前記高電圧側トランジスタ及び前記低電圧側トランジスタの少なくとも一方側を強制的にオンさせるプルアップトランジスタまたはプルダウントランジスタを備えたオペアンプ。
- 前記高電圧側トランジスタ及び前記低電圧側トランジスタはそれぞれNPNバイポーラトランジスタ及びPNPトランジスタであり、前記プルアップトランジスタ及び前記プルダウントランジスタはそれぞれPNP(NPN)バイポーラトランジスタ及びNPN(PNP)トランジスタである請求項16に記載のオペアンプ。
- 前記高電圧側トランジスタのコレクタ及びエミッタはそれぞれ電源端子及び前記出力端子に結合され、前記プルアップトランジスタのエミッタ及びコレクタはそれぞれ前記電源端子及び前記高電圧側トランジスタのベースに結合され、前記プルアップトランジスタのベースに所定の電圧が印加されると前記プルアップトランジスタ及び前記高電圧側トランジスタが共にオン状態となる請求項17に記載のオペアンプ。
- 前記低電圧側トランジスタのコレクタ及びエミッタはそれぞれ接地電位及び前記出力端子に結合され、前記プルダウントランジスタのコレクタ及びエミッタはそれぞれ前記低電圧側トランジスタ及び前記接地電位に結合され、前記高電圧側トランジスタのベースに結合され、前記プルダウントランジスタのベースに所定の電圧が印加されると前記プルダウントランジスタ及び前記低電圧側トランジスタが共にオン状態となる請求項17に記載のオペアンプ。
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