JP2018032715A - 電子部品 - Google Patents

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Abstract

【課題】縮小化や実装スペースの狭小化が可能な電子部品を提供すること。
【解決手段】本発明の電子部品は、複数の絶縁体層が積層され、上面と底面を有する積層体と、前記積層体内に配置された複数の内部導体と、前記複数の内部導体と電気的に接続され、前記積層体から露出する複数の端子電極とを備え、前記積層体の底面には複数の凹部が形成されており、前記複数の端子電極は、前記複数の凹部の壁面に形成された第１の導電部を含む。
【選択図】図２

Description

本開示は、電子部品に関し、さらに詳しくは、積層構造を有する電子部品に関する。
積層構造を有する電子部品として、例えば、特許文献１に記載のコモンモードチョークコイルが知られている。図９は、そのコモンモードチョークコイルの構造を示す模式斜視図である。コモンモードチョークコイルは、複数の絶縁体が積層された直方体形状の積層体１００と、その積層体１００内に位置するとともに、互いに磁気結合する３つのコイル（不図示）と、積層体１００の側面に形成され、各コイルの端部と電気的に接続された６つの端子電極１０１〜１０６を備えている。図１０は、積層体１００の底面図であり、６つの端子電極１０１〜１０６はそれぞれ底面に露出している。同一側面に形成された３つの端子電極は、１つのグランド用端子電極（例えば１０２）を間にして一対の信号用端子電極（例えば１０１、１０３）が配置されている。このコモンモードチョークコイルは、はんだフィレットを形成するように回路基板の実装ランドにはんだ接合され、回路基板に実装されている。
一方、近年、電子機器の小型化に伴い、回路基板に実装される、積層構造を有する電子部品（以下、積層型電子部品ともいう）にも小型化が要求されている。特に、小型化する回路基板に多くの電子部品を実装する必要性から、積層型電子部品の縮小化だけでなく、他の電子部品の実装スペースを確保する観点から、実装スペースの狭小化も必要とされている。
特開２００６−２３７０８０号公報
しかしながら、特許文献１に記載されているような、積層体の側面に端子電極がある電子部品の場合、電子部品の縮小化や実装スペースの狭小化が困難であるという問題がある。
そこで、本発明は、縮小化や実装スペースの狭小化が可能な電子部品を提供することを目的とした。
上記課題を解決するため、本開示の一態様に係る電子部品は、複数の絶縁体層が積層され、上面と底面を有する積層体と、
前記積層体内に配置された複数の内部導体と、
前記複数の内部導体と電気的に接続され、前記積層体から露出する複数の端子電極とを備え、
前記積層体の底面には複数の凹部が形成されており、前記複数の端子電極は、前記複数の凹部の壁面に形成された第１の導電部を含む、ことを特徴とする。
上記の態様によれば、電子部品をより小さくすることが可能となる。
別の態様によれば、前記積層体は直方体形状を有し、前記複数の凹部が、前記積層体の底面の四隅に形成された凹部を含んでいる。
上記の態様によれば、凹部を四隅に設けることで凹部間のピッチを大きくできるので内部回路のスペースを大きくすることができる。
また、別の態様によれば、前記複数の凹部が、前記積層体の底面の中央に形成された凹部を含んでいる。
上記の態様によれば、凹部を中央に設けることで、四隅の凹部とのピッチを最大化することができる。
また、別の態様によれば、前記四隅に形成された凹部が切り欠き凹部である。
上記の態様によれば、切り欠き凹部とすることで外縁を構成する位置に凹部を設けることができるので、内部回路のスペースをさらに大きくすることができる。
また、別の態様によれば、前記端子電極は、前記凹部の開口周囲に延在し、第１の導電部と電気的に接続する第２の導電部をさらに含んでいる。
上記の態様によれば、実装時の接合強度をさらに向上させることができる。
また、別の態様によれば、前記凹部は、開口側に広がる逆テーパー状の断面形状を有している。
上記の態様によれば、実装時にはんだが凹部に入りやすくなり、電子部品の接合強度を増加させることができる。また、実装時の電子部品の位置合わせが容易となり位置ずれや傾きの発生を低減させることもできる。また、はんだフィレットが電子部品本体の外側に形成されることをさらに抑制することができるので、実装スペースをさらに狭小化することが可能となる。
また、別の態様によれば、前記複数の内部導体は、コイル、コンデンサ、および抵抗からなる群から選択される少なくとも１種の素子を構成している。
上記の態様によれば、受動部品の実装スペースの狭小化を図ることができる。
また、別の態様によれば、前記複数の内部導体は、複数の素子を構成している。
上記の態様によれば、ワンチップ化により実装スペースを狭小化することが可能となる。
また、別の態様によれば、前記複数の内部導体の少なくとも一部が、コイルを構成し、積層体の底面側が磁性体基板である。
上記の態様によれば、実装スペースを狭小化できるとともに、インダクタンスを向上させることができる。
また、別の態様によれば、前記複数の凹部が、前記積層体の底面の中央に形成された凹部を含み、前記複数の内部導体の少なくとも一部が、電気的に直列接続されたコイルおよびコンデンサの組を少なくとも２つ以上構成し、前記コンデンサの前記コイルと接続されていない側の電極が前記底面の中央に形成された凹部に対応する端子電極と接続されている。
上記の態様によれば、コンデンサの一端側に接続される端子電極を共通化することで端子数を減らし、実装スペースを狭小化することが可能となる。
本開示によれば、縮小化や実装スペースの狭小化が可能な電子部品を提供することが可能となる。
本開示の１つの実施の形態に係る電子部品を構成する積層体の構造の一例を示す模式斜視図である。 図１に示す積層体の底面斜視図である。 図１の模式縦断面図である。 図１に示す積層体における、第１のコイル素子および第２のコイル素子の第１コイル導体の平面図である。 図１に示す積層体における、第１のコイル素子および第２のコイル素子の第２コイル導体の平面図である。 図１に示す積層体における、第１のコイル素子および第２のコイル素子の第３コイル導体の平面図である。 図１に示す積層体における、第１のコイル素子および第２のコイル素子の第４コイル導体の平面図である。 図１に示す積層体におけるコンデンサ素子の第１電極板の平面図である。 図１に示す積層体におけるコンデンサ素子の第１電極板と第２電極板の間を示す平面図である。 図１に示す積層体におけるコンデンサ素子の第２電極板の平面図である。 図１の積層体からなる電子部品の等価回路図である。 本発明の別の実施の形態に係る積層体の構造を示す底面斜視図である。 本発明の別の実施の形態に係る積層体の構造を示す底面斜視図である。 従来の電子部品を構成する積層体の構造の一例を示す模式斜視図である。 図９の積層体の底面図である。
以下、図面を参照して本開示の一態様である電子部品の実施の形態について説明する。
実施の形態１
本形態の電子部品は、複数の絶縁体層が積層され、上面と底面を有する積層体と、前記積層体内に配置された複数の内部導体と、前記複数の内部導体と電気的に接続され、前記積層体から露出する複数の端子電極とを備え、前記積層体の底面には複数の凹部が形成されており、前記複数の端子電極は、前記複数の凹部の壁面に形成された第１の導電部を含む、ことを特徴とするものである。
図１は、本実施の形態に係る電子部品の構造の一例を示す模式斜視図である。電子部品は、絶縁体層１、絶縁体層３、および絶縁体層２を含む積層体Ａから構成されている。積層体Ａは上面と底面を有し、この例では直方体形状を有している。
図２は、積層体Ａの底面斜視図である。底面には、四隅に形成された４つの凹部６１，６２，６３，６４と、底面中央に形成された１つの凹部６０とを含む複数の凹部が形成されている。底面中央の凹部６０には１個のグランド用端子電極１１が形成され、底面の四隅の凹部６１，６２，６３，６４にはそれぞれ信号用端子電極５，６，７，８が形成されている。また、底面中央の凹部６０の壁面には第１の導電部１１ａが形成され、四隅の凹部６１，６２，６３，６４の壁面には、それぞれ第１の導電部５ａ，６ａ，７ａ，８ａが形成されている。信号用端子電極５，７は入出力用の一対の信号用端子電極を構成し、信号用端子電極６，８は入出力用の別の一対の信号用端子電極を構成する。ここで、第１の導電部は、複数の内部導体と電気的に接続されたものであれば、その形状や大きさは特に限定されないが、例えば、凹部の壁面の少なくとも一部、好ましくは壁面の全面に形成された導電層であり、図２では凹部の壁面の全面に形成された導電層を用いた例を示している。なお、積層体Ａの底面が実装基板に実装される実装面となる。絶縁体層１、絶縁体層３、および絶縁体層２の積層方向をＺ方向とすると、実装面が底面となる。Ｚ方向に直交する平面において、一辺方向をＸ方向とし、他辺方向をＹ方向とする。
なお、グランド用端子電極と信号用端子電極の配置は特に限定されないが、上記のように、１個のグランド用端子電極の周囲に、ほぼ等間隔となるように４個の信号用端子電極が配置されていることが好ましい。端子電極の間隔を確保しつつ、より狭い領域に複数の端子電極を配置することができるので、電子部品をより小さくすることが可能となる。
図３は、積層体Ａの模式縦断面図である。絶縁体層１と絶縁体層２の間に、絶縁体層３が配置されている。絶縁体層２の下層側には、誘電体層を含む後述するコンデンサ素子４が埋設されている。積層体Ａの底面側の絶縁体層１には、グランド用端子電極１１と、信号用端子電極５，６が形成されている。また、絶縁体層３は複数の絶縁体層３ａ，３ｂ，３ｃ，３ｄを含んでいる。本実施の形態では、絶縁体層３が形成された領域に第１のコイル素子３１および第２のコイル素子３２が配置されているまた、コンデンサ素子４は、絶縁体層２内に配置された第１電極板４ａと第２電極板４ｃが誘電体層４ｂを挟んで対向する構造を有しており、誘電体層４ｂは絶縁体層２の一部である。
図３と図４Ａ〜図４Ｄに示すように、第１のコイル素子３１は、下層から上層へ順に積層された、第１コイル導体３１ａ、第２コイル導体３１ｂ、第３コイル導体３１ｃ、および第４コイル導体３１ｄを含んでいる。第１〜第４コイル導体３１ａ，３１ｂ，３１ｃ，３１ｄは、絶縁体層３を構成する各絶縁体層３ａ，３ｂ，３ｃ，３ｄ上に巻回配置された内部導体である。
第１コイル導体３１ａの外周端は、信号用電極３０ａに接続される。第１コイル導体３１ａは、外周端から内周端に向かって、時計回りに巻回される。第１コイル導体３１ａの内周端は、ビア導体を介して、第２コイル導体３１ｂの内周端に接続される。第２コイル導体３１ｂは、内周端から外周端に向かって、時計回りに巻回される。第２コイル導体３１ｂの外周端は、ビア導体を介して、第３コイル導体３１ｃの外周端に接続される。第３コイル導体３１ｃは、外周端から内周端に向かって、時計回りに巻回される。第３コイル導体３１ｃの内周端は、ビア導体を介して、第４コイル導体３１ｄの内周端に接続される。第４コイル導体３１ｄは、内周端から外周端に向かって、時計回りに巻回される。第４コイル導体３１ｄの外周端は、信号用電極３０ｄに接続される。
第２のコイル素子３２は、下層から上層へ順に積層された、第１コイル導体３２ａ、第２コイル導体３２ｂ、第３コイル導体３２ｃ、および第４コイル導体３２ｄを含んでいる。第１〜第４コイル導体３２ａ，３２ｂ，３２ｃ，３２ｄは、絶縁体層３を構成する各絶縁体層３ａ，３ｂ，３ｃ，３ｄ上に巻回配置された内部導体である。
第１コイル導体３２ａの外周端は、信号用電極３０ｂに接続される。第１コイル導体３２ａは、外周端から内周端に向かって、反時計回りに巻回される。第１コイル導体３２ａの内周端は、ビア導体を介して、第２コイル導体３２ｂの内周端に接続される。第２コイル導体３２ｂは、内周端から外周端に向かって、反時計回りに巻回される。第２コイル導体３２ｂの外周端は、ビア導体を介して、第３コイル導体３２ｃの外周端に接続される。第３コイル導体３２ｃは、外周端から内周端に向かって、反時計回りに巻回される。第３コイル導体３２ｃの内周端は、ビア導体を介して、第４コイル導体３２ｄの内周端に接続される。第４コイル導体３２ｄは、内周端から外周端に向かって、反時計回りに巻回される。第４コイル導体３２ｄの外周端は、信号用電極３０ｅに接続される。
第１のコイル素子３１の第１コイル導体３１ａ、第２コイル導体３１ｂ、第３コイル導体３１ｃ、および第４コイル導体３１ｄは、同心状に配置されている。第２のコイル素子３２の第１コイル導体３２ａ、第２コイル導体３２ｂ、第３コイル導体３２ｃ、および第４コイル導体３２ｄは、同心状に配置されている。第１のコイル素子３１の軸と第２のコイル素子３２の軸は、積層体Ａの底面に直交している。第１のコイル素子３１の軸と第２のコイル素子３２の軸は、平行に配置されている。
図３と図５Ａ〜図５Ｃに示すように、コンデンサ素子４は、誘電体層４ｂを介して下層から上層へ順に積層された、内部導体である第１電極板４ａと第２電極板４ｃとを含む。誘電体層４ｂは絶縁体層２の一部である。第２電極板４ｃは、２枚の板状であり、それぞれ、信号用電極３０ｄおよび信号用電極３０ｅに接続される。第１電極板４ａは、信号用電極３０ｃに接続される。
信号用電極３０ａ，３０ｂ，３０ｃ，３０ｄ，３０ｅは、それぞれ、積層方向に延在し、絶縁体層２，３内に配置されている。Ｚ方向からみて、信号用電極３０ａは、信号用端子電極５に重なり、信号用端子電極５に接続される。信号用電極３０ｂは、信号用端子電極６に重なり、信号用端子電極６に接続される。信号用電極３０ｃは、グラウンド用端子電極１１に重なり、グラウンド用端子電極１１に接続される。信号用電極３０ｄは、信号用端子電極７に重なり、信号用端子電極７に接続される。信号用電極３０ｅは、信号用端子電極８に重なり、信号用端子電極８に接続される。
なお、グランド用端子電極と信号用端子電極は、積層体Ａの底面に形成された凹部内に形成されている。その凹部は、その開口側に広がる逆テーパー状の断面形状を有している。
図６は、本実施の形態に係る電子部品（積層体Ａ）の等価回路図である。積層体Ａは、第１のコイル素子３１、第２のコイル素子３２、およびコンデンサ素子４を含むＬＣ複合型の電子部品である。具体的には、例えば、積層体Ａには信号用端子電極５，６にそれぞれ信号が入力される。該信号は、それぞれ第１のコイル素子３１、第２のコイル素子３２を通過し、信号用端子電極７，８から出力される。さらに、積層体４では、該信号が通過する信号ラインに対して、コンデンサ素子４がそれぞれ並列接続されており、コンデンサ素子４の信号ラインと接続されていない側（コイル素子３１，３２と接続されていない側）は共通のグランド用端子電極１１に接続されている。このように、積層体Ａは、信号ラインに対して電気的に直列接続されたコイル素子と並列接続されたコンデンサ素子とからなるＬ型のＬＣフィルタ回路を２組有する構成となっている。積層体Ａは、パソコン、ＤＶＤプレーヤー、デジカメ、ＴＶ、携帯電話、カーエレクトロニクスなどの電子機器に搭載される。積層体Ａは、例えば、低域透過フィルタ、高域透過フィルタ、帯域透過フィルタ、トラップフィルタ等のＬＣフィルタとして用いられる。
次に、図３を参照して、積層体Ａの製造方法について説明する。
絶縁体層１として磁性体基板、例えばフェライト基板を用意する。フォトリソグラフィー法により、フェライト基板上に絶縁性樹脂からなる絶縁体層３ａを形成する。次に、絶縁体層３ａおよび絶縁体層３ａから露出しているフェライト基板上にスパッタリングにより導電性金属膜、例えばＡｇ，Ｃｕ，Ａｕ、またはこれらの主成分とする合金からなる金属膜を形成する。次に、コイル導体となる内部導体や、信号用電極や層間接続導体（ビア導体）が形成される部分の上にフォトレジストを形成する。そして、エッチングにより、内部導体、信号用電極、層間接続導体が形成される部分（フォトレジストで覆われている部分）以外の導電性金属膜を除去する。次に、フォトレジストを有機溶剤により除去することにより、内部導体、信号用電極、および層間接続導体を絶縁体層３ａ上に形成する。この工程を繰り返すことで、絶縁体層３ｂ〜３ｄ、内部導体、信号用電極、および層間接続導体を含む絶縁体層３（コイル素子）を形成する。
次に、絶縁体層３の上に絶縁体層２とコンデンサ素子４を形成する。具体的には、例えば、絶縁体層３上に導電性金属膜と絶縁性樹脂を交互に形成し、適宜パターニングすることで、誘電体層４ｂを含む絶縁体層２、第１、第２電極板４ａ，４ｃ及び信号用電極３０ｃ〜３０ｄを形成する。次に、レーザを用いて、またはブラストにより、絶縁体層１に複数の凹部を形成する。その凹部の壁面に導電性金属膜を形成して、グランド用端子電極および信号用端子電極を形成する。なお導電性金属膜は、スパッタリング法だけでなく、めっき法、または導電性金属粉を含むペーストを用いる印刷法により形成することができる。
絶縁体層１には、磁性体基板を用いることができる。磁性体基板としてはフェライト基板を挙げることができる。また、フェライト仮焼粉末または金属磁性体粉末を含むペーストをアルミナ等のセラミックス基板または樹脂層に塗布して焼成したものを用いることもできる。また、上記ペーストを絶縁体層１としてもよい。また、絶縁体層２，３には、ポリイミド等の絶縁性樹脂や、絶縁性樹脂に磁性粉を含有させた磁性樹脂を用いることができる。
なお、積層体Ａの製造方法として、フォトリソグラフィー法を用いた例について説明したが、その方法に限定されず、表面に内部導体が形成された複数の絶縁体グリーンシートを積層し、焼成して一体化する方法を用いることもできる。また、配線パターンの形成は、サブトラクト法を用いた例を説明したが、アディティブ法を用いることもできる。
本実施の形態に係る電子部品は、端子電極が凹部の壁面に形成された第１の導電部を含むことで、実装時にはんだが前記凹部に入り込むため、電子部品の外側に広がるはんだ量を低減でき、実装スペースの狭小化が可能となる。また、端子電極を凹部の内壁に設けることで、実装時にはんだが凹部の壁面に沿ってフィレットを形成するため、十分な接合強度を確保することができるので信頼性を向上させることも可能となる。また、はんだが凹部内に入り込むことで、電子部品の実装高を低くして低背化することが可能となる。また、通常の電子部品では、実装の際、はんだと底面で接触するため、溶融したはんだからの浮力として電子部品に垂直上方に向かう力がかかり、実装時に傾きやズレが発生する場合がある。一方で、本実施の形態に係る電子部品では、実装の際、凹部にはんだが入り込むため、はんだは凹部の内壁と接触し、このような浮力が電子部品に伝わりにくく、実装時に傾きやズレが発生しにくい。
また、複数の内部導体の少なくとも一部が、コイルを構成し、積層体の底面側が磁性体基板であるので、コイルが構成された積層体の底面側が透磁率の高い磁性体基板であることにより、コイルのインダクタンスを向上させることができる。
また、複数の凹部が、積層体の底面の中央に形成された凹部を含み、複数の内部導体の少なくとも一部が、電気的に直列接続されたコイルおよびコンデンサの組を少なくとも２つ以上構成し、コンデンサのコイルと接続されていない側の電極が底面の中央に形成された凹部に対応する端子電極と接続されているので、ＬＣフィルタを構成するコイルとコンデンサの組を２つ以上有する構成において、各コンデンサのグランド用端子電極を、積層体の底面の中央の凹部に共通化することで積層体の端子数を減らし、実装スペースを狭小化することが可能となる。
実施の形態２
本実施の形態では、複数の凹部が、積層体の底面の四隅に形成された切り欠き凹部と前記四隅以外に形成された少なくとも１つの凹部とを含んでいること以外は、実施の形態１と同様の構成を有している。図７はその一例であり、底面には、四隅に形成された４つの切り欠き凹部７１，７２，７３，７４と、底面中央に形成された１つの凹部７０を含む複数の凹部が形成されている。底面中央の凹部７０には１個のグランド用端子電極２３が形成され、底面の四隅の切り欠き凹部７１，７２，７３，７４には４個の信号用端子電極２４，２５，２６，２７が形成されている。また、底面中央の凹部７０の壁面には第１の導電部２３ａが形成され、四隅の切り欠き凹部７１，７２，７３，７４の壁面には、それぞれ第１の導電部２４ａ，２５ａ，２６ａ，２７ａが形成されている。
本実施の形態によれば、実施の形態１の効果に加え、四隅の凹部を切り欠き凹部とすることで、すなわち、外縁を構成する位置にまで凹部を外側に持っていくことで、内部回路のスペースを大きくすることができるという効果を有する。これにより電子部品の電気的特性をさらに向上させることが可能となる。
実施の形態３
本実施の形態によれば、端子電極が、凹部の開口周囲に延在し、第１の導電部と電気的に接続する第２の導電部をさらに含んでいること以外は、実施の形態２と同様の構成を有している。図８はその一例であり、グランド用端子電極２３は、凹部７０の開口周囲に延在し、第１の導電部２３ａと電気的に接続する第２の導電部２３ｂを有している。また、信号用端子電極２４，２５，２６，２７は、それぞれ第２の導電部２４ｂ，２５ｂ，２６ｂ，２７ｂを有している。
本実施の形態によれば、実施の形態１および２の効果に加え、第２の導電部２３ｂ〜２７ｂにより、端子電極とはんだとの接触面積が増えるので、接合強度がさらに向上する。また、電気的特性を測定する際、測定端子を凹部に挿入する必要が無く、測定端子を底面で端子電極と面接触させることができるので、電子部品の製造時に測定装置との接続が容易となる。
なお、上記の実施形態１〜３では、端子電極として、４個の信号用端子電極と１個のグランド用電極を用いた例について説明したが、絶縁体層や内部導体の数をさらに増やすことで、さらに多数の信号用端子電極やグランド用端子電極を用いることもできる。また、凹部は２つ以上であればよい。また、凹部が形成される場所は底面の四隅に限定されない。また、底面の四隅に凹部を形成した場合、中央の凹部は無くてもよいし、中央以外にあってもよいし、１つではなく複数あってもよい。また、実施の形態１〜３では、内部導体が、コイル素子とコンデンサ素子を構成している例について説明したが、内部導体は抵抗素子を構成してもよい。本実施の形態に係る電子部品は、ＬＣ複合電子部品、ＬＲ複合電子部品、ＬＣＲ複合電子部品等の複合電子部品に適用することができる。このように内部導体が複数の素子を構成することで、複数の素子を積層体内に統合することができ（ワンチップ化）、各素子が個別の積層体で構成される場合に比べて、実装スペースを狭小化することが可能となる。
１，２，３ 絶縁体層
３ａ，３ｂ，３ｃ，３ｄ 絶縁体層
３０ａ，３０ｂ，３０ｄ，３０ｅ 信号用電極
３０ｃ グランド用電極
３１ 第１のコイル素子
３２ 第２のコイル素子
３１ａ，３２ａ 第１コイル導体
３１ｂ，３２ｂ 第２コイル導体
３１ｃ，３２ｃ 第３コイル導体
３１ｄ，３２ｄ 第４コイル導体
４ コンデンサ素子
４ａ 第１電極板
４ｂ 誘電体層
４ｃ 第２電極板
５，６，７，８ 信号用端子電極
５ａ，６ａ，７ａ，８ａ 第１の導電部
１１ グランド用端子電極
１１ａ 第１の導電部
１２ グランド側引き出し部
２３ グランド用端子電極
２３ａ 第１の導電部
２３ｂ 第２の導電部
２４，２５，２６，２７ 信号用端子電極
２４ａ，２５ａ，２６ａ，２７ａ 第１の導電部
２４ｂ，２５ｂ，２６ｂ，２７ｂ 第２の導電部
６０，６１，６２，６３，６４，７０ 凹部
７１，７２，７３，７４ 切り欠き凹部

Claims (10)

  1. 複数の絶縁体層が積層され、上面と底面を有する積層体と、
    前記積層体内に配置された複数の内部導体と、
    前記複数の内部導体と電気的に接続され、前記積層体から露出する複数の端子電極とを備え、
    前記積層体の底面には複数の凹部が形成されており、前記複数の端子電極は、前記複数の凹部の壁面に形成された第１の導電部を含む、電子部品。
  2. 前記積層体は直方体形状を有し、前記複数の凹部が、前記積層体の底面の四隅に形成された凹部を含む、請求項１記載の電子部品。
  3. 前記複数の凹部が、前記積層体の底面の中央に形成された凹部を含む、請求項２記載の電子部品。
  4. 前記四隅に形成された凹部が切り欠き凹部である、請求項２記載の電子部品。
  5. 前記複数の端子電極は、前記複数の凹部の開口周囲に延在し、第１の導電部と電気的に接続する第２の導電部をさらに含む、請求項１〜４のいずれか１項に記載の電子部品。
  6. 前記凹部は、開口側に広がる逆テーパー状の断面形状を有している、請求項１〜５のいずれか１項に記載の電子部品。
  7. 前記複数の内部導体は、コイル、コンデンサ、および抵抗からなる群から選択される少なくとも１種の素子を構成している、請求項１〜６のいずれか１項に記載の電子部品。
  8. 前記複数の内部導体は、複数の素子を構成している、請求項７記載の電子部品。
  9. 前記複数の内部導体の少なくとも一部が、コイルを構成し、積層体の底面側が磁性体基板である、請求項７記載の電子部品。
  10. 前記複数の凹部が、前記積層体の底面の中央に形成された凹部を含み、前記複数の内部導体の少なくとも一部が、電気的に直列接続されたコイルおよびコンデンサの組を少なくとも２つ以上構成し、前記コンデンサの前記コイルと接続されていない側の電極が前記底面の中央に形成された凹部に対応する端子電極と接続されている、請求項７記載の電子部品。
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