WO2017010265A1 - 表面実装型フィルタ及び表面実装型フィルタアレイ - Google Patents

表面実装型フィルタ及び表面実装型フィルタアレイ Download PDF

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WO2017010265A1
WO2017010265A1 PCT/JP2016/068820 JP2016068820W WO2017010265A1 WO 2017010265 A1 WO2017010265 A1 WO 2017010265A1 JP 2016068820 W JP2016068820 W JP 2016068820W WO 2017010265 A1 WO2017010265 A1 WO 2017010265A1
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terminal
base material
coil
laminate
coil element
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浩和 矢▲崎▼
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株式会社村田製作所
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    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F17/00—Fixed inductances of the signal type 
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F27/00—Details of transformers or inductances, in general
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/40—Structural combinations of fixed capacitors with other electric elements, the structure mainly consisting of a capacitor, e.g. RC combinations
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
    • H03H7/01—Frequency selective two-port networks
    • H03H7/075—Ladder networks, e.g. electric wave filters

Definitions

  • the present invention relates to a surface-mounted filter and a surface-mounted filter array provided with a coil element and a capacitor element built in a laminate.
  • a surface-mounted filter including a coil element and a capacitor element incorporated in a laminate formed by laminating a plurality of base material layers is known (see Patent Document 1 and Patent Document 2).
  • the coil element is formed by arranging loop-shaped in-plane conductors on a plurality of base material layers and connecting the loop-shaped in-plane conductors with via-hole electrodes penetrating the base material layer.
  • the capacitor element is formed by laminating a base material layer made of a plurality of insulators on which capacitor electrodes are formed.
  • the input / output terminal is a surface electrode terminal (ie, the planar input / output terminal is provided only on the mounting surface). Can be considered.
  • the input / output terminal is a surface electrode terminal
  • the via hole electrode it is necessary to form the coil element and the capacitor element while avoiding the via hole electrode. Therefore, the inductance of the coil element and the capacitance of the capacitor element are reduced as compared with the surface-mounted filters disclosed in Patent Document 1 and Patent Document 2. That is, the via hole electrode and its peripheral portion cannot be effectively used in the laminated body.
  • an object of the present invention is to provide a surface-mounted filter and a surface-mounted filter array that can suppress the occurrence of a short circuit with surrounding conductors and that can reduce the number of via-hole electrodes formed in the multilayer body.
  • a surface-mount filter includes a first I / O terminal and a second I / O provided on the surface of a laminate formed by laminating a plurality of base material layers.
  • a filter circuit including a capacitor element having the other end connected to the GND terminal is a mounting surface and a surface opposite to the mounting surface.
  • a side surface connecting the mounting surface and the top surface, and the first I / O terminal, the second I / O terminal, and the GND terminal are provided on the mounting surface of the laminate.
  • the coil element and the capacitor element Each of the plurality of base material layers is provided on a different base material layer, the coil element is disposed on the mounting surface side, and the capacitor element is disposed on the top surface side from the coil element, The coil element is connected to the first I / O terminal and the second I / O terminal via a via-hole electrode provided in the multilayer body, and the capacitor element is connected to the side surface of the multilayer body. Is connected to the GND terminal via a side electrode provided in the via or a via hole electrode provided in the laminated body.
  • the first I / O terminal, the second I / O terminal, and the GND terminal are provided only on the mounting surface. For this reason, in the surface mount filter, it is possible to suppress the occurrence of a short circuit with a component disposed in the vicinity. Further, by providing the coil element on the mounting surface side, the number of via-hole electrodes provided between the coil element and the first I / O terminal and the second I / O terminal can be reduced, so that the coil element is formed inside the laminate. The number of via-hole electrodes can be reduced. For this reason, a coil element and a capacitor
  • the surface mount filter is mounted on a printed wiring board of an electronic device, for example.
  • the surface mount filter is covered with a metal case for shielding electromagnetic waves after being mounted on a printed wiring board, for example.
  • a metal case for shielding electromagnetic waves after being mounted on a printed wiring board, for example.
  • the surface mount filter is covered with such a metal case, since the terminals are not arranged on the top surface, even if the metal case contacts the top surface of the surface mount filter, the surface The terminal of the mounting filter and the metal case do not short-circuit. Therefore, by using the surface mount filter, the amount of clearance between the metal case and the surface mount filter can be reduced as compared with the case of using the surface mount filter in which the terminals are arranged on the top surface. Therefore, the surface mount filter is particularly suitable for portable electronic devices such as mobile phones and portable information terminals that are required to be small and thin.
  • the coil element may be provided on a base material layer including a magnetic substance as a main component among the plurality of base material layers.
  • each coil element can be increased as compared with the case where each coil element is provided in a base material layer containing a non-magnetic material as a main component.
  • the coil element includes a first coil pattern connected to the first I / O terminal, the second I / O terminal, and the first coil pattern. And the second coil pattern disposed adjacent to the first coil pattern in plan view from the stacking direction in the stacked body, and the one end of the capacitor element includes the first coil pattern You may connect to a connection part with said 2nd coil pattern.
  • a surface mount filter having a filter circuit including two coil elements and a capacitor element connected therebetween can be realized.
  • the GND terminal has a linear shape
  • the first I / O terminal and the second I / O terminal are lines with respect to the GND terminal. You may arrange
  • the GND terminal is arranged between the first I / O terminal and the second I / O terminal, the isolation between the first I / O terminal and the second I / O terminal is improved. Can do.
  • a surface-mounted filter array includes a first I / O terminal provided on the surface of a stacked body in which a plurality of base material layers are stacked, Two I / O terminals and a GND terminal, which are built in the laminate, one end of the coil element connected to the first I / O terminal, the other end connected to the second I / O terminal, and one end
  • the coil element, and a filter circuit including a capacitor element having the other end connected to the GND terminal, and the surface of the laminate is a mounting surface and a top surface that is a surface opposite to the mounting surface;
  • a planar electrode provided on the mounting surface of the multilayer body, wherein the first I / O terminal, the second I / O terminal, and the GND terminal are provided on the mounting surface of the stacked body.
  • Each of the coil element and the capacitor element is a terminal.
  • the coil element is disposed on the mounting surface side
  • the capacitor element is disposed on the top surface side from the coil element
  • the coil element The capacitor element is connected to the first I / O terminal and the second I / O terminal via a via-hole electrode provided inside the body, and the capacitor element is a side electrode provided on the side surface of the multilayer body.
  • the laminated body includes a plurality of sets of the first I / O terminal, the second I / O terminal, and the A filter circuit is provided, and a plurality of sets of the first I / O terminal, the second I / O terminal, and the filter circuit are arranged in the longitudinal direction of the laminate.
  • the electrode connected to the GND terminal among the electrodes of the plurality of capacitor elements is an electrode common to the plurality of capacitor elements. Also good.
  • a surface-mounted filter and a surface-mounted filter array that can suppress the occurrence of a short circuit with surrounding conductors and can reduce the number of via-hole electrodes formed in the multilayer body.
  • FIG. 1 is a perspective view showing an appearance of a surface mount filter array according to the first embodiment.
  • FIG. 2 is a plan view showing a mounting surface of the surface mount filter array according to the first embodiment.
  • FIG. 3 is a circuit diagram showing an equivalent circuit of the surface mount filter array and the surface mount filter according to the first embodiment.
  • FIG. 4A is a plan view illustrating an example of the arrangement of each base material layer and the conductor pattern provided on each base material layer that constitute the surface-mount filter array according to Embodiment 1.
  • FIG. FIG. 4B is a plan view showing an example of the arrangement of each base material layer and the conductor pattern provided on each base material layer constituting the surface-mount filter array according to Embodiment 1.
  • FIG. 1 is a perspective view showing an appearance of a surface mount filter array according to the first embodiment.
  • FIG. 2 is a plan view showing a mounting surface of the surface mount filter array according to the first embodiment.
  • FIG. 3 is a circuit diagram showing an equivalent circuit of the surface mount filter array
  • FIG. 5 is a diagram conceptually illustrating an example of a cross-sectional structure of the surface mount filter array according to the first embodiment.
  • FIG. 6 is a diagram conceptually illustrating an example of a cross-sectional structure of the surface mount filter array according to the first embodiment.
  • FIG. 7 is a diagram conceptually illustrating an example of a cross-sectional structure of the surface mount filter array according to the first embodiment.
  • FIG. 8 is a diagram conceptually illustrating an example of a cross-sectional structure of a surface mount filter array of a comparative example.
  • FIG. 9 is a perspective view showing an appearance of the surface mount filter array according to the second embodiment.
  • FIG. 10 is a diagram conceptually illustrating an example of a cross-sectional structure of the surface mount filter array according to the second embodiment.
  • FIG. 1 is a perspective view showing an appearance of a surface mount filter array 1 according to the present embodiment.
  • FIG. 2 is a plan view showing the mounting surface 17 of the surface mount filter array 1 according to the present embodiment.
  • the surface mount filter array 1 includes first I / O terminals 31 to 35, second I / O terminals 41 to 45, and GND terminals provided on the surface of the laminate 10. 50.
  • the first I / O terminals 31 to 35, the second I / O terminals 41 to 45, and the GND terminal 50 are planar electrode terminals (that is, LGA (Land Grid Array) type) provided on the mounting surface 17 of the stacked body 10. Electrode terminal).
  • the GND terminal 50 has a linear shape, and the first I / O terminals 31 to 35 and the second I / O terminals 41 to 45 are arranged symmetrically with respect to the GND terminal 50. Is done. Thereby, since the GND terminal 50 is arrange
  • the laminate 10 is a rectangular parallelepiped laminate substrate in which a plurality of base material layers 201 to 214 shown in FIGS. 4A and 4B are laminated. The detailed configuration of each base material layer will be described later.
  • the surface of the stacked body 10 includes a mounting surface 17 (an end surface on the negative side in the z-axis direction in FIGS. 1 and 2) and an opposite side of the mounting surface 17 (that is, the stacked body 10. And a side surface 16 that connects the mounting surface 17 and the top surface 15 to each other.
  • side electrodes 52 are provided on the side surface 16 of the laminate 10. Although not shown in FIGS. 1 and 2, a side electrode is also provided on the side surface of the laminate 10 opposite to the side surface 16 provided with the side electrode 52 (that is, the negative side in the x-axis direction in FIG. 1). It has been. Each side electrode is connected to the GND terminal 50 inside the multilayer body 10.
  • the number of the first I / O terminals and the second I / O terminals of the surface mount filter array 1 is five, but the number is not limited to five.
  • a surface-mounted filter including one first I / O terminal and one second I / O terminal is also included in one aspect of the present embodiment.
  • FIG. 3 is a circuit diagram showing an equivalent circuit of the surface mount filter array 1 and the surface mount filter 3 according to the present embodiment.
  • the surface mount filter array 1 includes filter circuits 21 to 25 built in the laminate 10.
  • Filter circuits 21 to 25 include coil elements L1 to L5 and capacitor elements C1 to C5, respectively.
  • the coil elements L1 to L5 have one end connected to the first I / O terminals 31 to 35 and the other end connected to the second I / O terminals 41 to 45, respectively.
  • the capacitor elements C1 to C5 have one end connected to the coil elements L1 to L5 and the other end connected to the GND terminal 50, respectively.
  • the coil elements L1 to L5 include first coil patterns L13, L23, L33, L43 and L53, and second coil patterns L14, L24, L34, L44 and L54, respectively.
  • the first coil patterns L13, L23, L33, L43 and L53 are connected to the first I / O terminals 31 to 35, respectively.
  • the second coil patterns L14, L24, L34, L44 and L54 are connected to the second I / O terminals 41 to 45 and the first coil patterns L13, L23, L33, L43 and L53, respectively.
  • One ends of the capacitor elements C1 to C5 connected to the coil elements L1 to L5 are respectively the first coil patterns L13, L23, L33, L43 and L53 and the second coil patterns L14, L24, L34, L44 and L54. Connected to the connection.
  • Each coil element and each capacitor element shown in FIG. 3 are formed by conductors provided on each base material layer constituting the laminate 10. The conductor will be described later.
  • the surface mount filter array 1 has five first I / O terminals, two second I / O terminals, and five filter circuits, but the first I / O terminal and the second I
  • the number of / O terminals and filter circuits is not limited to five.
  • the surface-mounted filter 3 including one each of the first I / O terminal 33, the second I / O terminal 43, and the filter circuit 23 shown in FIG. 3 is also included in one aspect of the present embodiment.
  • FIG. 4A and FIG. 4B are plan views showing an example of the arrangement of each base material layer and the conductor pattern provided in each base material layer constituting the surface mount filter array 1 according to the present embodiment.
  • 4A and 4B are plan views of the respective base material layers as viewed from the mounting surface 17 side.
  • the laminate 10 is composed of base material layers 201 to 214 shown in the plan views of FIGS. 4A and 4B. 4A and 4B, the base material layers 201 to 214 are shown in the order of lamination from the mounting surface 17 side of the laminate 10.
  • the base material layers 201 to 206 shown in the plan views (a) to (f) of FIG. 4A contain a magnetic material as a main component.
  • the base material layers 201 to 206 are made of, for example, magnetic ceramics.
  • magnetic ferrite ceramics are used as the magnetic ceramics.
  • ferrite containing iron oxide as a main component and containing at least one of zinc, nickel, and copper can be used.
  • the base material layers 207 to 214 shown in the plan views (g) to (p) of FIG. 4B contain a nonmagnetic material as a main component.
  • the base material layers 207 to 214 are made of, for example, low magnetic permeability or nonmagnetic ceramics.
  • nonmagnetic ceramics for example, nonmagnetic ferrite ceramics or alumina ceramics mainly composed of alumina can be used.
  • Each base material layer is provided with a conductor.
  • hatched portions indicate portions where conductors are provided.
  • Each coil element and each capacitor element constituting the filter circuit 20 are formed by the conductor. Note that the solid and dotted circles shown in FIGS. 4A and 4B indicate the positions where the via-hole electrodes are provided.
  • the via-hole electrode is an electrode that penetrates the base material layer.
  • a metal or alloy mainly containing silver is particularly preferable. Since the metal or alloy containing silver as a main component can be sintered at a relatively low firing temperature by using LTCC ceramics (Low Temperature Co-fired Ceramics) as a base material layer, the melting point is low. A metal or alloy mainly composed of relatively low silver can be used. Further, by using a metal or alloy mainly composed of silver as a conductor pattern, conductor resistance can be reduced, and characteristics such as signal propagation delay can be improved. Moreover, as a material of a via-hole electrode, the same material as a conductor pattern can be used, for example.
  • LTCC ceramics Low Temperature Co-fired Ceramics
  • each coil element is provided on the base material layers 202 to 206 containing a magnetic material as a main component.
  • each capacitor element is provided on the base material layers 207 to 213 containing a nonmagnetic material as a main component.
  • each base material layer constituting the laminate 10 will be described with reference to FIGS. 4A and 4B.
  • each electrode terminal is formed on the base material layer 201. As shown in FIG. Each electrode terminal is connected to each conductor pattern of the base material layer 202 by a via-hole electrode.
  • the base material layer 202 is provided with conductor patterns 55 and 221 to 230.
  • the conductor pattern 55 is a conductor pattern connected to the GND terminal 50, and ends 551 and 552 in the longitudinal direction (x-axis direction in FIG. 4A) are longitudinal directions of the base material layer 202 (x-axis direction in FIG. 4A). It is arranged at the end.
  • the end portions 551 and 552 are respectively connected to side electrodes 51 and 52 provided on the side surface 16 of the multilayer body 10 (see FIG. 1 and FIG. 6 described later for the side electrodes 51 and 52).
  • the conductor patterns 221 to 225 are conductors that form one ends of the coil elements L1 to L5, respectively.
  • the conductor patterns 221 to 225 are connected to the first I / O terminals 31 to 35, respectively.
  • the conductor patterns 221 to 225 are connected to the conductor patterns 231 to 235 of the base material layer 203 by via hole electrodes, respectively.
  • the conductor patterns 226 to 230 are conductors forming the other ends of the coil elements L1 to L5, respectively.
  • the conductor patterns 226 to 230 are connected to the second I / O terminals 41 to 45, respectively.
  • the conductor patterns 226 to 230 are connected to the conductor patterns 236 to 240 of the base material layer 203 by via hole electrodes, respectively.
  • the base material layers 203 to 205 are formed with loop-like conductor patterns constituting the respective coil elements.
  • the conductor pattern 231 of the base material layer 203, the conductor pattern 241 of the base material layer 204, and the conductor pattern 251 of the base material layer 205 constitute the first coil pattern L13 of the coil element L1.
  • the conductive pattern 236 of the base material layer 203, the conductive pattern 246 of the base material layer 204, and the conductive pattern 256 of the base material layer 205 constitute the second coil pattern L14 of the coil element L1.
  • Each conductor pattern is connected by a via hole electrode.
  • coil elements L2 to L5 are configured similarly. That is, the conductor patterns 232 to 235 of the base material layer 203, the conductor patterns 242 to 245 of the base material layer 204, and the conductor patterns 252 to 255 of the base material layer 205 are respectively the first coil patterns of the coil elements L2 to L5. L23, L33, L43 and L53 are configured. Further, the conductor patterns 237 to 240 of the base material layer 203, the conductor patterns 247 to 250 of the base material layer 204, and the conductor patterns 257 to 260 of the base material layer 205 are respectively the second coil patterns of the coil elements L2 to L5. L24, L34, L44 and L54 are configured.
  • each coil element includes a first coil pattern and a second coil pattern disposed adjacent to the first coil pattern in plan view from the stacking direction in the stacked body 10.
  • the base material layer 206 is formed with conductor patterns 261 to 265 that constitute connection portions between the first coil patterns and the second coil patterns.
  • the conductor patterns 261 to 265 formed on the base material layer 206 have connection portions between the first coil patterns L13, L23, L33, L43 and L53 and the second coil patterns L14, L24, L34, L44 and L54, respectively.
  • via hole electrodes 271 to 275 are formed in the base material layer 207.
  • the via-hole electrodes 271 to 275 are conductors constituting one end of the capacitor elements C1 to C5, respectively.
  • the via-hole electrodes 271 to 275 are formed on the conductor patterns 261 to 265 constituting the connecting portions of the first coil patterns L13, L23, L33, L43 and L53 and the second coil patterns L14, L24, L34, L44 and L54, respectively. Connected.
  • conductor patterns constituting the electrodes of the capacitor elements are formed.
  • the conductor pattern formed on the base material layers 208, 210 and 212 constitutes an electrode connected to each coil element.
  • the conductor pattern formed on the base material layers 209, 211, and 213 constitutes an electrode connected to the GND terminal 50.
  • the conductor pattern formed on the base material layers 209, 211, and 213 is connected to the GND terminal 50 via the side electrodes 51 and 52 formed on the side surface 16 of the multilayer body 10.
  • the conductor patterns 281 to 285 of the base material layer 208 are connected to the conductor patterns 301 to 305 of the base material layer 210 via the via-hole electrodes 296 to 300 of the base material layer 209, respectively.
  • the conductor patterns 301 to 305 of the base material layer 210 are connected to the conductor patterns 321 to 325 of the base material layer 212 via the via hole electrodes 316 to 320 of the base material layer 211, respectively.
  • the conductor pattern 291 of the base material layer 209 is connected to the conductor pattern 311 of the base material layer 211 via the via-hole electrodes 306 to 309 of the base material layer 210.
  • the conductor pattern 311 of the base material layer 211 is connected to the conductor pattern 331 of the base material layer 213 via the via-hole electrodes 326 to 329 of the base material layer 212.
  • the conductor pattern 331 is a conductor pattern connected to the GND terminal 50 via the side electrodes 51 and 52, and the end portions 3311 and 3312 in the longitudinal direction (x-axis direction in FIG. 4B) are the longitudinal direction of the base material layer 213. It arrange
  • the end portions 3311 and 3312 are connected to side electrodes 51 and 52 provided on the side surface 16 of the multilayer body 10, respectively.
  • the electrodes connected to the coil element L1 are the conductor pattern 281 of the base material layer 208, the conductor pattern 301 of the base material layer 210, and the base material layer. It is composed of 212 conductor patterns 321.
  • the electrode connected to the GND terminal 50 among the electrodes of the capacitor element C1 is composed of the conductor pattern 291 of the base material layer 209, the conductor pattern 311 of the base material layer 211, and the conductor pattern 331 of the base material layer 213.
  • capacitor elements C2 to C5 are configured similarly. That is, of the electrodes of the capacitor elements C2 to C5, the electrodes connected to the coil elements L2 to L5 are the conductor patterns 282 to 285 of the base material layer 208, the conductor patterns 302 to 305 of the base material layer 210, and the base material layer. 212 conductor patterns 322 to 325 are formed.
  • the electrodes connected to the GND terminal 50 among the electrodes of the capacitor elements C2 to C5 are the conductor pattern 291 of the base material layer 209, the conductor pattern 311 of the base material layer 211, and the conductor pattern 331 of the base material layer 213. Composed.
  • the conductor pattern constituting the electrode connected to the GND terminal 50 among the electrodes of the capacitor elements C1 to C5 is an electrode common to the capacitor elements C1 to C5.
  • the base material layer 214 shown in the plan view (p) of FIG. 4B is a base material layer constituting the top surface of the laminate 10, and no conductor pattern is formed.
  • the laminate 10 formed by laminating the base material layers as described above includes a plurality of non-magnetic or magnetic ceramic green sheets in which a conductor paste is arranged at a position where a conductor is to be formed, according to the arrangement of FIGS. 4A and 4B. It is formed by preparing, stacking in the order of lamination, and integrating it into the unfired laminate block, and firing the unfired laminate block all together.
  • conductors that form the side electrodes 51 and 52 are provided at positions corresponding to the side surfaces 16 of the laminate 10.
  • the conductors forming the first I / O terminals, the second I / O terminals, and the GND terminals 50 may be transferred from the transfer sheet before firing.
  • 5 to 7 are diagrams conceptually showing an example of a cross-sectional structure of the surface mount filter array 1 according to the present embodiment.
  • 5 to 7 show the structures of the VV, VI-VI, and VII-VII sections shown in FIG. 1, respectively.
  • Each figure is a diagram conceptually showing a cross-sectional structure of the surface-mounted filter array 1 and is not necessarily a diagram showing an actual cross-sectional structure accurately.
  • the first I / O terminals 31 to 35, the first coil patterns L13, L23, L33, L43 and L53, and the capacitor elements C1 to C5 are arranged in the longitudinal direction of the multilayer body 10.
  • the second I / O terminals 41 to 45 and the second coil patterns L14, L24, L34, L44 and L54 are also arranged in the longitudinal direction of the multilayer body 10. That is, the laminate 10 is provided with five sets of first I / O terminals and second I / O terminals, and a filter circuit, and the plurality of sets of first I / O terminals and second I / O terminals.
  • the filter circuits are arranged in the longitudinal direction of the stacked body 10.
  • each coil element and each capacitor element are provided on different base material layers among the base material layers constituting the laminated body 10, respectively.
  • Each coil element is provided in a laminated body portion 101 including a magnetic material as a main component in the laminated body 10
  • each capacitor element is provided in a laminated body portion 102 including a nonmagnetic material as a main component in the laminated body 10. Provided.
  • the conductor pattern 331 constituting the electrode connected to the GND terminal 50 among the electrodes of each capacitor element is connected to the GND via the side electrodes 51 and 52 provided on the side surface 16 of the multilayer body 10. Connected to terminal 50. More specifically, the conductor pattern 331 is connected to the GND terminal 50 via the side electrodes 51 and 52 provided on the side surface 16 of the multilayer body 10, the conductor pattern 55, and the via hole electrode 502.
  • the surface mount filter array 1 in order to connect each capacitor element and the GND terminal 50, a via-hole electrode penetrating the base material layer provided with each coil element and each capacitor element. May not be used. For this reason, the maximum inductance and capacity can be obtained by effectively utilizing the base material layer provided with each coil element and each capacitor element.
  • the surface electrodes provided other than the mounting surface 17 are only the side electrodes 51 and 52 connected to the GND terminal 50, and each first I / O terminal and each second I / O terminal.
  • the GND terminal 50 is provided only on the mounting surface 17. Further, only a part of the side surface 16 is occupied by the side electrodes 51 and 52. For this reason, in the surface mount filter array 1, it is possible to suppress the occurrence of a short circuit with the components arranged in the periphery.
  • the surface mount filter array 1 is mounted on a printed wiring board of an electronic device, for example.
  • the surface mount filter array 1 is covered with a metal case for shielding electromagnetic waves after being mounted on a printed wiring board, for example.
  • a metal case for shielding electromagnetic waves after being mounted on a printed wiring board, for example.
  • the surface mount type filter array 1 since the terminals are not arranged on the top surface, even if the metal case contacts the top surface of the surface-mounted filter, There is no short circuit between the terminal of the mounting filter array 1 and the metal case. Therefore, by using the surface mount type filter array 1, the amount of clearance between the metal case and the surface mount type filter array 1 can be reduced as compared with the case where the surface mount type filter array having the terminals arranged on the top surface is used. Can do. Therefore, the surface mount filter array 1 is particularly suitable for portable electronic devices such as mobile phones and portable information terminals that are required to be reduced in size and thickness.
  • the first coil pattern L33 and the second coil pattern L34 are respectively connected to the first I / O terminal 33 and the second coil pattern via via-hole electrodes 503 and 504 provided inside the multilayer body 10, respectively. It is connected to the I / O terminal 34.
  • the via-hole electrodes 503 and 504 are electrodes that are electrically connected to the conductor pattern in each base material layer. That is, there is no need to avoid the via-hole electrodes 503 and 504 when forming the conductor pattern. Therefore, the via-hole electrodes 503 and 504 do not limit the inductance of each coil element.
  • the coil element can be formed by maximally effectively using the inside of the laminated body 10. That is, in the surface mount filter array 1, a coil element having the maximum inductance that can be taken inside the multilayer body 10 can be formed.
  • the surface mount filter array 1 includes two via-hole electrodes 506 and 508 in the multilayer body portion 102 containing a nonmagnetic material as a main component.
  • the number of via-hole electrodes per capacitor element is not necessarily two.
  • an example in which the number of via-hole electrodes per capacitor element is two is shown.
  • via-hole electrodes 506 and 508 are electrodes for connecting the conductor patterns forming the electrode of the capacitor element C3. Therefore, these via-hole electrodes 506 and 508 are the minimum required via-hole electrodes when the conductor patterns forming the electrodes of the capacitor element C3 are connected inside the multilayer body 10. That is, in the surface mount filter array 1, the number of via-hole electrodes formed in the stacked body portion 102 is suppressed to the minimum. Thereby, in the surface mount filter array 1, the capacitor element can be formed by maximally effectively using the inside of the multilayer body 10. That is, in the surface mount filter array 1, it is possible to form a capacitor element having the maximum capacity that can be taken inside the laminate 10.
  • FIG. 8 is a diagram conceptually showing an example of a cross-sectional structure of the surface mount filter array 1p of the comparative example.
  • the cross-sectional structure shown in FIG. 8 corresponds to the cross-sectional structure of the surface mount filter array 1 according to the present embodiment shown in FIG.
  • the surface-mounted filter array 1p of the comparative example is the first I provided on the mounting surface 17p of the multilayer body 10p, like the surface-mounted filter array 1 according to the present embodiment. / O terminal 33p, second I / O terminal 43p, and GND terminal 50p.
  • the surface mount type filter array 1p includes a filter circuit including a coil element L3p and a capacitor element C3p built in the multilayer body 10p.
  • the coil element L3p includes a first coil pattern L33p and a second coil pattern L34p.
  • the surface mount filter array 1p is provided with five filter circuits as in the surface mount filter array 1 according to the present embodiment.
  • a laminate portion 102p mainly including a non-magnetic material is provided on the mounting surface 17p side of the laminate 10p, and a laminate portion mainly including a magnetic material is provided. 101p is arranged on the top surface 15p side. Accordingly, in the surface mount filter array 1p, each capacitor element is disposed on the mounting surface 17p side, and each coil element is disposed on the top surface 15p side.
  • the surface-mounted filter array 1p includes at least five via-hole electrodes 511 to 515 due to the above configuration.
  • the via-hole electrodes 511 and 512 are electrodes that connect the first coil pattern L33p and the second coil pattern L34p to the first I / O terminal 33p and the second I / O terminal 43p, respectively.
  • the via-hole electrodes 513 and 514 are electrodes that connect between the conductor patterns constituting each electrode of the capacitor element C3p.
  • the via-hole electrode 515 is an electrode that connects the coil element L3p and the capacitor element C3p.
  • the via-hole electrodes 511 to 515 are via-hole electrodes that pass through the base material layer on which the conductor pattern is formed without being electrically connected to the conductor pattern. That is, in the surface mount filter array 1p, it is necessary to avoid the via-hole electrodes 511 to 515 when forming a conductor pattern on each base material layer. For this reason, due to the provision of the via-hole electrodes 511 to 515, the inductance of each coil element and the capacity of each capacitor element are limited.
  • the surface mount filter array 1 as shown in FIG. 7, as a via hole electrode penetrating the base material layer on which the conductor pattern is formed without being electrically connected to the conductor pattern, two are provided. Only one via-hole electrode 506 and 508 is provided.
  • the number of via-hole electrodes is reduced by providing each coil element on the mounting surface 17 side and providing the side electrodes 51 and 52. That is, by providing each coil element on the mounting surface 17 side, the number of via-hole electrodes provided between each coil element and each first I / O terminal and each second I / O terminal is reduced. Further, by providing the side electrodes 51 and 52, the number of via-hole electrodes for connecting each capacitor element and the GND terminal 50 is reduced.
  • FIG. 9 is a perspective view showing an external appearance of the surface mount filter array 1a according to the present embodiment.
  • FIG. 10 is a diagram conceptually illustrating an example of a cross-sectional structure of the surface mount filter array 1a according to the present embodiment.
  • FIG. 10 shows the structure of the XX cross section shown in FIG.
  • FIG. 9 is a diagram conceptually showing the cross-sectional structure of the surface-mounted filter array 1a, and is not necessarily a diagram showing the actual cross-sectional structure accurately.
  • the surface-mount filter array 1a according to the present embodiment is similar to the surface-mount filter array 1 according to the first embodiment, in the GND provided on the mounting surface 17a of the laminate 10a.
  • a terminal 50a is provided.
  • five sets of first I / O terminals and second I / O terminals are provided on the mounting surface 17a of the surface-mounted filter array 1a, as in the surface-mounted filter array 1.
  • the surface mount filter array 1a includes capacitor elements C1a to C5a in which the laminate 10a is built. Capacitor elements C1a to C5a are arranged in a multilayer body portion 102a including a nonmagnetic material as a main component on the top surface 15a side of multilayer body 10a.
  • the surface-mounted filter array 1a includes five coil elements built in the laminated body 10a, as in the surface-mounted filter array 1. The five coil elements are arranged in a laminated body portion 101a including as a main component a magnetic body on the mounting surface 17a side of the laminated body 10a.
  • the surface-mounted filter array 1a is provided with five filter circuits including a coil element and a capacitor element, similarly to the surface-mounted filter array 1 according to the present embodiment.
  • the surface-mounted filter array 1a according to the present embodiment has no side electrode formed on the side surface 16a of the laminated body 10a, and the via hole electrode 522 is formed inside the laminated body 10a. It is different from the surface mount filter array 1 according to the first embodiment in that it is provided.
  • the surface-mounted filter array 1a according to the present embodiment has one more via-hole electrode than the surface-mounted filter array 1 according to the first embodiment, but still, the comparative example shown in FIG.
  • the number of via-hole electrodes is smaller than that of the surface mount filter array 1p.
  • the coil element and the capacitor element can be formed by effectively using the inside of the multilayer body 10a.
  • each coil element includes a first coil pattern and a second coil pattern, but each coil element may include only one coil pattern.
  • each capacitor element may be connected to one end of the corresponding coil element, or may be connected in the middle of the coil pattern.
  • the GND terminal 50 has a linear shape, and each first I / O terminal and each second I / O terminal are arranged symmetrically with respect to the GND terminal.
  • the arrangement and shape of each terminal are not limited to this. The arrangement and shape of each terminal may be arbitrarily determined.
  • the electrode connected to the GND terminal among the respective electrodes of the capacitor element is an electrode common to the plurality of capacitor elements, but it is not necessarily required to be a common electrode.
  • the present invention can be widely used in electronic devices as a surface mount filter or a surface mount filter array incorporating a coil element and a capacitor element.
  • the surface-mounted filter or surface-mounted filter array of the present invention is particularly suitable for portable electronic devices such as mobile phones and portable information terminals that are required to be reduced in size and thickness.

Landscapes

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Abstract

積層体（１０）の表面に設けられた第一Ｉ／Ｏ端子（３３）、第二Ｉ／Ｏ端子（４３）及びＧＮＤ端子（５０）と、積層体（１０）に内蔵されており、一端が第一Ｉ／Ｏ端子（３３）、他端が第二Ｉ／Ｏ端子（４３）に接続されたコイル素子（Ｌ３）、及び、一端がコイル素子（Ｌ３）、他端がＧＮＤ端子（５０）に接続されたコンデンサ素子（Ｃ３）を含むフィルタ回路（２３）と、を備える表面実装型フィルタ（３）であって、第一Ｉ／Ｏ端子（３３）、第二Ｉ／Ｏ端子（４３）及びＧＮＤ端子（５０）は、積層体（１０）の実装面（１７）に設けられた平面電極端子であり、コイル素子（Ｌ３）が実装面（１７）側に、コンデンサ素子（Ｃ３）が天面（１５）側にそれぞれ配置されており、コンデンサ素子（Ｃ３）は、積層体（１０）の側面（１６）に設けられた側面電極（５１及び５２）、又は、ビアホール電極（５２２）を介してＧＮＤ端子（５０）に接続されている。

Description

表面実装型フィルタ及び表面実装型フィルタアレイ
　本発明は、積層体に内蔵されたコイル素子及びコンデンサ素子を備える表面実装型フィルタ及び表面実装型フィルタアレイに関する。
　従来、複数の基材層を積層してなる積層体に内蔵されたコイル素子及びコンデンサ素子を備える表面実装型フィルタが知られている（特許文献１及び特許文献２など参照）。当該コイル素子は、複数の基材層にループ状面内導体を配置し、当該ループ状面内導体を、基材層を貫通するビアホール電極で接続することによって形成される。また、当該コンデンサ素子は、コンデンサ電極が形成された複数の絶縁体からなる基材層を積層することによって形成される。
　特許文献１及び特許文献２に開示された表面実装型フィルタでは、積層体における外部基板との実装面だけでなく、実装面の反対側の面である天面、及び、当該天面と、実装面とを結ぶ側面にも入出力端子が設けられている。これらの端子は実装面との接続だけでなく、実装面側に設けられたコンデンサ素子と、当該コンデンサ素子より天面側に設けられたコイル素子との接続、又は、コイル素子と実装面との接続にも用いられている。
特開２００５－２２９２１９号公報 特開２００５－２２９４３４号公報
　表面実装型フィルタが用いられる携帯型端末では、近年、さらなる小型化及び薄型化が求められている。一方で、携帯型端末の高機能化に伴い、携帯型端末内の実装基板に実装される部品点数も増大している。そのため、携帯型端末内の実装基板において高密度実装化が求められている。ところが、特許文献１及び特許文献２に開示された表面実装型フィルタでは、上述のとおり、入出力端子が、積層体の実装面だけでなく、側面及び天面にも設けられている。そのため、特許文献１及び特許文献２に開示された表面実装型フィルタを、高密度実装化された携帯型端末に用いる場合には、当該入出力端子が周辺の部品の導体と短絡するおそれがある。
　表面実装型フィルタの入出力端子と周辺の導体との短絡の発生を抑制するために、入出力端子を表面電極端子とする構成（すなわち、実装面のみに平面状の入出力端子を設ける構成）の採用が考えられる。しかしながら、入出力端子を表面電極端子とする場合には、積層体の天面側に設けられたコイル素子と、入出力端子とを接続するビアホール電極を設ける必要がある。当該ビアホール電極を用いる場合、コイル素子及びコンデンサ素子を、当該ビアホール電極を避けて形成する必要がある。そのため、特許文献１及び特許文献２に開示された表面実装型フィルタに比べて、コイル素子のインダクタンス及びコンデンサ素子の容量が減少する。つまり、積層体の内部のうち、ビアホール電極及びその周辺の部分を有効利用できない。
　そこで、本発明は、周辺の導体との短絡の発生を抑制でき、かつ、積層体の内部に形成されるビアホール電極数を低減できる表面実装型フィルタ及び表面実装型フィルタアレイを提供することを目的とする。
　上記目的を達成するために、本発明の一態様に係る表面実装型フィルタは、複数の基材層を積層してなる積層体の表面に設けられた第一Ｉ／Ｏ端子、第二Ｉ／Ｏ端子及びＧＮＤ端子と、前記積層体に内蔵されており、一端が前記第一Ｉ／Ｏ端子、他端が前記第二Ｉ／Ｏ端子に接続されたコイル素子、及び、一端が前記コイル素子、他端が前記ＧＮＤ端子に接続されたコンデンサ素子を含むフィルタ回路と、を備える表面実装型フィルタであって、前記積層体の表面は、実装面と、前記実装面の反対側の面である天面と、前記実装面と前記天面とを結ぶ側面と、を含み、前記第一Ｉ／Ｏ端子、前記第二Ｉ／Ｏ端子及び前記ＧＮＤ端子は、前記積層体の前記実装面に設けられた平面電極端子であり、前記コイル素子及び前記コンデンサ素子はそれぞれ前記複数の基材層のうち異なる基材層に設けられていて、前記コイル素子が前記実装面側に、前記コンデンサ素子が前記コイル素子より前記天面側にそれぞれ配置されており、前記コイル素子は、前記積層体の内部に設けられたビアホール電極を介して前記第一Ｉ／Ｏ端子及び前記第二Ｉ／Ｏ端子に接続されており、前記コンデンサ素子は、前記積層体の前記側面に設けられた側面電極、又は、前記積層体の内部に設けられたビアホール電極を介して前記ＧＮＤ端子に接続されている。
　このように、第一Ｉ／Ｏ端子、第二Ｉ／Ｏ端子及びＧＮＤ端子は、実装面のみに設けられる。このため、表面実装型フィルタでは、周辺に配置された部品などとの短絡の発生を抑制できる。また、コイル素子を実装面側に設けることにより、コイル素子と第一Ｉ／Ｏ端子及び第二Ｉ／Ｏ端子との間に設けられるビアホール電極を削減できるため、積層体の内部に形成されるビアホール電極数を低減できる。このため、積層体の内部を有効利用して、コイル素子及びコンデンサ素子を形成することができる。
　上記表面実装型フィルタは、例えば、電子機器のプリント配線板に実装される。また、上記表面実装型フィルタは、例えば、プリント配線板に実装された後、電磁波を遮蔽するための金属ケースで覆われる。このような金属ケースで覆われる場合に、上記表面実装型フィルタにおいては、天面に端子が配置されていないため、仮に金属ケースが上記表面実装型フィルタの天面と接触しても、上記表面実装型フィルタの端子と金属ケースとが短絡することがない。したがって、上記表面実装型フィルタを用いることによって、天面に端子が配置された表面実装型フィルタを用いる場合より、金属ケースと上記表面実装型フィルタとの間のクリアランス量を低減することができる。このため、上記表面実装型フィルタは、小型化及び薄型化が要求される携帯電話、携帯情報端末などの携帯型電子機器に特に好適である。
　また、本発明の一態様に係る表面実装型フィルタにおいて、前記コイル素子は前記複数の基材層のうち、磁性体を主成分として含む基材層に設けられていてもよい。
　これにより、非磁性体を主成分として含む基材層に各コイル素子を設ける場合より、各コイル素子のインダクタンスを増大させることができる。
　また、本発明の一態様に係る表面実装型フィルタにおいて、前記コイル素子は、前記第一Ｉ／Ｏ端子に接続された第一コイルパターンと、前記第二Ｉ／Ｏ端子及び前記第一コイルパターンに接続され、かつ、前記積層体における積層方向からの平面視で前記第一コイルパターンに隣接配置された第二コイルパターンと、を含み、前記コンデンサ素子の前記一端は、前記第一コイルパターンと前記第二コイルパターンとの接続部に接続されてもよい。
　これにより、二つのコイル素子とそれら間に接続されたコンデンサ素子とを備えるフィルタ回路を有する表面実装型フィルタを実現できる。
　また、本発明の一態様に係る表面実装型フィルタにおいて、前記ＧＮＤ端子は直線状の形状を有し、前記第一Ｉ／Ｏ端子と前記第二Ｉ／Ｏ端子とは、前記ＧＮＤ端子に関して線対称に配置されてもよい。
　これにより、第一Ｉ／Ｏ端子と第二Ｉ／Ｏ端子との間にＧＮＤ端子が配置されるため、第一Ｉ／Ｏ端子と第二Ｉ／Ｏ端子と間のアイソレーションを向上させることができる。
　また、上記目的を達成するために、本発明の一態様に係る表面実装型フィルタアレイは、複数の基材層を積層してなる積層体の表面に設けられた第一Ｉ／Ｏ端子、第二Ｉ／Ｏ端子及びＧＮＤ端子と、前記積層体に内蔵されており、一端が前記第一Ｉ／Ｏ端子、他端が前記第二Ｉ／Ｏ端子に接続されたコイル素子、及び、一端が前記コイル素子、他端が前記ＧＮＤ端子に接続されたコンデンサ素子を含むフィルタ回路と、を備え、前記積層体の表面は、実装面と、前記実装面の反対側の面である天面と、前記実装面と前記天面とを結ぶ側面と、を含み、前記第一Ｉ／Ｏ端子、前記第二Ｉ／Ｏ端子及び前記ＧＮＤ端子は、前記積層体の前記実装面に設けられた平面電極端子であり、前記コイル素子及び前記コンデンサ素子はそれぞれ前記複数の基材層のうち異なる基材層に設けられていて、前記コイル素子が前記実装面側に、前記コンデンサ素子が前記コイル素子より前記天面側にそれぞれ配置されており、前記コイル素子は、前記積層体の内部に設けられたビアホール電極を介して前記第一Ｉ／Ｏ端子及び前記第二Ｉ／Ｏ端子に接続されており、前記コンデンサ素子は、前記積層体の前記側面に設けられた側面電極、又は、前記積層体の内部に設けられたビアホール電極を介して前記ＧＮＤ端子に接続され、前記積層体には、複数組の前記第一Ｉ／Ｏ端子、前記第二Ｉ／Ｏ端子及び前記フィルタ回路が設けられ、複数組の前記第一Ｉ／Ｏ端子、前記第二Ｉ／Ｏ端子及び前記フィルタ回路は、前記積層体の長手方向に配列されている。
　これにより、上記表面実装型フィルタと同様の効果を奏することができる。
　また、本発明の一態様に係る表面実装型フィルタアレイにおいて、複数の前記コンデンサ素子の各々の電極のうち、前記ＧＮＤ端子に接続される電極は、複数の前記コンデンサ素子に共通の電極であってもよい。
　これにより、コンデンサ素子の電極のうちＧＮＤ端子に接続される電極と、ＧＮＤ端子との間を接続する導体の構成を簡素化することができる。またコンデンサ素子の電極のうち、ＧＮＤ端子に接続される電極をコンデンサ素子毎に分離しなくてよいため、当該電極の構造を単純化することができる。
　本発明によれば、周辺の導体との短絡の発生を抑制でき、かつ、積層体の内部に形成されるビアホール電極数を低減できる表面実装型フィルタ及び表面実装型フィルタアレイを提供できる。
図１は、実施の形態１に係る表面実装型フィルタアレイの外観を示す斜視図である。 図２は、実施の形態１に係る表面実装型フィルタアレイの実装面を示す平面図である。 図３は、実施の形態１に係る表面実装型フィルタアレイ及び表面実装型フィルタの等価回路を示す回路図である。 図４Ａは、実施の形態１に係る表面実装型フィルタアレイを構成する各基材層及び各基材層に設けられた導体パターンの配置の一例を示す平面図である。 図４Ｂは、実施の形態１に係る表面実装型フィルタアレイを構成する各基材層及び各基材層に設けられた導体パターンの配置の一例を示す平面図である。 図５は、実施の形態１に係る表面実装型フィルタアレイの断面構造の一例を概念的に示す図である。 図６は、実施の形態１に係る表面実装型フィルタアレイの断面構造の一例を概念的に示す図である。 図７は、実施の形態１に係る表面実装型フィルタアレイの断面構造の一例を概念的に示す図である。 図８は、比較例の表面実装型フィルタアレイの断面構造の一例を概念的に示す図である。 図９は、実施の形態２に係る表面実装型フィルタアレイの外観を示す斜視図である。 図１０は、実施の形態２に係る表面実装型フィルタアレイの断面構造の一例を概念的に示す図である。
　以下、本発明の実施の形態について、図面を用いて詳細に説明する。なお、以下で説明する実施の形態は、いずれも包括的又は具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置及び接続形態、製造工程、及び製造工程の順序などは、一例であり、本発明を限定する主旨ではない。以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。また、図面に示される構成要素の大きさ又は大きさの比は、必ずしも厳密ではない。
　（実施の形態１）
　［１．表面実装型フィルタアレイの概略構成］
　まず、実施の形態１に係る表面実装型フィルタアレイの概略構成について図１及び図２を用いて説明する。
　図１は、本実施の形態に係る表面実装型フィルタアレイ１の外観を示す斜視図である。
　図２は、本実施の形態に係る表面実装型フィルタアレイ１の実装面１７を示す平面図である。
　図１及び図２に示されるように、表面実装型フィルタアレイ１は、積層体１０の表面に設けられた第一Ｉ／Ｏ端子３１～３５、第二Ｉ／Ｏ端子４１～４５及びＧＮＤ端子５０を備える。第一Ｉ／Ｏ端子、３１～３５、第二Ｉ／Ｏ端子４１～４５及びＧＮＤ端子５０は、積層体１０の実装面１７に設けられた平面電極端子（つまり、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）型電極端子）である。
　図２に示されるように、ＧＮＤ端子５０は直線状の形状を有し、第一Ｉ／Ｏ端子３１～３５と第二Ｉ／Ｏ端子４１～４５とは、ＧＮＤ端子５０に関して線対称に配置される。これにより、各第一Ｉ／Ｏ端子と各第二Ｉ／Ｏ端子との間にＧＮＤ端子５０が配置されるため、アイソレーションを向上させることができる。
　積層体１０は、図４Ａ及び図４Ｂに示される複数の基材層２０１～２１４を積層してなる直方体の積層基板である。各基材層の詳細な構成については後述する。
　図１及び図２に示されるように、積層体１０の表面は、実装面１７（図１及び図２におけるｚ軸方向負側の端面）と、実装面１７の反対側（つまり、積層体１０の裏側）の面である天面１５と、実装面１７と天面１５とを結ぶ側面１６と、を含む。
　図１に示されるように、積層体１０の側面１６には、側面電極５２が設けられている。なお、図１及び図２には、示されないが、積層体１０の側面電極５２が設けられた側面１６の反対側（つまり、図１のｘ軸方向負側）の側面にも側面電極が設けられている。各側面電極は、積層体１０の内部でＧＮＤ端子５０と接続されている。
　なお、図１及び図２では、表面実装型フィルタアレイ１の第一Ｉ／Ｏ端子及び第二Ｉ／Ｏ端子の個数をそれぞれ五つとしたが、当該個数は五つに限定されない。たとえば、第一Ｉ／Ｏ端子と第二Ｉ／Ｏ端子とを一つずつ備える表面実装型フィルタも本実施の形態の一態様に含まれる。
　［２．表面実装型フィルタアレイの回路構成］
　続いて、本実施の形態に係る表面実装型フィルタアレイ１及び表面実装型フィルタの回路構成について図３を用いて説明する。
　図３は、本実施の形態に係る表面実装型フィルタアレイ１及び表面実装型フィルタ３の等価回路を示す回路図である。
　また、図３に示されるように、表面実装型フィルタアレイ１は、積層体１０に内蔵されたフィルタ回路２１～２５を備える。フィルタ回路２１～２５は、それぞれ、コイル素子Ｌ１～Ｌ５、及び、コンデンサ素子Ｃ１～Ｃ５を含む。コイル素子Ｌ１～Ｌ５は、それぞれ、一端が第一Ｉ／Ｏ端子３１～３５、他端が第二Ｉ／Ｏ端子４１～４５に接続されている。また、コンデンサ素子Ｃ１～Ｃ５は、それぞれ、一端がコイル素子Ｌ１～Ｌ５に、他端がＧＮＤ端子５０に接続されている。より詳細には、コイル素子Ｌ１～Ｌ５は、それぞれ、第一コイルパターンＬ１３、Ｌ２３、Ｌ３３、Ｌ４３及びＬ５３と、第二コイルパターンＬ１４、Ｌ２４、Ｌ３４、Ｌ４４及びＬ５４とを含む。第一コイルパターンＬ１３、Ｌ２３、Ｌ３３、Ｌ４３及びＬ５３は、それぞれ、第一Ｉ／Ｏ端子３１～３５に接続される。第二コイルパターンＬ１４、Ｌ２４、Ｌ３４、Ｌ４４及びＬ５４は、それぞれ、第二Ｉ／Ｏ端子４１～４５及び第一コイルパターンＬ１３、Ｌ２３、Ｌ３３、Ｌ４３及びＬ５３に接続される。コンデンサ素子Ｃ１～Ｃ５のコイル素子Ｌ１～Ｌ５に接続される一端は、それぞれ、第一コイルパターンＬ１３、Ｌ２３、Ｌ３３、Ｌ４３及びＬ５３と、第二コイルパターンＬ１４、Ｌ２４、Ｌ３４、Ｌ４４及びＬ５４との接続部に接続される。
　図３に示される各コイル素子及び各コンデンサ素子は、積層体１０を構成する各基材層に設けられた導体によって形成される。当該導体については、後述する。
　なお、図３では、表面実装型フィルタアレイ１が第一Ｉ／Ｏ端子、第二Ｉ／Ｏ端子及びフィルタ回路をそれぞれ五つずつ備える構成としたが、第一Ｉ／Ｏ端子、第二Ｉ／Ｏ端子及びフィルタ回路の個数は、五つに限定されない。たとえば、図３に示される第一Ｉ／Ｏ端子３３、第二Ｉ／Ｏ端子４３及びフィルタ回路２３を一つずつ備える表面実装型フィルタ３も本実施の形態の一態様に含まれる。
　［３．各基材層の導体パターン構成］
　続いて、本実施の形態に係る積層体１０を構成する各基材層の導体パターンの構成について図４Ａ及び図４Ｂを用いて説明する。
　図４Ａ及び図４Ｂは、本実施の形態に係る表面実装型フィルタアレイ１を構成する各基材層及び各基材層に設けられた導体パターンの配置の一例を示す平面図である。図４Ａ及び図４Ｂは、各基材層を実装面１７側から見た平面図である。
　積層体１０は、図４Ａ及び図４Ｂの各平面図に示される基材層２０１～２１４から構成される。図４Ａ及び図４Ｂでは、積層体１０の実装面１７側から積層順に、基材層２０１～２１４が示されている。
　図４Ａの平面図（ａ）～（ｆ）に示される基材層２０１～２０６は、磁性体を主成分として含む。基材層２０１～２０６は、例えば、磁性セラミックスなどで形成される。磁性セラミックスとしては、例えば、磁性フェライトセラミックスが用いられる。具体的には、酸化鉄を主成分とし、亜鉛、ニッケル及び銅のうち少なくとも１つ以上を含むフェライトが用いられ得る。
　図４Ｂの平面図（ｇ）～（ｐ）に示される基材層２０７～２１４は、非磁性体を主成分として含む。基材層２０７～２１４は、例えば、低透磁率又は非磁性のセラミックスなどで形成される。非磁性のセラミックスとしては、例えば、非磁性フェライトセラミックスやアルミナを主成分とするアルミナセラミックスが用いられ得る。
　各基材層には、導体が設けられている。なお、図４Ａ及び図４Ｂにおいて、ハッチングされた部分が、導体が設けられた部分を示す。当該導体によって、フィルタ回路２０を構成する各コイル素子及び各コンデンサ素子が形成される。なお、図４Ａ及び図４Ｂに示される実線及び点線の円は、ビアホール電極が設けられた位置を示す。ビアホール電極は、基材層を貫通する電極である。
　導体パターンの材料としては、特に銀を主成分とする金属または合金が好ましい。銀を主成分とする金属または合金は、基材層としてＬＴＣＣセラミックス（Ｌｏｗ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｃｏ－ｆｉｒｅｄ　Ｃｅｒａｍｉｃｓ）を用いることにより、積層された基材層を比較的低い焼成温度で焼結できるため、融点が比較的低い銀を主成分とする金属または合金を用いることができる。また、導体パターンとして銀を主成分とする金属または合金を用いることにより、導体抵抗を低減することができ、例えば信号伝搬遅延などの特性を改善することができる。また、ビアホール電極の材料としては、例えば、導体パターンと同一の材料を用いることができる。
　フィルタ回路２１～２５におけるコイル素子及びコンデンサ素子は、それぞれ異なる基材層に設けられていて、コイル素子が実装面１７側に、コンデンサ素子がコイル素子より天面１５側にそれぞれ配置されている。本実施の形態では、各コイル素子は、磁性体を主成分として含む基材層２０２～２０６に設けられる。これにより、非磁性体を主成分として含む基材層に各コイル素子を設ける場合より、各コイル素子のインダクタンスを増大させることができる。一方、各コンデンサ素子は、非磁性体を主成分として含む基材層２０７～２１３に設けられる。
　以下、積層体１０を構成する各基材層について図４Ａ及び図４Ｂを用いて説明する。
　図４Ａの平面図（ａ）に示されるように、基材層２０１には、各電極端子が形成される。各電極端子は、ビアホール電極によって基材層２０２の各導体パターンに接続される。
　図４Ａの平面図（ｂ）に示されるように、基材層２０２には、導体パターン５５及び２２１～２３０が設けられている。
　導体パターン５５は、ＧＮＤ端子５０に接続される導体パターンであり、その長手方向（図４Ａのｘ軸方向）の端部５５１及び５５２が基材層２０２の長手方向（図４Ａのｘ軸方向）の端部に配置されている。端部５５１及び５５２は、それぞれ、積層体１０の側面１６に設けられた側面電極５１及び５２に接続される（側面電極５１及び５２については、図１及び後述の図６を参照）。
　導体パターン２２１～２２５は、それぞれ、コイル素子Ｌ１～Ｌ５の各一端を形成する導体である。導体パターン２２１～２２５は、それぞれ、第一Ｉ／Ｏ端子３１～３５に接続される。また、導体パターン２２１～２２５は、それぞれ、ビアホール電極によって、基材層２０３の導体パターン２３１～２３５に接続される。
　導体パターン２２６～２３０は、それぞれ、コイル素子Ｌ１～Ｌ５の各他端を形成する導体である。導体パターン２２６～２３０は、それぞれ、第二Ｉ／Ｏ端子４１～４５に接続される。また、導体パターン２２６～２３０は、それぞれ、ビアホール電極によって、基材層２０３の導体パターン２３６～２４０に接続される。
　図４Ａの平面図（ｃ）～（ｅ）に示されるように、基材層２０３～２０５には、各コイル素子を構成するループ状の導体パターンが形成されている。例えば、コイル素子Ｌ１については、基材層２０３の導体パターン２３１、基材層２０４の導体パターン２４１、及び、基材層２０５の導体パターン２５１が、コイル素子Ｌ１の第一コイルパターンＬ１３を構成する。また、基材層２０３の導体パターン２３６、基材層２０４の導体パターン２４６、及び、基材層２０５の導体パターン２５６が、コイル素子Ｌ１の第二コイルパターンＬ１４を構成する。なお、各導体パターン間は、ビアホール電極で接続される。
　その他のコイル素子Ｌ２～Ｌ５についても同様に構成される。すなわち、基材層２０３の導体パターン２３２～２３５、基材層２０４の導体パターン２４２～２４５、及び、基材層２０５の導体パターン２５２～２５５が、それぞれ、コイル素子Ｌ２～Ｌ５の第一コイルパターンＬ２３、Ｌ３３、Ｌ４３及びＬ５３を構成する。また、基材層２０３の導体パターン２３７～２４０、基材層２０４の導体パターン２４７～２５０、及び、基材層２０５の導体パターン２５７～２６０が、それぞれ、コイル素子Ｌ２～Ｌ５の第二コイルパターンＬ２４、Ｌ３４、Ｌ４４及びＬ５４を構成する。
　図４Ａの平面図（ｃ）～（ｅ）に示されるように、各コイル素子の第一コイルパターン及び第二コイルパターンを構成する導体パターンは、図４Ａのｙ軸方向に隣接配置されている。つまり、各コイル素子は、第一コイルパターンと、積層体１０における積層方向からの平面視で当該第一コイルパターンに隣接配置された第二コイルパターンと、を含む。
　図４Ａの平面図（ｆ）に示されるように、基材層２０６には、各第一コイルパターンと各第二コイルパターンとの接続部を構成する導体パターン２６１～２６５が形成されている。基材層２０６に形成された導体パターン２６１～２６５は、それぞれ、第一コイルパターンＬ１３、Ｌ２３、Ｌ３３、Ｌ４３及びＬ５３と、第二コイルパターンＬ１４、Ｌ２４、Ｌ３４、Ｌ４４及びＬ５４との接続部を構成する。
　図４Ｂの平面図（ｇ）に示されるように、基材層２０７には、ビアホール電極２７１～２７５が形成されている。ビアホール電極２７１～２７５は、それぞれ、コンデンサ素子Ｃ１～Ｃ５の一端を構成する導体である。ビアホール電極２７１～２７５は、それぞれ、第一コイルパターンＬ１３、Ｌ２３、Ｌ３３、Ｌ４３及びＬ５３と、第二コイルパターンＬ１４、Ｌ２４、Ｌ３４、Ｌ４４及びＬ５４との接続部を構成する導体パターン２６１～２６５に接続される。
　図４Ｂの平面図（ｈ）～（ｎ）に示される基材層２０８～２１３には、各コンデンサ素子の電極を構成する導体パターンが形成されている。基材層２０８、２１０及び２１２に形成された導体パターンは、各コイル素子に接続される電極を構成する。一方、基材層２０９、２１１及び２１３に形成された導体パターンは、ＧＮＤ端子５０に接続される電極を構成する。なお、基材層２０９、２１１及び２１３に形成された導体パターンは、積層体１０の側面１６に形成された側面電極５１及び５２を介してＧＮＤ端子５０に接続される。
　基材層２０８の導体パターン２８１～２８５は、それぞれ、基材層２０９のビアホール電極２９６～３００を介して、基材層２１０の導体パターン３０１～３０５に接続される。基材層２１０の導体パターン３０１～３０５は、それぞれ、基材層２１１のビアホール電極３１６～３２０を介して、基材層２１２の導体パターン３２１～３２５に接続される。
　また、基材層２０９の導体パターン２９１は、基材層２１０のビアホール電極３０６～３０９を介して、基材層２１１の導体パターン３１１に接続される。基材層２１１の導体パターン３１１は、基材層２１２のビアホール電極３２６～３２９を介して、基材層２１３の導体パターン３３１に接続される。
　導体パターン３３１は、側面電極５１及び５２を介してＧＮＤ端子５０に接続される導体パターンであり、その長手方向（図４Ｂのｘ軸方向）の端部３３１１及び３３１２が基材層２１３の長手方向（図４Ｂのｘ軸方向）の端部に配置されている。端部３３１１及び３３１２は、それぞれ、積層体１０の側面１６に設けられた側面電極５１及び５２に接続される。
　図４Ｂに示されるように、例えば、コンデンサ素子Ｃ１の電極のうちコイル素子Ｌ１に接続される電極は、基材層２０８の導体パターン２８１、基材層２１０の導体パターン３０１、及び、基材層２１２の導体パターン３２１から構成される。一方、コンデンサ素子Ｃ１の電極のうちＧＮＤ端子５０に接続される電極は、基材層２０９の導体パターン２９１、基材層２１１の導体パターン３１１、及び、基材層２１３の導体パターン３３１から構成される。
　その他のコンデンサ素子Ｃ２～Ｃ５についても同様に構成される。すなわち、コンデンサ素子Ｃ２～Ｃ５の電極のうちコイル素子Ｌ２～Ｌ５に接続される電極は、基材層２０８の導体パターン２８２～２８５、基材層２１０の導体パターン３０２～３０５、及び、基材層２１２の導体パターン３２２～３２５から構成される。また、コンデンサ素子Ｃ２～Ｃ５の電極のうちＧＮＤ端子５０に接続される電極は、基材層２０９の導体パターン２９１、基材層２１１の導体パターン３１１、及び、基材層２１３の導体パターン３３１から構成される。このように、コンデンサ素子Ｃ１～Ｃ５の電極のうちＧＮＤ端子５０に接続される電極を構成する導体パターンは、コンデンサ素子Ｃ１～Ｃ５に共通の電極である。
　図４Ｂの平面図（ｐ）に示される基材層２１４は、積層体１０の天面を構成する基材層であり、導体パターンは形成されない。
　以上のような基材層を積層してなる積層体１０は、図４Ａ及び図４Ｂの配置に従って、導体が形成される予定位置に導体ペーストを配置した非磁性又は磁性の複数のセラミックグリーンシートを準備し、積層の順に重ねて未焼成積層体ブロックに一体化し、当該未焼成積層体ブロックを一括して焼成することにより形成される。なお、未焼成積層体ブロックの状態において、積層体１０の側面１６に対応する位置に、側面電極５１及び５２を形成する導体が設けられる。また、未焼成積層体ブロックの状態において、焼成する前に転写シートから各第一Ｉ／Ｏ端子、各第二Ｉ／Ｏ端子及びＧＮＤ端子５０を形成する導体を転写してもよい。
　［４．表面実装型フィルタアレイの断面構造］
　続いて、上述のように各基材層を積層してなる積層体１０の内部構造の概要について、図５～７を用いて説明する。
　図５～７は、本実施の形態に係る表面実装型フィルタアレイ１の断面構造の一例を概念的に示す図である。図５～７は、それぞれ、図１に示されるＶ－Ｖ断面、ＶＩ－ＶＩ断面及びＶＩＩ－ＶＩＩ断面の構造を示す。なお、各図は、表面実装型フィルタアレイ１の断面構造をあくまで概念的に示す図であり、実際の断面構造を必ずしも正確に示す図ではない。
　図５に示されるように、第一Ｉ／Ｏ端子３１～３５、第一コイルパターンＬ１３、Ｌ２３、Ｌ３３、Ｌ４３及びＬ５３、並びに、コンデンサ素子Ｃ１～Ｃ５は、積層体１０の長手方向に配列される。また、図示されないが、同様に、第二Ｉ／Ｏ端子４１～４５、並びに、第二コイルパターンＬ１４、Ｌ２４、Ｌ３４、Ｌ４４及びＬ５４も、積層体１０の長手方向に配列される。つまり、積層体１０には、五組の第一Ｉ／Ｏ端子及び第二Ｉ／Ｏ端子、並びに、フィルタ回路が設けられ、当該複数組の第一Ｉ／Ｏ端子及び第二Ｉ／Ｏ端子、並びに、フィルタ回路は、積層体１０の長手方向に配列される。
　図５～７に示されるように、各コイル素子及び各コンデンサ素子はそれぞれ積層体１０を構成する基材層のうち異なる基材層に設けられている。各コイル素子は、積層体１０のうち、磁性体を主成分として含む積層体部分１０１に設けられ、各コンデンサ素子は、積層体１０のうち、非磁性体を主成分として含む積層体部分１０２に設けられる。
　図６に示されるように、各コンデンサ素子の電極のうちＧＮＤ端子５０に接続される電極を構成する導体パターン３３１は、積層体１０の側面１６に設けられた側面電極５１及び５２を介してＧＮＤ端子５０に接続される。より詳細には、導体パターン３３１は、積層体１０の側面１６に設けられた側面電極５１及び５２、導体パターン５５、並びに、ビアホール電極５０２を介して、ＧＮＤ端子５０に接続される。
　これにより、本実施の形態に係る表面実装型フィルタアレイ１では、各コンデンサ素子とＧＮＤ端子５０とを接続するために、各コイル素子及び各コンデンサ素子が設けられた基材層を貫通するビアホール電極を用いなくてもよい。このため、各コイル素子及び各コンデンサ素子が設けられた基材層を有効利用して、それぞれ、最大限のインダクタンス及び容量を得ることができる。さらに、本実施の形態では、実装面１７以外に設けられる表面電極は、ＧＮＤ端子５０に接続される側面電極５１及び５２のみであり、各第一Ｉ／Ｏ端子、各第二Ｉ／Ｏ端子及びＧＮＤ端子５０は、実装面１７のみに設けられる。さらに、側面１６のうち側面電極５１及び５２の占める部分は一部だけでよい。このため、表面実装型フィルタアレイ１では、周辺に配置された部品などとの短絡の発生を抑制できる。
　また表面実装型フィルタアレイ１は、例えば、電子機器のプリント配線板に実装される。また、表面実装型フィルタアレイ１は、例えば、プリント配線板に実装された後、電磁波を遮蔽するための金属ケースで覆われる。このような金属ケースで覆われる場合に、表面実装型フィルタアレイ１においては、天面に端子が配置されていないため、仮に金属ケースが上記表面実装型フィルタの天面と接触しても、表面実装型フィルタアレイ１の端子と金属ケースとが短絡することがない。したがって、表面実装型フィルタアレイ１を用いることによって、天面に端子が配置された表面実装型フィルタアレイを用いる場合より、金属ケースと表面実装型フィルタアレイ１との間のクリアランス量を低減することができる。このため、表面実装型フィルタアレイ１は、小型化及び薄型化が要求される携帯電話、携帯情報端末などの携帯型電子機器に特に好適である。
　図７に示されるように、第一コイルパターンＬ３３及び第二コイルパターンＬ３４は、それぞれ、積層体１０の内部に設けられたビアホール電極５０３及び５０４を介して第一Ｉ／Ｏ端子３３及び第二Ｉ／Ｏ端子３４に接続されている。ここで、ビアホール電極５０３及び５０４は、各基材層で導体パターンと導通させる電極である。つまり、導体パターンを形成する際に、ビアホール電極５０３及び５０４を回避する必要がない。そのため、ビアホール電極５０３及び５０４は、各コイル素子のインダクタンスを制限しない。このように、本実施の形態に係る表面実装型フィルタアレイ１では、各コイル素子が形成される積層体部分１０１において、導体パターンの形状を制限するビアホール電極が存在しない。したがって、表面実装型フィルタアレイ１では、積層体１０内部を最大限に有効利用して、コイル素子を形成することができる。つまり、表面実装型フィルタアレイ１では、積層体１０内部で取り得る最大のインダクタンスを有するコイル素子を形成できる。
　なお、図７に示されるように、表面実装型フィルタアレイ１は、非磁性体を主成分として含む積層体部分１０２において、二つのビアホール電極５０６及び５０８を備える。なお、図４Ｂに示される基材層を用いる表面実装型フィルタアレイ１では、コンデンサ素子一つ当たりのビアホール電極の個数は、必ずしも二つではない。ここでは、本実施の形態の概念を説明するために、コンデンサ素子一つ当たりのビアホール電極の個数が二つである例を示す。
　これらのビアホール電極５０６及び５０８は、コンデンサ素子Ｃ３の電極を形成する導体パターン間を接続するための電極である。そのため、これらのビアホール電極５０６及び５０８は、コンデンサ素子Ｃ３の電極を形成する導体パターン間を積層体１０の内部で接続する場合には、最低限必要とされるビアホール電極である。つまり、表面実装型フィルタアレイ１では、積層体部分１０２において形成されるビアホール電極数は、最低限に抑制されている。これにより、表面実装型フィルタアレイ１では、積層体１０の内部を最大限に有効利用してコンデンサ素子を形成することができる。つまり、表面実装型フィルタアレイ１では、積層体１０内部で取り得る最大の容量を有するコンデンサ素子を形成できる。
　ここで、本実施の形態に係る表面実装型フィルタアレイ１の効果を説明するために、比較例の表面実装型フィルタアレイについて図８を用いて説明する。
　図８は、比較例の表面実装型フィルタアレイ１ｐの断面構造の一例を概念的に示す図である。図８に示される断面構造は、図７に示される本実施の形態に係る表面実装型フィルタアレイ１の断面構造に対応する。
　図８に示されるように、比較例の表面実装型フィルタアレイ１ｐは、本実施の形態に係る表面実装型フィルタアレイ１と同様に、積層体１０ｐの実装面１７ｐに設けられた、第一Ｉ／Ｏ端子３３ｐ、第二Ｉ／Ｏ端子４３ｐ及びＧＮＤ端子５０ｐを備える。また、表面実装型フィルタアレイ１ｐは、積層体１０ｐに内蔵されたコイル素子Ｌ３ｐ及びコンデンサ素子Ｃ３ｐを含むフィルタ回路を備える。ここで、コイル素子Ｌ３ｐは、第一コイルパターンＬ３３ｐ及び第二コイルパターンＬ３４ｐを備える。なお、図示されないが、表面実装型フィルタアレイ１ｐには、本実施の形態に係る表面実装型フィルタアレイ１と同様に、五つのフィルタ回路が設けられる。
　図８に示されるように、表面実装型フィルタアレイ１ｐでは、積層体１０ｐのうち非磁性体を主に含む積層体部分１０２ｐが実装面１７ｐ側に設けられ、磁性体を主に含む積層体部分１０１ｐが天面１５ｐ側に配置されている。これに伴い、表面実装型フィルタアレイ１ｐでは、各コンデンサ素子は実装面１７ｐ側に配置され、各コイル素子は天面１５ｐ側に配置されている。
　図８に示されるように、表面実装型フィルタアレイ１ｐでは、以上のような構成を有することに伴い、少なくとも五つのビアホール電極５１１～５１５を備える。ビアホール電極５１１及び５１２は、それぞれ、第一コイルパターンＬ３３ｐ及び第二コイルパターンＬ３４ｐと第一Ｉ／Ｏ端子３３ｐ及び第二Ｉ／Ｏ端子４３ｐとを接続する電極である。ビアホール電極５１３及び５１４は、それぞれ、コンデンサ素子Ｃ３ｐの各電極を構成する導体パターン間を接続する電極である。ビアホール電極５１５は、コイル素子Ｌ３ｐとコンデンサ素子Ｃ３ｐとを接続する電極である。
　ビアホール電極５１１～５１５は、導体パターンと導通させることなく、当該導体パターンが形成された基材層を貫通するビアホール電極である。つまり、表面実装型フィルタアレイ１ｐでは、各基材層に導体パターンを形成する場合に、ビアホール電極５１１～５１５を避けて形成する必要がある。このため、ビアホール電極５１１～５１５を備えることに起因して、各コイル素子のインダクタンス、及び、各コンデンサ素子の容量が制限される。
　一方、本実施の形態に係る表面実装型フィルタアレイ１では、図７に示されるように、導体パターンと導通させることなく、当該導体パターンが形成された基材層を貫通するビアホール電極として、二つのビアホール電極５０６及び５０８だけを備える。
　本実施の形態に係る表面実装型フィルタアレイ１においては、各コイル素子を実装面１７側に設けること、及び、側面電極５１及び５２を設けることにより、ビアホール電極数の削減を実現している。つまり、各コイル素子を実装面１７側に設けることにより、各コイル素子と各第一Ｉ／Ｏ端子及び各第二Ｉ／Ｏ端子との間に設けられるビアホール電極を削減している。また、側面電極５１及び５２を設けることにより、各コンデンサ素子とＧＮＤ端子５０とを接続するビアホール電極を削減している。
　（実施の形態２）
　次に、実施の形態２に係る表面実装型フィルタアレイについて説明する。本実施の形態では、表面実装型フィルタアレイと周辺に配置された部品などとの短絡の発生をさらに低減するために、積層体の実装面以外に電極を設けない例を示す。以下、本実施の形態に係る表面実装型フィルタアレイと、実施の形態１に係る表面実装型フィルタアレイ１との相違点を中心に説明する。
　図９は、本実施の形態に係る表面実装型フィルタアレイ１ａの外観を示す斜視図である。
　図１０は、本実施の形態に係る表面実装型フィルタアレイ１ａの断面構造の一例を概念的に示す図である。図１０は、図９に示されるＸ－Ｘ断面の構造を示す。なお、図９は、表面実装型フィルタアレイ１ａの断面構造をあくまで概念的に示す図であり、実際の断面構造を必ずしも正確に示す図ではない。
　図１０に示されるように、本実施の形態に係る表面実装型フィルタアレイ１ａは、実施の形態１に係る表面実装型フィルタアレイ１と同様に、積層体１０ａの実装面１７ａに設けられたＧＮＤ端子５０ａを備える。なお、図示されないが、表面実装型フィルタアレイ１ａの実装面１７ａには、表面実装型フィルタアレイ１と同様に、五組の第一Ｉ／Ｏ端子及び第二Ｉ／Ｏ端子が設けられる。
　表面実装型フィルタアレイ１ａは、表面実装型フィルタアレイ１と同様に、積層体１０ａの内蔵されたコンデンサ素子Ｃ１ａ～Ｃ５ａを備える。コンデンサ素子Ｃ１ａ～Ｃ５ａは、積層体１０ａの天面１５ａ側の非磁性体を主成分として含む積層体部分１０２ａに配置されている。また、図示されないが、表面実装型フィルタアレイ１ａは、表面実装型フィルタアレイ１と同様に、積層体１０ａの内蔵された五つのコイル素子を備える。当該五つのコイル素子は、積層体１０ａの実装面１７ａ側の磁性体を主成分として含む積層体部分１０１ａに配置されている。このように、表面実装型フィルタアレイ１ａには、本実施の形態に係る表面実装型フィルタアレイ１と同様に、コイル素子及びコンデンサ素子を含む五つのフィルタ回路が設けられる。
　本実施の形態に係る表面実装型フィルタアレイ１ａは、図９に示されるように、積層体１０ａの側面１６ａに側面電極が形成されていない点、及び、積層体１０ａの内部にビアホール電極５２２が設けられている点において、実施の形態１に係る表面実装型フィルタアレイ１と相違する。
　本実施の形態では、積層体１０ａの実装面１７ａ以外の表面に電極が設けられないため、表面実装型フィルタアレイ１ａと周辺に配置された部品などとの短絡の発生をさらに低減することができる。
　なお、本実施の形態に係る表面実装型フィルタアレイ１ａは、実施の形態１に係る表面実装型フィルタアレイ１と比べて、ビアホール電極が一つ多いが、それでもなお、図８に示される比較例の表面実装型フィルタアレイ１ｐより、ビアホール電極の個数は少ない。このように、本実施の形態に係る表面実装型フィルタアレイ１ａにおいても、積層体１０ａの内部を有効利用してコイル素子及びコンデンサ素子を形成することができる。
　（変形例）
　以上、本発明の実施の形態に係る表面実装型フィルタアレイについて説明したが、本発明は、個々の実施の形態には限定されない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の一つ又は複数の態様の範囲内に含まれてもよい。
　例えば、上記各実施の形態では、各コイル素子は第一コイルパターン及び第二コイルパターンを含むが、各コイル素子は、一つのコイルパターンだけを含む構成でもよい。この構成においては、各コンデンサ素子は、対応するコイル素子の一方端に接続されてもよいし、コイルパターンの途中に接続されてもよい。
　また、上記各実施の形態においては、ＧＮＤ端子５０は直線状の形状を有し、各第一Ｉ／Ｏ端子と各第二Ｉ／Ｏ端子とは、ＧＮＤ端子に関して線対称に配置されたが、各端子の配置及び形状はこれに限定されない。各端子の配置及び形状は任意に定められてよい。
　また、上記各実施の形態において、コンデンサ素子の各々の電極のうち、ＧＮＤ端子に接続される電極は、複数のコンデンサ素子に共通の電極であったが、必ずしも共通の電極でなくてもよい。
　本発明は、コイル素子及びコンデンサ素子を内蔵した表面実装型フィルタ又は表面実装型フィルタアレイとして、電子機器に広く利用できる。本発明の表面実装型フィルタ又は表面実装型フィルタアレイは、小型化及び薄型化が要求される携帯電話、携帯情報端末などの携帯型電子機器に特に好適である。
　　１、１ａ、１ｐ　　表面実装型フィルタアレイ
　　３　　表面実装型フィルタ
　　１０、１０ａ、１０ｐ　　積層体
　　１５、１５ａ、１５ｐ　　天面
　　１６、１６ａ　　側面
　　１７、１７ａ、１７ｐ　　実装面
　　２１～２５　　フィルタ回路
　　３１～３５、３３ｐ　　第一Ｉ／Ｏ端子
　　４１～４５、４３ｐ　　第二Ｉ／Ｏ端子
　　５０、５０ａ、５０ｐ　　ＧＮＤ端子
　　５１、５２　　側面電極
　　５５、２２１～２６５、２８１～２８５、２９１、３０１～３０５、３１１、３２１～３２５、３３１　　導体パターン
　　５６、２７１～２７５、２９６～３００、３０６～３０９、３１６～３２０、３２６～３２９、５０２～５０４、５０６、５０８、５１１～５１５、５２２　　ビアホール電極
　　１０１、１０１ａ、１０１ｐ、１０２、１０２ａ、１０２ｐ　　積層体部分
　　２０１～２１４　　基材層
　　５５１、５５２、３３１１、３３１２　端部
　　Ｃ１～Ｃ５、Ｃ１ａ～Ｃ５ａ、Ｃ３ｐ　　コンデンサ素子
　　Ｌ１～Ｌ５、Ｌ３ｐ　　コイル素子
　　Ｌ１３、Ｌ２３、Ｌ３３、Ｌ３３ｐ、Ｌ４３、Ｌ５３　　第一コイルパターン
　　Ｌ１４、Ｌ２４、Ｌ３４、Ｌ３４ｐ、Ｌ４４、Ｌ５４　　第二コイルパターン

Claims (6)

  1. 　複数の基材層を積層してなる積層体の表面に設けられた第一Ｉ／Ｏ端子、第二Ｉ／Ｏ端子及びＧＮＤ端子と、
    　前記積層体に内蔵されており、一端が前記第一Ｉ／Ｏ端子、他端が前記第二Ｉ／Ｏ端子に接続されたコイル素子、及び、一端が前記コイル素子、他端が前記ＧＮＤ端子に接続されたコンデンサ素子を含むフィルタ回路と、を備える表面実装型フィルタであって、
    　前記積層体の表面は、実装面と、前記実装面の反対側の面である天面と、前記実装面と前記天面とを結ぶ側面と、を含み、
    　前記第一Ｉ／Ｏ端子、前記第二Ｉ／Ｏ端子及び前記ＧＮＤ端子は、前記積層体の前記実装面に設けられた平面電極端子であり、
    　前記コイル素子及び前記コンデンサ素子はそれぞれ前記複数の基材層のうち異なる基材層に設けられていて、前記コイル素子が前記実装面側に、前記コンデンサ素子が前記コイル素子より前記天面側にそれぞれ配置されており、
    　前記コイル素子は、前記積層体の内部に設けられたビアホール電極を介して前記第一Ｉ／Ｏ端子及び前記第二Ｉ／Ｏ端子に接続されており、
    　前記コンデンサ素子は、前記積層体の前記側面に設けられた側面電極、又は、前記積層体の内部に設けられたビアホール電極を介して前記ＧＮＤ端子に接続されている
    　表面実装型フィルタ。
  2. 　前記コイル素子は前記複数の基材層のうち、磁性体を主成分として含む基材層に設けられている
    　請求項１に記載の表面実装型フィルタ。
  3. 　前記コイル素子は、前記第一Ｉ／Ｏ端子に接続された第一コイルパターンと、前記第二Ｉ／Ｏ端子及び前記第一コイルパターンに接続され、かつ、前記積層体における積層方向からの平面視で前記第一コイルパターンに隣接配置された第二コイルパターンと、を含み、前記コンデンサ素子の前記一端は、前記第一コイルパターンと前記第二コイルパターンとの接続部に接続される
    　請求項１又は２に記載の表面実装型フィルタ。
  4. 　前記ＧＮＤ端子は直線状の形状を有し、前記第一Ｉ／Ｏ端子と前記第二Ｉ／Ｏ端子とは、前記ＧＮＤ端子に関して線対称に配置される
    　請求項１～３のいずれか１項に記載の表面実装型フィルタ。
  5. 　複数の基材層を積層してなる積層体の表面に設けられた第一Ｉ／Ｏ端子、第二Ｉ／Ｏ端子及びＧＮＤ端子と、
    　前記積層体に内蔵されており、一端が前記第一Ｉ／Ｏ端子、他端が前記第二Ｉ／Ｏ端子に接続されたコイル素子、及び、一端が前記コイル素子、他端が前記ＧＮＤ端子に接続されたコンデンサ素子を含むフィルタ回路と、を備え、
    　前記積層体の表面は、実装面と、前記実装面の反対側の面である天面と、前記実装面と前記天面とを結ぶ側面と、を含み、
    　前記第一Ｉ／Ｏ端子、前記第二Ｉ／Ｏ端子及び前記ＧＮＤ端子は、前記積層体の前記実装面に設けられた平面電極端子であり、
    　前記コイル素子及び前記コンデンサ素子はそれぞれ前記複数の基材層のうち異なる基材層に設けられていて、前記コイル素子が前記実装面側に、前記コンデンサ素子が前記コイル素子より前記天面側にそれぞれ配置されており、
    　前記コイル素子は、前記積層体の内部に設けられたビアホール電極を介して前記第一Ｉ／Ｏ端子及び前記第二Ｉ／Ｏ端子に接続されており、
    　前記コンデンサ素子は、前記積層体の前記側面に設けられた側面電極、又は、前記積層体の内部に設けられたビアホール電極を介して前記ＧＮＤ端子に接続され、
    　前記積層体には、複数組の前記第一Ｉ／Ｏ端子、前記第二Ｉ／Ｏ端子及び前記フィルタ回路が設けられ、
    　複数組の前記第一Ｉ／Ｏ端子、前記第二Ｉ／Ｏ端子及び前記フィルタ回路は、前記積層体の長手方向に配列されている
    　表面実装型フィルタアレイ。
  6. 　複数の前記コンデンサ素子の各々の電極のうち、前記ＧＮＤ端子に接続される電極は、複数の前記コンデンサ素子に共通の電極である
    　請求項５に記載の表面実装型フィルタアレイ。
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