JP2023115522A - 積層型フィルタ - Google Patents
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Abstract
【課題】性能を向上できる積層フィルタを提供する。【解決手段】積層型フィルタ1は、第1のインダクタ11と第2のインダクタ12との間に配置され接地される壁部13を備える。従って、第1のインダクタ11と第2のインダクタ12との間の電磁気的な結合を抑制することができる。ここで、壁部13には、第1のインダクタ11と第2のインダクタ12とが対向する対向方向に貫通する貫通部30が形成される。また、積層方向において、貫通部30の大きさは、一層分の絶縁体層7の大きさよりも大きい。壁部13が大きい貫通部30を有することで、縦巻きインダクタである第2のインダクタ12の磁束を貫通部30から通過させることができる。従って、第2のインダクタ12の磁束が妨げられることを抑制し、Q値を改善することができる。【選択図】図2
Description
本発明は、積層型フィルタに関する。
従来の積層型フィルタに関する技術として、特許文献1に記載のものが知られている。この積層型フィルタは、一方のインダクタと他方のインダクタを備えており、両者の間のグランドパターンを除去して開口を設けることで、特性を調整している。
ところで、積層型フィルタにおいては、高い帯域内挿入特性を得るために縦巻きのインダクタが採用される場合がある。縦巻きのインダクタは、積層方向と直交する方向に巻回軸が延びるように配置される。縦巻きのインダクタは、隣の他のインダクタとの電磁気的な結合が生じ易く、各種特定が低下する可能性がある。その一方、インダクタ間に接地された壁部などを設けた場合、縦巻きインダクタの磁束が妨げられてしまう可能性がある。以上より、これらの各種問題を解決して積層型フィルタの性能を向上することが求められていた。
本発明は、上記課題の解決のためになされたものであり、性能を向上できる積層フィルタを提供することを目的とする。
本発明の一態様に係る積層型フィルタは、複数の絶縁体層が積層されることで形成される素体と、第1のインダクタ、及び第2のインダクタと、第1のインダクタと第2のインダクタとの間に配置され接地される壁部と、を備え、少なくとも第2のインダクタは、複数の絶縁体層が積層される積層方向と直交する方向に巻回軸が延びる縦巻きインダクタであって、壁部には、第1のインダクタと第2のインダクタとが対向する対向方向に貫通する貫通部が形成され、積層方向において、貫通部の大きさは、一層分の絶縁体層の大きさよりも大きい。
この積層型フィルタにおいて、少なくとも第2のインダクタは、複数の絶縁体層が積層される積層方向と直交する方向に巻回軸が延びる縦巻きインダクタである。積層型フィルタは、このような縦巻きコイルを用いることで、高い帯域内挿入損失特性を得ることが可能となる。また、積層型フィルタは、第1のインダクタと第2のインダクタとの間に配置され接地される壁部を備える。従って、第1のインダクタと第2のインダクタとの間の電磁気的な結合を抑制することができる。ここで、壁部には、第1のインダクタと第2のインダクタとが対向する対向方向に貫通する貫通部が形成される。また、積層方向において、貫通部の大きさは、一層分の絶縁体層の大きさよりも大きい。壁部が大きい貫通部を有することで、縦巻きインダクタである第2のインダクタの磁束を貫通部から通過させることができる。従って、第2のインダクタの磁束が妨げられることを抑制し、Q値を改善することができる。以上より、積層型フィルタの性能を向上できる。
素体の積層方向における一方側には端子電極が形成され、壁部は、貫通部よりも積層方向における一方側の第1の部分、及び貫通部よりも積層方向における他方側の第2の部分を有し、積層方向において、第1の部分は、第2の部分よりも大きくてよい。素体の積層方向における一方側は、端子電極が形成されているため、電極が多く存在している。従って、壁部の積層方向の一方側の第1の部分を大きくすることで、壁部の一方側と他方側の電極同士の間で浮遊容量が発生することを抑制できる。
第1のインダクタと第2のインダクタとは、互いに異なるバンドであってよい。この場合、壁部が異なるバンドのインダクタ同士の結合を抑制できる。
第1のインダクタ及び第2のインダクタの一方はハイバンドのインダクタであり、他方はミッドバンドのインダクタであってよい。この場合、いわゆるマルチプレクサにおける課題であるアイソレーション特性の低下を抑制できる。
素体の積層方向における一方側には端子電極が形成され、壁部は、貫通部よりも積層方向における他方側の第2の部分を有し、第2のインダクタは、積層方向における他方側に配置される配線部を有し、対向方向から見て、配線部は第2の部分に重なってよい。この場合、第2のインダクタの配線部と、第1のインダクタとの間の電磁気的な結合を抑制できる。
本発明によれば、性能を向上できる積層フィルタを提供できる。
以下、図面を参照しながら、本発明の一側面に係る積層型フィルタの好適な実施形態について詳細に説明する。
まず、図1~図6を用いて、本実施形態に係る積層型フィルタ1(電子部品)の構成について説明する。
図1は、一実施形態に係る積層型フィルタ1を示す斜視図である。積層型フィルタ1として、例えば、マルチプレクサが例示される。図1に示されるように、積層型フィルタ1は、素体2と、端子電極3,4,6(端子)と、を有している。
素体2は、直方体形状を呈している。素体2は、その外表面として、互いに対向する一対の側面2a,2bと、一対の側面2a,2bの間を連結するように延びており且つ互いに対向している一対の主面2c,2dと、一対の主面2c,2dの間を連結するように延びており且つ互いに対向している一対の側面2e,2fと、を有している。主面2dは、例えば積層型フィルタ1を図示しない他の電子機器(例えば、回路基板、又は、電子部品等)に実装する際、他の電子機器と対向する面として規定される。
各側面2a,2bの対向方向と、各主面2c,2dの対向方向と、各側面2e,2fの対向方向とは、互いに略直交している。なお、直方体形状には、角部及び稜線部が面取りされている直方体の形状、及び、角部及び稜線部が丸められている直方体の形状が含まれる。積層型フィルタ1に対してXYZ座標を設定して説明を行う場合がある。X軸方向は側面2e,2fの対向方向である。Y軸方向は側面2a,2bの対向方向である。Z軸方向は主面2c,2dの対向方向である。側面2eがX軸方向の正側に配置され、側面2fがX軸方向の負側に配置される。側面2aがY軸方向の正側に配置され、側面2bがY軸方向の負側に配置される。主面2cがZ軸方向の正側に配置され、主面2dがZ軸方向の負側に配置される。
図4に示すように、素体2は、例えば、複数の絶縁体層7が積層されることによって構成されている。各絶縁体層7は、Z軸方向に積層されている。すなわち、各絶縁体層7の積層方向は、素体2の各主面2c,2dの対向方向と一致している。以下、各主面2c,2dの対向方向を「積層方向」と称する場合もある。各絶縁体層7は、略矩形形状を呈している。実際の素体2では、各絶縁体層7は、その層間の境界(図では二点鎖線で示す)が視認できない程度に一体化されている。一層あたりの絶縁体層7は、焼成前の一枚分のセラミックグリーンシートに対応する。
各絶縁体層7は、例えば、誘電体材料(BaTiO3系材料、Ba(Ti,Zr)O3系材料、(Ba,Ca)TiO3系材料、ガラス材料、又はアルミナ材料など)を含むセラミックグリーンシートの焼結体から構成される。
図1に示すように、端子電極3,4,6のそれぞれは、Z軸方向の負側(積層方向の一方側)の主面2dに配置されている。端子電極3は、主面2dのうち、Y軸方向の負側及びX軸方向の負側の角部付近に配置されている。端子電極4は、主面2dのうち、端子電極3に対してX軸方向の正側で隣り合う位置に配置されている。端子電極6は、主面2dのうち、端子電極3に対してY軸方向の正側で隣り合う位置に配置されている。端子電極3,4,6のうち、端子電極3が出力端子であり、端子電極4,6が接地端子(グランド端子)である。
端子電極3,4,6のそれぞれ(以下、単に電極と称することがある)は、導電材(たとえば、Ag又はPdなど)を含んでいる。電極は、導電性材料(たとえば、Ag粉末又はPd粉末など)を含む導電性ペーストの焼結体として構成される。電極の表面にはめっき層が形成されている。めっき層は、たとえば電気めっきにより形成される。めっき層は、Cuめっき層、Niめっき層、及びSnめっき層からなる層構造、又は、Niめっき層及びSnめっき層からなる層構造などを有する。
図2及び図3は、図1に示された素体2の内部構造を示す斜視図である。図2及び図3では、素体2が省略されている。図4は、図2のIV-IV線に沿った拡大断面図である。なお、図4では、素体2が省略されずに示されている。図2及び図3に示すように、積層型フィルタ1は、第1のインダクタ11と、第2のインダクタ12と、壁部13と、接続構造14と、を備える。なお、図2及び図3では、他の導体は省略されている。
第1のインダクタ11は、平巻きのインダクタである。平巻きのインダクタとは、巻回軸CL1がZ軸方向(積層方向)と平行に延びているインダクタである。第1のインダクタ11は、巻回軸CL1周りに導体部を略矩形環状に巻回することによって構成される。具体的に、第1のインダクタ11は、辺部11A,11B,11C,11D,11Eを有する。辺部11Aは、巻回軸C1に対してX軸方向の負側の位置においてY軸方向に延びる。辺部11Bは、巻回軸C1に対してY軸方向の正側の位置において、辺部11Aの端部からX軸方向の正側へ延びる。辺部11Cは、巻回軸C1に対してX軸方向の正側において、辺部11Bの端部からY軸方向の負側へ延びる。辺部11Dは、巻回軸C1に対してY軸方向の負側の位置において、辺部11Cの端部からX軸方向の負側へ延びる。辺部11Fは、巻回軸C1に対してX軸方向の負側において、辺部11Dの端部からY軸方向の正側へ延びる。
辺部11A,11B,11Cは、同一の絶縁体層7(図4参照)に形成された導体パターン18によって構成される。辺部11D,11Eは、導体パターン18よりもZ軸方向の正側の絶縁体層7に形成された導体パターン19によって構成される。導体パターン18は、辺部11CのY軸方向の負側の端部にて、導体パターン19の辺部11DのX軸方向の正側の端部とスルーホール導体を介して接続される。第1のインダクタ11は、Z軸方向に対向する同一形状の一対の導体パターン18と、同一形状の一対の導体パターン19と、を有する。一対の導体パターン18同士は、両端部でスルーホール導体を介して電気的に接続される。一対の導体パターン19同士は、両端部でスルーホール導体を介して電気的に接続される。
第1のインダクタ11は、辺部11AのY軸方向の負側の端部において、柱部16を介して接続構造14と電気的に接続される。第1のインダクタ11は、辺部11EのY軸方向の正側の端部において、柱部17を介して接続構造14と電気的に接続される。柱部16,17は、第1のインダクタ11の端部からZ軸方向の負側へ延びる。柱部16,17は、各絶縁体層7(図4参照)を貫通するスルーホール導体がZ軸方向に連続的に接続されることによって構成される。
第2のインダクタ12は、縦巻きのインダクタである。縦巻きのインダクタとは、巻回軸CL2がZ軸方向(積層方向)と直交する方向に延びているインダクタである。本実施形態では、巻回軸CL2は、X軸方向に平行に延びている。第2のインダクタ12は、巻回軸CL2周りに導体部を門型に巻回することによって構成される。具体的に、第2のインダクタ12は、配線部20と、柱部21,22と、を備える。なお、縦巻きインダクタの巻き数は特に限定されず、二周以上としてもよい。
配線部20は、巻回軸CL2に対してZ軸方向の正側の位置においてY軸方向に延びる。配線部20は、絶縁体層7(図4参照)に形成された導体パターン23によって構成される。配線部20は、Z軸方向に対向する同一形状の一対の導体パターン23を有する。一対の導体パターン23同士は、両端部でスルーホール導体を介して電気的に接続される。
柱部21は、巻回軸CL2に対してY軸方向の負側の位置においてZ軸方向に延びる。柱部21は、配線部20のY軸方向の負側の端部と接続構造14とを電気的に接続する。柱部21は、配線部20のY軸方向の負側の端部からZ軸方向の負側へ向かって延びる部材である。柱部22は、巻回軸CL2に対してY軸方向の正側の位置においてZ軸方向に延びる。柱部22は、配線部20のY軸方向の正側の端部と接続構造14とを電気的に接続する。柱部22は、配線部20のY軸方向の正側の端部からZ軸方向の負側へ向かって延びる部材である。
ここで、第1のインダクタ11と第2のインダクタ12とは、互いに異なるバンドである。本実施形態では、第1のインダクタ11及び第2のインダクタの一方はハイバンドのインダクタであり、他方はミッドバンドのインダクタである。ハイバンドのインダクタとは、5150~7125MHzの周波数帯域に対応するインダクタである。ミッドバンドのインダクタとは、2400~2500MHzの周波数帯域に対応するインダクタである。なお、本実施形態では、第1のインダクタ11がミッドバンドのインダクタであり、第2のインダクタ12がハイバンドのインダクタであるが特に限定されない。また、第1のインダクタ11及び第2のインダクタ12が同じバンドのインダクタであってもよい。
壁部13は、第1のインダクタ11と第2のインダクタ12との間に配置され接地される部材である。壁部13は、第1のインダクタ11と第2のインダクタ12とが対向するX軸方向を厚み方向とし、YZ平面と平行に広がる。壁部13は、柱部26,27と、壁板部材28と、を備える。
柱部26は、壁部13のY軸方向の負側の端部においてZ軸方向に延びる。柱部26は、Z軸方向の負側の端部において接続構造14と電気的に接続される。柱部27は、壁部13のY軸方向の正側の端部においてZ軸方向に延びる。柱部27は、Z軸方向の負側の端部において接続構造14と電気的に接続される。
壁板部材28は、柱部26と柱部27との間でY軸方向に延びる。壁板部材28は、絶縁体層7(図4参照)に形成された導体パターン29によって構成される。壁板部材28は、Z軸方向に対向する同一形状の複数の導体パターン29を有する。複数の導体パターン29同士は、両端部で柱部26,27を介して電気的に接続される。
壁部13には、第1のインダクタ11と第2のインダクタ12とが対向する対向方向であるX軸方向に貫通する貫通部30が形成される。貫通部30は、壁板部材28のうち、Z軸方向の一部の領域において導体パターン29を省略することによって形成される。 壁部13は、貫通部30よりもZ軸方向(積層方向)における負側(一方側)の第1の部分31、及び貫通部30よりもZ軸方向(積層方向)における正側(他方側)の第2の部分32を有する。Z軸方向において、第1の部分31は、第2の部分よりも大きい。
貫通部30のZ軸方向における縁部は、第1の部分31におけるZ軸方向の最も正側の導体パターン29と、第2の部分32におけるZ軸方向の最も負側の導体パターン29とが該当する。貫通部30のY軸方向における縁部は、柱部26と柱部27とが該当する。
接続構造14は、第1のインダクタ11、第2のインダクタ12、及び壁部13を端子電極3,4,6に電気的に接続するための構造である。また、接続構造14は、複数のコンデンサを形成する構造でもある。接続構造14は、複数の板状の内部電極を有する。第1のインダクタ11に接続される柱部16の下端部は、内部電極41に直接接続されている。内部電極41のZ軸方向の負側には、内部電極42Aが設けられる。内部電極41のZ軸方向の正側には、内部電極42Bが設けられる。内部電極42Aは、スルーホール導体によって端子電極3に直接接続される。内部電極42Bは、スルーホール導体によって内部電極42Aと直接接続される。
第1のインダクタ11に接続される柱部17の下端部は、内部電極43Aに直接接続されている。内部電極43AのZ軸方向の負側には、内部電極43Bが設けられる。内部電極43Bは、スルーホール導体によって内部電極43A及び端子電極6に直接接続される。内部電極41,42B間には、内部電極43Aが設けられる。また、内部電極43A,43B間には、内部電極43Bが設けられる。内部電極43Bは、スルーホール導体によって内部電極43Aと直接接続される。また、内部電極43Bは壁部13のZ軸方向の負側から二番目の導体パターン29と一体となっている。また、壁部13のZ軸方向の負側から一番目の導体パターン29からは内部電極43Cが延びている。内部電極43Cは、スルーホール導体によって端子電極4と直接接続される。
第2のインダクタ12の柱部21の下端部は、内部電極44Aに直接接続されている。内部電極44Aは、内部電極43Cに対してZ軸方向の正側で対向する。第2のインダクタ12の柱部22の下端部は、内部電極44Bに直接接続されている。内部電極44Bは、内部電極44Aに対してZ軸方向の正側で対向する。
次に、図4~図6を参照して、第1のインダクタ11、第2のインダクタ12、及び壁部13の位置関係についてより詳細に説明する。図5は、壁部13をX軸方向から見た概略図である。図6は、第1のインダクタ11、第2のインダクタ12、及び壁部13をZ軸方向の正側から見た平面図である。
図4に示すように、壁部13の壁板部材28は、絶縁体層7毎に設けられた導体パターン29によって構成される。従って、導体パターン29同士はZ軸方向に離間しており、隙間が形成されている。ただし、積層型フィルタ1は高周波を取り扱う部品であるため、第1のインダクタ11及び第2のインダクタ12にとっては、壁板部材28は、電気的・磁気的に両者を分断した構成となる。
これに対し、Z軸方向において、貫通部30の大きさは、一層分の絶縁体層7の大きさよりも大きい。図5に示すように、貫通部30のZ軸方向の大きさL1は、第1のインダクタ11の大きさ、及び第2のインダクタ12の配線部20の大きさよりも大きい。X軸方向から見て、貫通部30は、第2のインダクタ12の巻回軸CL2と重なるような位置・大きさに設定される。特に限定されるものではないが、貫通部30のZ軸方向の大きさL1は、0.1~0.5mm程度に設定されてよい。
X軸方向から見て、第2のインダクタ12の配線部20は、壁部13の第2の部分32に重なる。X軸方向から見て、第2のインダクタ12の配線部20の全域が、壁部13の第2の部分32に重なる。また、X軸方向から見て、第1のインダクタ11は、壁部13の第2の部分32に重なる。X軸方向から見て、第1のインダクタ11の全域が、壁部13の第2の部分32に重なる。第2のインダクタ12の柱部21は、壁部13のY軸方向の負側の端部よりも正側の位置に配置される。第2のインダクタ12の柱部21は、X軸方向から見て、壁部13の柱部26と重なる位置に配置される。第2のインダクタ12の柱部22は、X軸方向から見て、壁部13の中央位置付近に配置される。
図6に示すように、第1のインダクタ11の辺部11Cは、壁部13にX軸方向の負側に離間した位置に配置される。第2のインダクタ12の配線部20は、壁部13にX軸方向の正側に離間した位置に配置される。第1のインダクタ11の辺部11Cは、第2のインダクタ12の配線部20よりも壁部13に近い位置に配置される。
次に、本実施形態に係る積層型フィルタ1の作用・効果について説明する。
この積層型フィルタ1において、少なくとも第2のインダクタ12は、複数の絶縁体層7が積層される積層方向と直交する方向に巻回軸CL2が延びる縦巻きインダクタである。積層型フィルタ1は、このような縦巻きコイルを用いることで、高い帯域内挿入損失特性を得ることが可能となる。また、積層型フィルタ1は、第1のインダクタ11と第2のインダクタ12との間に配置され接地される壁部13を備える。従って、第1のインダクタ11と第2のインダクタ12との間の電磁気的な結合を抑制することができる。ここで、壁部13には、第1のインダクタ11と第2のインダクタ12とが対向する対向方向に貫通する貫通部30が形成される。また、積層方向において、貫通部30の大きさは、一層分の絶縁体層7の大きさよりも大きい。壁部13が大きい貫通部30を有することで、縦巻きインダクタである第2のインダクタ12の磁束を貫通部30から通過させることができる。従って、第2のインダクタ12の磁束が妨げられることを抑制し、Q値を改善することができる。以上より、積層型フィルタ1の性能を向上できる。
素体2の積層方向における一方側には端子電極3,4,6が形成され、壁部13は、貫通部30よりも積層方向における一方側の第1の部分31、及び貫通部30よりも積層方向における他方側の第2の部分32を有し、積層方向において、第1の部分31は、第2の部分32よりも大きくてよい。素体2の積層方向における一方側は、端子電極3,4,6が形成されているため、電極が多く存在している。従って、壁部13の積層方向の一方側の第1の部分31を大きくすることで、壁部13の一方側と他方側の電極同士の間で浮遊容量が発生することを抑制できる。
第1のインダクタ11と第2のインダクタ12とは、互いに異なるバンドであってよい。この場合、壁部13が異なるバンドのインダクタ同士の結合を抑制できる。
第1のインダクタ11及び第2のインダクタ12の一方はハイバンドのインダクタであり、他方はミッドバンドのインダクタであってよい。この場合、いわゆるマルチプレクサにおける課題であるアイソレーション特性の低下を抑制できる。
素体2の積層方向における一方側には端子電極3,4,6が形成され、壁部13は、貫通部30よりも積層方向における他方側の第2の部分32を有し、第2のインダクタ12は、積層方向における他方側に配置される配線部20を有し、対向方向から見て、配線部20は第2の部分32に重なってよい。この場合、第2のインダクタ12の配線部20と、第1のインダクタ11との間の電磁気的な結合を抑制できる。
次に、図7~図12を参照して、実施例、比較例について説明する。比較例1として、図7に示すように、壁部を有さない積層型フィルタを準備した。比較例2として、図8に示すように、開口部が形成されていない壁部113を有する積層型フィルタ準備した。なお、比較例1,2は、壁部以外の構造は実施例と同様である。実施例として図2に示す積層型フィルタを準備した。これらの積層型フィルタの特性を測定した結果を図9~図12に示す。図9(a)は比較例1の測定結果を示し、図9(b)は比較例2の測定結果を示し、図9(c)は実施例の測定結果を示す。なお、図9~図11の縦軸はデシベル(dB)であり、横軸は周波数(GHz)である。図9は「S31」のAttenuation特性を示し、図10は「S41」のAttenuation特性を示している。図9(a)及び図10(a)の比較例1において破線で囲む部分でピークを形成しているものが、図9(b)(c)及び図10(b)(c)に示すように、壁部を有する比較例2及び実施例ではピークが形成されていない。また、図11は、「S43」のIsolation特性を示している。図11(a)(b)(c)に示すように、比較例1に対して、壁部を有する比較例2及び実施例では、2400~2500MHz及び5150~7125MHzのIsolation特性が改善している。図12は、挿入損失特性のシミュレーション結果を示している。図12に示すように、最も挿入損失特性が良いのは比較例1であるが、前述のように比較例1は、Isolation特性が悪い。比較例2は、壁部を設けることでIsolation特性が改善されるものの、挿入損失特性が劣化してしまう。これに対し、実施例では、Isolation特性の改善に加え、挿入損失特性の劣化を抑制することができる。
本発明は、上述の実施形態に限定されるものではない。
例えば、上述の実施形態では、一方のインダクタを平巻きインダクタとし、他方のインダクタを縦巻きインダクタとしたが、両者の配置を逆にしてもよい。また、両方とも縦巻きインダクタとしてもよい。また、インダクタの数は限定されず、三個以上のインダクタを設けてもよい。この場合、各インダクタ間に壁部を設けてよい。
を設けてもよい。
を設けてもよい。
1…積層型フィルタ、2…素体、3,4,6…端子電極、7…絶縁体層、11…第1のインダクタ、12…第2のインダクタ、13…壁部、20…配線部、30…貫通部、31…第1の部分、32…第2の部分。
Claims (5)
- 複数の絶縁体層が積層されることで形成される素体と、
第1のインダクタ、及び第2のインダクタと、
前記第1のインダクタと前記第2のインダクタとの間に配置され接地される壁部と、を備え、
少なくとも前記第2のインダクタは、複数の前記絶縁体層が積層される積層方向と直交する方向に巻回軸が延びる縦巻きインダクタであって、
前記壁部には、前記第1のインダクタと前記第2のインダクタとが対向する対向方向に貫通する貫通部が形成され、
前記積層方向において、前記貫通部の大きさは、一層分の前記絶縁体層の大きさよりも大きい、積層型フィルタ。 - 前記素体の前記積層方向における一方側には端子電極が形成され、
前記壁部は、前記貫通部よりも前記積層方向における一方側の第1の部分、及び前記貫通部よりも前記積層方向における他方側の第2の部分を有し、
前記積層方向において、前記第1の部分は、前記第2の部分よりも大きい、請求項1に記載の積層型フィルタ。 - 前記第1のインダクタと前記第2のインダクタとは、互いに異なるバンドである、請求項1又は2に記載の積層型フィルタ。
- 前記第1のインダクタ及び前記第2のインダクタの一方はハイバンドのインダクタであり、他方はミッドバンドのインダクタである、請求項1~3の何れか一項に記載の積層型フィルタ。
- 前記素体の前記積層方向における一方側には端子電極が形成され、
前記壁部は、前記貫通部よりも前記積層方向における他方側の第2の部分を有し、
前記第2のインダクタは、前記積層方向における他方側に配置される配線部を有し、
前記対向方向から見て、前記配線部は前記第2の部分に重なる、請求項1~4の何れか一項に記載の積層型フィルタ。
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