JP2023115522A - 積層型フィルタ - Google Patents

Abstract

【課題】性能を向上できる積層フィルタを提供する。【解決手段】積層型フィルタ１は、第１のインダクタ１１と第２のインダクタ１２との間に配置され接地される壁部１３を備える。従って、第１のインダクタ１１と第２のインダクタ１２との間の電磁気的な結合を抑制することができる。ここで、壁部１３には、第１のインダクタ１１と第２のインダクタ１２とが対向する対向方向に貫通する貫通部３０が形成される。また、積層方向において、貫通部３０の大きさは、一層分の絶縁体層７の大きさよりも大きい。壁部１３が大きい貫通部３０を有することで、縦巻きインダクタである第２のインダクタ１２の磁束を貫通部３０から通過させることができる。従って、第２のインダクタ１２の磁束が妨げられることを抑制し、Ｑ値を改善することができる。【選択図】図２

Description

本発明は、積層型フィルタに関する。

従来の積層型フィルタに関する技術として、特許文献１に記載のものが知られている。この積層型フィルタは、一方のインダクタと他方のインダクタを備えており、両者の間のグランドパターンを除去して開口を設けることで、特性を調整している。

特開２０１０－４１１４１号公報

ところで、積層型フィルタにおいては、高い帯域内挿入特性を得るために縦巻きのインダクタが採用される場合がある。縦巻きのインダクタは、積層方向と直交する方向に巻回軸が延びるように配置される。縦巻きのインダクタは、隣の他のインダクタとの電磁気的な結合が生じ易く、各種特定が低下する可能性がある。その一方、インダクタ間に接地された壁部などを設けた場合、縦巻きインダクタの磁束が妨げられてしまう可能性がある。以上より、これらの各種問題を解決して積層型フィルタの性能を向上することが求められていた。

本発明は、上記課題の解決のためになされたものであり、性能を向上できる積層フィルタを提供することを目的とする。

本発明の一態様に係る積層型フィルタは、複数の絶縁体層が積層されることで形成される素体と、第１のインダクタ、及び第２のインダクタと、第１のインダクタと第２のインダクタとの間に配置され接地される壁部と、を備え、少なくとも第２のインダクタは、複数の絶縁体層が積層される積層方向と直交する方向に巻回軸が延びる縦巻きインダクタであって、壁部には、第１のインダクタと第２のインダクタとが対向する対向方向に貫通する貫通部が形成され、積層方向において、貫通部の大きさは、一層分の絶縁体層の大きさよりも大きい。

この積層型フィルタにおいて、少なくとも第２のインダクタは、複数の絶縁体層が積層される積層方向と直交する方向に巻回軸が延びる縦巻きインダクタである。積層型フィルタは、このような縦巻きコイルを用いることで、高い帯域内挿入損失特性を得ることが可能となる。また、積層型フィルタは、第１のインダクタと第２のインダクタとの間に配置され接地される壁部を備える。従って、第１のインダクタと第２のインダクタとの間の電磁気的な結合を抑制することができる。ここで、壁部には、第１のインダクタと第２のインダクタとが対向する対向方向に貫通する貫通部が形成される。また、積層方向において、貫通部の大きさは、一層分の絶縁体層の大きさよりも大きい。壁部が大きい貫通部を有することで、縦巻きインダクタである第２のインダクタの磁束を貫通部から通過させることができる。従って、第２のインダクタの磁束が妨げられることを抑制し、Ｑ値を改善することができる。以上より、積層型フィルタの性能を向上できる。

素体の積層方向における一方側には端子電極が形成され、壁部は、貫通部よりも積層方向における一方側の第１の部分、及び貫通部よりも積層方向における他方側の第２の部分を有し、積層方向において、第１の部分は、第２の部分よりも大きくてよい。素体の積層方向における一方側は、端子電極が形成されているため、電極が多く存在している。従って、壁部の積層方向の一方側の第１の部分を大きくすることで、壁部の一方側と他方側の電極同士の間で浮遊容量が発生することを抑制できる。

第１のインダクタと第２のインダクタとは、互いに異なるバンドであってよい。この場合、壁部が異なるバンドのインダクタ同士の結合を抑制できる。

第１のインダクタ及び第２のインダクタの一方はハイバンドのインダクタであり、他方はミッドバンドのインダクタであってよい。この場合、いわゆるマルチプレクサにおける課題であるアイソレーション特性の低下を抑制できる。

素体の積層方向における一方側には端子電極が形成され、壁部は、貫通部よりも積層方向における他方側の第２の部分を有し、第２のインダクタは、積層方向における他方側に配置される配線部を有し、対向方向から見て、配線部は第２の部分に重なってよい。この場合、第２のインダクタの配線部と、第１のインダクタとの間の電磁気的な結合を抑制できる。

本発明によれば、性能を向上できる積層フィルタを提供できる。

図１は、一実施形態に係る積層型フィルタを示す斜視図である。 図２は、図１に示された素体の内部構造を示す斜視図である。 図３は、図１に示された素体の内部構造を示す斜視図である。 図４は、図２のＩＶ－ＩＶ線に沿った拡大断面図である。 図５は、壁部をＸ軸方向から見た概略図である。 第１のインダクタ、第２のインダクタ、及び壁部をＺ軸方向の正側から見た平面図である。 図７は、比較例に係る積層型フィルタの内部構造を示す斜視図である。 図７は、比較例に係る積層型フィルタの内部構造を示す斜視図である。 図９（ａ）は比較例１の測定結果を示し、図９（ｂ）は比較例２の測定結果を示し、図９（ｃ）は実施例の測定結果を示す。 図１０（ａ）は比較例１の測定結果を示し、図１０（ｂ）は比較例２の測定結果を示し、図１０（ｃ）は実施例の測定結果を示す。 図１１（ａ）は比較例１の測定結果を示し、図１１（ｂ）は比較例２の測定結果を示し、図１１（ｃ）は実施例の測定結果を示す。 図１２は比較例１、比較例２及び実施例のシミュレーション結果を示す。

以下、図面を参照しながら、本発明の一側面に係る積層型フィルタの好適な実施形態について詳細に説明する。

まず、図１～図６を用いて、本実施形態に係る積層型フィルタ１（電子部品）の構成について説明する。

図１は、一実施形態に係る積層型フィルタ１を示す斜視図である。積層型フィルタ１として、例えば、マルチプレクサが例示される。図１に示されるように、積層型フィルタ１は、素体２と、端子電極３，４，６（端子）と、を有している。

素体２は、直方体形状を呈している。素体２は、その外表面として、互いに対向する一対の側面２ａ，２ｂと、一対の側面２ａ，２ｂの間を連結するように延びており且つ互いに対向している一対の主面２ｃ，２ｄと、一対の主面２ｃ，２ｄの間を連結するように延びており且つ互いに対向している一対の側面２ｅ，２ｆと、を有している。主面２ｄは、例えば積層型フィルタ１を図示しない他の電子機器（例えば、回路基板、又は、電子部品等）に実装する際、他の電子機器と対向する面として規定される。

各側面２ａ，２ｂの対向方向と、各主面２ｃ，２ｄの対向方向と、各側面２ｅ，２ｆの対向方向とは、互いに略直交している。なお、直方体形状には、角部及び稜線部が面取りされている直方体の形状、及び、角部及び稜線部が丸められている直方体の形状が含まれる。積層型フィルタ１に対してＸＹＺ座標を設定して説明を行う場合がある。Ｘ軸方向は側面２ｅ，２ｆの対向方向である。Ｙ軸方向は側面２ａ，２ｂの対向方向である。Ｚ軸方向は主面２ｃ，２ｄの対向方向である。側面２ｅがＸ軸方向の正側に配置され、側面２ｆがＸ軸方向の負側に配置される。側面２ａがＹ軸方向の正側に配置され、側面２ｂがＹ軸方向の負側に配置される。主面２ｃがＺ軸方向の正側に配置され、主面２ｄがＺ軸方向の負側に配置される。

図４に示すように、素体２は、例えば、複数の絶縁体層７が積層されることによって構成されている。各絶縁体層７は、Ｚ軸方向に積層されている。すなわち、各絶縁体層７の積層方向は、素体２の各主面２ｃ，２ｄの対向方向と一致している。以下、各主面２ｃ，２ｄの対向方向を「積層方向」と称する場合もある。各絶縁体層７は、略矩形形状を呈している。実際の素体２では、各絶縁体層７は、その層間の境界（図では二点鎖線で示す）が視認できない程度に一体化されている。一層あたりの絶縁体層７は、焼成前の一枚分のセラミックグリーンシートに対応する。

各絶縁体層７は、例えば、誘電体材料（ＢａＴｉＯ_３系材料、Ｂａ(Ｔｉ，Ｚｒ)Ｏ_３系材料、（Ｂａ，Ｃａ）ＴｉＯ_３系材料、ガラス材料、又はアルミナ材料など）を含むセラミックグリーンシートの焼結体から構成される。

図１に示すように、端子電極３，４，６のそれぞれは、Ｚ軸方向の負側（積層方向の一方側）の主面２ｄに配置されている。端子電極３は、主面２ｄのうち、Ｙ軸方向の負側及びＸ軸方向の負側の角部付近に配置されている。端子電極４は、主面２ｄのうち、端子電極３に対してＸ軸方向の正側で隣り合う位置に配置されている。端子電極６は、主面２ｄのうち、端子電極３に対してＹ軸方向の正側で隣り合う位置に配置されている。端子電極３，４，６のうち、端子電極３が出力端子であり、端子電極４，６が接地端子（グランド端子）である。

端子電極３，４，６のそれぞれ（以下、単に電極と称することがある）は、導電材（たとえば、Ａｇ又はＰｄなど）を含んでいる。電極は、導電性材料（たとえば、Ａｇ粉末又はＰｄ粉末など）を含む導電性ペーストの焼結体として構成される。電極の表面にはめっき層が形成されている。めっき層は、たとえば電気めっきにより形成される。めっき層は、Ｃｕめっき層、Ｎｉめっき層、及びＳｎめっき層からなる層構造、又は、Ｎｉめっき層及びＳｎめっき層からなる層構造などを有する。

図２及び図３は、図１に示された素体２の内部構造を示す斜視図である。図２及び図３では、素体２が省略されている。図４は、図２のＩＶ－ＩＶ線に沿った拡大断面図である。なお、図４では、素体２が省略されずに示されている。図２及び図３に示すように、積層型フィルタ１は、第１のインダクタ１１と、第２のインダクタ１２と、壁部１３と、接続構造１４と、を備える。なお、図２及び図３では、他の導体は省略されている。

第１のインダクタ１１は、平巻きのインダクタである。平巻きのインダクタとは、巻回軸ＣＬ１がＺ軸方向（積層方向）と平行に延びているインダクタである。第１のインダクタ１１は、巻回軸ＣＬ１周りに導体部を略矩形環状に巻回することによって構成される。具体的に、第１のインダクタ１１は、辺部１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ，１１Ｅを有する。辺部１１Ａは、巻回軸Ｃ１に対してＸ軸方向の負側の位置においてＹ軸方向に延びる。辺部１１Ｂは、巻回軸Ｃ１に対してＹ軸方向の正側の位置において、辺部１１Ａの端部からＸ軸方向の正側へ延びる。辺部１１Ｃは、巻回軸Ｃ１に対してＸ軸方向の正側において、辺部１１Ｂの端部からＹ軸方向の負側へ延びる。辺部１１Ｄは、巻回軸Ｃ１に対してＹ軸方向の負側の位置において、辺部１１Ｃの端部からＸ軸方向の負側へ延びる。辺部１１Ｆは、巻回軸Ｃ１に対してＸ軸方向の負側において、辺部１１Ｄの端部からＹ軸方向の正側へ延びる。

辺部１１Ａ，１１Ｂ，１１Ｃは、同一の絶縁体層７（図４参照）に形成された導体パターン１８によって構成される。辺部１１Ｄ，１１Ｅは、導体パターン１８よりもＺ軸方向の正側の絶縁体層７に形成された導体パターン１９によって構成される。導体パターン１８は、辺部１１ＣのＹ軸方向の負側の端部にて、導体パターン１９の辺部１１ＤのＸ軸方向の正側の端部とスルーホール導体を介して接続される。第１のインダクタ１１は、Ｚ軸方向に対向する同一形状の一対の導体パターン１８と、同一形状の一対の導体パターン１９と、を有する。一対の導体パターン１８同士は、両端部でスルーホール導体を介して電気的に接続される。一対の導体パターン１９同士は、両端部でスルーホール導体を介して電気的に接続される。

第１のインダクタ１１は、辺部１１ＡのＹ軸方向の負側の端部において、柱部１６を介して接続構造１４と電気的に接続される。第１のインダクタ１１は、辺部１１ＥのＹ軸方向の正側の端部において、柱部１７を介して接続構造１４と電気的に接続される。柱部１６，１７は、第１のインダクタ１１の端部からＺ軸方向の負側へ延びる。柱部１６，１７は、各絶縁体層７（図４参照）を貫通するスルーホール導体がＺ軸方向に連続的に接続されることによって構成される。

第２のインダクタ１２は、縦巻きのインダクタである。縦巻きのインダクタとは、巻回軸ＣＬ２がＺ軸方向（積層方向）と直交する方向に延びているインダクタである。本実施形態では、巻回軸ＣＬ２は、Ｘ軸方向に平行に延びている。第２のインダクタ１２は、巻回軸ＣＬ２周りに導体部を門型に巻回することによって構成される。具体的に、第２のインダクタ１２は、配線部２０と、柱部２１，２２と、を備える。なお、縦巻きインダクタの巻き数は特に限定されず、二周以上としてもよい。

配線部２０は、巻回軸ＣＬ２に対してＺ軸方向の正側の位置においてＹ軸方向に延びる。配線部２０は、絶縁体層７（図４参照）に形成された導体パターン２３によって構成される。配線部２０は、Ｚ軸方向に対向する同一形状の一対の導体パターン２３を有する。一対の導体パターン２３同士は、両端部でスルーホール導体を介して電気的に接続される。

柱部２１は、巻回軸ＣＬ２に対してＹ軸方向の負側の位置においてＺ軸方向に延びる。柱部２１は、配線部２０のＹ軸方向の負側の端部と接続構造１４とを電気的に接続する。柱部２１は、配線部２０のＹ軸方向の負側の端部からＺ軸方向の負側へ向かって延びる部材である。柱部２２は、巻回軸ＣＬ２に対してＹ軸方向の正側の位置においてＺ軸方向に延びる。柱部２２は、配線部２０のＹ軸方向の正側の端部と接続構造１４とを電気的に接続する。柱部２２は、配線部２０のＹ軸方向の正側の端部からＺ軸方向の負側へ向かって延びる部材である。

ここで、第１のインダクタ１１と第２のインダクタ１２とは、互いに異なるバンドである。本実施形態では、第１のインダクタ１１及び第２のインダクタの一方はハイバンドのインダクタであり、他方はミッドバンドのインダクタである。ハイバンドのインダクタとは、５１５０～７１２５ＭＨｚの周波数帯域に対応するインダクタである。ミッドバンドのインダクタとは、２４００～２５００ＭＨｚの周波数帯域に対応するインダクタである。なお、本実施形態では、第１のインダクタ１１がミッドバンドのインダクタであり、第２のインダクタ１２がハイバンドのインダクタであるが特に限定されない。また、第１のインダクタ１１及び第２のインダクタ１２が同じバンドのインダクタであってもよい。

壁部１３は、第１のインダクタ１１と第２のインダクタ１２との間に配置され接地される部材である。壁部１３は、第１のインダクタ１１と第２のインダクタ１２とが対向するＸ軸方向を厚み方向とし、ＹＺ平面と平行に広がる。壁部１３は、柱部２６，２７と、壁板部材２８と、を備える。

柱部２６は、壁部１３のＹ軸方向の負側の端部においてＺ軸方向に延びる。柱部２６は、Ｚ軸方向の負側の端部において接続構造１４と電気的に接続される。柱部２７は、壁部１３のＹ軸方向の正側の端部においてＺ軸方向に延びる。柱部２７は、Ｚ軸方向の負側の端部において接続構造１４と電気的に接続される。

壁板部材２８は、柱部２６と柱部２７との間でＹ軸方向に延びる。壁板部材２８は、絶縁体層７（図４参照）に形成された導体パターン２９によって構成される。壁板部材２８は、Ｚ軸方向に対向する同一形状の複数の導体パターン２９を有する。複数の導体パターン２９同士は、両端部で柱部２６，２７を介して電気的に接続される。

壁部１３には、第１のインダクタ１１と第２のインダクタ１２とが対向する対向方向であるＸ軸方向に貫通する貫通部３０が形成される。貫通部３０は、壁板部材２８のうち、Ｚ軸方向の一部の領域において導体パターン２９を省略することによって形成される。 壁部１３は、貫通部３０よりもＺ軸方向（積層方向）における負側（一方側）の第１の部分３１、及び貫通部３０よりもＺ軸方向（積層方向）における正側（他方側）の第２の部分３２を有する。Ｚ軸方向において、第１の部分３１は、第２の部分よりも大きい。

貫通部３０のＺ軸方向における縁部は、第１の部分３１におけるＺ軸方向の最も正側の導体パターン２９と、第２の部分３２におけるＺ軸方向の最も負側の導体パターン２９とが該当する。貫通部３０のＹ軸方向における縁部は、柱部２６と柱部２７とが該当する。

接続構造１４は、第１のインダクタ１１、第２のインダクタ１２、及び壁部１３を端子電極３，４，６に電気的に接続するための構造である。また、接続構造１４は、複数のコンデンサを形成する構造でもある。接続構造１４は、複数の板状の内部電極を有する。第１のインダクタ１１に接続される柱部１６の下端部は、内部電極４１に直接接続されている。内部電極４１のＺ軸方向の負側には、内部電極４２Ａが設けられる。内部電極４１のＺ軸方向の正側には、内部電極４２Ｂが設けられる。内部電極４２Ａは、スルーホール導体によって端子電極３に直接接続される。内部電極４２Ｂは、スルーホール導体によって内部電極４２Ａと直接接続される。

第１のインダクタ１１に接続される柱部１７の下端部は、内部電極４３Ａに直接接続されている。内部電極４３ＡのＺ軸方向の負側には、内部電極４３Ｂが設けられる。内部電極４３Ｂは、スルーホール導体によって内部電極４３Ａ及び端子電極６に直接接続される。内部電極４１，４２Ｂ間には、内部電極４３Ａが設けられる。また、内部電極４３Ａ，４３Ｂ間には、内部電極４３Ｂが設けられる。内部電極４３Ｂは、スルーホール導体によって内部電極４３Ａと直接接続される。また、内部電極４３Ｂは壁部１３のＺ軸方向の負側から二番目の導体パターン２９と一体となっている。また、壁部１３のＺ軸方向の負側から一番目の導体パターン２９からは内部電極４３Ｃが延びている。内部電極４３Ｃは、スルーホール導体によって端子電極４と直接接続される。

第２のインダクタ１２の柱部２１の下端部は、内部電極４４Ａに直接接続されている。内部電極４４Ａは、内部電極４３Ｃに対してＺ軸方向の正側で対向する。第２のインダクタ１２の柱部２２の下端部は、内部電極４４Ｂに直接接続されている。内部電極４４Ｂは、内部電極４４Ａに対してＺ軸方向の正側で対向する。

次に、図４～図６を参照して、第１のインダクタ１１、第２のインダクタ１２、及び壁部１３の位置関係についてより詳細に説明する。図５は、壁部１３をＸ軸方向から見た概略図である。図６は、第１のインダクタ１１、第２のインダクタ１２、及び壁部１３をＺ軸方向の正側から見た平面図である。

図４に示すように、壁部１３の壁板部材２８は、絶縁体層７毎に設けられた導体パターン２９によって構成される。従って、導体パターン２９同士はＺ軸方向に離間しており、隙間が形成されている。ただし、積層型フィルタ１は高周波を取り扱う部品であるため、第１のインダクタ１１及び第２のインダクタ１２にとっては、壁板部材２８は、電気的・磁気的に両者を分断した構成となる。

これに対し、Ｚ軸方向において、貫通部３０の大きさは、一層分の絶縁体層７の大きさよりも大きい。図５に示すように、貫通部３０のＺ軸方向の大きさＬ１は、第１のインダクタ１１の大きさ、及び第２のインダクタ１２の配線部２０の大きさよりも大きい。Ｘ軸方向から見て、貫通部３０は、第２のインダクタ１２の巻回軸ＣＬ２と重なるような位置・大きさに設定される。特に限定されるものではないが、貫通部３０のＺ軸方向の大きさＬ１は、０．１～０．５ｍｍ程度に設定されてよい。

Ｘ軸方向から見て、第２のインダクタ１２の配線部２０は、壁部１３の第２の部分３２に重なる。Ｘ軸方向から見て、第２のインダクタ１２の配線部２０の全域が、壁部１３の第２の部分３２に重なる。また、Ｘ軸方向から見て、第１のインダクタ１１は、壁部１３の第２の部分３２に重なる。Ｘ軸方向から見て、第１のインダクタ１１の全域が、壁部１３の第２の部分３２に重なる。第２のインダクタ１２の柱部２１は、壁部１３のＹ軸方向の負側の端部よりも正側の位置に配置される。第２のインダクタ１２の柱部２１は、Ｘ軸方向から見て、壁部１３の柱部２６と重なる位置に配置される。第２のインダクタ１２の柱部２２は、Ｘ軸方向から見て、壁部１３の中央位置付近に配置される。

図６に示すように、第１のインダクタ１１の辺部１１Ｃは、壁部１３にＸ軸方向の負側に離間した位置に配置される。第２のインダクタ１２の配線部２０は、壁部１３にＸ軸方向の正側に離間した位置に配置される。第１のインダクタ１１の辺部１１Ｃは、第２のインダクタ１２の配線部２０よりも壁部１３に近い位置に配置される。

次に、本実施形態に係る積層型フィルタ１の作用・効果について説明する。

この積層型フィルタ１において、少なくとも第２のインダクタ１２は、複数の絶縁体層７が積層される積層方向と直交する方向に巻回軸ＣＬ２が延びる縦巻きインダクタである。積層型フィルタ１は、このような縦巻きコイルを用いることで、高い帯域内挿入損失特性を得ることが可能となる。また、積層型フィルタ１は、第１のインダクタ１１と第２のインダクタ１２との間に配置され接地される壁部１３を備える。従って、第１のインダクタ１１と第２のインダクタ１２との間の電磁気的な結合を抑制することができる。ここで、壁部１３には、第１のインダクタ１１と第２のインダクタ１２とが対向する対向方向に貫通する貫通部３０が形成される。また、積層方向において、貫通部３０の大きさは、一層分の絶縁体層７の大きさよりも大きい。壁部１３が大きい貫通部３０を有することで、縦巻きインダクタである第２のインダクタ１２の磁束を貫通部３０から通過させることができる。従って、第２のインダクタ１２の磁束が妨げられることを抑制し、Ｑ値を改善することができる。以上より、積層型フィルタ１の性能を向上できる。

素体２の積層方向における一方側には端子電極３，４，６が形成され、壁部１３は、貫通部３０よりも積層方向における一方側の第１の部分３１、及び貫通部３０よりも積層方向における他方側の第２の部分３２を有し、積層方向において、第１の部分３１は、第２の部分３２よりも大きくてよい。素体２の積層方向における一方側は、端子電極３，４，６が形成されているため、電極が多く存在している。従って、壁部１３の積層方向の一方側の第１の部分３１を大きくすることで、壁部１３の一方側と他方側の電極同士の間で浮遊容量が発生することを抑制できる。

第１のインダクタ１１と第２のインダクタ１２とは、互いに異なるバンドであってよい。この場合、壁部１３が異なるバンドのインダクタ同士の結合を抑制できる。

第１のインダクタ１１及び第２のインダクタ１２の一方はハイバンドのインダクタであり、他方はミッドバンドのインダクタであってよい。この場合、いわゆるマルチプレクサにおける課題であるアイソレーション特性の低下を抑制できる。

素体２の積層方向における一方側には端子電極３，４，６が形成され、壁部１３は、貫通部３０よりも積層方向における他方側の第２の部分３２を有し、第２のインダクタ１２は、積層方向における他方側に配置される配線部２０を有し、対向方向から見て、配線部２０は第２の部分３２に重なってよい。この場合、第２のインダクタ１２の配線部２０と、第１のインダクタ１１との間の電磁気的な結合を抑制できる。

次に、図７～図１２を参照して、実施例、比較例について説明する。比較例１として、図７に示すように、壁部を有さない積層型フィルタを準備した。比較例２として、図８に示すように、開口部が形成されていない壁部１１３を有する積層型フィルタ準備した。なお、比較例１，２は、壁部以外の構造は実施例と同様である。実施例として図２に示す積層型フィルタを準備した。これらの積層型フィルタの特性を測定した結果を図９～図１２に示す。図９（ａ）は比較例１の測定結果を示し、図９（ｂ）は比較例２の測定結果を示し、図９（ｃ）は実施例の測定結果を示す。なお、図９～図１１の縦軸はデシベル（ｄＢ）であり、横軸は周波数（ＧＨｚ）である。図９は「Ｓ３１」のＡｔｔｅｎｕａｔｉｏｎ特性を示し、図１０は「Ｓ４１」のＡｔｔｅｎｕａｔｉｏｎ特性を示している。図９（ａ）及び図１０（ａ）の比較例１において破線で囲む部分でピークを形成しているものが、図９（ｂ）（ｃ）及び図１０（ｂ）（ｃ）に示すように、壁部を有する比較例２及び実施例ではピークが形成されていない。また、図１１は、「Ｓ４３」のＩｓｏｌａｔｉｏｎ特性を示している。図１１（ａ）（ｂ）（ｃ）に示すように、比較例１に対して、壁部を有する比較例２及び実施例では、２４００～２５００ＭＨｚ及び５１５０～７１２５ＭＨｚのＩｓｏｌａｔｉｏｎ特性が改善している。図１２は、挿入損失特性のシミュレーション結果を示している。図１２に示すように、最も挿入損失特性が良いのは比較例１であるが、前述のように比較例１は、Ｉｓｏｌａｔｉｏｎ特性が悪い。比較例２は、壁部を設けることでＩｓｏｌａｔｉｏｎ特性が改善されるものの、挿入損失特性が劣化してしまう。これに対し、実施例では、Ｉｓｏｌａｔｉｏｎ特性の改善に加え、挿入損失特性の劣化を抑制することができる。

本発明は、上述の実施形態に限定されるものではない。

例えば、上述の実施形態では、一方のインダクタを平巻きインダクタとし、他方のインダクタを縦巻きインダクタとしたが、両者の配置を逆にしてもよい。また、両方とも縦巻きインダクタとしてもよい。また、インダクタの数は限定されず、三個以上のインダクタを設けてもよい。この場合、各インダクタ間に壁部を設けてよい。
を設けてもよい。

１…積層型フィルタ、２…素体、３，４，６…端子電極、７…絶縁体層、１１…第１のインダクタ、１２…第２のインダクタ、１３…壁部、２０…配線部、３０…貫通部、３１…第１の部分、３２…第２の部分。

Claims (5)

1. 複数の絶縁体層が積層されることで形成される素体と、
   第１のインダクタ、及び第２のインダクタと、
   前記第１のインダクタと前記第２のインダクタとの間に配置され接地される壁部と、を備え、
   少なくとも前記第２のインダクタは、複数の前記絶縁体層が積層される積層方向と直交する方向に巻回軸が延びる縦巻きインダクタであって、
   前記壁部には、前記第１のインダクタと前記第２のインダクタとが対向する対向方向に貫通する貫通部が形成され、
   前記積層方向において、前記貫通部の大きさは、一層分の前記絶縁体層の大きさよりも大きい、積層型フィルタ。
2. 前記素体の前記積層方向における一方側には端子電極が形成され、
   前記壁部は、前記貫通部よりも前記積層方向における一方側の第１の部分、及び前記貫通部よりも前記積層方向における他方側の第２の部分を有し、
   前記積層方向において、前記第１の部分は、前記第２の部分よりも大きい、請求項１に記載の積層型フィルタ。
3. 前記第１のインダクタと前記第２のインダクタとは、互いに異なるバンドである、請求項１又は２に記載の積層型フィルタ。
4. 前記第１のインダクタ及び前記第２のインダクタの一方はハイバンドのインダクタであり、他方はミッドバンドのインダクタである、請求項１～３の何れか一項に記載の積層型フィルタ。
5. 前記素体の前記積層方向における一方側には端子電極が形成され、
   前記壁部は、前記貫通部よりも前記積層方向における他方側の第２の部分を有し、
   前記第２のインダクタは、前記積層方向における他方側に配置される配線部を有し、
   前記対向方向から見て、前記配線部は前記第２の部分に重なる、請求項１～４の何れか一項に記載の積層型フィルタ。
   

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