JP2017224711A - 半導体装置およびその製造方法並びに半導体モジュールおよび電力変換装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 532
- 238000004519 manufacturing process Methods 0.000 title claims description 82
- 238000006243 chemical reaction Methods 0.000 title description 3
- 230000005684 electric field Effects 0.000 claims abstract description 481
- 238000007789 sealing Methods 0.000 claims abstract description 300
- 239000000463 material Substances 0.000 claims abstract description 62
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 32
- 239000010703 silicon Substances 0.000 claims abstract description 32
- 238000000034 method Methods 0.000 claims description 84
- 230000015556 catabolic process Effects 0.000 claims description 66
- 239000000758 substrate Substances 0.000 claims description 64
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 62
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 61
- 229920001296 polysiloxane Polymers 0.000 claims description 56
- 239000011810 insulating material Substances 0.000 claims description 18
- 239000011347 resin Substances 0.000 claims description 16
- 229920005989 resin Polymers 0.000 claims description 16
- 229920001721 polyimide Polymers 0.000 claims description 7
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 claims description 4
- 229910003460 diamond Inorganic materials 0.000 claims description 4
- 239000010432 diamond Substances 0.000 claims description 4
- 239000009719 polyimide resin Substances 0.000 claims description 4
- 229910002601 GaN Inorganic materials 0.000 claims description 3
- 239000004962 Polyamide-imide Substances 0.000 claims description 3
- 229920002614 Polyether block amide Polymers 0.000 claims description 3
- 238000007599 discharging Methods 0.000 claims description 3
- 229920002312 polyamide-imide Polymers 0.000 claims description 3
- 239000003566 sealing material Substances 0.000 description 110
- 235000012431 wafers Nutrition 0.000 description 106
- 241000839426 Chlamydia virus Chp1 Species 0.000 description 85
- JPKJQBJPBRLVTM-OSLIGDBKSA-N (2s)-2-amino-n-[(2s,3r)-3-hydroxy-1-[[(2s)-1-[[(2s)-1-[[(2s)-1-[[(2r)-1-(1h-indol-3-yl)-3-oxopropan-2-yl]amino]-1-oxo-3-phenylpropan-2-yl]amino]-1-oxo-3-phenylpropan-2-yl]amino]-1-oxo-3-phenylpropan-2-yl]amino]-1-oxobutan-2-yl]-6-iminohexanamide Chemical compound C([C@H](NC(=O)[C@@H](NC(=O)[C@@H](N)CCCC=N)[C@H](O)C)C(=O)N[C@@H](CC=1C=CC=CC=1)C(=O)N[C@@H](CC=1C=CC=CC=1)C(=O)N[C@H](CC=1C2=CC=CC=C2NC=1)C=O)C1=CC=CC=C1 JPKJQBJPBRLVTM-OSLIGDBKSA-N 0.000 description 84
- 102100031277 Calcineurin B homologous protein 1 Human genes 0.000 description 84
- 101000777252 Homo sapiens Calcineurin B homologous protein 1 Proteins 0.000 description 84
- 101000943802 Homo sapiens Cysteine and histidine-rich domain-containing protein 1 Proteins 0.000 description 84
- 230000008569 process Effects 0.000 description 44
- 101001057135 Homo sapiens Melanoma-associated antigen H1 Proteins 0.000 description 34
- 102100027256 Melanoma-associated antigen H1 Human genes 0.000 description 34
- 238000010586 diagram Methods 0.000 description 33
- 238000012986 modification Methods 0.000 description 32
- 230000004048 modification Effects 0.000 description 32
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 28
- 238000000576 coating method Methods 0.000 description 26
- 230000006872 improvement Effects 0.000 description 23
- 239000011248 coating agent Substances 0.000 description 22
- 238000010438 heat treatment Methods 0.000 description 18
- 101100270014 Arabidopsis thaliana APR2 gene Proteins 0.000 description 17
- 101100066027 Homo sapiens FAM215A gene Proteins 0.000 description 17
- 102100026728 Uncharacterized protein FAM215A Human genes 0.000 description 17
- 230000002093 peripheral effect Effects 0.000 description 15
- 230000015572 biosynthetic process Effects 0.000 description 14
- 102100033657 All-trans retinoic acid-induced differentiation factor Human genes 0.000 description 12
- 101000733623 Homo sapiens All-trans retinoic acid-induced differentiation factor Proteins 0.000 description 12
- 230000004888 barrier function Effects 0.000 description 12
- 230000000694 effects Effects 0.000 description 12
- 238000005516 engineering process Methods 0.000 description 10
- 238000013461 design Methods 0.000 description 9
- 230000007423 decrease Effects 0.000 description 8
- 229910000679 solder Inorganic materials 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 239000008186 active pharmaceutical agent Substances 0.000 description 7
- 230000008901 benefit Effects 0.000 description 7
- 238000007689 inspection Methods 0.000 description 7
- 102100033868 Cannabinoid receptor 1 Human genes 0.000 description 6
- 101000710899 Homo sapiens Cannabinoid receptor 1 Proteins 0.000 description 6
- 101000875075 Homo sapiens Cannabinoid receptor 2 Proteins 0.000 description 6
- 101001116937 Homo sapiens Protocadherin alpha-4 Proteins 0.000 description 6
- 101001116931 Homo sapiens Protocadherin alpha-6 Proteins 0.000 description 6
- 102100024278 Protocadherin alpha-6 Human genes 0.000 description 6
- 238000007872 degassing Methods 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 102100031272 Calcineurin B homologous protein 2 Human genes 0.000 description 4
- 241001510512 Chlamydia phage 2 Species 0.000 description 4
- 101000777239 Homo sapiens Calcineurin B homologous protein 2 Proteins 0.000 description 4
- 239000012299 nitrogen atmosphere Substances 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 238000012360 testing method Methods 0.000 description 4
- 239000000853 adhesive Substances 0.000 description 3
- 230000001070 adhesive effect Effects 0.000 description 3
- 239000012298 atmosphere Substances 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 235000011837 pasties Nutrition 0.000 description 3
- 239000000969 carrier Substances 0.000 description 2
- 238000012937 correction Methods 0.000 description 2
- 238000001723 curing Methods 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 230000018109 developmental process Effects 0.000 description 2
- 230000000704 physical effect Effects 0.000 description 2
- 238000004382 potting Methods 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 229920001187 thermosetting polymer Polymers 0.000 description 2
- 238000012795 verification Methods 0.000 description 2
- 230000000007 visual effect Effects 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 101710097943 Viral-enhancing factor Proteins 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000008602 contraction Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000003795 desorption Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 238000004299 exfoliation Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000013007 heat curing Methods 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000010992 reflux Methods 0.000 description 1
- 230000008929 regeneration Effects 0.000 description 1
- 238000011069 regeneration method Methods 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- 238000012552 review Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 230000001502 supplementing effect Effects 0.000 description 1
- 238000005979 thermal decomposition reaction Methods 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
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- H01L23/00—Details of semiconductor or other solid state devices
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Abstract
【課題】シリコンよりもバンドギャップの大きなワイドバンドギャップ半導体材料を使用した半導体装置において、半導体チップの外端部近傍での電界強度を緩和する構造を実現することによって、半導体装置の信頼性を向上する。
【解決手段】半導体チップＣＨＰ１ａの側面は、第１角を含む領域Ｒ１と、第２角を含む領域Ｒ２と、領域Ｒ１と領域Ｒ２とに挟まれた領域Ｒ３から構成されている。このとき、領域Ｒ３における耐高電界封止部材ＭＲの最小膜厚をｔ１とし、領域Ｒ１における耐高電界封止部材ＭＲの最大膜厚をｔ２とする場合、ｔ２≦１．５×ｔ１の関係が成立する。
【選択図】図２５
【解決手段】半導体チップＣＨＰ１ａの側面は、第１角を含む領域Ｒ１と、第２角を含む領域Ｒ２と、領域Ｒ１と領域Ｒ２とに挟まれた領域Ｒ３から構成されている。このとき、領域Ｒ３における耐高電界封止部材ＭＲの最小膜厚をｔ１とし、領域Ｒ１における耐高電界封止部材ＭＲの最大膜厚をｔ２とする場合、ｔ２≦１．５×ｔ１の関係が成立する。
【選択図】図２５
Description
本発明は、半導体装置およびその製造技術並びに半導体モジュールおよび電力変換装置に関し、例えば、シリコンよりもバンドギャップの大きなワイドバンドギャップ半導体材料を使用した半導体装置およびその製造技術に適用して有効な技術に関する。
特開２０１３−１９１７１６号公報（特許文献１）には、ＳｉＣ素子の周辺領域に設けられている電界緩和領域からシリコーンゲル中に発生する電界強度を低減し、安定した耐圧特性を確保する技術が記載されている。この技術においては、電界緩和領域とシリコーンゲルとの間に、酸化シリコンからなる無機層と、無機層の上部に形成された樹脂層とを有することが記載されている。
特開２０１４−２３６１６６号公報（特許文献２）には、半導体チップの中心から［−１−１２０］方向側のｐ型ターミネーション領域のコーナ部の曲率半径を、半導体チップの中心から［１１−２０］方向側のｐ型ターミネーション領域のコーナ部の曲率半径よりも大きくする技術が記載されている。
例えば、シリコンよりもバンドギャップの大きなワイドバンドギャップ半導体材料は、絶縁破壊電界強度が高いため、半導体チップの内部の電界強度を高めた設計が可能であり、半導体チップの周縁部に形成される電界緩和部（ターミネーション部）を縮小することにより、製造コストの削減を図ることができる。
ここで、ワイドバンドギャップ半導体材料に接する封止体にかかる電界強度も大きくなるため、ワイドバンドギャップ半導体材料用の封止材には、絶縁破壊強度が高いことが要求される。例えば、シリコンの場合、半導体チップの電界緩和部の直上は、シリコーンゲルなどの封止部材で封止されるが、ワイドバンドギャップ半導体材料の場合には、電界強度がシリコーンゲルの絶縁破壊電界強度を超えてしまうため、電界緩和部とシリコーンゲルとの間に絶縁部材を挿入することが検討されている。
このとき、例えば、絶縁部材の形成は、半導体ウェハをダイシングして半導体チップを取得した後、半導体チップを絶縁基板に搭載する過程で実施される。すなわち、半導体チップの周縁部に形成されている電界緩和部上にピンポイントで絶縁部材の元になる絶縁材料を滴下することが行なわれる。ところが、この場合、絶縁部材の外端部の形状は、ピンポイントでの滴下技術に起因して、裾を引いたテーパ形状となる。このことから、半導体チップの外端部近傍で絶縁部材の膜厚が薄くなり、電界強度を充分に緩和することができないおそれがある。
この点に関し、電界緩和部の幅を充分に大きく設計すれば、半導体チップの外端部近傍の電界強度を緩和することができるが、この場合、半導体素子形成部として機能しない電界緩和部のサイズが大きくなり、製造コストの増加を招くことになる。
したがって、ワイドバンドギャップ半導体材料の優れた材料物性を有効活用するためには、電界緩和部を縮小しても、半導体チップの外端部近傍での電界強度を緩和できるように、絶縁部材の形状を工夫することが望まれている。
本発明の目的は、シリコンよりもバンドギャップの大きなワイドバンドギャップ半導体材料を使用した半導体装置において、半導体チップの外端部近傍での電界強度を緩和する構造を実現することによって、半導体装置の信頼性を向上することにある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態における半導体装置は、シリコンよりもバンドギャップの大きな半導体材料を含む半導体チップを備える。ここで、半導体チップは、側面視において、半導体基板の表面上に形成された絶縁部材と、絶縁部材上に形成され、かつ、絶縁部材よりも絶縁破壊電界強度の小さな封止部材とを有する。そして、半導体チップの側面は、第１角を含む第１領域と、第２角を含む第２領域と、第１領域と第２領域とに挟まれた第３領域とから構成されている。このとき、第３領域における絶縁部材の最小膜厚をｔ１とし、第１領域における絶縁部材の最大膜厚をｔ２とする場合、ｔ２≦１．５×ｔ１の関係が成立する。
一実施の形態における半導体装置の製造方法は、（ａ）シリコンよりもバンドギャップの大きな半導体材料を含み、かつ、表面を有する半導体ウェハを準備する工程を有する。さらに、（ｂ）表面の第１方向に沿ってペースト状態の絶縁材料を第１塗布領域および第２塗布領域に塗布する工程と、（ｃ）表面において、第１方向と交差する第２方向に沿ってペースト状態の絶縁材料を第１塗布領域および第３塗布領域に塗布する工程とを備える。このとき、（ｂ）工程では、第１塗布領域における絶縁材料の塗布量を、第２塗布領域における絶縁材料の塗布量よりも少なくする。
一実施の形態によれば、半導体装置の信頼性を向上することができる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
＜３相モータシステムの構成例＞
図１は、例えば、鉄道車両に適用される３相モータシステム（電力変換装置）の一例を示すブロック図である。図１に示すように、鉄道車両には、架線ＲＴからパンタグラフＰＧを介して電力が供給される。このとき、架線ＲＴから供給される高圧交流電圧は、例えば、２５ｋＶまたは１５ｋＶである。架線ＲＴからパンタグラフＰＧを介して鉄道車両に供給される高圧交流電圧は、絶縁型の主変圧器ＭＴＲによって、例えば、３．３ｋＶの交流電圧に降圧される。この降圧された交流電圧は、コンバータＣＯＮによって直流電圧（３．３ｋＶ）に順変換される。その後、コンバータＣＯＮによって変換された直流電圧は、キャパシタＣＬを介してインバータＩＮＶによって、それぞれ位相が１２０度ずれた３相交流電圧に変換される。そして、インバータＩＮＶで変換された３相交流電圧は、３相モータＭＴに供給される。この結果、３相モータＭＴが駆動することにより、車輪ＷＨＬを回転させることができ、これによって、鉄道車両を走行させることができる。
図１は、例えば、鉄道車両に適用される３相モータシステム（電力変換装置）の一例を示すブロック図である。図１に示すように、鉄道車両には、架線ＲＴからパンタグラフＰＧを介して電力が供給される。このとき、架線ＲＴから供給される高圧交流電圧は、例えば、２５ｋＶまたは１５ｋＶである。架線ＲＴからパンタグラフＰＧを介して鉄道車両に供給される高圧交流電圧は、絶縁型の主変圧器ＭＴＲによって、例えば、３．３ｋＶの交流電圧に降圧される。この降圧された交流電圧は、コンバータＣＯＮによって直流電圧（３．３ｋＶ）に順変換される。その後、コンバータＣＯＮによって変換された直流電圧は、キャパシタＣＬを介してインバータＩＮＶによって、それぞれ位相が１２０度ずれた３相交流電圧に変換される。そして、インバータＩＮＶで変換された３相交流電圧は、３相モータＭＴに供給される。この結果、３相モータＭＴが駆動することにより、車輪ＷＨＬを回転させることができ、これによって、鉄道車両を走行させることができる。
このように、鉄道車両の３相モータシステムには、コンバータＣＯＮやインバータＩＮＶが含まれている。図２は、図１に示すコンバータＣＯＮとインバータＩＮＶの回路構成を示す回路図である。図２に示すように、コンバータＣＯＮおよびインバータＩＮＶのそれぞれは、６個のパワートランジスタＱ１と６個のフリーホイールダイオードＦＲＤとから構成されている。例えば、インバータＩＮＶに着目すると、３相（Ｕ相、Ｖ相、Ｗ相）のそれぞれに対応して、上アーム（ハイサイドスイッチ）と下アーム（ローサイドスイッチ）が設けられており、上アームと下アームのそれぞれは、互いに並列接続された１個のパワートランジスタＱと１個のフリーホイールダイオードＦＲＤから構成されていることになる。このとき、パワートランジスタＱ１は、スイッチング素子として機能する一方、フリーホイールダイオードは、例えば、３相モータＭＴに含まれるインダクタンスに起因する還流電流を流す整流素子として機能する。
以上のように、インバータＩＮＶやコンバータＣＯＮなどの電力変換機器の中で、パワートランジスタＱ１やフリーホイールダイオードＦＲＤなどのパワー半導体素子は、スイッチング機能や整流機能を有する主要な構成部品として使用されている。例えば、パワートランジスタＱ１としては、シリコン（Ｓｉ）を基板材料として使用したＩＧＢＴ(Insulated Gate Bipolar Transistor）が使用され、フリーホイールダイオードＦＲＤとしては、シリコンを基板材料として使用したｐｎ接合ダイオードが使用されている。
この点に関し、近年では、パワー半導体素子の基板材料として、シリコンよりもバンドギャップの大きなワイドバンドギャップ半導体材料を使用することが検討され、このワイドバンドギャップ半導体材料を使用したパワー半導体素子の開発が進められている。なぜなら、ワイドバンドギャップ半導体材料は、シリコンよりもバンドギャップが大きいことに起因して、シリコンよりも絶縁破壊電界強度が高いからである。つまり、ワイドバンドギャップ半導体材料を使用したパワー半導体素子では、シリコンよりも絶縁破壊電界強度が高いことから、シリコンを基板材料として使用したパワー半導体素子よりもドリフト層（エピタキシャル層）の厚さを薄くしても耐圧を確保することができる。さらには、ワイドバンドギャップ半導体材料を使用したパワー半導体素子では、ドリフト層の厚さを薄くすることによって、オン抵抗の低減を図ることができる。すなわち、ワイドバンドギャップ半導体材料を基板材料として使用したパワー半導体素子では、トレードオフの関係にある耐圧の確保とオン抵抗の低減との両立を図ることができる利点が得られるのである。
例えば、ワイドバンドギャップ半導体材料としては、炭化シリコン（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ダイヤモンドなどを挙げることができるが、以下では、特に、ＳｉＣに着目して説明することにする。
ワイドバンドギャップ半導体材料であるＳｉＣは、シリコンに対して、絶縁破壊電界強度が約一桁高いため、パワー半導体素子の低オン抵抗化が可能である。これは、上述したように、絶縁破壊電界強度が高いと、薄いドリフト層（エピタキシャル層）でも耐圧を確保できる結果、ドリフト層を薄くすることによってオン抵抗の低減を図ることができるからである。さらに、ＳｉＣの熱伝導率は、シリコンの熱伝導率の約３倍で、かつ、高温でも半導体物性に優れていることから、高温での使用にも適している。
したがって、近年では、シリコンを基板材料として使用したパワー半導体素子に対し、ＳｉＣを基板材料として使用したパワー半導体素子に置き換えることが検討されている。具体的に、インバータＩＮＶを例に挙げると、インバータＩＮＶの構成部品であるスイッチング素子と整流素子のうち、整流素子であるフリーホイールダイオードＦＲＤとして、シリコンを基板材料として使用したｐｎ接合ダイオードから、ＳｉＣを基板材料として使用したショットキーバリアダイオード（以下、ＳｉＣショットキーバリアダイオードという）に置き換える開発が先行している。
このように、シリコンを基板材料として使用したｐｎ接合ダイオードから、ＳｉＣショットキーバリアダイオードに置き換える場合、ショットキーバリアダイオードでは、リカバリ電流が無いため、スイッチング損失を１／１０に低減できるという報告がある。これは、バイポーラ素子であるｐｎ接合ダイオードでは、スイッチング時に蓄積された少数キャリアがリカバリ電流として流れる一方、ユニポーラ素子であるショットキーバリアダイオードでは、少数キャリアの蓄積が無いためである。
また、整流素子に加えてスイッチング素子においても、スイッチング素子であるパワートランジスタＱ１として、シリコンを基板材料として使用したＩＧＢＴ（以下、Ｓｉ−ＩＧＢＴという）から、ＳｉＣを基板材料として使用したＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）（以下、ＳｉＣ−ＭＯＳＦＥＴという）に置き換えることも検討されている。なぜなら、Ｓｉ−ＩＧＢＴをＳｉＣ−ＭＯＳＦＥＴに置き換えることにより、スイッチング損失の低減効果を大きくすることができるからである。これは、バイポーラ素子であるＳｉ−ＩＧＢＴをユニポーラ素子であるＳｉＣ−ＭＯＳＦＥＴに置き換えることにより、シリコンのｐｎ接合ダイオードをＳｉＣショットキーバリアダイオードに置き換える場合と同様の原理によって、スイッチング損失を低減できるためである。なお、インバータＩＮＶのパワートランジスタＱ１をＳｉＣ−ＭＯＳＦＥＴから構成する場合、ＳｉＣ−ＭＯＳＦＥＴには、寄生的にボディダイオードが形成され、このボディダイオードがフリーホイールダイオードＦＲＤとして機能する。このことから、フリーホイールダイオードＦＲＤとして機能するショットキーバリアダイオードを省略することも可能となる。
なお、シリコンでも、ショットキーバリアダイオードやＭＯＳＦＥＴを製造することは可能であるが、耐圧を高めるために、ドリフト層の厚さを厚くする必要があり、これによって、オン抵抗が高くなってしまい実用的ではない。つまり、絶縁破壊電界強度の高いＳｉＣを使用して初めて、薄いドリフト層で耐圧を確保できるのであり、これによって、耐圧の確保とオン抵抗の低減の両立を図ることが可能となる。つまり、薄いドリフト層で耐圧を確保できる低抵抗なＳｉＣを使用するからこそ、従来のシリコンによるショットキーバリアダイオードやＭＯＳＦＥＴを適用できなかった耐圧６００Ｖ〜６．５ｋＶといった高耐圧領域までユニポーラ素子であるショットキーバリアダイオードやＭＯＳＦＥＴを適用することが可能となるのである。
さらには、スイッチング素子であるパワートランジスタＱ１として、Ｓｉ−ＩＧＢＴから、ＳｉＣを基板材料として使用したＩＧＢＴ（以下、ＳｉＣ−ＩＧＢＴという）に置き換えることも検討されている。なぜなら、ＳｉＣ−ＩＧＢＴは、同じ耐圧のＳｉＣ−ＭＯＳＦＥＴに比べて、３相モータ（負荷）の駆動電流量を大きくすることができ、かつ、Ｓｉ−ＩＧＢＴに比べて、１デバイスあたりの耐圧が高いため、部品点数を少なくすることができるからである。この結果、３相モータシステムのサイズ（体積）を小さくすることができる。このことは、例えば、３相モータシステムを含む床下部品の小型化によって、鉄道車両の低床化を図ることができる。また、床下部品の小型化によって、鉄道車両の一部に蓄電池ＳＢ（図１参照）を新たに設置できるスペースを確保することができるので、鉄道車両が走行していない場合、車輪ＷＨＬを経由して電力を架線ＲＴに戻さずに、蓄電池ＳＢに電力を蓄積することができる。この結果、鉄道車両の回生効率を向上することができる。言い換えれば、鉄道システムのライフサイクルコストを低減することができる。
＜ＳｉＣデバイスに特有の構造＞
以上のように、ＳｉＣを基板材料に使用したパワー半導体素子（以下、ＳｉＣデバイスという）では、ＳｉＣの絶縁破壊電界強度が高いことに起因して、ＳｉＣデバイスが形成された半導体チップの内部の電界強度を高めた設計が可能となる。つまり、ＳｉＣデバイスでは、半導体チップの内部の電界強度を高めた設計を実現するために、ＳｉＣデバイスに特有の構造を有している。以下に、このＳｉＣデバイスに特有の構造を説明する。
以上のように、ＳｉＣを基板材料に使用したパワー半導体素子（以下、ＳｉＣデバイスという）では、ＳｉＣの絶縁破壊電界強度が高いことに起因して、ＳｉＣデバイスが形成された半導体チップの内部の電界強度を高めた設計が可能となる。つまり、ＳｉＣデバイスでは、半導体チップの内部の電界強度を高めた設計を実現するために、ＳｉＣデバイスに特有の構造を有している。以下に、このＳｉＣデバイスに特有の構造を説明する。
上述したように、ＳｉＣは、絶縁破壊電界強度が高いため、半導体チップの内部の電界強度を高めた設計が可能であり、半導体チップの周縁部に形成される電界緩和部（ターミネーション部）のサイズを縮小すれば、半導体チップの低コスト化を実現することができる。この場合、半導体チップに接触する封止部材に加わる電界強度も高くなるため、ＳｉＣデバイスが形成された半導体チップの封止に使用される封止部材には、絶縁破壊電界強度の高さが要求される。例えば、シリコンデバイスが形成された半導体チップでは、半導体チップをシリコーンゲルなどの封止部材で封止するが、ＳｉＣデバイスが形成された半導体チップでは、封止部材に加わる電界強度がシリコーンゲルの絶縁破壊電界強度を超えてしまうため工夫が必要される。すなわち、ＳｉＣデバイスが形成された半導体チップでは、半導体チップの周縁部とシリコーンゲルとの間に、シリコーンゲルよりも絶縁破壊電界強度の高い耐高電界封止部材を挿入することが行なわれる。すなわち、ここでいうＳｉＣデバイスに特有の構造とは、ＳｉＣデバイスが形成された半導体チップとシリコーンゲルとの間に耐高電界封止部材を挿入する構造である。この構造によれば、ＳｉＣデバイスが形成された半導体チップの周縁部付近において、耐高電界封止部材を挿入することによって、シリコーンゲル内の電界強度を許容範囲内に抑制できる結果、ＳｉＣデバイスが形成された半導体チップを備える半導体装置の信頼性を向上することができる。
このように、ＳｉＣデバイスが形成された半導体チップにおいては、ＳｉＣデバイスに特有の構造を有しているが、本発明者の検討によると、ＳｉＣデバイスに特有の構造に関して、新たな改善の余地が存在することが明らかになった。そこで、以下では、本発明者が見出した新たな改善の余地に関する知見について説明する。
＜改善の検討＞
以下では、ＳｉＣデバイスの一例としてダイオードを取り挙げて改善の検討を行なう。図３は、関連技術において、ダイオードが形成された半導体チップＣＨＰの模式的な構成を示す平面図である。図３に示すように、矩形形状をした半導体チップＣＨＰの中央部には、アノード電極（アノード電極パッド）ＡＤＥが形成され、このアノード電極ＡＤＥを平面的に囲むように、電界緩和部として機能するターミネーション部ＴＭＲが形成されている。そして、このターミネーション部ＴＭＲを覆うように耐高電界封止部材ＭＲが形成されている。なお、本明細書でいう「関連技術」は、新規に発明者が見出した課題を有する技術であって、公知である従来技術ではないが、新規な技術的思想の前提技術（未公知技術）を意図して記載された技術である。
以下では、ＳｉＣデバイスの一例としてダイオードを取り挙げて改善の検討を行なう。図３は、関連技術において、ダイオードが形成された半導体チップＣＨＰの模式的な構成を示す平面図である。図３に示すように、矩形形状をした半導体チップＣＨＰの中央部には、アノード電極（アノード電極パッド）ＡＤＥが形成され、このアノード電極ＡＤＥを平面的に囲むように、電界緩和部として機能するターミネーション部ＴＭＲが形成されている。そして、このターミネーション部ＴＭＲを覆うように耐高電界封止部材ＭＲが形成されている。なお、本明細書でいう「関連技術」は、新規に発明者が見出した課題を有する技術であって、公知である従来技術ではないが、新規な技術的思想の前提技術（未公知技術）を意図して記載された技術である。
図４は、図３のＡ−Ａ線で切断した断面図である。図４に示すように、半導体チップＣＨＰの裏面には、カソード電極として機能する裏面電極が形成されている一方、半導体チップＣＨＰの表面には、アノード電極ＡＤＥが形成されている。そして、アノード電極ＡＤＥを挟むようにターミネーション部ＴＭＲが形成されており、ターミネーション部ＴＭＲ上からアノード電極ＡＤＥに跨る領域にわたって、耐高電界封止部材ＭＲが形成されている。ここで、本発明者が見出した改善の余地とは、この耐高電界封止部材ＭＲの形状にあり、特に、耐高電界封止部材ＭＲの製造工程に起因するため、以下では、関連技術における耐高電界封止部材ＭＲの製造工程について簡単に説明する。
具体的に、関連技術において、耐高電界封止部材ＭＲは、半導体ウェハをダイシングして複数の半導体チップに個片化した後、個々の半導体チップを絶縁基板に搭載した状態で形成される。図５は、耐高電界封止部材ＭＲの形成工程を模式的に示す図である。図５において、絶縁基板ＳＵＢ上に半田材（接着材）ＡＤＨによって半導体チップＣＨＰを搭載した後、ディスペンサＤＰからペースト状態の耐高電界封止材料ＭＲ１を滴下することにより、ターミネーション部ＴＭＲ上からアノード電極ＡＤＥに跨る領域にわたって、耐高電界封止部材ＭＲを形成する。その後、図６に示すように、半導体チップＣＨＰの表面に形成されているアノード電極ＡＤＥにワイヤＷを接続して、半導体チップＣＨＰを覆うように封止部材であるシリコーンゲルＧＬを形成する。このとき、図６において、領域ＡＲで示すように、耐高電界封止部材ＭＲの外端部の形状は、図５に示す半導体チップ形成後の塗布技術（ポッティング技術）での形成方法に起因して、裾を引いたテーパ形状となる。この結果、図６に示すように、耐高電界封止部材ＭＲの外端部近傍で、耐高電界封止部材ＭＲの膜厚が薄くなり、これによって、半導体チップＣＨＰの外縁部近傍において、電界を充分に緩和することができないことを本発明者は新たに見出した。すなわち、本発明者が新たに見出した知見は、関連技術のように、個片化された半導体チップＣＨＰに対して、ポッティング法によって、ペースト状態の耐高電界封止材料ＭＲ１を半導体チップＣＨＰの外縁部近傍に塗布する方法では、耐高電界封止部材ＭＲの外端部での膜厚が薄くなり、この領域で電界を充分に緩和できないという知見である。この結果、シリコーンゲルに絶縁破壊電界強度以上の電界が加わることになり、半導体装置の信頼性が低下するというものである。
この点に関し、耐高電界封止部材ＭＲの下層に形成されるターミネーション部ＴＭＲの幅を充分に大きく設計することにより、半導体チップＣＨＰの外縁部近傍での電界を緩和することができる。ただし、この場合、高価なＳｉＣを使用した半導体チップＣＨＰ上で、電気伝導に殆ど寄与しないターミネーション部ＴＭＲのサイズが大きくなる結果、ＳｉＣデバイスの製造コストが増大することになる。ＳｉＣの優れた材料物性を有効活用するためには、ターミネーション部ＴＭＲを縮小しても、半導体チップＣＨＰの外端部近傍での電界を緩和できるように、耐高電界封止部材ＭＲの形状を工夫する必要がある。
さらに、本発明者の検討によると、関連技術には、新たな改善の余地が存在する。すなわち、関連技術において、耐高電界封止部材ＭＲの形成工程は、例えば、図５に示すように、個片化された半導体チップＣＨＰを絶縁基板ＳＵＢ上に搭載した後に実施される。具体的には、図５に示すように、耐高電界封止材料ＭＲ１は、ディスペンサＤＰによって、絶縁基板ＳＵＢ上に半田材ＡＤＨを介して搭載された半導体チップＣＨＰのターミネーション部ＴＭＲを一周するように塗布される。この塗布方法では、絶縁基板ＳＵＢ上に搭載された半導体チップＣＨＰごとに塗布ノズルの水平位置と高さとをアライメントしながら、絶縁基板ＳＵＢ上に搭載したすべての半導体チップＣＨＰに対して繰り返して塗布する必要があり、製造工程に時間を要することになる。さらに、ペースト状態の耐高電界封止材料ＭＲ１を塗布することにより形成された耐高電界封止部材ＭＲの熱硬化処理が必要であり、この熱硬化処理においては、絶縁基板ＳＵＢを数時間熱処理する必要がある。また、半導体チップＣＨＰは、絶縁基板ＳＵＢに半田材ＡＤＨで半田付けされているが、半田材ＡＤＨは、リフロー時に液化して厚みばらつきや水平方向の移動および回転が生じる。このため、絶縁基板ＳＵＢ上に搭載されている複数の半導体チップＣＨＰのそれぞれごとに、微妙にアライメントのずれが生じる。この点に関し、ディスペンサＤＰは、半導体チップＣＨＰの位置を光学的に認識して補正を行なう機能を有しているものの、耐高電界封止材料ＭＲ１の塗布精度が低下しやすく、耐高電界封止材料ＭＲ１の塗布精度の向上を図ると塗布時間が増加するトレードオフの関係が存在する。
このように、本発明者は、関連技術に存在する改善の余地を新たに見出し、この改善の余地に対する工夫を施している。以下では、この工夫を施した本実施の形態における技術的思想について説明することにする。
＜半導体装置の構成＞
図７は、本実施の形態における半導体装置ＳＡ１を模式的に示す断面図である。図７に示すように、絶縁基板ＳＵＢ上に半田材ＡＤＨを介して半導体チップＣＨＰ１が搭載されている。この半導体チップＣＨＰ１には、ＳｉＣデバイスが形成されており、特に、本実施の形態では、ＳｉＣデバイスとして、ダイオードを取り挙げている。
図７は、本実施の形態における半導体装置ＳＡ１を模式的に示す断面図である。図７に示すように、絶縁基板ＳＵＢ上に半田材ＡＤＨを介して半導体チップＣＨＰ１が搭載されている。この半導体チップＣＨＰ１には、ＳｉＣデバイスが形成されており、特に、本実施の形態では、ＳｉＣデバイスとして、ダイオードを取り挙げている。
図７において、半導体チップＣＨＰ１の裏面には、ダイオードのカソード電極として機能する裏面電極ＢＥが形成されている。一方、半導体チップＣＨＰ１の表面は、素子形成面である。この半導体チップＣＨＰ１の表面には、ダイオードのアノード電極ＡＤＥが形成されており、このアノード電極ＡＤＥを囲むようにターミネーション部ＴＭＲが形成されている。このターミネーション部ＴＭＲは、半導体チップＣＨＰ１の周縁部にわたって形成されており、半導体チップＣＨＰ１の周縁部における電界強度を緩和する目的で形成されている。このターミネーション部ＴＭＲの内側には、ＳｉＣデバイスであるダイオードが形成されている。すなわち、本実施の形態における半導体チップＣＨＰ１は、ターミネーション部ＴＭＲが形成された周縁部よりも内側にダイオードが形成された半導体素子形成部を有する。そして、半導体チップＣＨＰ１の周縁部に形成されているターミネーション部ＴＭＲを覆い、かつ、アノード電極ＡＤＥの端部近傍を覆うように、耐高電界封止部材ＭＲが形成されている。また、アノード電極ＡＤＥの中央部近傍には、ワイヤＷが接続されている。このように構成されている半導体チップＣＨＰ１は、封止部材であるシリコーンゲルＧＬで封止されている。ここで、耐高電界封止部材ＭＲの絶縁破壊電界強度は、封止部材であるシリコーンゲルＧＬの絶縁破壊電界強度よりも大きくなっている。また、耐高電界封止部材ＭＲは、半導体チップＣＨＰ１の周縁部近傍だけを覆うように形成されており、半導体チップＣＨＰ１を覆うように形成されているシリコーンゲルＧＬよりもサイズが小さい。すなわち、耐高電界封止部材ＭＲの体積は、封止部材であるシリコーンゲルＧＬの体積よりも小さくなっている。
ここで、本実施の形態における半導体装置ＳＡ１では、例えば、図７に示すように、耐高電界封止部材ＭＲがシリコーンゲルＧＬと直接接触している。言い換えれば、半導体チップＣＨＰ１の周縁部に形成されているターミネーション部ＴＭＲとシリコーンゲルＧＬとの間には、耐高電界封止部材ＭＲが介在している。つまり、ターミネーション部ＴＭＲの上面は、耐高電界封止部材ＭＲで覆われており、ターミネーション部ＴＭＲとシリコーンゲルＧＬとは、直接接触していない。
以上のように、本実施の形態における半導体装置Ｓ１は、シリコンよりもバンドギャップの大きな半導体材料（炭化シリコン、窒化ガリウム、ダイヤモンドなど）を含み、かつ、素子形成面の周縁部を覆う耐高電界封止部材ＭＲ（絶縁部材）を有する半導体チップＣＨＰ１と、半導体チップＣＨＰ１を覆う封止部材であるシリコーンゲルＧＬを備える。そして、図７に示すように、半導体チップＣＨＰ１の端面と耐高電界封止部材ＭＲの外端面とは、面一の部分を含む。例えば、本実施の形態における耐高電界封止部材ＭＲは、耐高電界封止部材ＭＲの外端部における厚さが、耐高電界封止部材ＭＲのその他の部分の厚さよりも厚い形状をしている。この耐高電界封止部材ＭＲは、シリコーンゲルＧＬよりも絶縁破壊電界強度が高い材料から構成されており、例えば、ポリイミド樹脂、ポリアミドイミド樹脂、ポリエーテルアミドイミド樹脂、ポリエーテルアミド樹脂のいずれかから構成することができる。
＜半導体装置の製造方法＞
本実施の形態における半導体装置ＳＡ１は、上記のように構成されており、以下に、その製造方法について、図面を参照しながら説明する。まず、フローチャートを参照しながら、本実施の形態における半導体装置ＳＡ１の製造工程の流れについて説明した後、製造工程の詳細について説明することにする。
本実施の形態における半導体装置ＳＡ１は、上記のように構成されており、以下に、その製造方法について、図面を参照しながら説明する。まず、フローチャートを参照しながら、本実施の形態における半導体装置ＳＡ１の製造工程の流れについて説明した後、製造工程の詳細について説明することにする。
図８は、本実施の形態における半導体装置ＳＡ１の製造工程の流れを示すフローチャートである。図８において、シリコンよりもバンドギャップの大きな半導体材料（ＳｉＣ）から構成され、かつ、素子形成面を有する半導体ウェハを準備する。この半導体ウェハは、複数のチップ領域を有し、半導体ウェハに存在する個々のチップ領域は、半導体素子形成部と、この半導体素子形成部を囲む周縁部とを有し、半導体素子形成部にＳｉＣデバイスであるダイオードが形成され、かつ、周縁部にターミネーション部が形成されている。
次に、半導体ウェハの状態で、個々のチップ領域の周縁部に形成されているターミネーション部を覆うように、耐高電界封止部材を形成する（Ｓ１０１）。その後、半導体ウェハの状態で、各チップ領域に形成されているＳｉＣデバイスのテスティングを実施する（Ｓ１０２）。続いて、半導体ウェハに存在する複数のチップ領域をダイシングすることにより、複数の半導体チップを取得する（Ｓ１０３）。そして、個片化された半導体チップの状態で、半導体チップに形成されているＳｉＣデバイスのテスティングを実施する（Ｓ１０４）。次に、基板（絶縁基板）上に半導体チップを搭載した後（Ｓ１０５）、半導体チップとワイヤとを電気的に接続する（ワイヤボンディング）（Ｓ１０６）。続いて、半導体チップを搭載した基板をベースプレート上に配置した後（Ｓ１０７）、ケース組立および封止部材であるシリコーンゲルをケース内に充填する（Ｓ１０８）。このようにして、本実施の形態における半導体装置を製造することができる。
以下では、詳細な製造工程について、図面を参照しながら説明する。まず、図９に示すように、半導体ウェハＷＦの状態で、チップ領域ＣＲを区画するスクライブラインＳＣＲに沿って、ペースト状態の耐高電界封止材料ＭＲ１を塗布する。具体的には、図９に示すように、格子状に存在するスクライブラインＳＣＲに沿って、ディスペンサＤＰからペースト状態の耐高電界封止材料ＭＲ１を滴下することにより、半導体ウェハＷＦ上に耐高電界封止部材ＭＲを形成する。このとき、耐高電界封止部材ＭＲとしては、例えば、ポリアミドイミドを主成分とする樹脂を使用した。耐高電界封止部材ＭＲの粘度は、１００Ｐａ・ｓであり、耐高電界封止部材ＭＲの絶縁破壊電界強度は、２１０ｋＶ／ｍｍであり、シリコーンゲルの絶縁破壊電界強度の１０倍以上の特性であった。
図１０は、半導体ウェハの一部を拡大して示す図であり、互いに隣り合う４つのチップ領域ＣＲが図示されている。図１２において、耐高電界封止材料ＭＲ１の塗布をスクライブラインＳＣＲに沿って格子状に実施することにより、縦方向と横方向の交差箇所で余剰の耐高電界封止材料ＭＲ１が広がる。この結果、ターミネーション部ＴＭＲの角部（コーナ部）を耐高電界封止部材ＭＲで効果的に覆うことができる。
図１１は、半導体ウェハＷＦに形成されているターミネーション部ＴＭＲを覆うように、ディスペンサＤＰから耐高電界封止材料ＭＲ１を滴下する様子を示す断面図である。図１１に示すように、ディスペンサＤＰから滴下されたペースト状態の耐高電界封止材料ＭＲ１がターミネーション部ＴＭＲを覆い、かつ、ターミネーション部ＴＭＲに隣接するアノード電極の端部近傍を覆うように塗布されていることがわかる。
続いて、耐高電界封止材料ＭＲ１を塗布した後、半導体ウェハＷＦ上に形成されたペースト状態の耐高電界封止部材ＭＲを硬化させるための熱処理を実施する。まず、条件１（１００℃、２０分）および条件２（２００℃、１時間）の条件で連続して熱処理を実施した後、条件３（不活性雰囲気、３００℃、１時間）の条件で追加の高温熱処理を実施する。この追加の高温熱処理によって、後述するチップ搭載工程で実施される高温熱処理（最大３５５℃）において、耐高電界封止部材ＭＲからの脱ガスの発生を抑制することができる。熱処理と脱ガスの関係は、例えば、ＴＤＳ装置（昇温脱離ガス分析装置）によって評価することができる。本実施の形態における半導体装置の製造工程では、従来は使用されていなかった２００℃以上の熱処理を耐高電界封止部材ＭＲに加えることにより、耐高電界封止部材ＭＲからの脱ガスの発生を抑制している。なお、耐高電界封止部材ＭＲに加える熱処理の最高温度は、チップ搭載工程の最高温度以下、または、耐高電界封止部材ＭＲの熱分解が始まる温度未満であればよく、具体的には、４００℃以下である。
次に、ペースト状態の耐高電界封止部材ＭＲを熱処理によって硬化させた後、半導体ウェハＷＦの状態での電気的特性検査を実施する。ここで、本実施の形態によれば、電界強度の大きなターミネーション部ＴＭＲが耐高電界封止部材ＭＲで覆われているため、大気中放電が抑制される結果、高電圧の印加試験を容易に行なうことができる。
その後、図１２に示すように、耐高電界封止部材ＭＲの硬化が終了した半導体ウェハＷＦのスクライブラインＳＣＲに沿って、半導体ウェハＷＦを回転するダイシング刃ＤＳで切断する（ダイシング）。図１３は、半導体ウェハＷＦをダイシングする様子を示す断面図である。図１３に示すように、耐高電界封止部材ＭＲとターミネーション部ＴＭＲを通る点線に沿って、ダイシングが実施される。これにより、図１４に示すように、耐高電界封止部材ＭＲとターミネーション部ＴＭＲとが切断されて、半導体ウェハＷＦが複数の半導体チップＣＨＰ１に個片化される。
続いて、半導体チップＣＨＰ１の状態で電気的特性検査が実施されて、良品の半導体チップＣＨＰ１が選別される。その後、基板（絶縁基板）に半導体チップＣＨＰ１を搭載する（チップ搭載工程）。このとき、半導体チップＣＨＰ１と基板との接合には、高融点の半田材が使用されるため、このチップ搭載工程は、最大３５５℃の還元性雰囲気中での熱処理を含むことになる。そして、基板に接合した半導体チップＣＨＰ１の電極（アノード電極）にワイヤを接続するワイヤボンディング工程が実施される。次に、半導体チップＣＨＰ１が搭載された基板をヒートシンクに接続される半導体モジュールの底面となるベースプレートに接合する工程が実施された後、ケース組立工程およびシリコーンゲルの封入工程が実施される。以上のようにして、本実施の形態における半導体装置を製造することができる。
＜実施の形態における特徴（前提）＞
図１５は、本実施の形態における半導体チップＣＨＰ１の端部近傍を拡大して示す断面図である。図１５に示すように、本実施の形態における半導体チップＣＨＰ１は、半導体チップＣＨＰ１の裏面にダイオードのカソード電極として機能する裏面電極ＢＥが形成されている。一方、半導体チップＣＨＰ１の表面には、ダイオードのアノード電極ＡＤＥと、アノード電極ＡＤＥの外側領域に形成されたターミネーション部ＴＭＲとが形成されている。このターミネーション部ＴＭＲは、半導体チップＣＨＰ１内に形成されたｐ型半導体領域ＰＲ１と、このｐ型半導体領域ＰＲ１を内包し、かつ、ｐ型半導体領域ＰＲ１よりも不純物濃度の低いｐ型半導体領域ＰＲ２とを有している。また、ターミネーション部ＴＭＲは、ｐ型半導体領域ＰＲ２から半導体チップＣＨＰ１の端面側に離間して形成されたｎ型半導体領域ＮＲと、ｎ型半導体領域ＮＲ上に形成されたチャネルストップ層ＣＳとを有している。さらに、ターミネーション部ＴＭＲは、ｐ型半導体領域ＰＲ１およびｐ型半導体領域ＰＲ２上からチャネルストップ層ＣＳに達するように延在する酸化シリコン膜ＯＸＦと、この酸化シリコン膜ＯＸＦと、酸化シリコン膜ＯＸＦから突出しているチャネルストップ層ＣＳを覆うポリイミド樹脂膜ＰＩＦとを有している。このポリイミド樹脂膜ＰＩＦは、保護膜として機能し、例えば、４μｍ〜９μｍの膜厚を有している。
図１５は、本実施の形態における半導体チップＣＨＰ１の端部近傍を拡大して示す断面図である。図１５に示すように、本実施の形態における半導体チップＣＨＰ１は、半導体チップＣＨＰ１の裏面にダイオードのカソード電極として機能する裏面電極ＢＥが形成されている。一方、半導体チップＣＨＰ１の表面には、ダイオードのアノード電極ＡＤＥと、アノード電極ＡＤＥの外側領域に形成されたターミネーション部ＴＭＲとが形成されている。このターミネーション部ＴＭＲは、半導体チップＣＨＰ１内に形成されたｐ型半導体領域ＰＲ１と、このｐ型半導体領域ＰＲ１を内包し、かつ、ｐ型半導体領域ＰＲ１よりも不純物濃度の低いｐ型半導体領域ＰＲ２とを有している。また、ターミネーション部ＴＭＲは、ｐ型半導体領域ＰＲ２から半導体チップＣＨＰ１の端面側に離間して形成されたｎ型半導体領域ＮＲと、ｎ型半導体領域ＮＲ上に形成されたチャネルストップ層ＣＳとを有している。さらに、ターミネーション部ＴＭＲは、ｐ型半導体領域ＰＲ１およびｐ型半導体領域ＰＲ２上からチャネルストップ層ＣＳに達するように延在する酸化シリコン膜ＯＸＦと、この酸化シリコン膜ＯＸＦと、酸化シリコン膜ＯＸＦから突出しているチャネルストップ層ＣＳを覆うポリイミド樹脂膜ＰＩＦとを有している。このポリイミド樹脂膜ＰＩＦは、保護膜として機能し、例えば、４μｍ〜９μｍの膜厚を有している。
このように構成されているターミネーション部ＴＭＲによれば、不純物濃度の高いｐ型半導体領域ＰＲ１が不純物濃度の低いｐ型半導体領域ＰＲ２で内包されているため、ターミネーション部ＴＭＲにおける電界を緩和することができる。そして、図１５に示すように、ターミネーション部ＴＭＲを覆うように、耐高電界封止部材ＭＲが形成されている。図１５では、図示されていないが、例えば、図７に示すように、耐高電界封止部材ＭＲが形成された半導体チップＣＨＰ１を覆うように、シリコーンゲルＧＬが形成されている。このシリコーンゲルＧＬには、半導体チップＣＨＰ１からの電界が印加されるが、シリコーンゲルＧＬに印加される電界の電界強度が、シリコーンゲルＧＬの絶縁破壊電界強度（１４ｋＶ／ｍｍ）を超えないためには、ターミネーション部ＴＭＲ上に形成されている耐高電界封止部材ＭＲの膜厚は、例えば、少なくとも、５０μｍ以上、望ましくは、８０μｍ以上である必要がある。一方、耐高電界封止部材ＭＲの膜厚は、厚すぎても応力が増大してクラックなどの問題が顕在化するため、５００μｍ以下にする必要がある。
なお、本実施の形態における半導体チップＣＨＰ１としては、例えば、耐圧が３．３ｋＶの高耐圧品を対象としている。ただし、本実施の形態における半導体チップＣＨＰ１は、１．７ｋＶや１．２ｋＶの中耐圧品にも適用可能である。この場合、ターミネーション部ＴＭＲの設計にも依存するが、耐高電界封止部材ＭＲの膜厚の下限値を小さくすることが可能であり、例えば、耐高電界封止部材ＭＲの膜厚を２０μｍ以上にできる。
また、ポリイミド膜ＰＩＦ比誘電率は約２．９であり、耐高電界封止部材ＭＲを構成する主成分であるポリエーテルアミド樹脂の比誘電率は約３．２であり、いずれも、下地の酸化シリコン膜ＯＸＦの比誘電率（３．８〜４．１）よりも小さい。一方、シリコーンゲルＧＬの比誘電率は約２．７であり、ポリイミド膜ＰＩＦの比誘電率および耐高電界封止部材ＭＲの比誘電率は、シリコーンゲルＧＬの比誘電率よりも大きい。このことから、酸化シリコン膜ＯＸＦの比誘電率＞ポリイミド膜ＰＩＦの比誘電率および耐高電界封止部材ＭＲの比誘電率＞シリコーンゲルＧＬの比誘電率の関係が成立する。このとき、比誘電率の差を小さくすることにより、比誘電率の差に起因する電荷の蓄積による影響を少なくすることができ、これによって、半導体装置の信頼性を向上することができる。
ここで、本実施の形態における第１特徴点は、例えば、図１５に示すように、半導体チップＣＨＰ１の端面ＥＧ１と耐高電界封止部材ＭＲの外端部ＥＧ２とが、面一の部分を含むように構成されている点にある。これにより、本実施の形態によれば、半導体チップＣＨＰ１の端面ＥＧ１上において、耐高電界封止部材ＭＲの膜厚を厚くすることができる。このことから、本実施の形態によれば、電界強度の高い半導体チップＣＨＰ１の端面ＥＧ１近傍における絶縁破壊を抑制することができる。
例えば、図６の領域ＡＲに示すように、関連技術では、耐高電界封止部材ＭＲの外端部が裾を引くように形成されていることから、半導体チップＣＨＰの端面と耐高電界封止部材ＭＲの外端部とが面一となる部分を含まないように構成されていることになる。この結果、図６に示す関連技術においては、電界強度の高い半導体チップＣＨＰの端面近傍に耐高電界封止部材ＭＲが形成されにくくなる。このことは、電界強度の高い半導体チップＣＨＰの端面近傍にシリコーンゲルＧＬが直接接触することを意味する。つまり、関連技術においては、電界強度の高い半導体チップＣＨＰの端面近傍に、耐高電界封止部材ＭＲよりも絶縁破壊しやすいシリコーンゲルＧＬが直接接触することになることから、半導体チップＣＨＰの端面近傍でシリコーンゲルＧＬが絶縁破壊しやすくなる。言い換えれば、関連技術では、電界強度の高い半導体チップＣＨＰの端面近傍において、耐高電界封止部材ＭＲによる電界強度の緩和が図れなくなるため、半導体チップＣＨＰの端面近傍でのシリコーンゲルＧＬに加わる電界強度が、シリコーンゲルＧＬの絶縁破壊電界強度を超えてしまい、シリコーンゲルＧＬの絶縁破壊が生じるおそれが高くなる。したがって、関連技術では、電界強度の高い半導体チップＣＨＰの端面近傍に耐高電界封止部材ＭＲが形成されにくくなることに起因して、シリコーンゲルＧＬの絶縁破壊が生じやすくなり、これによって、半導体装置の信頼性が低下することになる。
この点に関し、関連技術において、半導体チップＣＨＰの端面近傍での電界強度の増大を回避するためには、半導体チップＣＨＰの周縁部に形成されるターミネーション部ＴＭＲの幅を大きくすることが考えられるが、この場合、素子形成部として機能しないターミネーション部ＴＭＲのサイズが大きくなることになる。このことは、半導体チップＣＨＰのサイズが増大することを意味し、これによって、半導体装置の製造コストの増大を招くことになる。すなわち、ＳｉＣの絶縁破壊電界強度が高いことに起因して、ＳｉＣデバイスが形成された半導体チップＣＨＰでは、半導体チップＣＨＰの内部の電界強度を高めた設計が可能となると考えられる。ところが、関連技術では、電界強度の高い半導体チップＣＨＰの端面近傍に耐高電界封止部材ＭＲが形成されにくくなることに起因して、半導体チップＣＨＰの内部の電界強度を高めた設計を充分に実現することができないのである。つまり、関連技術では、ＳｉＣの優れた材料特性を生かした設計を充分に実現することが困難になってしまうのである。
これに対し、本実施の形態によれば、例えば、図７の領域ＢＲに示すように、半導体チップＣＨＰ１の端面と耐高電界封止部材ＭＲの外端部とが、面一の部分を含むように構成されている。これにより、本実施の形態によれば、半導体チップＣＨＰ１の端面近傍上において、耐高電界封止部材ＭＲの膜厚を厚くすることができる。このことは、本実施の形態によれば、半導体チップＣＨＰ１の端面近傍上に膜厚の厚い耐高電界封止部材ＭＲを形成できることを意味する。したがって、本実施の形態によれば、電界強度の高い半導体チップＣＨＰ１の端面近傍に膜厚の厚い耐高電界封止部材ＭＲが形成されているため、電界強度を充分に緩和できる。この結果、本実施の形態によれば、膜厚の厚い耐高電界封止部材ＭＲ上に形成されているシリコーンゲルＧＬに加わる電界強度が、シリコーンゲルＧＬの絶縁破壊電界強度を超えてしまうことを抑制でき、これによって、シリコーンゲルＧＬの絶縁破壊を効果的に抑制することができる。つまり、本実施の形態によれば、半導体チップＣＨＰ１の端部近傍において、半導体チップＣＨＰ１とシリコーンゲルＧＬとの間に膜厚の厚い耐高電界封止部材ＭＲを介在させることができることから、シリコーンゲルＧＬの絶縁破壊を効果的に抑制することができるのである。したがって、本実施の形態における第１特徴点によれば、シリコーンゲルＧＬの絶縁破壊に起因する半導体装置の信頼性低下を抑制することができる。言い換えれば、本実施の形態における第１特徴点によれば、電界強度の高い半導体チップＣＨＰ１の端面近傍に膜厚の厚い耐高電界封止部材ＭＲを形成することによって、半導体装置の信頼性を向上することができる。すなわち、本実施の形態における第１特徴点によれば、電界強度の高い半導体チップＣＨＰ１の端面近傍に膜厚の厚い耐高電界封止部材ＭＲを形成することができることになることから、半導体チップＣＨＰ１の内部の電界強度を高めた設計を充分に可能となる。つまり、本実施の形態によれば、ＳｉＣの優れた材料特性を生かした設計を充分に実現することができる。具体的には、ターミネーション部ＴＭＲの幅を小さくして半導体チップＣＨＰ１の端部近傍まで高電界となるような設計も可能となる。このことは、本実施の形態における半導体チップＣＨＰ１では、素子形成部として機能しないターミネーション部ＴＭＲの占有面積の縮小による半導体チップＣＨＰ１のダウンサイジングが可能となり、これによって、製造コストの削減を図ることができることを意味する。
以上のことから、半導体チップＣＨＰ１の端面近傍上において、耐高電界封止部材ＭＲの膜厚を厚くすることができるという本実施の形態における第１特徴点の直接的な効果として、シリコーンゲルＧＬの絶縁破壊を効果的に抑制できる結果、半導体装置の信頼性を向上することができることになる。さらに、本実施の形態における第１特徴点の間接的な効果として、半導体チップＣＨＰ１の端部近傍まで高電界となる設計が可能となる結果、素子形成部として機能しないターミネーション部ＴＭＲのサイズを小さくできることになる。このことから、本実施の形態における第１特徴点の間接的な効果として、半導体チップＣＨＰ１のサイズを縮小化することができ、これによって、半導体装置の製造コストを低減できることになる。
なお、本実施の形態における第１特徴点は、例えば、図１５に示すように、半導体チップＣＨＰ１の端面ＥＧ１と耐高電界封止部材ＭＲの外端部ＥＧ２とが、面一の部分を含むように構成されていればよい。例えば、図１６に示す領域ＣＲで囲まれた部分の形状（斜め形状）や、図１７に示す領域ＤＲで囲まれた部分の形状（突出形状）のように、耐高電界封止部材ＭＲの外端部ＥＧ２の一部に面一とはならない部分が存在してもよい。つまり、本実施の形態における第１特徴点は、半導体チップＣＨＰ１の端面ＥＧ１と耐高電界封止部材ＭＲの外端部ＥＧ２とが、少なくとも部分的に面一の部分が含まれていればよい。この構成が実現されれば、電界強度の高い半導体チップＣＨＰ１の端面近傍に膜厚の厚い耐高電界封止部材ＭＲが形成されることになり、半導体チップＣＨＰ１の端面近傍での耐高電界封止部材ＭＲによる電界緩和効果を充分に得ることができる。
次に、本実施の形態における第２特徴点は、例えば、図１５に示すように、耐高電界封止部材ＭＲの外端部ＥＧ２における厚さが、耐高電界封止部材ＭＲのその他の部分の厚さよりも厚く形成されている点にある。この本実施の形態における第２特徴点は、例えば、図１５に示すように、耐高電界封止部材ＭＲの内端部ＥＧ３の膜厚が徐々に薄くなる構成として具現化されている。言い換えれば、本実施の形態における第２特徴点は、耐高電界封止部材ＭＲの内端部ＥＧ３の形状が緩やかなテーパ形状となっているということができる。これにより、本実施の形態によれば、半導体チップＣＨＰ１と耐高電界封止部材ＭＲとの接触面積を大きくすることができる。このことは、半導体チップＣＨＰ１と耐高電界封止部材ＭＲとの接着強度を向上できることを意味し、これによって、半導体装置の信頼性を向上することができる。さらには、本実施の形態における第２特徴点によれば、ターミネーション部ＴＭＲだけでなく、ターミネーション部ＴＭＲに隣接する周辺領域も耐高電界封止部材ＭＲで覆うことができる。このことは、本実施の形態における第２特徴点によれば、ターミネーション部ＴＭＲだけでなく、ターミネーション部ＴＭＲに隣接する周辺領域においても、耐高電界封止部材ＭＲによる電界強度の緩和を図ることができ、この点からも、半導体装置の信頼性の向上を図ることができる。つまり、本実施の形態における第２特徴点によれば、耐高電界封止部材ＭＲで覆われる半導体チップＣＨＰ１の領域が大きくなることに起因して、耐高電界封止部材ＭＲと半導体チップＣＨＰ１との接着強度の向上と電界緩和領域の増大とを実現することができる。
さらに、例えば、図１５において、アノード電極ＡＤＥは、等電位面となるため、ターミネーション部ＴＭＲからの電界は、ターミネーション部ＴＭＲとアノード電極ＡＤＥとの境界領域を中心に広がっていく。一方、図１５に示すように、耐高電界封止部材ＭＲの内端部ＥＧ３の形状が緩やかなテーパ形状となっている場合、ターミネーション部ＴＭＲとアノード電極ＡＤＥとの境界領域を中心とした一定距離の範囲内を覆うように耐高電界封止部材ＭＲが形成されることになる。このことは、ターミネーション部ＴＭＲとアノード電極ＡＤＥとの境界領域を中心に広がる電界に対応するように、耐高電界封止部材ＭＲが形成されていることになり、耐高電界封止部材ＭＲによる電界緩和効果を無駄なく実現することができることになる。この結果、本実施の形態における第２特徴点によれば、電界強度の高くなる領域を耐高電界封止部材ＭＲで覆うことができる。このことから、本実施の形態によれば、耐高電界封止部材ＭＲの外端部ＥＧ２だけでなく、耐高電界封止部材ＭＲの内端部ＥＧ３においても、シリコーンゲルＧＬに加わる電界強度が、シリコーンゲルＧＬの絶縁破壊電界強度を超えてしまうことを抑制でき、これによって、シリコーンゲルＧＬの絶縁破壊を効果的に抑制することができる。このように本実施の形態によれば、第１特徴点によって耐高電界封止部材ＭＲの外端部ＥＧ２における電界強度の緩和を図ることができるとともに、第２特徴点によって耐高電界封止部材ＭＲの内端部ＥＧ３における電界強度の緩和を図ることができる。
また、本実施の形態における第２特徴点によれば、製造方法上の利点も得ることができる。すなわち、例えば、図７に示すように、半導体チップＣＨＰ１のアノード電極ＡＤＥとワイヤＷとの接合部がワイヤボンディング時の位置ずれによって、アノード電極ＡＤＥとターミネーション部ＴＭＲの境界領域に接近した場合でも、耐高電界封止部材ＭＲの内端部ＥＧ３がテーパ形状をしていると、接合部のヒールの立ち上がり部との干渉が生じにくい。これにより、干渉による耐高電界封止部材ＭＲへのダメージを抑制できる。
また、耐高電界封止部材ＭＲの内端部におけるテーパ形状は、ペースト状態の耐高電界封止材料ＭＲ１を塗布する塗布条件で自動的に決定され、耐高電界封止部材ＭＲの内端部をテーパ形状にするためのパターニング工程は不要となる。特に、絶縁基板ＳＵＢに搭載した半導体チップＣＨＰ１は、面内方向にも高さ方向にもアライメントずれが生じるため、正確なパターニングが難しい。この点に関し、本実施の形態では、耐高電界封止部材ＭＲの内端部をテーパ形状にするためのパターニング工程は不要であり、この点の利点は大きい。さらには、耐高電界封止部材ＭＲの膜厚は、典型的には、約８０μｍとかなり厚いため、せいぜい１０μｍ程度までの膜に適用する一般的なフォトリソグラフィ工程が困難であることを考慮すると、本実施の形態では、耐高電界封止部材ＭＲの内端部をテーパ形状にするためのパターニング工程が不要である利点は大きくなる。
なお、ペースト状態の耐高電界封止材料ＭＲ１を塗布する塗布条件は、ディスペンサのノズル径、吐出圧、ギャップ長（ノズルと塗布対象との間の距離）、塗布速度（ノズルの面内移動速度）、塗布材料としての耐高電界封止部材ＭＲの粘度や温度をパラメータとして、所望の塗布膜厚と塗布線幅が得られる範囲で調整することができる。
続いて、本実施の形態における第３特徴点は、個片化された半導体チップＣＨＰ１ごとに耐高電界封止部材ＭＲを形成するのではなく、半導体チップＣＨＰ１に個片化する前の半導体ウェハの状態で一括して耐高電界封止部材ＭＲを形成する点にある。具体的には、図９に示すように、半導体ウェハＷＦのスクライブラインＳＣＲに沿って、ペースト状態の耐高電界封止材料ＭＲ１を塗布した後、図１２に示すように、半導体ウェハＷＦをスクライブラインＳＣＲに沿ってダイシングする。これにより、図１５に示すような断面形状の半導体チップＣＨＰを得ることができる。すなわち、本実施の形態における第３特徴点により、上述した第１特徴点を有する半導体チップＣＨＰ１を得ることができる。このように、本実施の形態によれば、図１５に示すように、耐高電界封止部材ＭＲの外端部ＥＧ２がほぼ垂直な形状となり、耐高電界封止部材ＭＲの外端部ＥＧ２において、膜厚がほぼ最大の状態が保持される。このことが、ターミネーション部ＴＭＲを設計する上で重要となる。つまり、面積効率を向上できる幅の小さいターミネーション部ＴＭＲは、半導体チップＣＨＰの端面ＥＧ１近傍まで電界強度が高くなる。このため、例えば、図６に示す関連技術のように、耐高電界封止部材ＭＲの外端部において、膜厚が薄くなると、電界強度の緩和を充分に図ることができなくなり、耐高電界封止部材ＭＲを覆うシリコーンゲルＧＬに印加される電界の電界強度が絶縁破壊電界強度を超えてしまう。したがって、ＳｉＣに代表されるワイドバンドギャップ半導体材料の優れた物性を有効活用できる幅の狭いターミネーション部ＴＭＲを実現するためには、耐高電界封止部材ＭＲの外端部における膜厚が厚いことが必要とされるのである。
この点に関し、本実施の形態における第３特徴点によれば、半導体チップＣＨＰ１の端面近傍上において、耐高電界封止部材ＭＲの膜厚を厚くすることができるという本実施の形態における第１特徴点を実現することができる。このことから、本実施の形態における第３特徴点によれば、シリコーンゲルＧＬの絶縁破壊を効果的に抑制できる耐高電界封止部材ＭＲの形状を実現できる結果、半導体装置の信頼性を向上することができる。さらに、本実施の形態における第３特徴点を有する半導体装置の製造方法を採用することにより、半導体チップＣＨＰ１の端部近傍まで高電界となる設計が可能となる結果、素子形成部として機能しないターミネーション部ＴＭＲのサイズを小さくできることになる。したがって、本実施の形態における第３特徴点によれば、半導体チップＣＨＰ１のサイズを縮小化することができ、これによって、半導体装置の製造コストを低減できる。
ここで、耐高電界封止部材ＭＲの形状に関しては、耐高電界封止部材ＭＲの外端部ＥＧ２の少なくとも一部が垂直あるいは垂直に近い端部形状を有することにより、半導体チップＣＨＰ１の端面近傍での高電界となる半導体チップＣＨＰ１の構造に対応した封止が可能となる。この観点から、耐高電界封止部材ＭＲの形状は、図１６に示すように、外端部の上部の一部が傾斜形状となる場合や、図１７に示すように、外端部の上部の一部が凸形状となる場合であっても、図１５に示す構造と同様の効果を得ることができる。
図１６や図１７に示す形状は、主に、耐高電界封止部材ＭＲの熱硬化条件の強さとダイシング条件（ブレード回転数や移動速度）との関係で決定されるが、ダイシング後における耐高電界封止部材ＭＲと半導体チップＣＨＰ１との密着性などの他の要素を考慮して最適化することができる。
また、本実施の形態における第３特徴点によれば、以下に示す利点を得ることができる。すなわち、図５に示す関連技術のように、絶縁基板ＳＵＢに搭載された半導体チップＣＨＰごとに耐高電界封止材料ＭＲ１を塗布する方法では、半導体チップＣＨＰと絶縁基板ＳＵＢとを接着する半田材ＡＤＨのばらつきから半導体チップＣＨＰの傾きや、面内位置および回転などのアライメントずれがある。このことから、耐高電界封止材料ＭＲ１の塗布に使用されるディスペンサＤＰに高精度な位置補正技術が必要となる。例えば、耐高電界封止材料ＭＲ１の塗布量は、ノズルと対象物との間の距離に敏感なため、画像認識技術によるノズルの面内位置補正に加えて、センサによって半導体チップＣＨＰまでの距離を検出して、半導体チップＣＨＰの傾きを補正する機能も必要とされる。これに対し、本実施の形態における第３特徴点によれば、半導体ウェハ全体に対するアライメントを最初に一度実施するだけで、後は、画像認識技術によって、ノズルの面内位置を適切に補正すればよく、センサによる高さ調整機能を必要とせずに高精度の塗布技術を実現することができる。このように、本実施の形態における第３特徴点によれば、塗布装置のコストを低減できるとともに、耐高電界封止材料ＭＲ１の塗布処理における画像認識時間や半導体チップごとのノズルの移動にかかる時間を削減することができるため、製造時間の短縮効果を得ることができる。
さらに、本実施の形態における第３特徴点によれば、個片化された半導体チップＣＨＰ１ごとに耐高電界封止部材ＭＲを形成するのではなく、半導体チップＣＨＰ１に個片化する前の半導体ウェハの状態で一括して耐高電界封止部材ＭＲを形成することができるので、製造工程のＴＡＴ（ターンアラウンドタイム）を削減できる。同時に、各チップ領域が等間隔で傾きが揃った半導体ウェハの状態で耐高電界封止材料ＭＲ１を塗布するので、耐高電界封止部材ＭＲの形成工程や検査工程の精度も向上することができる。これにより、本実施の形態によれば、耐高電界封止部材ＭＲの形成不良による廃棄コストの低減、検査工程の簡略化およびディスペンサなどの装置の低価格化を図ることができる。
特に、検査工程について補足すると、例えば、半導体ウェハの状態で耐高電界封止部材ＭＲを形成することにより、半導体ウェハでの耐圧検査が容易となる。例えば、関連技術のように、絶縁基板に搭載された半導体チップごとに耐高電界封止部材ＭＲを形成する方法では、半導体ウェハの段階では、半導体ウェハ上に耐高電界封止部材ＭＲが形成されていない。このことから、関連技術においては、耐高電界封止部材ＭＲを形成していない状態の半導体ウェハに対して耐圧検査を実施することになる。この場合、半導体ウェハに高電圧を印加する際、空気中の耐圧を超えて気中放電が発生するため、フロリナート滴下や局所的な高気圧化により気中放電を防止する特殊な付帯設備が必要となる。これに対し、本実施の形態によれば、半導体ウェハの状態で耐高電界封止部材ＭＲが形成されていることから、上述した付帯設備が不要となり、これによって検査工程の簡略化と高速化が可能となる利点を得ることができる。
一方、半導体ウェハの状態で耐高電界封止部材ＭＲを形成する本実施の形態における半導体装置の製造方法では、半導体チップを絶縁基板上に搭載するチップ搭載工程で実施される高温熱処理が耐高電界封止部材ＭＲにも加わることになる。したがって、本実施の形態における半導体装置の製造方法では、上述した高温熱処理が耐高電界封止部材ＭＲに加えられることに起因する耐高電界封止部材ＭＲからの脱ガスの問題が顕在化するおそれがある。この点に関し、本実施の形態では、例えば、耐高電界封止部材ＭＲの形成工程後において熱硬化のために実施される通常の熱処理に加えて、より高温（２００℃〜３６０℃程度）の追加の熱処理を行なうことにより、チップ搭載工程よりも前段階で、予め耐高電界封止部材ＭＲからの脱ガス工程を実施することができる。これにより、本実施の形態によれば、チップ搭載工程よりも前の工程に耐高電界封止部材ＭＲを形成する工程が存在する場合であっても、チップ搭載工程での高温熱処理による耐高電界封止部材ＭＲからの脱ガスの発生を抑制することができる。この結果、本実施の形態によれば、半導体装置の信頼性を向上することができる。
＜さらなる改善の検討＞
上述したように本実施の形態における半導体装置の製造方法では、個片化された半導体チップＣＨＰ１ごとに耐高電界封止部材ＭＲを形成するのではなく、半導体チップＣＨＰ１に個片化する前の半導体ウェハの状態で一括して耐高電界封止部材ＭＲを形成している。この半導体装置の製造方法に関し、本発明者は、半導体装置の信頼性向上を図る観点から、さらなる改善の検討を行なった結果、以下に示す改善の余地を見出したので、この改善の余地について説明する。
上述したように本実施の形態における半導体装置の製造方法では、個片化された半導体チップＣＨＰ１ごとに耐高電界封止部材ＭＲを形成するのではなく、半導体チップＣＨＰ１に個片化する前の半導体ウェハの状態で一括して耐高電界封止部材ＭＲを形成している。この半導体装置の製造方法に関し、本発明者は、半導体装置の信頼性向上を図る観点から、さらなる改善の検討を行なった結果、以下に示す改善の余地を見出したので、この改善の余地について説明する。
図１８は、半導体ウェハＷＦに耐高電界封止材料ＭＲ１を塗布する様子を示す平面図である。例えば、図１８に示すように、本実施の形態における半導体装置の製造方法では、ディスペンサを使用することにより、ペースト状態の耐高電界封止材料ＭＲ１をｘ方向に沿って塗布する。これにより、例えば、図１８に示すように、ｘ方向に延在する耐高電界部材ＭＲからなる３本のラインＬ１〜Ｌ３が形成されることになる。
続いて、図１９に示すように、本実施の形態における半導体装置の製造方法では、ディスペンサを使用することにより、ペースト状態の耐高電界封止材料ＭＲ１をｙ方向に沿って塗布する。これにより、例えば、図１９に示すように、ｙ方向に延在する耐高電界封止部材ＭＲからなる３本のラインＲ１〜Ｒ３が形成されることになる。この結果、ｘ方向に延在する３本のラインＬ１〜Ｌ３のそれぞれは、ｙ方向に延在する３本のラインＲ１〜Ｒ３のそれぞれと交差領域ＣＳＲで交差することになる。
ここで、ｘ方向に沿って塗布するペースト状態の耐高電界封止材料ＭＲ１の塗布量と、ｙ方向に沿って塗布するペースト状態の耐高電界封止材料ＭＲ１の塗布量とを均一にすると、交差領域ＣＳＲに形成されるペースト状態の耐高電界封止部材ＭＲの厚さは、交差領域ＣＳＲ以外の非交差領域に形成されるペースト状態の耐高電界封止部材ＭＲの２倍となる。
図２０は、図１９のＡ−Ａ線で切断した断面図である。図２０に示すように、半導体ウェハＷＦ上に耐高電界封止部材ＭＲが形成されている。このとき、交差領域ＣＳＲに形成されているペースト状態の耐高電界封止部材ＭＲの厚さを「ｔＢ」とし、非交差領域ＮＣＲに形成されているペースト状態の耐高電界封止部材ＭＲの厚さを「ｔＡ」とすると、ほぼ「ｔＢ」＝２×「ｔＡ」が成立する。すなわち、交差領域ＣＳＲに形成されているペースト状態の耐高電界封止部材ＭＲの厚さは、非交差領域ＮＣＲに形成されているペースト状態の耐高電界封止部材ＭＲの厚さの倍近くの厚さになるのである。
そして、本実施の形態における半導体装置の製造方法では、耐高電界封止材料ＭＲ１を塗布した後、ペースト状態の耐高電界封止部材ＭＲを硬化させるための熱処理を実施する。この熱処理によって、ペースト状態の耐高電界封止部材ＭＲは、硬化収縮する。したがって、図２１に示すように、耐高電界封止部材ＭＲが形成されている側を半導体ウェハＷＦの上側とすると、ペースト状態の耐高電界封止部材ＭＲが硬化収縮することによって、半導体ウェハＷＦは、お椀状に反ってしまう。
特に、ペースト状態の耐高電界封止部材ＭＲの厚さが厚いほど、ペースト状態の耐高電界封止部材ＭＲの硬化収縮の大きさは、大きくなる。ここで、ｘ方向に沿って塗布するペースト状態の耐高電界封止材料ＭＲ１の塗布量と、ｙ方向に沿って塗布するペースト状態の耐高電界封止材料ＭＲ１の塗布量とを均一にする場合、交差領域ＣＳＲに形成されるペースト状態の耐高電界封止部材ＭＲの厚さは、非交差領域ＮＣＲに形成されるペースト状態の耐高電界封止部材ＭＲのほぼ２倍程度となる。このため、半導体ウェハＷＦの反りは大きくなる。さらに、近年では、半導体装置の製造コストを削減する観点から、ＳｉＣウェハ（半導体ウェハＷＦ）においても大口径化が進んでいる。そして、大口径の半導体ウェハＷＦほど反りの影響を受けやすくなることから、上述したペースト状態の耐高電界封止部材ＭＲの硬化収縮に起因する半導体ウェハＷＦの反りは、特に、大口径の半導体ウェハＷＦを使用する場合に顕在化しやすくなる。
このようにして、半導体ウェハＷＦに反りが発生すると、その後に実施されるダイシング工程における歩留り低下を招くことになる。図２２は、反りが発生した半導体ウェハＷＦに対して、ダイシング工程を実施する様子を示す図である。図２２に示すように、ダイシング工程では、ダイシング刃ＤＳによって、半導体ウェハＷＦのスクライブラインを切断することにより、半導体ウェハＷＦを複数の半導体チップに個片化する。このとき、平面視において、スクライブラインは、交差領域内にも存在することから、必然的に、ダイシング刃ＤＳによって、交差領域に形成されている厚さの厚い耐高電界封止部材ＭＲを切断することになる。ダイシング刃ＤＳは、半導体ウェハＷＦを構成する材料を良好に切断することができるように構成されている一方、耐高電界封止部材ＭＲの切断を充分に考慮した構成とはなっていない。このことから、ダイシング刃ＤＳで、交差領域に形成されている厚さの厚い耐高電界封止樹脂ＭＲを切断すると、ダイシング刃ＤＳが損傷を受けるおそれがあり、これによって、ダイシング工程の歩留りが低下することになる。さらには、半導体ウェハＷＦに反りが発生していると、ダイシング工程において、半導体ウェハＷＦの固定が充分に行なわれずに、半導体ウェハＷＦにがたつきが発生する結果、ダイシング工程の歩留りが低下することになる。
以上のことから、ｘ方向に沿って塗布するペースト状態の耐高電界封止材料ＭＲ１の塗布量と、ｙ方向に沿って塗布するペースト状態の耐高電界封止材料ＭＲ１の塗布量とを均一にする場合、交差領域に形成される耐高電界封止部材ＭＲの厚さが、非交差領域に形成される耐高電界封止部材ＭＲの厚さのほぼ２倍になることに起因して、半導体装置の製造歩留りが低下することになる。すなわち、交差領域に形成される耐高電界封止部材ＭＲの厚さが、非交差領域に形成される耐高電界封止部材ＭＲの厚さのほぼ２倍になる結果、ダイシング刃ＤＳで切断する耐高電界封止部材ＭＲの厚さがほぼ２倍となる第１要因と、半導体ウェハＷＦに反りが発生する第２要因との相乗要因によって、ダイシング工程の歩留りが低下するのである。
さらに、交差領域に形成される耐高電界封止部材ＭＲの厚さが、非交差領域に形成される耐高電界封止部材ＭＲの厚さのほぼ２倍になることに起因して、半導体装置の信頼性低下を招くことにもなる。
具体的に、図２３（ａ）は、半導体チップＣＨＰ１の模式的な平面構成を示す図であり、図２３（ｂ）は、図２３（ａ）の矢印の方向から見た側面図である。
まず、図２３（ａ）において、半導体チップＣＨＰ１は、矩形形状をしており、中央部にアノード電極ＡＤＥが形成されている。そして、アノード電極ＡＤＥを囲むようにターミネーション領域ＴＭＲが形成されており、このターミネーション領域ＴＭＲを覆うように、耐高電界封止部材ＭＲが形成されている。なお、図２３（ａ）において、半導体チップＣＨＰ１の左下の角を「角ＣＮＲ１」とし、半導体チップＣＨＰ１の右下の角を「角ＣＮＲ２」としている。
次に、図２３（ｂ）において、半導体チップＣＨＰ１は、側面視において、シリコンよりもバンドギャップの大きな半導体材料（例えば、ＳｉＣ）を含む半導体基板１Ｓと、半導体基板１Ｓの表面上に形成された耐高電界封止部材ＭＲとを有する。そして、半導体チップＣＨＰ１の側面は、角ＣＮＲ１を含む領域Ｒ１と、角ＣＮＲ２を含む領域Ｒ２と、領域Ｒ１と領域Ｒ２とに挟まれた領域Ｒ３とから構成されている。
ここで、図２３（ｂ）に示すように、角ＣＮＲ１と角ＣＮＲ２を結ぶ半導体チップＣＨＰ１の辺の長さを「ａ」とすると、本実施の形態において、例えば、「領域Ｒ１は、角ＣＮＲ１を含み、かつ、角ＣＮＲ１からの距離ａ１が０．１５×ａ以下である領域」として定義されている。同様に、「領域Ｒ２は、角ＣＮＲ２を含み、かつ、角ＣＮＲ２からの距離ａ１が０．１５×ａ以下である領域」として定義されている。一方、「領域Ｒ３は、領域Ｒ１と領域Ｒ２で挟まれる領域」として定義されている。
このとき、領域Ｒ３における耐高電界封止部材ＭＲの最小膜厚を「ｔ１」とし、領域Ｒ１における耐高電界封止部材ＭＲの最大膜厚を「ｔ２」とする場合、「ｔ２」は、「ｔ１」の２倍程度の厚さとなっている。ダイシングする半導体ウェハのスクライブラインが、非交差領域に形成されている耐高電界封止部材ＭＲのほぼ２倍の厚さを有する耐高電界封止部材ＭＲが形成された交差領域内にも存在し、かつ、この交差領域には、その後の半導体チップの角となる領域が含まれている。このことから、必然的に、個片化された半導体チップＣＨＰの領域Ｒ１および領域Ｒ２に形成されている耐高電界封止部材ＭＲの厚さが、領域Ｒ３に形成されている耐高電界封止部材ＭＲの厚さよりもほぼ２倍厚くなるのである。つまり、角ＣＮＲ１を含む領域Ｒ１と角ＣＮＲ２を含む領域Ｒ２とでは、角を含まない領域Ｒ３よりも、耐高電界封止部材ＭＲの厚さがほぼ２倍程度に厚くなる。
この結果、半導体チップＣＨＰ１においては、例えば、図２４に示すように、角に形成されている耐高電界封止部材ＭＲの厚さが厚いため、角を起点として、半導体基板１Ｓからの耐高電界封止部材ＭＲの剥離が進行しやすくなる。なぜなら、半導体装置の動作／停止を繰り返すことで生じる温度サイクルによって、部材の膨張・収縮が生じるからである。つまり、有機材料である耐高電界封止部材ＭＲの熱膨張率と、無機材料から構成される半導体基板１Ｓの熱膨張率とが、およそ１桁異なる結果、耐高電界封止部材ＭＲの厚さが厚い領域と半導体基板１Ｓとの境界領域ほど、耐高電界封止部材ＭＲの厚さが薄い領域と半導体基板１Ｓとの境界領域よりも、半導体基板１Ｓからの耐高電界封止部材ＭＲの剥離が生じやすくなるからである。
ｘ方向に沿って塗布するペースト状態の耐高電界封止材料ＭＲ１の塗布量と、ｙ方向に沿って塗布するペースト状態の耐高電界封止材料ＭＲ１の塗布量とを均一にする場合、交差領域に形成される耐高電界封止部材ＭＲの厚さが、非交差領域に形成される耐高電界封止部材ＭＲの厚さのほぼ２倍になる。このことに起因して、半導体装置の製造歩留りが低下するだけでなく、製造後の半導体装置の信頼性も低下することになる。つまり、本発明者のさらなる検討によって、半導体チップＣＨＰ１に個片化する前の半導体ウェハの状態で一括して耐高電界封止部材ＭＲを形成する半導体装置の製造方法においては、製造歩留りを向上する観点と、製造後の半導体装置の信頼性を向上する観点との両方からさらなる改善の余地が存在することが明らかになった。そこで、本実施の形態では、本発明者によって明らかにされたさらなる改善の余地に対する工夫を施している。以下では、このさらなる工夫を施した本実施の形態における技術的思想について説明することにする。
＜実施の形態におけるさらなる特徴＞
＜＜構造上の特徴＞＞
図２５は、本実施の形態における半導体装置ＳＡ１の模式的な構成を示す図である。図２５に示すように、本実施の形態における半導体装置ＳＡ１は、絶縁基板ＳＵＢ上に半田材ＡＤＨを介して半導体チップＣＨＰ１ａが搭載されている。
＜＜構造上の特徴＞＞
図２５は、本実施の形態における半導体装置ＳＡ１の模式的な構成を示す図である。図２５に示すように、本実施の形態における半導体装置ＳＡ１は、絶縁基板ＳＵＢ上に半田材ＡＤＨを介して半導体チップＣＨＰ１ａが搭載されている。
図２５においては、半導体チップＣＨＰ１ａの側面が示されている。この半導体チップＣＨＰ１ａには、ＳｉＣデバイスが形成されており、特に、本実施の形態では、ＳｉＣデバイスとして、ダイオードを取り挙げている。
図２５において、半導体チップＣＨＰ１ａは、ＳｉＣを半導体材料とする半導体基板１Ｓを有しており、この半導体基板１Ｓの裏面には、ダイオードのカソード電極として機能する裏面電極ＢＥが形成されている。一方、図７に示す側面図においては、半導体チップＣＨＰ１ａの表面全面に耐高電界封止部材ＭＲが形成されている。そして、半導体チップＣＨＰ１ａは、シリコーンゲルＧＬで封止されている。耐高電界封止部材ＭＲの絶縁破壊電界強度は、封止部材であるシリコーンゲルＧＬの絶縁破壊電界強度よりも大きい。
ここで、例えば、図２５に示すように、半導体チップＣＨＰ１ａの側面が領域Ｒ１と領域Ｒ２と領域Ｒ３とから構成されているとする。この場合、本実施の形態における第４特徴点は、領域Ｒ３における耐高電界封止部材ＭＲの最小膜厚を「ｔ１」とし、領域Ｒ１における耐高電界封止部材ＭＲの最大膜厚を「ｔ２」とするとき、ｔ２≦１．５×ｔ１の関係が成立する点にある。すなわち、本実施の形態における第４特徴点は、角を含む領域Ｒ１における耐高電界封止部材ＭＲの最大膜厚が、領域Ｒ３における耐高電界封止部材ＭＲの最小膜厚の２倍程度の厚さよりもかなり薄くなっている点にある。
つまり、本実施の形態では、角を含む領域Ｒ１における耐高電界封止部材ＭＲの最大膜厚を必要以上に厚くせずに、絶縁破壊電界強度を確保できる必要十分な範囲内に制限している。これは、耐高電界封止部材ＭＲが、絶縁破壊電界強度を確保するために設けられている一方、必要以上に耐高電界封止部材ＭＲの厚さを厚くしすぎると、上述した「＜さらなる改善の検討＞」の欄で説明したように、半導体装置の製造歩留りを低下する要因や、製造後の半導体装置の信頼性低下を招く要因となるからである。
この点に関し、本実施の形態における半導体チップＣＨＰ１では、角を含む領域Ｒ１に形成されている耐高電界封止部材ＭＲの最大膜厚が、領域Ｒ３に形成されている耐高電界封止部材ＭＲの最小膜厚の１．５倍以下となっている。つまり、本実施の形態における半導体チップＣＨＰ１は、角を含む領域Ｒ１に形成されている耐高電界封止部材ＭＲの最大膜厚が、領域Ｒ３に形成されている耐高電界封止部材ＭＲの最小膜厚の２倍程度の厚さよりも薄くなるように構成されている。この結果、本実施の形態によれば、半導体装置の製造歩留りの低下や、製造後の半導体装置の信頼性低下という副作用を効果的に抑制しながら、絶縁破壊電界強度を確保する必要がある角を含む領域Ｒ１において、絶縁破壊強度を確保することができる。
このように、領域Ｒ３における耐高電界封止部材ＭＲの最小膜厚を「ｔ１」とし、領域Ｒ１における耐高電界封止部材ＭＲの最大膜厚を「ｔ２」とするとき、ｔ２≦１．５×ｔ１の関係が成立するという本実施の形態における第４特徴点によれば、半導体装置の製造歩留りの向上と、半導体装置の信頼性向上とを両立することができる。ただし、半導体ウェハの反りなどに起因する半導体装置の製造歩留りの低下という副作用を効果的に抑制する観点からは、ｔ２≦１．２×ｔ１の関係が成立することが望ましい。
なお、ｔ２≦１．５×ｔ１の関係を具体的な数値で表現する場合、半導体装置の耐圧やサイズの異なる製品毎に具体的な数値例は異なるが、例えば、具体的な数値例を示すと、「ｔ２≦１２０μｍの関係が成立する」と表現することができる。
＜＜製法上の特徴（第１の方法）＞＞
次に、上述した本実施の形態における第４特徴点を有する半導体装置の製造方法について、図面を参照しながら説明する。
次に、上述した本実施の形態における第４特徴点を有する半導体装置の製造方法について、図面を参照しながら説明する。
本実施の形態における半導体装置の製造方法は、個片化された半導体チップＣＨＰ１ごとに耐高電界封止部材ＭＲを形成するのではなく、半導体チップＣＨＰ１に個片化する前の半導体ウェハの状態で一括して耐高電界封止部材ＭＲを形成するという上述した第３特徴点を前提とする。
すなわち、まず、シリコンよりもバンドギャップの大きな半導体材料を含み、かつ、表面を有する半導体ウェハＷＦを準備する。そして、本実施の形態における耐高電界封止部材ＭＲの形成工程は、例えば、半導体ウェハＷＦのｘ方向に沿って、ペースト状態の耐高電界封止材料ＭＲ１を並行線状に塗布し、このｘ方向へ形成された耐高電界封止部材ＭＲが乾燥する前のペースト状態であるうちに、ｘ方向と直交するｙ方向へ並行線状にペースト状態の耐高電界封止材料ＭＲ１を塗布する。その後、半導体ウェハＷＦに対して、高温熱処理を実施することにより、ペースト状態の耐高電界封止部材ＭＲを硬化させる。
なお、本実施の形態では、「ｘ方向」を「第１方向」とし、「ｙ方向」を「第２方向」と想定して説明するが、本実施の形態における技術的思想は、これに限らず、「ｙ方向」を「第１方向」とし、「ｘ方向」を「第２方向」とする場合であってもよい。
図２６（ａ）は、半導体ウェハＷＦのｘ方向へペースト状態の耐高電界封止部材ＭＲを塗布する様子を示す模式図である。ここで、ｘ方向は、半導体ウェハＷＦのオリエンテーションフラット部分を下にして半導体ウェハＷＦの表面を上方から見たときの横方向である。例えば、図２６（ａ）に示すように、本実施の形態における半導体装置の製造方法では、ディスペンサを使用することにより、ペースト状態の耐高電界封止材料ＭＲ１をｘ方向に沿って塗布する。これにより、図２６（ａ）に示すように、ｘ方向に延在する耐高電界封止部材ＭＲからなる３本のラインＬ１〜Ｌ３が形成されることになる。
３本のラインＬ１〜Ｌ３のそれぞれは、後述するようにｙ方向に延在する３本のラインＲ１〜Ｒ３（図２７（ａ）参照）と交差する交差領域ＡＰＲ１と、これらの３本のラインＲ１〜Ｒ３（図２７（ａ）参照）と重ならない非交差領域ＡＰＲ２とを有する。そして、３本のラインＬ１〜Ｌ３のそれぞれは、例えば、ディスペンサにより、６ｍｍ間隔、幅１．９ｍｍでペースト状態の耐高電界封止材料ＭＲ１を塗布することにより形成される。
図２６（ｂ）は、図２６（ａ）のＡ−Ａ線で切断した断面図である。図２６（ｂ）に示すように、ｘ方向へのペースト状態の耐高電界封止材料ＭＲ１の塗布工程では、交差領域ＡＰＲ１における耐高電界封止材料ＭＲ１の塗布量を、交差領域ＡＰＲ１以外の非交差領域ＡＰＲ２における耐高電界封止材料ＭＲ１の塗布量よりも少なくする。
続いて、図２７（ａ）は、半導体ウェハＷＦのｙ方向へペースト状態の耐高電界封止材料ＭＲ１を塗布する様子を示す模式図である。ここで、ｙ方向は、半導体ウェハＷＦのオリエンテーションフラット部分を下にして半導体ウェハＷＦの表面を上方から見たときの縦方向である。例えば、図２７（ａ）に示すように、本実施の形態における半導体装置の製造方法では、ディスペンサを使用することにより、ペースト状態の耐高電界封止材料ＭＲ１をｙ方向に沿って塗布する。これにより、図２７（ａ）に示すように、ｙ方向に延在する耐高電界封止部材ＭＲからなる３本のラインＲ１〜Ｒ３が形成されることになる。
３本のラインＲ１〜Ｒ３のそれぞれは、ｘ方向に延在する３本のラインＬ１〜Ｌ３のそれぞれと交差する交差領域ＡＰＲ１と、これらの３本のラインＬ１〜Ｌ３と重ならない非交差領域ＡＰＲ３とを有する。そして、３本のラインＲ１〜Ｒ３のそれぞれは、例えば、ディスペンサにより、７ｍｍ間隔、幅１．９ｍｍでペースト状態の耐高電界封止材料ＭＲ１を塗布することにより形成される。
図２７（ｂ）は、図２７（ａ）のＡ−Ａ線で切断した断面図である。図２７（ｂ）に示すように、ｙ方向へのペースト状態の耐高電界封止材料ＭＲ１の塗布工程では、交差領域ＡＰＲ１における耐高電界封止材料ＭＲ１の塗布量と、交差領域ＡＰＲ１以外の非交差領域ＡＰＲ３における耐高電界封止材料ＭＲ１の塗布量とを均一にする。
その後、半導体ウェハＷＦに形成された耐高電界封止部材ＭＲは、半導体ウェハＷＦを水平に保持した状態で、かつ、窒素雰囲気下において、（１）１００℃、２０分、（２）２００℃、１時間、（３）３００℃、１時間の温度シーケンスを実施することによって硬化する。以上のようにして、半導体ウェハＷＦに耐高電界封止部材ＭＲを形成できる。
ここで、本実施の形態における第５特徴点は、まず第１に、例えば、図２６（ａ）および図２６（ｂ）に示すように、ｘ方向へのペースト状態の耐高電界封止材料ＭＲ１の塗布工程において、交差領域ＡＰＲ１における耐高電界封止材料ＭＲ１の塗布量を、非交差領域ＡＰＲ２における耐高電界封止材料ＭＲ１の塗布量よりも少なくする点にある。一方、例えば、図２７（ａ）および図２７（ｂ）に示すように、ｙ方向へのペースト状態の耐高電界封止材料ＭＲ１の塗布工程において、交差領域ＡＰＲ１における耐高電界封止材料ＭＲ１の塗布量を、非交差領域ＡＰＲ３における耐高電界封止材料ＭＲ１の塗布量と均一にする。
具体的に、交差領域ＡＰＲ１における耐高電界封止材料ＭＲ１の塗布量を、非交差領域ＡＰＲ２における耐高電界封止材料ＭＲ１の塗布量よりも少なくするには、例えば、ディスペンサからの吐出量を一定にした状態で、交差領域ＡＰＲ１おけるディスペンサの移動速度を、非交差領域ＡＰＲ２におけるディスペンサの移動速度よりも速くすることにより実現することができる。また、例えば、ディスペンサからの移動速度を一定にした状態で、非交差領域ＡＰＲ２おいて、ディスペンサから耐高電界封止材料ＭＲ１を吐出するための圧力を第１圧力にする一方、交差領域ＡＰＲ１において、ディスペンサから耐高電界封止材料ＭＲ１を吐出するための圧力を第１圧力よりも低い第２圧力にすることによっても実現することができる。
これにより、本実施の形態によれば、ペースト状態の耐高電界封止部材ＭＲを硬化させた後、ダイシング工程および封止工程を経ることによって、図２５に示す形状を有する耐高電界封止部材ＭＲを半導体基板１Ｓ上に形成することができる。この結果、本実施の形態によれば、図２５において、領域Ｒ３における耐高電界封止部材ＭＲの最小膜厚を「ｔ１」とし、領域Ｒ１における耐高電界封止部材ＭＲの最大膜厚を「ｔ２」とするとき、ｔ２≦１．５×ｔ１の関係が成立するという本実施の形態における第４特徴点を実現することができる。したがって、本実施の形態によれば、半導体装置の製造歩留りの向上と、半導体装置の信頼性向上とを両立することができる。
なお、本実施の形態における半導体装置の製造方法では、交差領域ＡＰＲ１に塗布する耐高電界封止材料ＭＲ１の塗布量と、非交差領域ＡＰＲ２に塗布する耐高電界封止材料ＭＲ１の塗布量とを相違させるｘ方向への塗布を実施した後、交差領域ＡＰＲ１と非交差領域ＡＰＲ３とに塗布する耐高電界封止材料ＭＲ１の塗布量を均一にするｙ方向への塗布を実施する例について説明した。ただし、本実施の形態における技術的思想は、これに限らず、塗布量を均一にしたｙ方向への耐高電界封止材料ＭＲ１の塗布を実施した後、塗布量を変化させたｘ方向への耐高電界封止材料ＭＲ１の塗布を実施してもよい。
＜変形例１＞
＜＜構造上の特徴＞＞
次に、本変形例１における技術的思想について説明する。図２８は、本変形例１における半導体装置ＳＡ１の模式的な構成を示す図である。図２８において、本変形例１における構造上の特徴点は、図２８に示す半導体チップＣＨＰ１ａの側面視において、半導体基板１Ｓ上に形成されている耐高電界封止部材ＭＲが均一の厚さで形成されている点にある。具体的には、図２８に示すように、領域Ｒ３における耐高電界封止部材ＭＲの最小膜厚を「ｔ１」とし、領域Ｒ１における耐高電界封止部材ＭＲの最大膜厚を「ｔ２」とするとき、ほぼｔ２＝ｔ１の関係が成立する。
＜＜構造上の特徴＞＞
次に、本変形例１における技術的思想について説明する。図２８は、本変形例１における半導体装置ＳＡ１の模式的な構成を示す図である。図２８において、本変形例１における構造上の特徴点は、図２８に示す半導体チップＣＨＰ１ａの側面視において、半導体基板１Ｓ上に形成されている耐高電界封止部材ＭＲが均一の厚さで形成されている点にある。具体的には、図２８に示すように、領域Ｒ３における耐高電界封止部材ＭＲの最小膜厚を「ｔ１」とし、領域Ｒ１における耐高電界封止部材ＭＲの最大膜厚を「ｔ２」とするとき、ほぼｔ２＝ｔ１の関係が成立する。
この場合、本変形例１における半導体チップＣＨＰ１ａは、角を含む領域Ｒ１における耐高電界封止部材ＭＲの最大膜厚が、領域Ｒ３における耐高電界封止部材ＭＲの最小膜厚の２倍程度の厚さよりもかなり薄くなることになる。この結果、本変形例１によれば、半導体装置の製造歩留りの低下や、製造後の半導体装置の信頼性低下という副作用を効果的に抑制することができる。
ここで、領域Ｒ３における耐高電界封止部材ＭＲの厚さと、角を含む領域Ｒ１における耐高電界封止部材ＭＲの厚さをほぼ同一の厚さにする場合、絶縁破壊電界強度を確保する必要がある角を含む領域Ｒ１において、絶縁破壊強度を確保できるかが疑問となる。
この点に関し、半導体チップＣＨＰ１ａの内部構造を工夫することによって、必ずしも、角における絶縁破壊電界強度が最も低くなるとは限らないのである。
以下に、この点について説明する。例えば、ＳｉＣを半導体材料に使用した半導体チップＣＨＰ１ａの構造によっては、半導体チップＣＨＰ１ａの角よりも、辺の中央部と角との中間位置近傍で絶縁破壊が起こりやすいことが知られている。これは、オフ角といって、実際の半導体チップＣＨＰ１ａの表面が特定の面方位から約４°程度ずれており、電界集中が発生しやすいためであると考えられている。さらには、オフ角に起因して、イオン注入時のイオンの拡散が偏っていることにも影響を受ける結果、半導体チップＣＨＰ１ａの構造によっては、半導体チップＣＨＰ１ａの角よりも、辺の中央部と角との中間位置近傍で絶縁破壊が起こりやすくなる。
例えば、「背景技術」の欄に記載した「特許文献２」の図７には、辺「（１）」の破壊電界強度に比べて、角「（２）」や角「（４）」の破壊電界強度が高い構成例が記載されており、このような構造を有する半導体チップでは、必ずしも、角における絶縁破壊電界強度が最も低くなるとは限らないことがわかる。したがって、例えば、図２８において、領域Ｒ３における耐高電界封止部材ＭＲの厚さと、角を含む領域Ｒ１における耐高電界封止部材ＭＲの厚さをほぼ同一の厚さにする場合であっても、絶縁破壊電界強度を確保する必要がある角を含む領域Ｒ１において、絶縁破壊強度を確保することができるのである。
以上のことから、領域Ｒ３における耐高電界封止部材ＭＲの厚さと、角を含む領域Ｒ１における耐高電界封止部材ＭＲの厚さをほぼ同一の厚さにするという本変形例１によれば、特に、角よりも辺上に最も絶縁破壊電界強度を確保する必要がある構造の半導体チップに適用することによって、半導体装置の製造歩留りの向上と、半導体装置の信頼性向上とを両立することができる。
＜＜製法上の特徴（第２の方法）＞＞
図２９（ａ）は、半導体ウェハＷＦのｘ方向へペースト状態の耐高電界封止材料ＭＲ１を塗布する様子を示す模式図である。例えば、図２９（ａ）に示すように、本変形例１における半導体装置の製造方法では、ディスペンサを使用することにより、ペースト状態の耐高電界封止材料ＭＲ１をｘ方向に沿って塗布する。これにより、図２９（ａ）に示すように、ｘ方向に延在する耐高電界封止部材ＭＲからなる３本のラインＬ１〜Ｌ３が形成される。
図２９（ａ）は、半導体ウェハＷＦのｘ方向へペースト状態の耐高電界封止材料ＭＲ１を塗布する様子を示す模式図である。例えば、図２９（ａ）に示すように、本変形例１における半導体装置の製造方法では、ディスペンサを使用することにより、ペースト状態の耐高電界封止材料ＭＲ１をｘ方向に沿って塗布する。これにより、図２９（ａ）に示すように、ｘ方向に延在する耐高電界封止部材ＭＲからなる３本のラインＬ１〜Ｌ３が形成される。
３本のラインＬ１〜Ｌ３のそれぞれは、後述するようにｙ方向に延在する３本のラインＲ１〜Ｒ３（図３０（ａ）参照）と交差する交差領域ＡＰＲ１と、これらの３本のラインＲ１〜Ｒ３（図３０（ａ）参照）と重ならない非交差領域ＡＰＲ２とを有する。
図２９（ｂ）は、図２９（ａ）のＡ−Ａ線で切断した断面図である。図２９（ｂ）に示すように、ｘ方向へのペースト状態の耐高電界封止材料ＭＲ１の塗布工程では、交差領域ＡＰＲ１には、耐高電界封止材料ＭＲ１を塗布せず、かつ、交差領域ＡＰＲ１以外の非交差領域ＡＰＲ２には、所望の厚さを満たす塗布量で耐高電界封止材料ＭＲ１を塗布する。すなわち、ｘ方向へのペースト状態の耐高電界封止材料ＭＲ１の塗布工程では、交差領域ＡＰＲ１を跨いで、非交差領域ＡＰＲ２にだけ、所望の厚さを満たす塗布量で耐高電界封止材料ＭＲ１を塗布する。
続いて、図３０（ａ）は、半導体ウェハＷＦのｙ方向へペースト状態の耐高電界封止材料ＭＲ１を塗布する様子を示す模式図である。例えば、図３０（ａ）に示すように、本変形例１における半導体装置の製造方法では、ディスペンサを使用することにより、ペースト状態の耐高電界封止材料ＭＲ１をｙ方向に沿って塗布する。これにより、図３０（ａ）に示すように、ｙ方向に延在する耐高電界封止部材ＭＲからなる３本のラインＲ１〜Ｒ３が形成されることになる。
３本のラインＲ１〜Ｒ３のそれぞれは、ｘ方向に延在する３本のラインＬ１〜Ｌ３のそれぞれと交差する交差領域ＡＰＲ１と、これらの３本のラインＬ１〜Ｌ３と重ならない非交差領域ＡＰＲ３とを有する。
図３０（ｂ）は、図３０（ａ）のＡ−Ａ線で切断した断面図である。図３０（ｂ）に示すように、ｙ方向へのペースト状態の耐高電界封止材料ＭＲ１の塗布工程では、交差領域ＡＰＲ１における耐高電界封止材料ＭＲ１の塗布量と、交差領域ＡＰＲ１以外の非交差領域ＡＰＲ３における耐高電界封止材料ＭＲ１の塗布量とを均一にする。
その後、半導体ウェハＷＦに形成された耐高電界封止部材ＭＲは、半導体ウェハＷＦを水平に保持した状態で、かつ、窒素雰囲気下において、（１）１００℃、２０分、（２）２００℃、１時間、（３）３００℃、１時間の温度シーケンスを実施することによって硬化する。以上のようにして、半導体ウェハＷＦに耐高電界封止部材ＭＲを形成できる。
ここで、本変形例１における特徴点は、まず第１に、例えば、図２９（ａ）および図２９（ｂ）に示すように、ｘ方向へのペースト状態の耐高電界封止材料ＭＲ１の塗布工程において、交差領域ＡＰＲ１では、耐高電界封止材料ＭＲ１の塗布を行なわず、非交差領域ＡＰＲ２では、耐高電界封止材料ＭＲ１の塗布を行なう点にある。一方、例えば、図３０（ａ）および図３０（ｂ）に示すように、ｙ方向へのペースト状態の耐高電界封止材料ＭＲ１の塗布工程において、交差領域ＡＰＲ１における耐高電界封止材料ＭＲ１の塗布量を、非交差領域ＡＰＲ３における耐高電界封止材料ＭＲ１の塗布量と均一にする。
このとき、ｘ方向への耐高電界封止材料ＭＲ１の塗布を途切れ途切れに行ったとしても、耐高電界封止材料ＭＲ１を加熱硬化させる際に、耐高電界封止材料ＭＲ１の粘度は一旦下がり、若干水平方向に広がるので、その際に、交差領域ＡＰＲ１の耐高電界封止材料ＭＲ１は均一につながる。この結果、耐高電界封止材料ＭＲ１の使用量を低減することができ、かつ、交差領域ＡＰＲ１の耐高電界封止部材ＭＲの厚さを非交差領域ＡＰＲ２の厚さとほぼ同等の厚さに形成することができる。
これにより、本変形例１によれば、ペースト状態の耐高電界封止部材ＭＲを硬化させた後、ダイシング工程および封止工程を経ることによって、図２８に示す形状を有する耐高電界封止部材ＭＲを半導体基板１Ｓ上に形成することができる。この結果、図２８に示すように、領域Ｒ３に形成された耐高電界封止部材ＭＲの厚さと、角を含む領域Ｒ１に形成された耐高電界封止部材ＭＲの厚さをほぼ同一の厚さにするという本変形例１によれば、特に、角よりも辺上に最も絶縁破壊電界強度を確保する必要がある構造の半導体チップに適用することによって、半導体装置の製造歩留りの向上と、半導体装置の信頼性向上とを両立することができる。
＜変形例２＞
＜＜構造上の特徴＞＞
次に、本変形例２における技術的思想について説明する。図３１は、本変形例２における半導体装置ＳＡ１の模式的な構成を示す図である。図３１において、本変形例２における構造上の特徴点は、図３１に示す半導体チップＣＨＰ１ａの側面視において、領域Ｒ３における耐高電界封止部材ＭＲの最小膜厚を「ｔ１」とし、領域Ｒ１における耐高電界封止部材ＭＲの最大膜厚を「ｔ２」とするとき、ｔ２＜ｔ１の関係が成立する。
＜＜構造上の特徴＞＞
次に、本変形例２における技術的思想について説明する。図３１は、本変形例２における半導体装置ＳＡ１の模式的な構成を示す図である。図３１において、本変形例２における構造上の特徴点は、図３１に示す半導体チップＣＨＰ１ａの側面視において、領域Ｒ３における耐高電界封止部材ＭＲの最小膜厚を「ｔ１」とし、領域Ｒ１における耐高電界封止部材ＭＲの最大膜厚を「ｔ２」とするとき、ｔ２＜ｔ１の関係が成立する。
この場合、本変形例２における半導体チップＣＨＰ１ａは、角を含む領域Ｒ１に形成された耐高電界封止部材ＭＲの最大膜厚が、領域Ｒ３に形成された耐高電界封止部材ＭＲの最小膜厚の厚さよりも薄くなることになる。この結果、本変形例２によれば、特に、角よりも辺上に最も絶縁破壊電界強度を確保する必要がある構造の半導体チップに適用することによって、半導体装置の製造歩留りの向上と、半導体装置の信頼性向上とを両立できる。
＜＜製法上の特徴（第３の方法）＞＞
図３２（ａ）は、半導体ウェハＷＦのｘ方向へペースト状態の耐高電界封止材料ＭＲ１を塗布する様子を示す模式図である。例えば、図３２（ａ）に示すように、本変形例２における半導体装置の製造方法では、ディスペンサを使用することにより、ペースト状態の耐高電界封止材料ＭＲ１をｘ方向に沿って塗布する。これにより、図３２（ａ）に示すように、ｘ方向に延在する耐高電界封止部材ＭＲからなる３本のラインＬ１〜Ｌ３が形成される。
図３２（ａ）は、半導体ウェハＷＦのｘ方向へペースト状態の耐高電界封止材料ＭＲ１を塗布する様子を示す模式図である。例えば、図３２（ａ）に示すように、本変形例２における半導体装置の製造方法では、ディスペンサを使用することにより、ペースト状態の耐高電界封止材料ＭＲ１をｘ方向に沿って塗布する。これにより、図３２（ａ）に示すように、ｘ方向に延在する耐高電界封止部材ＭＲからなる３本のラインＬ１〜Ｌ３が形成される。
３本のラインＬ１〜Ｌ３のそれぞれは、後述するようにｙ方向に延在する３本のラインＲ１〜Ｒ３（図３３（ａ）参照）と交差する交差領域ＡＰＲ１と、これらの３本のラインＲ１〜Ｒ３（図３３（ａ）参照）と重ならない非交差領域ＡＰＲ２とを有する。
図３２（ｂ）は、図３２（ａ）のＡ−Ａ線で切断した断面図である。図３２（ｂ）に示すように、ｘ方向へのペースト状態の耐高電界封止材料ＭＲ１の塗布工程では、交差領域ＡＰＲ１には、耐高電界封止材料ＭＲ１を塗布せず、かつ、交差領域ＡＰＲ１以外の非交差領域ＡＰＲ２には、所望の厚さを満たす塗布量で耐高電界封止材料ＭＲ１を塗布する。
続いて、図３３（ａ）は、半導体ウェハＷＦのｙ方向へペースト状態の耐高電界封止材料ＭＲ１を塗布する様子を示す模式図である。例えば、図３３（ａ）に示すように、本変形例２における半導体装置の製造方法では、ディスペンサを使用することにより、ペースト状態の耐高電界封止材料ＭＲ１をｙ方向に沿って塗布する。これにより、図３３（ａ）に示すように、ｙ方向に延在する耐高電界封止部材ＭＲからなる３本のラインＲ１〜Ｒ３が形成されることになる。
３本のラインＲ１〜Ｒ３のそれぞれは、ｘ方向に延在する３本のラインＬ１〜Ｌ３のそれぞれと交差する交差領域ＡＰＲ１と、これらの３本のラインＬ１〜Ｌ３と重ならない非交差領域ＡＰＲ３とを有する。
図３３（ｂ）は、図３３（ａ）のＡ−Ａ線で切断した断面図である。図３３（ｂ）に示すように、ｙ方向へのペースト状態の耐高電界封止材料ＭＲ１の塗布工程では、交差領域ＡＰＲ１における耐高電界封止材料ＭＲ１の塗布量を、交差領域ＡＰＲ１以外の非交差領域ＡＰＲ３における耐高電界封止材料ＭＲ１の塗布量よりも少なくする。
その後、半導体ウェハＷＦに形成された耐高電界封止部材ＭＲは、半導体ウェハＷＦを水平に保持した状態で、かつ、窒素雰囲気下において、（１）１００℃、２０分、（２）２００℃、１時間、（３）３００℃、１時間の温度シーケンスを実施することによって硬化する。以上のようにして、半導体ウェハＷＦに耐高電界封止部材ＭＲを形成できる。
ここで、本変形例２における特徴点は、まず第１に、例えば、図３２（ａ）および図３２（ｂ）に示すように、ｘ方向へのペースト状態の耐高電界封止材料ＭＲ１の塗布工程において、交差領域ＡＰＲ１では、耐高電界封止材料ＭＲ１の塗布を行なわず、非交差領域ＡＰＲ２では、耐高電界封止材料ＭＲ１の塗布を行なう点にある。一方、例えば、図３３（ａ）および図３３（ｂ）に示すように、ｙ方向へのペースト状態の耐高電界封止材料ＭＲ１の塗布工程において、交差領域ＡＰＲ１における耐高電界封止材料ＭＲ１の塗布量を、非交差領域ＡＰＲ３における耐高電界封止材料ＭＲ１の塗布量よりも少なくする。
これにより、本変形例２によれば、ペースト状態の耐高電界封止部材ＭＲを硬化させた後、ダイシング工程および封止工程を経ることによって、図３１に示す形状を有する耐高電界封止部材ＭＲを半導体基板１Ｓ上に形成することができる。この結果、図３１に示すように、領域Ｒ３に形成された耐高電界封止部材ＭＲの厚さと、角を含む領域Ｒ１に形成された耐高電界封止部材ＭＲの厚さよりも薄くするという本変形例２の特徴点によれば、特に、角よりも辺上に最も絶縁破壊電界強度を確保する必要がある構造の半導体チップに適用することによって、半導体装置の製造歩留りの向上と、半導体装置の信頼性向上とを両立することができる。
＜＜製法上の特徴（第４の方法）＞＞
次に、本変形例２における別の製造方法について説明する。
次に、本変形例２における別の製造方法について説明する。
図３４（ａ）は、半導体ウェハＷＦのｘ方向へペースト状態の耐高電界封止材料ＭＲ１を塗布する様子を示す模式図である。例えば、図３４（ａ）に示すように、本変形例２における半導体装置の製造方法では、ディスペンサを使用することにより、ペースト状態の耐高電界封止材料ＭＲ１をｘ方向に沿って塗布する。これにより、図３４（ａ）に示すように、ｘ方向に延在する耐高電界封止部材ＭＲからなる３本のラインＬ１〜Ｌ３が形成されることになる。
３本のラインＬ１〜Ｌ３のそれぞれは、後述するようにｙ方向に延在する３本のラインＲ１〜Ｒ３（図３５（ａ）参照）と交差する交差領域ＡＰＲ１と、これらの３本のラインＲ１〜Ｒ３（図３５（ａ）参照）と重ならない非交差領域ＡＰＲ２とを有する。
図３４（ｂ）は、図３４（ａ）のＡ−Ａ線で切断した断面図である。図３４（ｂ）に示すように、ｘ方向へのペースト状態の耐高電界封止材料ＭＲ１の塗布工程では、交差領域ＡＰＲ１における耐高電界封止材料ＭＲ１の塗布量を、交差領域ＡＰＲ１以外の非交差領域ＡＰＲ２における耐高電界封止材料ＭＲ１の塗布量よりも少なくする。
続いて、図３５（ａ）は、半導体ウェハＷＦのｙ方向へペースト状態の耐高電界封止材料ＭＲ１を塗布する様子を示す模式図である。例えば、図３５（ａ）に示すように、本変形例２における半導体装置の製造方法では、ディスペンサを使用することにより、ペースト状態の耐高電界封止材料ＭＲ１をｙ方向に沿って塗布する。これにより、図３５（ａ）に示すように、ｙ方向に延在する耐高電界封止部材ＭＲからなる３本のラインＲ１〜Ｒ３が形成されることになる。
３本のラインＲ１〜Ｒ３のそれぞれは、ｘ方向に延在する３本のラインＬ１〜Ｌ３のそれぞれと交差する交差領域ＡＰＲ１と、これらの３本のラインＬ１〜Ｌ３と重ならない非交差領域ＡＰＲ３とを有する。
図３５（ｂ）は、図３５（ａ）のＡ−Ａ線で切断した断面図である。図３５（ｂ）に示すように、ｙ方向へのペースト状態の耐高電界封止材料ＭＲ１の塗布工程では、交差領域ＡＰＲ１における耐高電界封止材料ＭＲ１の塗布量を、交差領域ＡＰＲ１以外の非交差領域ＡＰＲ３における耐高電界封止材料ＭＲ１の塗布量よりも少なくする。
その後、半導体ウェハＷＦに形成された耐高電界封止部材ＭＲは、半導体ウェハＷＦを水平に保持した状態で、かつ、窒素雰囲気下において、（１）１００℃、２０分、（２）２００℃、１時間、（３）３００℃、１時間の温度シーケンスを実施することによって硬化する。以上のようにして、半導体ウェハＷＦに耐高電界封止部材ＭＲを形成できる。
このような製造方法によっても、ペースト状態の耐高電界封止部材ＭＲを硬化させた後、ダイシング工程および封止工程を経ることによって、図３１に示す形状を有する耐高電界封止部材ＭＲを半導体基板１Ｓ上に形成することができる。この結果、図３１に示すように、領域Ｒ３における耐高電界封止部材ＭＲの厚さと、角を含む領域Ｒ１における耐高電界封止部材ＭＲの厚さよりも薄くするという本変形例２の特徴点によれば、特に、角よりも辺上に最も絶縁破壊電界強度を確保する必要がある構造の半導体チップに適用することによって、半導体装置の製造歩留りの向上と、半導体装置の信頼性向上とを両立することができる。
＜検証結果＞
次に、本実施の形態（変形例を含む）における効果の検証結果について説明する。
次に、本実施の形態（変形例を含む）における効果の検証結果について説明する。
図３６は、各パラメータで規定される複数のチップＡ〜Ｅのそれぞれについて、各パラメータの具体的な数値例を示す図である。
図３６において、「横寸」は、チップの横幅を示し、「縦寸」は、チップの縦幅を示している。「塗布方法」は、高耐電界封止部材ＭＲのディスペンサによる塗布方法であり、「第１の方法」は、上述した実施の形態における塗布方法に相当し、「第３の方法」は、上述した変形例２における塗布方法に相当する。また、「変調無」は、「さらなる改善の検討」の欄で説明した塗布方法（図１８〜図２０参照）である。
「樹脂幅１」は、横方向に塗布した耐高電界封止部材（樹脂）の幅の２分の１の寸法（最小部分）（ｍｍ）を示し、「樹脂幅２」は、縦方向に塗布した耐高電界封止部材（樹脂）の幅の２分の１の寸法（最小部分）（ｍｍ）を示している。
「ｔ２」は、チップの側面視における耐高電界封止部材（樹脂）の領域Ｒ１（領域Ｒ２）の最大厚み（μｍ）を示し（図２５参照）、「ｔ１」は、チップの側面視における耐高電界封止部材（樹脂）の領域Ｒ３の最小厚み（μｍ）を示している（図２５参照）。
「ウェハ反り」は耐高電界封止部材の硬化後の半導体ウェハの反りを示し、○は見た目に反りが無かったことを示し、×は見た目に反りがあったことを示している。
「ダイシング歩留り」は、チップを分離するためのダイシング工程の歩留まりを示し、○は歩留まりが９５％以上、×は９５％未満であったことをそれぞれ示している。
「剥がれ耐性」は、ダイシングによって得られたチップの１７５℃でのパワーサイクル試験１０００回後における剥がれの有無を示し、○は剥がれ無し、×は剥がれ有りをそれぞれ示している。
図３６に示すように、チップＡ〜Ｅのうち、本実施の形態（変形例も含む）に対応するチップＡ〜Ｄにおいては、「ウェハ反り」の反りがなく、かつ、「ダイシング歩留り」が９５％以上であり、かつ、「剥がれ耐性」も良好であることがわかる。したがって、本実施の形態によれば、半導体装置の製造歩留りの向上と、半導体装置の信頼性向上とを両立することができることが裏付けられていることがわかる。
＜半導体モジュールの構成＞
続いて、本実施の形態における半導体モジュールの構成について説明する。図３７および図３８は、本実施の形態における半導体モジュールＭＪの構成を示す模式図である。図３７および図３８に示すように、絶縁基板ＳＵＢには、例えば、ダイオードが形成された本実施の形態における複数の半導体チップＣＨＰ１ａと、スイッチング素子として機能するＳｉ−ＩＧＢＴが形成された複数の半導体チップＣＨＰ２とが搭載されている。
続いて、本実施の形態における半導体モジュールの構成について説明する。図３７および図３８は、本実施の形態における半導体モジュールＭＪの構成を示す模式図である。図３７および図３８に示すように、絶縁基板ＳＵＢには、例えば、ダイオードが形成された本実施の形態における複数の半導体チップＣＨＰ１ａと、スイッチング素子として機能するＳｉ−ＩＧＢＴが形成された複数の半導体チップＣＨＰ２とが搭載されている。
図３９は、絶縁基板ＳＵＢの平面構成例を示す模式図である。図３９に示すように、例えば、絶縁基板ＳＵＢ上には、ダイオード（ＳｉＣデバイス）が形成された１０個の半導体チップＣＨＰ１ａと、Ｓｉ−ＩＧＢＴが形成された４個の半導体チップＣＨＰ２とが搭載されている。絶縁基板ＳＵＢの中央部には、図３９に示すように、端子が形成されており、この端子と複数の半導体チップＣＨＰ１ａとがワイヤで電気的に接続されているとともに、端子と複数の半導体チップＣＨＰ２とがワイヤで電気的に接続されている。
そして、図３７および図３８に示すように、複数の半導体チップＣＨＰ１ａと複数の半導体チップＣＨＰ２とが搭載された絶縁基板ＳＵＢは、ケースＣＡＳの下面を構成するベースプレートＰＬＴ上に配置される。このベースプレートＰＬＴ上には、複数の絶縁基板ＳＵＢが配置されている。ベースプレートＰＬＴ上に配置された絶縁基板ＳＵＢは、部材（放熱部材、接続部材）ＰＡＴと接続されており、この部材ＰＡＴは、ケースＣＡＳの蓋であるキャップＣＡＰと接続される。さらに、ケースＣＡＳの内部空間は、例えば、シリコーンゲル（封止部材）で封止される。
このようにして、本実施の形態における半導体モジュールＭＪが構成される。本実施の形態における半導体モジュールＭＪを複数組み合わせることにより、インバータやコンバータに代表される電力変換装置を実現することが可能となる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
前記実施の形態における技術的思想は、例えば、Ｓｉ−ＩＧＢＴとＳｉＣ−ダイオード（ＳｉＣ−ショットキーバリアダイオード）とを組み合わせたＳｉＣハイブリッドモジュールに適用できるとともに、ＳｉＣ−ＭＯＳＦＥＴからなるフルＳｉＣモジュールや、ＳｉＣ−ＩＧＢＴとＳｉＣ−ダイオードとを組み合わせたフルＳｉＣモジュールにも適用することができる。さらに、前記実施の形態における技術的思想は、これに限らず、例えば、ＳｉＣやＧａＮやダイヤモンドなどのワイドバンドギャップ半導体材料を使用した半導体素子と、シリコンやガリウムヒ素やゲルマニウムなどの一般的なバンドギャップを有する半導体材料を使用した半導体素子との組み合わせる技術にも適用できる。また、前記実施の形態における技術的思想は、ショットキーバリアダイオードやｐｎ接合ダイオード、ＭＯＳＦＥＴや接合ＦＥＴ、バイポーラトランジスタ、ＩＧＢＴなどの半導体素子を組み合わせた技術にも適用することができる。
ＣＨＰ１ａ 半導体チップ
ＧＬ シリコーンゲル
ＭＲ 耐高電界封止部材
Ｒ１ 領域
Ｒ２ 領域
Ｒ３ 領域
ＧＬ シリコーンゲル
ＭＲ 耐高電界封止部材
Ｒ１ 領域
Ｒ２ 領域
Ｒ３ 領域
Claims (15)
- シリコンよりもバンドギャップの大きな半導体材料を含む半導体チップと、
前記半導体チップを封止する封止部材と、
を備える、半導体装置であって、
前記半導体チップは、側面視において、半導体基板の表面上に形成され、かつ、前記封止部材よりも絶縁破壊電界強度の大きな絶縁部材を有し、
前記半導体チップの側面は、
第１角を含む第１領域と、
第２角を含む第２領域と、
前記第１領域と前記第２領域とに挟まれた第３領域と、
から構成され、
前記第３領域における前記絶縁部材の最小膜厚をｔ１とし、
前記第１領域における前記絶縁部材の最大膜厚をｔ２とする場合、
ｔ２≦１．５×ｔ１の関係が成立する、半導体装置。 - 請求項１に記載の半導体装置において、
ｔ２＜ｔ１の関係が成立する、半導体装置。 - 請求項１に記載の半導体装置において、
０．５×ｔ１≦ｔ２≦１．２×ｔ１の関係が成立する、半導体装置。 - 請求項１に記載の半導体装置において、
ｔ２≦１２０μｍの関係が成立する、半導体装置。 - 請求項１に記載の半導体装置において、
前記絶縁部材は、ポリイミド樹脂、ポリアミドイミド樹脂、ポリエーテルアミドイミド樹脂、ポリエーテルアミド樹脂のいずれかを含み、
前記封止部材は、シリコーンゲルからなる、半導体装置。 - 請求項１に記載の半導体装置において、
前記半導体材料は、炭化シリコン、窒化ガリウム、ダイヤモンドのいずれかである、半導体装置。 - 請求項１に記載の半導体チップを複数備える、半導体モジュール。
- 請求項７に記載の半導体モジュールを複数備える、電力変換装置。
- （ａ）シリコンよりもバンドギャップの大きな半導体材料を含み、かつ、表面を有する半導体ウェハを準備する工程、
（ｂ）前記表面の第１方向に沿ってペースト状態の絶縁材料を第１塗布領域および第２塗布領域に塗布する工程、
（ｃ）前記表面において、前記第１方向と交差する第２方向に沿ってペースト状態の前記絶縁材料を前記第１塗布領域および第３塗布領域に塗布する工程、
を備える、半導体装置の製造方法であって、
前記（ｂ）工程では、前記第１塗布領域における前記絶縁材料の塗布量を、前記第２塗布領域における前記絶縁材料の塗布量よりも少なくする、半導体装置の製造方法。 - 請求項９に記載の半導体装置の製造方法において、
前記（ｃ）工程では、前記第１塗布領域における前記絶縁材料の塗布量を、前記第３塗布領域における前記絶縁材料の塗布量よりも少なくする、半導体装置の製造方法。 - 請求項９に記載の半導体装置の製造方法において、
前記（ｂ）工程では、ディスペンサを使用して、前記絶縁材料を塗布し、
前記（ｂ）工程では、前記第１塗布領域おける前記ディスペンサの移動速度を、前記第２塗布領域における前記ディスペンサの移動速度よりも速くする、半導体装置の製造方法。 - 請求項９に記載の半導体装置の製造方法において、
前記（ｂ）工程では、ディスペンサを使用して、前記絶縁材料を塗布し、
前記（ｂ）工程では、前記第２塗布領域おいて、前記ディスペンサから前記絶縁材料を吐出するための圧力を第１圧力にする一方、前記第１塗布領域において、前記ディスペンサから前記絶縁材料を吐出するための圧力を前記第１圧力よりも低い第２圧力にする、半導体装置の製造方法。 - 請求項９に記載の半導体装置の製造方法において、
（ｄ）前記（ｃ）工程の後、前記半導体ウェハをダイシングして半導体チップを取得する工程を有する、半導体装置の製造方法。 - 請求項１３に記載の半導体装置の製造方法において、
（ｅ）前記（ｄ）工程の後、前記半導体チップを封止部材で封止する工程を有する、半導体装置の製造方法。 - （ａ）シリコンよりもバンドギャップの大きな半導体材料を含み、かつ、表面を有する半導体ウェハを準備する工程、
（ｂ）前記表面の第１方向に沿ってペースト状態の絶縁材料を、第１塗布領域を跨いで第２塗布領域に塗布する工程、
（ｃ）前記表面において、前記第１方向と交差する第２方向に沿ってペースト状態の前記絶縁材料を前記第１塗布領域および第３塗布領域に塗布する工程、
を備え、
前記（ｂ）工程では、前記第１塗布領域には、ペースト状態の前記絶縁材料を塗布しない、半導体装置の製造方法。
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| PCT/JP2017/001074 WO2017216991A1 (ja) | 2016-06-15 | 2017-01-13 | 半導体装置およびその製造方法並びに半導体モジュールおよび電力変換装置 |
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|---|---|
| JP2017224711A true JP2017224711A (ja) | 2017-12-21 |
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| Application Number | Title | Priority Date | Filing Date |
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| JP (1) | JP6647151B2 (ja) |
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| WO (1) | WO2017216991A1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3127889B2 (ja) * | 1998-06-25 | 2001-01-29 | 日本電気株式会社 | 半導体パッケージの製造方法およびその成形用金型 |
| JP4963148B2 (ja) * | 2001-09-18 | 2012-06-27 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP2014236166A (ja) | 2013-06-04 | 2014-12-15 | 株式会社 日立パワーデバイス | 半導体装置 |
-
2016
- 2016-06-15 JP JP2016118868A patent/JP6647151B2/ja active Active
-
2017
- 2017-01-13 WO PCT/JP2017/001074 patent/WO2017216991A1/ja active Application Filing
- 2017-01-13 DE DE112017002270.3T patent/DE112017002270T5/de active Granted
- 2017-01-13 US US16/305,146 patent/US10971415B2/en active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| DE112017002270T5 (de) | 2019-02-14 |
| WO2017216991A1 (ja) | 2017-12-21 |
| US10971415B2 (en) | 2021-04-06 |
| JP6647151B2 (ja) | 2020-02-14 |
| US20200321258A1 (en) | 2020-10-08 |
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|
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