CN113424313B - 电力用半导体装置和电力变换装置 - Google Patents

电力用半导体装置和电力变换装置 Download PDF

Info

Publication number
CN113424313B
CN113424313B CN202080013625.5A CN202080013625A CN113424313B CN 113424313 B CN113424313 B CN 113424313B CN 202080013625 A CN202080013625 A CN 202080013625A CN 113424313 B CN113424313 B CN 113424313B
Authority
CN
China
Prior art keywords
curvature
radius
power semiconductor
protective film
interlayer insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202080013625.5A
Other languages
English (en)
Other versions
CN113424313A (zh
Inventor
中田和成
田口健介
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of CN113424313A publication Critical patent/CN113424313A/zh
Application granted granted Critical
Publication of CN113424313B publication Critical patent/CN113424313B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7804—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
    • H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M7/53—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M7/537—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

功率半导体元件(101)具有包括角部(CN)的末端区域(RT)以及末端区域(RT)的内侧的元件区域(RE)。SiC基板(10)跨越元件区域(RE)和末端区域(RT)。层间绝缘膜(52)在末端区域(RT)中在SiC基板(10)上具有外缘(B1)。源极电极(21)在元件区域(RE)中与SiC基板(10)相接，在末端区域(RT)中在层间绝缘膜(52)上具有外缘(B3)。绝缘保护膜(60)覆盖层间绝缘膜(52)的外缘(B1)和源极电极(21)的外缘(B3)，在源极电极(21)上具有内缘(B2)。在末端区域(RT)的角部(CN)，层间绝缘膜(52)的外缘(B1)具有曲率半径(R1)，绝缘保护膜(60)的内缘(B2)具有曲率半径(R2)。曲率半径(R2)大于曲率半径(R1)。

Description

电力用半导体装置和电力变换装置
技术领域
本发明涉及一种电力用半导体装置和电力变换装置。
背景技术
根据日本特开2017-168602号公报(专利文献1)，作为电力用半导体装置，公开了MOSFET(金属-氧化物-半导体-场效应晶体管：Metal Oxide Semiconductor Field EffectTransistor)。MOSFET具有碳化硅(SiC)基板。SiC的优点之一是高的绝缘破坏电场强度。MOSFET的表面被聚酰亚胺膜覆盖。聚酰亚胺膜具有使表面电极的源极接触部和栅极接触部暴露的开口部。
专利文献1：日本特开2017-168602号公报
发明内容
发明要解决的问题
上述聚酰亚胺膜(绝缘保护膜)容易被施加应力，特别是容易从将绝缘保护膜进行密封的密封构件被施加应力。例如，通过起因于电力半导体装置进行动作时的发热的热循环，从密封构件长期多次被施加热应力。另外，在形成密封构件时，容易向绝缘保护膜施加大的应力。
有时由于如上述那样的应力而绝缘保护膜被破坏。如果绝缘保护膜被破坏，则例如产生无法确保本来的耐电压之类的问题。在上述公报所记载的技术中，针对该绝缘保护膜的破坏的考虑不充分。
本发明是为了解决如以上那样的问题而完成的，其目的在于提供能够抑制绝缘保护膜的破坏的电力用半导体装置。
用于解决问题的方案
本发明的电力用半导体装置具有包括角部的末端区域以及末端区域的内侧的元件区域。电力用半导体装置具有半导体基板、层间绝缘膜、电极以及绝缘保护膜。半导体基板跨越元件区域和末端区域。层间绝缘膜在末端区域中在半导体基板上具有外缘。电极在元件区域中与半导体基板相接，在末端区域中在层间绝缘膜上具有外缘。绝缘保护膜覆盖层间绝缘膜的外缘和电极的外缘，在电极上具有内缘。在末端区域的角部，层间绝缘膜的外缘具有曲率半径R1，绝缘保护膜的内缘具有曲率半径R2，曲率半径R2大于曲率半径R1。
发明的效果
绝缘保护膜的内缘一般来说容易成为绝缘保护膜的龟裂的起点，根据本发明，通过使曲率半径R2比曲率半径R1大，该内缘不易成为绝缘保护膜的龟裂的起点。并且，通过使曲率半径R1比曲率半径R2相对小，在末端区域的角部，进一步确保绝缘保护膜中的通过层间绝缘膜和电极加高的部分的宽度。由此，针对在电极上对绝缘保护膜的内缘施加的应力的耐受性提高。因此，能够抑制绝缘保护膜的破坏。
附图说明
图1是概略性地表示本发明的实施方式1中的功率模块(电力用半导体装置)的结构的截面图。
图2是与图1的区域II对应的概略性的局部截面图。
图3是概略性地表示包括在图1的功率模块中的功率半导体元件(电力用半导体装置)所具有的末端区域和元件区域的配置的平面图。
图4是概略性地表示包括在图1的功率模块中的功率半导体元件(电力用半导体装置)的结构的平面图。
图5是省略绝缘保护膜的图示来概略性地表示图4的结构的平面图。
图6是概略性地表示图4的区域VI的结构的局部平面图。
图7是沿着图3和图6的线VII-VII的概略性的局部截面图。
图8是概略性地表示本发明的实施方式1中的功率半导体元件(电力用半导体装置)的制造方法的流程图。
图9是概略性地表示本发明的实施方式1中的功率半导体元件(电力用半导体装置)的制造方法的第一工序的局部截面图。
图10是概略性地表示本发明的实施方式1中的功率半导体元件(电力用半导体装置)的制造方法的第二工序的局部截面图。
图11是概略性地表示本发明的实施方式1中的功率半导体元件(电力用半导体装置)的制造方法的第三工序的局部截面图。
图12是概略性地表示本发明的实施方式1中的功率半导体元件(电力用半导体装置)的制造方法的第四工序的局部截面图。
图13是概略性地表示本发明的实施方式1中的功率半导体元件(电力用半导体装置)的制造方法的第五工序的局部截面图。
图14是表示图7所示的功率半导体元件中的曲率半径的比率R2/R1与热循环后的功率模块的不良率的关系的实验结果的曲线图。
图15是概略性地表示本发明的实施方式2中的功率模块(电力用半导体装置)的结构的截面图。
图16是概略性地表示图15的一部分的局部截面图。
图17是概略性地表示包括在图15的功率模块中的功率半导体元件(电力用半导体装置)的结构的局部截面图。
图18是概略性地表示本发明的实施方式2中的功率半导体元件(电力用半导体装置)的制造方法的流程图。
图19是表示图16所示的功率模块所具有的功率半导体元件的金属层的厚度与在短路时直到功率半导体元件破坏为止的时间的关系的实验结果的曲线图。
图20是概略性地表示本发明的实施方式3中的功率半导体元件(电力用半导体装置)的结构的局部截面图。
图21是以与图16同样的视野概略性地表示本发明的实施方式4中的功率模块(电力用半导体装置)的结构的局部截面图。
图22是概略性地表示包括在图21的功率模块中的功率半导体元件(电力用半导体装置)的结构的局部截面图。
图23是例示图22的一部分的电子显微镜照片。
图24是以与图22同样的视野概略性地表示本发明的实施方式5中的功率半导体元件(电力用半导体装置)的结构的局部截面图。
图25是以与图24同样的视野概略性地表示本发明的实施方式6中的功率半导体元件(电力用半导体装置)的结构的局部截面图。
图26是概略性地表示应用了本发明的实施方式7中的电力变换装置的电力变换系统的结构的框图。
(附图标记说明)
CB：晶界；CN：角部；RE：元件区域；OP：开口部；RT：末端区域；10：SiC基板(半导体基板)；21、21A：源极电极(电极)；22：金属层；31：漏极电极；40：温度读出二极管；41：栅极绝缘膜；42：栅极电极；50、51、51A、52、52A：层间绝缘膜；60：绝缘保护膜；70：空隙；92：栅极焊盘电极；93：读出焊盘电极；93a：阳极焊盘电极；93c：阴极焊盘电极；101～106：功率半导体元件；301、302、304：功率模块；350：接合线；351、361：焊料层；371、372：引线框架；390：密封构件；400：电源；500：电力变换装置；501：主变换电路；502：半导体模块；503：控制电路；600：负载。
具体实施方式
以下，基于图来说明本发明的实施方式。此外，在以下的图中对相同或相当的部分附加相同的参照编号而不重复其说明。
<实施方式1>
(结构)
图1是概略性地表示本实施方式1中的功率模块301(电力用半导体装置)的结构的截面图。图2是与区域II(图1)对应的概略性的局部截面图。功率模块301具有功率半导体元件101(电力用半导体装置)、密封构件390、引线框架371、引线框架372、接合线(bondingwire)350以及焊料层361。
功率半导体元件101是纵型半导体元件，在本实施方式中是MOSFET元件。因此，为此目的，功率半导体元件101具有配置于上侧的源极电极21(图2)和配置于下侧的漏极电极31。源极电极21通过接合线350连接于引线框架371。漏极电极31通过焊料层361连接于引线框架372。密封构件390将功率半导体元件101、接合线350、引线框架371的一部分以及引线框架372的一部分进行密封。具体地说，如图2所示，密封构件390覆盖功率半导体元件101的源极电极21和绝缘保护膜60。接合线350例如包括铝、银或金。
图3是概略性地表示功率半导体元件101所具有的末端(termination)区域RT和元件区域RE的配置的平面图。功率半导体元件101具有包括至少一个角部CN的末端区域RT以及末端区域RT的内侧的元件区域RE。典型地，功率半导体元件101具有长方形(包括正方形)的形状，因此末端区域RT具有4个角部CN。优选的是，末端区域RT将元件区域RE完全包围。
在元件区域RE中设置有用于实现功率半导体元件101的主要功能的构造。在如本实施方式那样功率半导体元件101是MOSFET的情况下，在元件区域RE中配置有至少一个MOS栅极构造，典型地，周期性地配置有分别具有MOS栅极构造的多个单元区域。在元件区域RE中进行通电。末端区域RT不具有MOS栅极构造，主要配置有用于确保耐电压的构造。
图4是概略性地表示功率半导体元件101的结构的平面图。图5是省略绝缘保护膜60的图示来概略性地表示图4的结构的平面图。功率半导体元件101具有SiC基板10(半导体基板)、层间绝缘膜52、绝缘保护膜60、源极电极21、栅极焊盘电极92、温度读出二极管(temperature sense diode)40以及读出焊盘(sense pad)电极93。
SiC基板10跨越元件区域RE和末端区域RT(图3)。绝缘保护膜60覆盖设置有层间绝缘膜52、源极电极21、栅极焊盘电极92、温度读出二极管40以及读出焊盘电极93的SiC基板10。绝缘保护膜60具有使源极电极21、栅极焊盘电极92以及读出焊盘电极93分别至少局部地暴露的开口部OP。优选的是，开口部OP具有SiC基板10的面积的一半以上的面积。
读出焊盘电极93具有阳极焊盘电极93a和阴极焊盘电极93c。从阳极焊盘电极93a如图5所示那样延伸出具有配置于SiC基板10的中央附近的顶端的布线部。从阴极焊盘电极93c也如图5所示那样延伸出具有配置于SiC基板10的中央附近的顶端的布线部。在这些顶端配置有温度读出二极管40。温度读出二极管40具有形成pn结的阳极区域和阴极区域。温度读出二极管40被绝缘保护膜60覆盖。通过检测温度读出二极管40的正向电压，能够测定温度读出二极管40的温度。通过使温度读出二极管40位于SiC基板10的中央，能够更精确地探测功率半导体元件101的代表性的温度。在探测出的温度变得过高时可以进行切断功率半导体元件101的电流的控制，由此能够从异常状态保护功率半导体元件101。
图6是概略性地表示功率半导体元件101的角部CN附近(区域VI(图4))的结构的局部平面图。图7是沿着线VII-VII(图3和图6)的概略性的局部截面图。此外，图7的视野与图2的视野同样。功率半导体元件101除了具有前述的构件以外，还具有栅极绝缘膜41、栅极电极42、层间绝缘膜51以及漏极电极31。层间绝缘膜51和层间绝缘膜52可以用相同的材料同时形成，以下将它们还总称为层间绝缘膜50。
SiC基板10(图7)具有n型基板11(单晶基板)、n型的缓冲层12以及半导体层13。SiC基板10可以具有100μm以下的厚度。缓冲层12在n型基板11的上表面上外延形成。半导体层13隔着缓冲层12形成在n型基板11上。半导体层13具有跨越元件区域RE和末端区域RT的n型的漂移层13a、p型的基极区域13b、配置于元件区域RE的n型的源极区域13c以及配置于末端区域RT的p型的保护环区域13d。源极区域13c通过基极区域13b来与漂移层13a隔开。在n型基板11的下表面上设置有漏极电极31。功率半导体元件101用于处理流过漏极电极31与源极电极21之间的电流，通过栅极电极42的电压控制来进行对该电流的开关动作。
栅极绝缘膜41覆盖源极区域13c与漂移层13a之间的基极区域13b。栅极电极42隔着栅极绝缘膜设置于源极区域13c与漂移层13a之间的基极区域13b上。通过由此构成的MOS构造，能够将源极区域13c与漂移层13a之间的基极区域13b用作MOSFET的沟道。在元件区域RE中，源极电极21与SiC基板10的源极区域13c相接。
层间绝缘膜52在末端区域RT中在SiC基板10上具有外缘B1。此外，在图7中示出了层间绝缘膜52的侧壁整体是垂直的情况，但是在侧壁倾斜的情况下，可以由侧壁的下端规定外缘B1。源极电极21在末端区域RT中在层间绝缘膜52上具有外缘B3。外缘B3配置于比外缘B1靠内侧的位置。绝缘保护膜60覆盖层间绝缘膜52的外缘B1和源极电极21的外缘B3，在源极电极21上具有内缘B2。绝缘保护膜60的外缘配置于比层间绝缘膜52的外缘B1靠外侧的位置。此外，关于图6所示的形状，可以通过利用光学显微镜观察功率半导体元件101来掌握。
在末端区域RT的角部CN(图6)，层间绝缘膜52的外缘B1具有曲率半径R1，绝缘保护膜60的内缘B2具有曲率半径R2，源极电极21的外缘B3具有曲率半径R3。曲率半径R2大于曲率半径R1。优选的是，曲率半径R2为曲率半径R1的105％以上。另外，优选的是，曲率半径R2为100μm以上且2000μm以下。另外，优选的是，曲率半径R3小于曲率半径R1。
在图6中，虚拟线HA将具有90°的角度的角部CN以45°的角度进行二等分。即，虚拟线HA对应于末端区域RT的角部CN的半角。
层间绝缘膜52的外缘B1的曲线部分的曲率半径在虚拟线HA上的位置L1处具有最小值。在本实施方式中，外缘B1的曲率半径不仅在位置L1处，还在其附近具有与该最小值对应的一定的曲率半径。因此，外缘B1的曲线部分在角部CN处为圆弧，可以基于该圆弧的形状计算曲率半径R1。
同样地，绝缘保护膜60的内缘B2的曲线部分的曲率半径在虚拟线HA上的位置L2处具有最小值。在本实施方式中，内缘B2的曲率半径不仅在位置L2处，还在其附近具有与该最小值对应的一定的曲率半径。因此，内缘B2的曲线部分在角部CN处为圆弧，可以基于该圆弧的形状计算曲率半径R2。
同样地，源极电极21的外缘B3的曲线部分的曲率半径在虚拟线HA上的位置L3处具有最小值。在本实施方式中，外缘B3的曲率半径不仅在位置L3处，还在其附近具有与该最小值对应的一定的曲率半径。因此，外缘B3的曲线部分在角部CN处为圆弧，可以基于该圆弧的形状计算曲率半径R3。
但是，外缘B1、内缘B2以及外缘B3的形状不限定于图6所示的形状。稍后叙述这些缘形状的变形例。
绝缘保护膜60、层间绝缘膜52以及密封构件390(图2)的材料互不相同。绝缘保护膜60包含有机物，可以由有机物构成。优选的是，绝缘保护膜60包含聚酰亚胺，可以由聚酰亚胺构成。也可以使用硅酮(silicone)树脂以代替聚酰亚胺。绝缘保护膜60将源极电极21的外缘B3的至少一部分与密封构件390(图2)之间隔开。由此，从密封构件390施加到源极电极21的外缘B3的应力得以抑制。
层间绝缘膜52包含无机物，可以由无机物构成。绝缘保护膜60的线膨胀率大于层间绝缘膜52的线膨胀率。密封构件390包含热固化性树脂。优选的是，热固化性树脂包含环氧树脂。密封构件390可以包含分散于树脂中的无机填料。层间绝缘膜52使源极电极21的外缘B3与SiC基板10之间绝缘。层间绝缘膜52可能被施加与功率半导体元件101的耐电压相当的高电压(例如1200V左右)，因此对层间绝缘膜52要求高的耐电压性能。因此，优选的是，层间绝缘膜52的材料具有高的绝缘破坏电场强度，与此关联地，优选为不易吸收水分的材料。
密封构件390的线膨胀率大于绝缘保护膜60的线膨胀率。层间绝缘膜52的线膨胀率小于密封构件390的线膨胀率。
(制造方法)
图8是概略性地表示功率半导体元件101(图7)的制造方法的流程图。图9～图13是概略性地表示功率半导体元件101的制造方法的第一～第五工序的局部截面图。
参照图9，在步骤S1(图8)中，准备SiC基板10。具体地说，在n型基板11的上表面上，将n型的缓冲层12和n型的半导体层13按顺序通过外延生长来形成。此外，半导体层13的一部分直接被用作漂移层13a(图7)。关于半导体层13的杂质浓度和厚度，可以根据所要求的耐电压来决定。缓冲层12用于使n型基板11的缺陷等的影响不易传递到半导体层13，缓冲层12的厚度优选为0.1μm以上，更优选为0.3μm以上。此外，缓冲层12的厚度通常在10μm以下就足够。
参照图10，在步骤S2(图8)中，通过向半导体层13的离子注入，形成p型的基极区域13b、p型的保护环区域13d以及n型的源极区域13c。关于离子注入，能够通过使用包括抗蚀剂等的注入掩模来在半导体层13上选择性地进行。作为用于赋予p型的杂质，例如使用硼(B)或铝(Al)。作为用于赋予n型的杂质，例如使用磷(P)或氮(N)。基极区域13b和保护环区域13d可以同时形成，但是优选的是，通过将它们分别形成，使保护环区域13d比基极区域13b深。之后，为了使被注入的杂质具有电活性，使用热处理装置(未图示)对SiC基板10实施热处理。
接着，在步骤S3(图8)中，形成栅极构造。具体地说，首先，通过热氧化或沉积来形成栅极绝缘膜41。关于沉积，例如通过化学气相生长法来进行。在栅极绝缘膜41上，例如通过使n型多晶硅层沉积来形成栅极电极42。接着，对栅极电极42进行图案化。通过该图案化，在元件区域RE中，从源极区域13c的一部分上去除栅极电极42。另外，在末端区域RT中去除栅极电极42。并且，栅极绝缘膜41中的被暴露的部分通过光刻技术和蚀刻技术被去除。
参照图11，接着，通过沉积和图案化来形成层间绝缘膜50。被沉积的材料例如是氮化硅(SixNy)或氧化硅(SiO2)。如果考虑到使得能够在高温(150℃以上)和高湿(70％RH以上)的至少某一个环境下进行可靠的电流切断，层间绝缘膜52的厚度优选为0.5μm以上且2.0μm以下。
此外，可以由上述n型多晶硅层的一部分区域和通过对该一部分区域的一部分注入硼(B)等来形成的p型多晶硅层形成温度读出二极管40(图5)。作为变形例，也可以沉积p型多晶硅层以代替n型多晶硅层，由其一部分区域和通过对该一部分区域的一部分的杂质注入来形成的n型多晶硅层形成温度读出二极管40。另外，作为其它变形例，也可以在层间绝缘膜50上形成温度读出二极管40。
参照图12，在步骤S4(图8)中，通过金属(包括合金)的沉积和图案化来形成源极电极21。具体地说，例如铝、铝合金或镍被沉积。作为铝合金，例如可以使用铝-硅(Al-Si)合金或铝-硅-铜(Al-Si-Cu)合金。为了防止此时沉积的材料与SiC基板10的SiC之间的相互扩散，也可以预先形成包括钛或氮化钛(TiN)等钛化合物的阻挡金属层。由此能够进一步提高可靠性。
参照图13，在步骤S5(图8)中，形成绝缘保护膜60。绝缘保护膜60的材料例如是聚酰亚胺树脂或硅酮树脂。为了对绝缘保护膜60高精度地赋予期望的形状，优选使用光刻技术，也可以与其并用蚀刻技术。如果在绝缘保护膜60的材料中使用感光性树脂，则能够省略其蚀刻。特别是在该感光性树脂为正型的情况下，在光刻技术中的曝光工序中，成为绝缘保护膜60的感光性树脂膜中的源极电极21上的部分(图6中的比源极电极21的外缘B3靠内侧的部分)起因于来自构成源极电极21的金属的光的反射而受到相对高的曝光量。相反地，成为绝缘保护膜60的感光性树脂膜中的远离源极电极21的部分(图6中的比源极电极21的外缘B3靠外侧的部分)受到相对低的曝光量。起因于这样的曝光量的差异，容易使绝缘保护膜60的外缘侧的角部的曲率半径(图6中的绝缘保护膜60的外缘与虚拟线HA的交点附近的该外缘的曲率半径)变小，相反地，容易使绝缘保护膜60的内缘B2侧的角部的曲率半径R2(图6)变大。因此，在使用感光性树脂的情况下，容易形成具有前述的R2>R1的关系的绝缘保护膜60。但是，形成方法不限定于此，也可以使用丝网印刷技术或描画涂布技术。接着，根据需要，通过机械加工来去除SiC基板10的下表面侧，由此减少SiC基板10的厚度。例如，使用具有包括氧化铝或金刚石的磨粒的磨石对SiC基板10的下表面进行磨削。
再次参照图7，在步骤S6(图8)中，在SiC基板10的下表面上形成漏极电极31。例如，厚度600nm左右的镍膜通过溅射法被成膜。在该情况下，优选的是，首先，厚度100nm左右的镍膜被成膜，接着，该膜通过激光照射被退火，接着厚度500nm左右的镍膜被层叠。通过这样的退火，得到SiC基板10与漏极电极31的更良好的连接，因此能够降低功率半导体元件101的导通电阻。优选的是，在镍膜上形成例如包括金或银的表面保护膜以防止氧化。由此，在漏极电极31通过焊料被接合时，防止起因于漏极电极31的表面氧化的、焊料润湿性的下降。因此，得到更良好的接合状态。表面保护膜例如包括金或银。
通过以上的工序来得到功率半导体元件101。
(实验结果)
图14是表示曲率半径的比率R2/R1(参照图6)与热循环后的功率模块301的不良率的关系的实验结果的曲线图。具体地说，在对功率模块301将-50℃与175℃之间的温度变化赋予1000循环之后，测定出漏电流。在漏电流的值与正常值相比增大了3个数量级以上的情况下，判定为功率模块301发生故障。
进行该试验的结果获知：如果比率R2/R1为1以上，换言之如果曲率半径R2为曲率半径R1以上，则能够降低不良率。另外，获知：如果比率R2/R1小于1，则不良率急剧增大，因此为了更可靠地降低不良率，优选的是，比率R2/R1大于1，换言之曲率半径R2大于曲率半径R1。
对不良品的绝缘保护膜60进行调查，看到了从其内缘B2开始的龟裂。推测出该龟裂起因于构件间的线膨胀率的差异，推测出特别是起因于在升温时被绝缘保护膜60包围的密封构件390对绝缘保护膜60施加的应力ST(图2)。
(效果)
如上所述，绝缘保护膜60的内缘B2(图6)的曲线部分一般来说容易成为绝缘保护膜60的龟裂的起点。根据本实施方式，通过使曲率半径R2比曲率半径R1大，内缘B2不易成为绝缘保护膜60的龟裂的起点。并且，通过使曲率半径R1比曲率半径R2相对小，在末端区域RT的角部CN进一步确保绝缘保护膜60中的通过层间绝缘膜52和源极电极21加高的部分的宽度。具体地说，进一步确保图2中绝缘保护膜60的上部的宽度WD。由此，针对应力ST(图2)的绝缘保护膜60的耐受性提高。因此，能够抑制绝缘保护膜60的破坏。
密封构件390可以包含热固化性树脂。在该情况下，密封构件390比凝胶材料硬，因此从密封构件390施加到绝缘保护膜60的应力容易变大。根据本实施方式，即使在这样大的应力下也能够抑制绝缘保护膜60的破坏。密封构件390可以包含分散于热固化性树脂中的无机填料。在该情况下，从密封构件390施加到绝缘保护膜60的应力可能变得更大。根据本实施方式，即使在这样大的应力下也能够抑制绝缘保护膜60的破坏。
密封构件390的线膨胀率可以大于绝缘保护膜60的线膨胀率。根据本实施方式，能够有效地抑制起因于因该线膨胀系数的差异产生的应力的绝缘保护膜60的破坏。
层间绝缘膜52的线膨胀率可以小于密封构件390的线膨胀率。在该情况下，层间绝缘膜52的外缘的外侧的绝缘保护膜60的破坏得以抑制。
作为SiC基板10的材料的SiC具有高的绝缘破坏电场强度。利用该特性，能够将SiC基板10的末端区域RT部分的宽度(图2和图4中的横向的尺寸)例如减小到与Si的情况相比而言的1/10左右。在该情况下，绝缘保护膜60的宽度也需要抑制到例如1/10左右。因此，难以通过单纯地增大绝缘保护膜60的宽度来确保绝缘保护膜60的机械强度。根据本实施方式，即使在这样的限制下也能够抑制起因于应力的绝缘保护膜60的破坏。换言之，本实施方式在将SiC基板10用作半导体基板的情况下特别有效。此外，半导体基板的材料如稍后详细叙述的那样不限定于SiC。不论半导体基板的材料是什么材料都能够获得提高针对应力ST(图2)的绝缘保护膜60的耐受性这样的前述的效果。
SiC基板10可以具有100μm以下的厚度。由此，具有能够抑制沿着厚度方向的电路径的电阻这样的优点。另一方面，薄的SiC基板10容易翘曲，起因于该翘曲而施加到绝缘保护膜60的应力可能增大。根据本实施方式，能够抑制起因于该应力增大的绝缘保护膜60的破坏。
绝缘保护膜60的开口部OP(图4)的面积优选为SiC基板10的面积的一半以上。由此，能够在功率半导体元件101的更大的区域设置与外部的电连接(例如接合线的连接)。
优选的是，曲率半径R3(图6)小于曲率半径R1。由此，第一，在末端区域RT的角部CN，绝缘保护膜60中的通过源极电极21加高的部分的宽度变得更大(参照图2)。由此，针对在源极电极21上施加到绝缘保护膜60的内缘的应力ST(图2)的耐受性进一步提高。因此，能够进一步抑制绝缘保护膜60的破坏。第二，在末端区域RT的角部CN，即使在制造工序中的图案化误差大的情况下，也能够将源极电极21的外缘B3更可靠地配置于层间绝缘膜52上(参照图7)。
另外，通过使曲率半径R2比曲率半径R1大(参照图6)，在制造时的湿工序后，在绝缘保护膜60的内缘B2的曲线部附近不易产生积液。例如，在作为绝缘保护膜60的聚酰亚胺膜的图案通过光刻技术被图案化时的显影工序后不易产生显影液的积液。由此，能够减轻起因于积液的问题、典型的是外观异常。基于该观点，优选的是，曲率半径R2被设为曲率半径R1的1.5倍以上。
(关于缘形状的变形例)
在本实施方式中，如参照图6来前述的那样，外缘B1、内缘B2以及外缘B3分别在虚拟线HA的附近具有圆弧形状，能够基于各圆弧形状计算曲率半径R1、曲率半径R2以及曲率半径R3。然而，这些缘形状不限定于图6所示的形状。
具体地说，也可以使用在角部CN处层间绝缘膜52的外缘B1的曲线部分实质上不被视为圆弧的形态。在该情况下，也典型地，在角部CN，外缘B1的曲线部分的曲率半径在虚拟线HA上的位置L1处具有最小值。如果这样，则能够在位置L1处计算曲率半径R1。与此不同地，在外缘B1的曲线部分在偏离虚拟线HA的位置处具有最小值的情况下，可以计算该最小值来作为曲率半径R1。在此，关于曲线上的某位置处的曲率半径，能够通过在以该位置为中心的直径10μm的范围内对于曲线拟合圆弧来决定。
同样地，也可以使用在角部CN处绝缘保护膜60的内缘B2的曲线部分实质上不被视为圆弧的形态。在该情况下，也典型地，在角部CN，内缘B2的曲线部分的曲率半径在虚拟线HA上的位置L2处具有最小值。如果这样，则能够在虚拟线HA上的位置处计算曲率半径R2。与此不同地，在内缘B2的曲线部分在偏离虚拟线HA的位置处具有最小值的情况下，可以计算该最小值来作为曲率半径R2。在此，关于曲线上的某位置处的曲率半径，能够通过在以该位置为中心的直径10μm的范围内对于曲线拟合圆弧来决定。
同样地，也可以使用在角部CN处源极电极21的外缘B3的曲线部分实质上不被视为圆弧的形态。在该情况下，也典型地，在角部CN，外缘B3的曲线部分的曲率半径在虚拟线HA上的位置L3处具有最小值。如果这样，则能够在虚拟线HA上的位置处计算曲率半径R3。与此不同地，在外缘B3的曲线部分在偏离虚拟线HA的位置处具有最小值的情况下，可以计算该最小值来作为曲率半径R3。在此，关于曲线上的某位置处的曲率半径，能够通过在以该位置为中心的直径10μm的范围内对于曲线拟合圆弧来决定。
此外，角部CN处的曲率半径R1、曲率半径R2以及曲率半径R3是关于朝向SiC基板10的缘具有凸形状的曲线形状的值。朝向反方向的凸形状在上述的曲率半径的计算中被忽略。
(关于其它变形例)
在本实施方式中，详述了栅极构造为平面型的情况，但是栅极构造也可以是沟槽型。另外，关于n沟道型MOSFET进行了说明，但是也可以通过使p型和n型的导电型倒置来制造p沟道型的MOSFET。另外，示出了在末端区域RT中半导体层13具有保护环区域13d的形态，但是可以根据对功率半导体元件101要求的耐电压来适当选择末端区域RT中的杂质区域的结构。
另外，关于半导体基板为SiC基板、即整体上由SiC构成的基板的情况进行了说明，但是也可以代替SiC基板而使用具有由SiC构成的部分和由SiC以外的半导体构成的部分的半导体基板。或者，也可以使用不具有由SiC构成的部分的半导体基板、典型的是硅(Si)基板。
另外，作为功率半导体元件，关于MOSFET进行了详述，但是功率半导体元件不限定于此。功率半导体元件例如是开关元件、二极管元件或它们的组合。开关元件例如是MISFET(金属-绝缘体-半导体-场效应晶体管：Metal Insulator Semiconductor Field EffectTransistor)或IGBT(绝缘栅极双极晶体管：Insulated Gate Bipolar Transistor)。二极管元件例如是肖特基势垒二极管。
另外，也可以代替温度读出二极管40而设置其它读出元件。另外，也可以省略读出焊盘电极93和温度读出二极管40。
<实施方式2>
(结构)
图15是概略性地表示本实施方式2中的功率模块302(电力用半导体装置)的结构的截面图。图16是概略性地表示图15的一部分的局部截面图。图17是概略性地表示包括在功率模块302中的功率半导体元件102(电力用半导体装置)的结构的局部截面图。
功率半导体元件102(图17)在源极电极21上具有金属层22。金属层22具有外端面(图16和图17的各图中的金属层22的右侧面)。该外端面与绝缘保护膜60的内端面(图16和图17的各图中的绝缘保护膜60的左侧面)彼此相向。在本实施方式中，金属层22的外端面与绝缘保护膜60的内端面彼此相接。具体地说，金属层22与绝缘保护膜60的内缘B2相接。并且，在本实施方式中，可以如图16和图17的各图所示那样，金属层22的整个外端面与绝缘保护膜60的内端面相接。金属层22将包括绝缘保护膜60的开口部OP的空间局部地填埋。优选的是，金属层22仅配置于绝缘保护膜60的开口部OP的内侧。金属层22优选为镀层。例如，源极电极21包括铝或铝合金，金属层22包括镍和铜的至少某一种。优选的是，在厚度方向(图17中的纵向)上，绝缘保护膜60比金属层22更突出。以面内方向(图16中的横向)为基准，绝缘保护膜60的侧面在内缘B2处具有角度AG1，在外缘处具有角度AG2。角度AG1优选为小于90°，更优选为60°以下，进一步优选为45°以下。典型地，角度AG1与角度AG2为相同程度。此外，关于除此以外的结构，与上述的功率半导体元件101(图7：实施方式1)大致相同，因此对相同或对应的要素附加相同的符号，不重复其说明。
功率模块302具有焊料层351(图15)。焊料层351将引线框架371与金属层22(图16)相互连接。密封构件390(图16)隔着金属层22覆盖功率半导体元件102的源极电极21。因此，在功率模块302中，引线框架经由焊料层分别连接于功率半导体元件102的上表面和下表面。此外，关于除此以外的结构，与前述的功率模块301(图1和图2：实施方式1)大致相同，因此对相同或对应的要素附加相同的符号，不重复其说明。
(制造方法)
图18是概略性地表示本实施方式2中的功率半导体元件102的制造方法的流程图。此外，到步骤S6为止，可以进行与实施方式1(图8)同样的工序。在本实施方式2中，在步骤S7(图18)中，在源极电极21上形成金属层22。以下，详述在该工序中使用镀敷法的情况。
首先，源极电极21的表面通过等离子体清洗或溅射被清洁化。由此，源极电极21上的有机物残渣通过利用等离子体的氧化分解或溅射被去除。接着，通过利用酸清洗的脱脂处理等，源极电极21的表面被蚀刻。由此源极电极21的表面变粗糙，从而使之后的工序中的对处理液的反应性提高。接着，对该表面进行锌酸盐处理。具体地说，一边去除源极电极21的表面氧化膜，一边形成锌覆膜。
接着，在该覆膜上进行无电解Ni镀敷。具体地说，首先，源极电极21的表面(例如被Zn覆盖的Al合金覆膜)被浸渍于无电解Ni镀敷液。于是，由于Zn与Ni相比标准氧化还原电位贱，因此在Al合金上析出Ni。当由此表面被Ni覆盖时，通过包含在镀敷液中的还原剂的作用，自催化地析出Ni。但是，在该自催化的析出时，还原剂的成分进入镀层，因此无电解Ni镀敷覆膜成为合金，另外，若还原剂的浓度高则成为非晶质。一般将次亚磷酸用作还原剂，因此在无电解Ni镀敷中含有P。无电解Ni镀敷的厚度优选为1μm以上，更优选为3μm以上，例如进行5μm左右。
在上述的无电解Ni镀层上，进行置换型的无电解Au镀敷。置换型的无电解Au镀敷的厚度难以大于0.1μm，一般来说0.05μm左右，但是作为焊料层351的基底，该程度的厚度就足够。
通过以上内容，得到功率半导体元件102。此外，为了从这样制造的功率半导体元件102得到功率模块302，首先，在功率半导体元件102的上表面和下表面，经由焊料层351和焊料层361分别连接引线框架371和引线框架372。之后，通过利用模制树脂的密封来形成密封构件390。
(实验结果)
图19是表示功率模块302(图16)所具有的功率半导体元件102的金属层22的厚度与在短路时直到功率半导体元件102破坏为止的时间的关系的实验结果的曲线图。根据该结果可知，为了延长直到破坏为止的时间，金属层22的厚度优选为1μm以上，更优选为3μm以上。
(效果)
根据本实施方式，通过源极电极21上的金属层22的热容量，能够延长在短路时直到功率半导体元件102破坏为止的时间。由此，对瞬间性的短路的耐受性提高。另外，即使在持续性的短路的情况下，如果直到破坏为止的时间足够长，则也能够确保用于利用连接于功率半导体元件102的电路进行保护动作的时间。因此，能够抑制功率半导体元件102的故障的产生。
金属层22优选为镀层。由此，与蒸镀法或溅射法等真空成膜法相比，能够以高的成膜速度形成金属层22。因此，即使在金属层22的厚度大的情况下，也能够以高的生产率形成金属层22。
金属层22具有与绝缘保护膜60的内缘B2相接的外缘。由此，金属层22与源极电极21不同地，不会加高绝缘保护膜60的最上部。因此，与为了增大热容量而单纯地增大源极电极21的厚度的情况相比，能够抑制绝缘保护膜60的纵横比。因此，避免起因于高纵横比的绝缘保护膜60的强度下降。因此，能够更可靠地防止绝缘保护膜60的破坏。
金属层22将包括绝缘保护膜60的开口部OP的空间局部地填埋。由此，从密封构件390施加到绝缘保护膜60的应力ST1(图16)与实施方式1的情况下的应力ST(图2)相比降低。因此，能够更可靠地防止绝缘保护膜60的破坏。
另外，通过使曲率半径R2比曲率半径R1大(参照图6)，根据与抑制起因于来自密封构件390的应力ST(图2：实施方式1)的绝缘保护膜60的破坏同样的原因，抑制起因于来自金属层22的应力ST2(图16)的绝缘保护膜60的破坏。
绝缘保护膜的角度AG1优选为60°以下，更优选为45°以下。在该情况下，能够降低上述应力ST2。
另外，作为金属层22的材料，使用适于焊料接合的材料，由此能够代替接合线350而通过焊料层351将引线框架371接合到功率半导体元件102。由此，能够降低接合电阻。另外，通过设置焊料层351和引线框架371，对功率半导体元件102的上表面和下表面分别附加焊料层和引线框架的热容量。由此，能够进一步延长在短路时直到功率半导体元件102破坏为止的时间。
另外，通过使曲率半径R2比曲率半径R1大(参照图6)，在制造时的绝缘保护膜60的开口部OP内的镀敷处理中，在绝缘保护膜60的内缘B2的曲线部附近不易产生积液。由此，能够减轻起因于在积液中局部地产生的氧化的外观异常。基于该观点，根据本发明人的实验，曲率半径R2优选为曲率半径R1的1.5倍以上。
优选的是，绝缘保护膜60在厚度方向(图17中的纵向)上比金属层22更突出。由此，在金属层22上形成焊料层351(图15)时，熔化的焊料不易泄漏到绝缘保护膜60的开口部OP外。因此，防止焊料层351过度地扩展。
<实施方式3>
图20是概略性地表示本实施方式3中的功率半导体元件103(电力用半导体装置)的结构的局部截面图。在本实施方式中，设置有层间绝缘膜51A和层间绝缘膜52A以代替层间绝缘膜51和层间绝缘膜52(图7)。层间绝缘膜51A和层间绝缘膜52A包含硅、硼以及磷。优选的是，层间绝缘膜51A和层间绝缘膜52A包含上述材料的玻璃、即BPSG(Boro-PhosphoSilicate Glass：硼-磷-硅酸盐玻璃)，可以由BPSG构成。源极电极21A具有晶界CB，具有设置有位于晶界CB上的凹陷DT的表面。
接着，说明功率半导体元件103的制造方法的例子。首先，到图10所示的工序为止，与实施方式1同样地进行。接着，使用含有1.5～3.5重量百分比左右的硼和6.0～9.0摩尔百分比左右的磷的硅酸盐玻璃，形成层间绝缘膜51A和层间绝缘膜52A。接着，与实施方式1同样地形成源极电极21A。接着，对源极电极21A实施热处理。由此，对源极电极21赋予上述的构造。热处理的温度优选为400℃以上。之后，通过经过与实施方式1同样的工序，得到功率半导体元件103。源极电极21A的热处理的时机优选为源极电极21A的沉积后且绝缘保护膜60的形成前。
根据如上述那样的制造方法，能够使层间绝缘膜52A的表面粗糙度比半导体层13的表面粗糙度大，且能够使源极电极21A的表面粗糙度比层间绝缘膜52A的表面粗糙度大。通过使层间绝缘膜52A的表面粗糙度大，层间绝缘膜52A与绝缘保护膜60之间的密合性提高。另外，通过使源极电极21A的表面粗糙度大，源极电极21A与绝缘保护膜60之间的密合性提高。由此，抑制起因于热循环的绝缘保护膜60的剥离。
关于表面粗糙度，可以根据与图20对应的视野下的光学显微镜照片中的界面进行计算。以避免受到起因于功率半导体元件103所具有的构件的组合的凹凸的影响的方式选择表面粗糙度的测定范围。例如，不使起因于MOS栅极构造的存在的源极电极21A的表面的高低差反映到表面粗糙度的值。为此目的，例如可以仅在未设置MOS栅极构造的区域的上方进行源极电极21A的表面粗糙度测定。计算表面粗糙度时的基准长度依赖于上述测定范围的大小，例如为10μm左右。此外，在半导体层具有沟槽构造的情况下，以避免受到沟槽构造的影响的方式选择表面粗糙度的测定范围。
(效果)
根据本实施方式，层间绝缘膜52包含硅、硼以及磷。由此，容易使层间绝缘膜52的缘处的厚度变化平稳。因此，能够抑制层间绝缘膜52的缘的附近的、覆盖层间绝缘膜52的膜的形状的紊乱。因此，能够抑制层间绝缘膜52的缘的附近的、覆盖层间绝缘膜52的膜的剥离。特别是，能够抑制层间绝缘膜52的外缘的附近的绝缘保护膜60的剥离。
另一方面，通过如上述那样层间绝缘膜52的缘变得平稳，起因于该缘的源极电极21的高低差VL(图7和图17：实施方式1及2)几乎不再存在。其结果，源极电极21与绝缘保护膜60之间的、基于高低差VL的锚固效应几乎消失。这导致源极电极21与绝缘保护膜60之间的密合性的下降，但是根据本实施方式，该下降基于以下的原因得以补偿。
源极电极21具有设置有位于晶界CB上的凹陷DT的表面。由于该凹陷DT的存在，源极电极21能够具有足够大的表面粗糙度。因此，能够提高源极电极21与绝缘保护膜60之间的密合性。
<实施方式4>
(结构)
图21是以与图16(实施方式2)同样的视野概略性地表示本实施方式4中的功率模块304(电力用半导体装置)的结构的局部截面图。图22是概略性地表示包括在功率模块304(图21)中的功率半导体元件104(电力用半导体装置)的结构的局部截面图。
金属层22具有外端面FE。绝缘保护膜60具有与金属层22的外端面FE相向的内端面FI。在本实施方式中，绝缘保护膜60的内端面FI与金属层22的外端面FE隔着空隙70彼此相向。空隙70将绝缘保护膜60的内端面FI与金属层22的外端面FE之间至少局部地隔开，在图21和图22所示的例子中，空隙70将绝缘保护膜60的内端面FI与金属层22的外端面FE之间完全隔开。在此，空隙70是将绝缘保护膜60的内端面FI与金属层22的外端面FE之间以微小距离隔开的空间，该微小距离例如为0.01μm以上且10μm以下。
此外，关于上述以外的结构，与前述的功率半导体元件102(图17：实施方式2)大致相同，因此对相同或对应的要素附加相同的符号，不重复其说明。
(制造方法)
到步骤S6(图18)为止，可以进行与实施方式2的情况同样的工序。在本实施方式中，在步骤S7(图18)中，进行以下的处理。
首先，与实施方式2的情况同样地，源极电极21的表面通过等离子体清洗或溅射被清洁化。由此，源极电极21上的有机物残渣通过利用等离子体的氧化分解或溅射被去除。
接着，通过对上述表面进行锌酸盐处理，来形成锌覆膜。通过该覆膜上的无电解镀敷，形成无电解Ni镀层。在该无电解Ni镀层上，进行置换型的无电解Au镀敷。如以上那样，通过镀敷法形成金属层22。在该情况下，与蒸镀法或溅射法相比，能够以高的成膜速度形成金属层22。因此，即使在金属层22的厚度大的情况下，也能够以高的生产率形成金属层22。此外，在这样的生产率不是问题的情况下，可以应用蒸镀法或溅射法等其它方法。
接着，通过清洗处理去除镀敷液。接着，通过旋转干燥等，去除使用于清洗处理的液体(例如纯水)。
接着，例如使用烘炉进行加热处理。由此，在设置于源极电极21上的金属层22与绝缘保护膜60之间形成空隙70。如果加热处理的温度过低，则可能空隙70完全不形成、或者只能形成得不充分。因此，加热处理的温度优选为60℃以上，更优选为80℃以上。另一方面，如果加热处理的温度过高，则起因于表面氧化而金属层22的焊料润湿性可能过度地下降。另外，如果加热处理的温度过高，则空隙70可能过度地形成。因此，加热处理的温度优选为250℃以下，更优选为150℃以下。
图23是例示图22的一部分的电子显微镜照片。此外，在图中，膜71是为了进行利用电子显微镜的观察而形成的，不是功率半导体元件的结构。
(效果)
根据本实施方式，在金属层22与绝缘保护膜60之间设置空隙70。由此，能够显著地提高在前述的实施方式2中参照图16来说明的应力ST2的降低效果。因此，能够进一步抑制绝缘保护膜60的破坏。
<实施方式5>
图24是以与图22同样的视野概略性地表示本实施方式5中的功率半导体元件105(电力用半导体装置)的结构的局部截面图。
在本实施方式中，使用层间绝缘膜51A、52A(图20：实施方式3)以代替层间绝缘膜50(图22：实施方式4)。另外，使用源极电极21A(图20：实施方式3)以代替源极电极21(图22：实施方式4)。
关于上述以外的结构，与前述的功率半导体元件104(图22：实施方式4)大致相同，因此对相同或对应的要素附加相同的符号，不重复其说明。此外，本实施方式的功率半导体元件105也与构成功率模块304的功率半导体元件104(图21：实施方式4)大致同样地可以构成功率模块。
<实施方式6>
图25是以与图24同样的视野概略性地表示本实施方式6中的功率半导体元件106(电力用半导体装置)的结构的局部截面图。在本实施方式中，绝缘保护膜60的内端面FI与金属层22的外端面FE局部地彼此相接。因此，空隙70将绝缘保护膜60的内端面FI与金属层22的外端面FE之间仅局部地隔开。优选的是，金属层22的外端面FE在厚度方向(图25中的纵向)上以50％以上的比例面对空隙70。更优选的是，空隙70如图25所示那样不到达至源极电极21A的表面(图中的上表面)，与该表面分离。在该情况下，金属层22与绝缘保护膜60在源极电极21A上相接。
关于上述以外的结构，与前述的功率半导体元件105(图24：实施方式5)大致相同，因此对相同或对应的要素附加相同的符号，不重复其说明。此外，也可以将如本实施方式6(图25)那样金属层22与绝缘保护膜60构成空隙70且彼此相接的特征应用于实施方式4(图22)的功率半导体元件104。另外，本实施方式的功率半导体元件106也与构成功率模块304的功率半导体元件104(图21：实施方式4)大致同样地可以构成功率模块。
根据本实施方式，绝缘保护膜60的内端面FI与金属层22的外端面FE彼此相接。这样相接的部位抑制来自外部环境的水分侵入源极电极21A的表面。由此，抑制源极电极21A的腐蚀。因此，能够提高功率半导体元件106的可靠性。
特别是，在如图25所示那样金属层22与绝缘保护膜60在源极电极21A上相接的情况下，源极电极21A的表面被金属层22与绝缘保护膜60之间覆盖。由此，进一步抑制起因于水分的侵入的源极电极21A的腐蚀。因此，能够进一步提高功率半导体元件106的可靠性。
<实施方式7>
在本实施方式7中，说明应用了上述的实施方式1～6的任意方式所涉及的功率模块(电力用半导体装置)的电力变换装置。该应用不限定于特定的电力变换装置，以下，作为电力变换装置，关于三相的逆变器进行详述。
图26是概略性地表示应用了本实施方式7中的电力变换装置500的电力变换系统的结构的框图。电力变换系统包括电源400、电力变换装置500、负载600。
电源400是直流电源，向电力变换装置500供给直流电力。电源400能够包括各种部件，例如既能够包括直流系统、太阳能电池、蓄电池，也能够包括连接于交流系统的整流电路或AC/DC转换器。另外，也可以由将从直流系统输出的直流电力变换为规定的电力的DC/DC转换器构成电源400。
电力变换装置500是连接于电源400与负载600之间的三相的逆变器。电力变换装置500将从电源400供给的直流电力变换为交流电力，向负载600供给交流电力。电力变换装置500具有将直流电力变换为交流电力并输出的主变换电路501和将用于控制主变换电路501的控制信号输出到主变换电路501的控制电路503。
负载600是通过从电力变换装置500供给的交流电力被驱动的三相的电动机。电动机的用途不限于特定的用途，电动机可以搭载于各种电气设备。电动机例如面向混合动力汽车、电气汽车、铁道车辆、电梯或空调设备。
以下，说明电力变换装置500的详情。主变换电路501具有开关元件和续流二极管(未图示)。通过开关元件进行开关动作，从电源400供给的直流电力被变换为交流电力，并被供给到负载600。主变换电路501的具体的电路结构存在各种结构，本实施方式7所涉及的主变换电路501是二电平的三相全桥电路，能够包括6个开关元件以及与各个开关元件反并联的6个续流二极管。主变换电路501中的开关元件和续流二极管的至少某一个包括相当于上述的实施方式1～6的任意方式的半导体模块502。6个开关元件通过按每2个开关元件进行串联连接来构成了3组的上下臂。各上下臂构成全桥电路的各相(U相、V相以及W相)。而且，各上下臂的输出端子、即主变换电路501的3个输出端子连接于负载600。
另外，主变换电路501具有对主变换电路501的各开关元件进行驱动的驱动电路(未图示)。驱动电路既可以内置于半导体模块502，也可以与半导体模块502独立地设置于主变换电路501。驱动电路生成对开关元件进行驱动的驱动信号并供给到开关元件的控制电极。具体地说，驱动电路按照来自后述的控制电路503的控制信号，将使开关元件设为接通状态的驱动信号和使开关元件设为关闭状态的驱动信号输出到各开关元件的控制电极。在使开关元件维持接通状态的情况下，驱动信号是开关元件的阈值电压以上的电压信号(接通信号)，在使开关元件维持关闭状态的情况下，驱动信号是小于开关元件的阈值电压的电压信号(关闭信号)。
控制电路503以向负载600供给期望的电力的方式控制主变换电路501的开关元件。具体地说，基于应该向负载600供给的电力，计算主变换电路501的各开关元件应该成为接通状态的时间(接通时间)。例如，能够通过根据应该输出的电压对开关元件的接通时间进行调制的PWM(脉宽调制：Pulse Width Modulation)控制来控制主变换电路501。在各时间点，以向应该成为接通状态的开关元件输出接通信号、且向应该成为关闭状态的开关元件输出关闭信号的方式向主变换电路501所具有的驱动电路输出控制指令(控制信号)。驱动电路按照该控制信号向各开关元件的控制电极输出接通信号或关闭信号来作为驱动信号。
根据本实施方式7中的电力变换装置500，对主变换电路501的开关元件和续流二极管的至少某一个应用实施方式1～6的任意方式所涉及的半导体模块。由此，能够提高电力变换装置500的可靠性。
在上述本实施方式7中，作为电力变换装置，关于二电平的三相逆变器进行了详述，但是电力变换装置不限定于此。例如，电力变换装置也可以是三电平或多电平的逆变器以代替二电平。另外，电力变换装置的相数不限定于三相，例如也可以是单相。另外，负载也可以是代替交流电力而通过直流电力进行动作的负载，在该情况下，电力变换装置可以是DC/DC转换器或AC/DC转换器。另外，负载不限定于电动机，例如可以是放电加工机、激光加工机、感应加热烹调器或非接触器供电系统。另外，电力变换装置还能够用作太阳能发电系统和蓄电系统等的功率调节器。
此外，本发明能够在该发明的范围内将各实施方式自由地进行组合或者将各实施方式适当变形、省略。详细地说明了本发明，但是上述的说明在所有方式中均是例示的，本发明不限定于此。应理解不脱离本发明的范围而可设想未例示的无数个变形例。

Claims (20)

1.一种电力用半导体装置，具有包括角部的末端区域以及所述末端区域的内侧的元件区域，所述电力用半导体装置具备：
半导体基板，跨越所述元件区域和所述末端区域；
层间绝缘膜，在所述末端区域中在所述半导体基板上具有外缘；
电极，在所述元件区域中与所述半导体基板相接，在所述末端区域中在所述层间绝缘膜上具有外缘；以及
绝缘保护膜，直接覆盖所述层间绝缘膜的所述外缘的至少角部且覆盖所述电极的所述外缘，在所述电极上具有内缘，
在所述末端区域的所述角部，所述层间绝缘膜的所述外缘具有曲率半径R1，所述绝缘保护膜的所述内缘具有曲率半径R2，所述曲率半径R2大于所述曲率半径R1。
2.根据权利要求1所述的电力用半导体装置，其中，
所述绝缘保护膜包含有机物。
3.根据权利要求1或2所述的电力用半导体装置，其中，
所述层间绝缘膜包含无机物。
4.根据权利要求1或2所述的电力用半导体装置，其中，
所述绝缘保护膜的线膨胀率大于所述层间绝缘膜的线膨胀率。
5.根据权利要求1或2所述的电力用半导体装置，其中，
还具备覆盖所述电极和所述绝缘保护膜的密封构件。
6.根据权利要求5所述的电力用半导体装置，其中，
所述密封构件包含热固化性树脂。
7.根据权利要求6所述的电力用半导体装置，其中，
所述热固化性树脂包含环氧树脂。
8.根据权利要求5所述的电力用半导体装置，其中，
所述密封构件的线膨胀率大于所述绝缘保护膜的线膨胀率。
9.根据权利要求5所述的电力用半导体装置，其中，
所述层间绝缘膜的线膨胀率小于所述密封构件的线膨胀率。
10.根据权利要求1或2所述的电力用半导体装置，其中，
所述半导体基板的至少一部分包含碳化硅。
11.根据权利要求1或2所述的电力用半导体装置，其中，
所述半导体基板具有100μm以下的厚度。
12.根据权利要求1或2所述的电力用半导体装置，其中，
所述绝缘保护膜具有开口部，该开口部具有所述半导体基板的面积的一半以上的面积。
13.根据权利要求1或2所述的电力用半导体装置，其中，
所述层间绝缘膜的外缘的曲线部分的曲率半径和所述绝缘保护膜的所述内缘的曲率半径在与所述末端区域的所述角部的半角对应的虚拟线上具有最小值。
14.根据权利要求1或2所述的电力用半导体装置，其中，
所述层间绝缘膜包含硅、硼以及磷。
15.一种电力用半导体装置，具有包括角部的末端区域以及所述末端区域的内侧的元件区域，所述电力用半导体装置具备：
半导体基板，跨越所述元件区域和所述末端区域；
层间绝缘膜，在所述末端区域中在所述半导体基板上具有外缘；
电极，在所述元件区域中与所述半导体基板相接，在所述末端区域中在所述层间绝缘膜上具有外缘；以及
绝缘保护膜，覆盖所述层间绝缘膜的所述外缘和所述电极的所述外缘，在所述电极上具有内缘，
在所述末端区域的所述角部，所述层间绝缘膜的所述外缘具有曲率半径R1，所述绝缘保护膜的所述内缘具有曲率半径R2，所述曲率半径R2大于所述曲率半径R1，
在所述末端区域的所述角部，所述电极的所述外缘具有曲率半径R3，所述曲率半径R3小于所述曲率半径R1。
16.一种电力用半导体装置，具有包括角部的末端区域以及所述末端区域的内侧的元件区域，所述电力用半导体装置具备：
半导体基板，跨越所述元件区域和所述末端区域；
层间绝缘膜，在所述末端区域中在所述半导体基板上具有外缘；
电极，在所述元件区域中与所述半导体基板相接，在所述末端区域中在所述层间绝缘膜上具有外缘；以及
绝缘保护膜，覆盖所述层间绝缘膜的所述外缘和所述电极的所述外缘，在所述电极上具有内缘，
在所述末端区域的所述角部，所述层间绝缘膜的所述外缘具有曲率半径R1，所述绝缘保护膜的所述内缘具有曲率半径R2，所述曲率半径R2大于所述曲率半径R1，
在所述电极上还具备具有外端面的金属层，
所述绝缘保护膜具有与所述金属层的所述外端面相向的内端面。
17.根据权利要求16所述的电力用半导体装置，其中，
所述绝缘保护膜的所述内端面与所述金属层的所述外端面至少局部地彼此相接。
18.根据权利要求16或17所述的电力用半导体装置，其中，
所述绝缘保护膜的所述内端面与所述金属层的所述外端面隔着空隙彼此相向，该空隙将所述绝缘保护膜的所述内端面与所述金属层的所述外端面之间至少部局部地隔开。
19.一种电力用半导体装置，具有包括角部的末端区域以及所述末端区域的内侧的元件区域，所述电力用半导体装置具备：
半导体基板，跨越所述元件区域和所述末端区域；
层间绝缘膜，在所述末端区域中在所述半导体基板上具有外缘；
电极，在所述元件区域中与所述半导体基板相接，在所述末端区域中在所述层间绝缘膜上具有外缘；以及
绝缘保护膜，覆盖所述层间绝缘膜的所述外缘和所述电极的所述外缘，在所述电极上具有内缘，
在所述末端区域的所述角部，所述层间绝缘膜的所述外缘具有曲率半径R1，所述绝缘保护膜的所述内缘具有曲率半径R2，所述曲率半径R2大于所述曲率半径R1，
所述层间绝缘膜包含硅、硼以及磷，
所述电极具有晶界，具有设置有位于所述晶界上的凹陷的表面。
20.一种电力变换装置，具备：
主变换电路，具有权利要求1至19中的任一项所述的电力用半导体装置，该主变换电路将被输入的电力进行变换并输出；以及
控制电路，将用于控制所述主变换电路的控制信号输出到所述主变换电路。
CN202080013625.5A 2019-02-18 2020-02-05 电力用半导体装置和电力变换装置 Active CN113424313B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2019026654 2019-02-18
JP2019-026654 2019-02-18
PCT/JP2020/004277 WO2020170813A1 (ja) 2019-02-18 2020-02-05 電力用半導体装置および電力変換装置

Publications (2)

Publication Number Publication Date
CN113424313A CN113424313A (zh) 2021-09-21
CN113424313B true CN113424313B (zh) 2024-05-07

Family

ID=72143435

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202080013625.5A Active CN113424313B (zh) 2019-02-18 2020-02-05 电力用半导体装置和电力变换装置

Country Status (5)

Country Link
US (1) US12057500B2 (zh)
JP (1) JP7109650B2 (zh)
CN (1) CN113424313B (zh)
DE (1) DE112020000853T5 (zh)
WO (1) WO2020170813A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7381424B2 (ja) * 2020-09-10 2023-11-15 株式会社東芝 半導体装置
CN114551586B (zh) * 2022-04-27 2022-07-12 成都蓉矽半导体有限公司 集成栅控二极管的碳化硅分离栅mosfet元胞及制备方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04106979A (ja) * 1990-08-27 1992-04-08 Sanken Electric Co Ltd 半導体装置
JPH11307577A (ja) * 1998-04-23 1999-11-05 Nec Corp 半導体装置
JP2007207960A (ja) * 2006-02-01 2007-08-16 Seiko Epson Corp 半導体基板、半導体基板の製造方法及び半導体装置
JP2009194127A (ja) * 2008-02-14 2009-08-27 Panasonic Corp 半導体装置およびその製造方法
JP2015207780A (ja) * 2015-06-16 2015-11-19 富士電機株式会社 ワイドバンドギャップ半導体装置
JP2016225469A (ja) * 2015-05-29 2016-12-28 新電元工業株式会社 パワー半導体装置及びパワー半導体装置の製造方法
JP2017011176A (ja) * 2015-06-24 2017-01-12 ローム株式会社 半導体装置および半導体装置の製造方法
JP2017224711A (ja) * 2016-06-15 2017-12-21 株式会社 日立パワーデバイス 半導体装置およびその製造方法並びに半導体モジュールおよび電力変換装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5406171B2 (ja) 2010-12-08 2014-02-05 ローム株式会社 ＳｉＣ半導体装置
JP6296445B2 (ja) 2014-02-10 2018-03-20 ローム株式会社 ショットキーバリアダイオード
JP6690985B2 (ja) * 2016-02-24 2020-04-28 株式会社神戸製鋼所 オーミック電極
JP2017168602A (ja) 2016-03-15 2017-09-21 富士電機株式会社 半導体装置および半導体装置の製造方法
WO2018163286A1 (ja) 2017-03-07 2018-09-13 三菱電機株式会社 半導体装置および電力変換装置
JP7113220B2 (ja) * 2018-02-06 2022-08-05 パナソニックＩｐマネジメント株式会社 半導体素子およびその製造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04106979A (ja) * 1990-08-27 1992-04-08 Sanken Electric Co Ltd 半導体装置
JPH11307577A (ja) * 1998-04-23 1999-11-05 Nec Corp 半導体装置
JP2007207960A (ja) * 2006-02-01 2007-08-16 Seiko Epson Corp 半導体基板、半導体基板の製造方法及び半導体装置
JP2009194127A (ja) * 2008-02-14 2009-08-27 Panasonic Corp 半導体装置およびその製造方法
JP2016225469A (ja) * 2015-05-29 2016-12-28 新電元工業株式会社 パワー半導体装置及びパワー半導体装置の製造方法
JP2015207780A (ja) * 2015-06-16 2015-11-19 富士電機株式会社 ワイドバンドギャップ半導体装置
JP2017011176A (ja) * 2015-06-24 2017-01-12 ローム株式会社 半導体装置および半導体装置の製造方法
JP2017224711A (ja) * 2016-06-15 2017-12-21 株式会社 日立パワーデバイス 半導体装置およびその製造方法並びに半導体モジュールおよび電力変換装置

Also Published As

Publication number Publication date
JPWO2020170813A1 (ja) 2021-09-13
US12057500B2 (en) 2024-08-06
WO2020170813A1 (ja) 2020-08-27
CN113424313A (zh) 2021-09-21
JP7109650B2 (ja) 2022-07-29
US20220059688A1 (en) 2022-02-24
DE112020000853T5 (de) 2021-11-11

Similar Documents

Publication Publication Date Title
JP6253854B1 (ja) 半導体装置およびその製造方法、電力変換装置
US11869961B2 (en) Semiconductor device and method of manufacturing semiconductor device
US8232629B2 (en) Semiconductor device
US10403554B2 (en) Method for manufacturing semiconductor device
CN113424313B (zh) 电力用半导体装置和电力变换装置
TWI784540B (zh) 半導體裝置及電力轉換裝置
US11495509B2 (en) Semiconductor device and method for manufacturing semiconductor device
US20230048355A1 (en) Power semiconductor device, method of manufacturing power semiconductor device, and power conversion device
US11437505B2 (en) Semiconductor device and power conversion device
JP7386662B2 (ja) 半導体装置および電力変換装置
JP6843717B2 (ja) 半導体装置、電力変換装置ならびに半導体装置の駆動方法
US20220149173A1 (en) Silicon carbide semiconductor device, power converter, and method for manufacturing silicon carbide semiconductor device
WO2021225125A1 (ja) 半導体装置
JP7504066B2 (ja) 炭化珪素半導体装置および電力変換装置
WO2024214634A1 (ja) 半導体装置及び電力変換装置
WO2023248670A1 (ja) 半導体装置、電力変換装置、および、半導体装置の製造方法
JP7262672B2 (ja) 半導体装置および電力変換装置
US20240162305A1 (en) Semiconductor device and method of manufacturing the same
US20240355874A1 (en) Semiconductor apparatus, power converter and manufacturing method for semiconductor apparatus
JP2024123834A (ja) 炭化珪素半導体装置及び電力変換装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant