JP2017208482A - エッチング方法 - Google Patents

エッチング方法 Download PDF

Info

Publication number
JP2017208482A
JP2017208482A JP2016100603A JP2016100603A JP2017208482A JP 2017208482 A JP2017208482 A JP 2017208482A JP 2016100603 A JP2016100603 A JP 2016100603A JP 2016100603 A JP2016100603 A JP 2016100603A JP 2017208482 A JP2017208482 A JP 2017208482A
Authority
JP
Japan
Prior art keywords
gas
region
sequence
deposit
fluorocarbon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2016100603A
Other languages
English (en)
Other versions
JP6592400B2 (ja
Inventor
晃弘 辻
Akihiro Tsuji
晃弘 辻
昌伸 本田
Masanobu Honda
昌伸 本田
光 渡邉
Hikaru Watanabe
光 渡邉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Priority to JP2016100603A priority Critical patent/JP6592400B2/ja
Priority to TW106115532A priority patent/TWI722187B/zh
Priority to PCT/JP2017/018340 priority patent/WO2017199946A1/ja
Priority to CN201780030915.9A priority patent/CN109196624B/zh
Priority to KR1020187032890A priority patent/KR102505154B1/ko
Priority to US16/069,995 priority patent/US20190027372A1/en
Publication of JP2017208482A publication Critical patent/JP2017208482A/ja
Application granted granted Critical
Publication of JP6592400B2 publication Critical patent/JP6592400B2/ja
Priority to US17/677,752 priority patent/US20220181162A1/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274Photolithographic processes
    • H01L21/0276Photolithographic processes using an anti-reflective coating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31127Etching organic layers
    • H01L21/31133Etching organic layers by chemical means
    • H01L21/31138Etching organic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67017Apparatus for fluid treatment
    • H01L21/67063Apparatus for fluid treatment for etching
    • H01L21/67069Apparatus for fluid treatment for etching for drying etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6831Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using electrostatic chucks
    • H01L21/6833Details of electrostatic chucks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1005Formation and after-treatment of dielectrics
    • H01L2221/1052Formation of thin functional dielectric layers
    • H01L2221/1057Formation of thin functional dielectric layers in via holes or trenches
    • H01L2221/1063Sacrificial or temporary thin dielectric films in openings in a dielectric

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Ceramic Engineering (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

【課題】窒化シリコンから構成された第2領域の削れを抑制しつつ、酸化シリコンから構成された第1領域をエッチングする。【解決手段】一実施形態の方法は、被被処理体に対するプラズマ処理によって、酸化シリコンから構成された第1領域を窒化シリコンから構成された第2領域に対して選択的にエッチングする方法が提供される。この方法は、被処理体を収容した処理容器内においてフルオロカーボンガス、酸素含有ガス及び不活性ガスを含む処理ガスのプラズマを生成する第1工程であり、被処理体上にフルオロカーボンを含む堆積物を形成する、該第1工程と、堆積物に含まれるフルオロカーボンのラジカルによって第1領域をエッチングする第2工程と、を含み、第1工程及び第2工程を含むシーケンスが繰り返して実行される。【選択図】図5

Description

本発明の実施形態は、エッチング方法に関するものであり、特に、被処理体に対するプラズマ処理によって、酸化シリコンから構成された第1領域を、窒化シリコンから構成された第2領域に対して選択的にエッチングする方法に関するものである。
電子デバイスの製造においては、酸化シリコン(SiO)から構成された領域に対してホール又はトレンチといった開口を形成する処理が行われることがある。このような処理では、特許文献1に記載されているように、一般的には、フルオロカーボンガスのプラズマに被処理体が晒されて、当該領域がエッチングされる。
また、酸化シリコンから構成された第1領域を、窒化シリコンから構成された第2領域に対して選択的にエッチングする技術が知られている。このような技術の一例としては、SAC(Self−Alignd Contact)技術が知られている。SAC技術については、特許文献2に記載されている。
SAC技術の処理対象である被処理体は、酸化シリコン製の第1領域、窒化シリコン製の第2領域、及びマスクを有している。第2領域は、凹部を画成するように設けられており、第1領域は、当該凹部を埋め、且つ、第2領域を覆うように設けられており、マスクは、第1領域上に設けられており、凹部の上に開口を提供している。従来のSAC技術では、特許文献2に記載されているように、第1領域のエッチングのために、フルオロカーボンガス、酸素ガス、及び希ガスを含む処理ガスのプラズマが用いられる。この処理ガスのプラズマに被処理体を晒すことにより、マスクの開口から露出した部分において第1領域がエッチングされて上部開口が形成される。さらに、処理ガスのプラズマに被処理体が晒されることにより、第2領域によって囲まれた部分、即ち凹部内の第1領域が自己整合的にエッチングされる。これにより、上部開口に連続する下部開口が自己整合的に形成される。
米国特許第7708859号明細書 特開2000−307001号公報
上述した従来の技術では、第1領域のエッチングが進行して第2領域が露出した時点において、第2領域の表面上に当該第2領域を保護する膜が形成されていない状態が生じる。この状態において第1領域のエッチングが行われると、第2領域に削れが生じる。
したがって、窒化シリコンから構成された第2領域の削れを抑制しつつ、酸化シリコンから構成された第1領域をエッチングすることが求められている。
一態様においては、被被処理体に対するプラズマ処理によって、酸化シリコンから構成された第1領域を窒化シリコンから構成された第2領域に対して選択的にエッチングする方法が提供される。被処理体は、凹部を画成する第2領域、該凹部を埋め、且つ第2領域を覆うように設けられた第1領域、及び、第1領域上に設けられたマスクを有し、該マスクは、凹部の上に該凹部の幅よりも広い幅を有する開口を提供する。この方法は、(a)被処理体を収容した処理容器内においてフルオロカーボンガス、及び不活性ガスを含む処理ガスのプラズマ、もしくはフルオロカーボンガス、酸素含有ガス及び不活性ガスを含む処理ガスのプラズマを生成する第1工程であり、被処理体上にフルオロカーボンを含む堆積物を形成する、該第1工程と、(b)堆積物に含まれるフルオロカーボンのラジカルによって第1領域をエッチングする第2工程と、を含み、第1工程及び第2工程を含むシーケンスが繰り返して実行される。
この方法では、フルオロカーボンのラジカルによって、酸化シリコンから構成された第1領域を選択的にエッチングする第2工程を含むので、第1領域がエッチングされると共に、窒化シリコンから構成された第2領域の削れが抑制される。また、第1工程では、フルオロカーボンガス、及び不活性ガスを含む処理ガスのプラズマ、もしくはフルオロカーボンガス、酸素含有ガス及び不活性ガスを含む処理ガスのプラズマにより、堆積物が形成される。堆積物の形成と堆積物量の適度な減少とが、第1工程で行われ、処理ガスの切り換えを要さないので、処理ガスの切り換えに伴う安定時間、及び放電の安定時間を考慮する必要がない。
一実施形態の方法では、第2工程のエッチングは、実質的に酸素を含まない処理ガスによって行われる。この方法では、第2領域に対する第1領域の選択的なエッチングが効率よく行われる。なお、実質的に酸素を含まないとは、意図的に処理ガス内に酸素を導入しないという意味である。
一実施形態において、一回以上の第1シーケンス、一回以上の第2シーケンス、及び、一回以上の第3シーケンスの各々は、第3工程を更に含み得る。第3工程では、被処理体を収容した処理容器内において、酸素含有ガス及び不活性ガスを含む処理ガスのプラズマが生成される。この実施形態によれば、酸素の活性種によって、被処理体に形成されている堆積物の量を適度に減少させることができる。したがって、マスクの開口、及びエッチングによって形成される開口の閉塞を防止することが可能となる。また、この実施形態では、処理ガスにおいて酸素含有ガスが不活性ガスによって希釈されているので、堆積物が過剰に除去されることを抑制することができる。
以上説明したように、窒化シリコンから構成された第2領域の削れを抑制しつつ、酸化シリコンから構成された第1領域をエッチングすることが可能となる。
一実施形態に係るエッチング方法を示す流れ図である。 一実施形態に係るエッチング方法の適用対象である被処理体を例示する断面図である。 図1に示す方法の実施に用いることが可能なプラズマ処理装置の一例を概略的に示す図である。 図1に示す方法の実施の途中段階における被処理体を示す断面図である。 図1に示す方法の実施の途中段階における被処理体を示す断面図である。 図1に示す方法の実施の途中段階における被処理体を示す断面図である。 図1に示す方法の実施の途中段階における被処理体を示す断面図である。 図1に示す方法の実施の途中段階における被処理体を示す断面図である。 図1に示す方法の実施の途中段階における被処理体を示す断面図である。 図1に示す方法の実施の途中段階における被処理体を示す断面図である。 図1に示す方法の実施の途中段階における被処理体を示す断面図である。 図1に示す方法の実施の途中段階における被処理体を示す断面図である。 図1に示す方法の実施の途中段階における被処理体を示す断面図である。 図1に示す方法の実施の途中段階における被処理体を示す断面図である。 図1に示す方法の実施の途中段階における被処理体を示す断面図である。 図1に示す方法の実施の途中段階における被処理体を示す断面図である。 一実施形態に係る被処理体の第1領域及び第2領域を例示する断面図である。
以下、図面を参照して種々の実施形態について詳細に説明する。なお、各図面において同一又は相当の部分に対しては同一の符号を附すこととする。
図1は、一実施形態に係るエッチング方法を示す流れ図である。図1に示す方法MTは、被処理体に対するプラズマ処理によって、酸化シリコンから構成された第1領域を窒化シリコンから構成された第2領域に対して選択的にエッチングする方法である。
図2は、一実施形態に係るエッチング方法の適用対象である被処理体を例示する断面図である。図2に示すように、被処理体、即ちウエハWは、基板SB、第1領域R1、第2領域R2、及び、後にマスクを構成する有機膜OLを有している。一例では、ウエハWは、フィン型電界効果トランジスタの製造途中に得られるものであり、更に、隆起領域RA、シリコン含有の反射防止膜AL、及び、レジストマスクRMを有している。また、マスクを構成する材料は、有機膜のほか、窒化チタン、ポリシリコン等であっても良い。
隆起領域RAは、基板SBから隆起するように設けられている。この隆起領域RAは、例えば、ゲート領域を構成し得る。第2領域R2は、窒化シリコン(Si)から構成されており、隆起領域RAの表面、及び、基板SBの表面上に設けられている。この第2領域R2は、図2に示すように、凹部を画成するように延在している。一例では、凹部の深さは、約150nmであり、凹部の幅は、約20nmである。
第1領域R1は、酸化シリコン(SiO)から構成されており、第2領域R2上に設けられている。具体的に、第1領域R1は、第2領域R2によって画成される凹部を埋め、当該第2領域R2を覆うように設けられている。
有機膜OLは、第1領域R1上に設けられている。反射防止膜ALは、有機膜OL上に設けられている。レジストマスクRMは、反射防止膜AL上に設けられている。レジストマスクRMは、第2領域R2によって画成される凹部上に当該凹部の幅よりも広い幅を有する開口を提供している。レジストマスクRMの開口の幅は、例えば、60nmである。このようなレジストマスクRMのパターンは、フォトリソグラフィ技術により形成される。
方法MTでは、図2に示すウエハWのような被処理体がプラズマ処理装置内において処理される。図3は、図1に示す方法の実施に用いることが可能なプラズマ処理装置の一例を概略的に示す図である。図3に示すプラズマ処理装置10は、容量結合型プラズマエッチング装置であり、略円筒状の処理容器12を備えている。処理容器12の内壁面は、例えば、陽極酸化処理されたアルミニウムから構成されている。この処理容器12は保安接地されている。
処理容器12の底部上には、略円筒状の支持部14が設けられている。支持部14は、例えば、絶縁材料から構成されている。支持部14は、処理容器12内において、処理容器12の底部から鉛直方向に延在している。また、処理容器12内には、載置台PDが設けられている。載置台PDは、支持部14によって支持されている。
載置台PDは、その上面においてウエハWを保持する。載置台PDは、下部電極LE及び静電チャックESCを有している。下部電極LEは、第1プレート18a及び第2プレート18bを含んでいる。第1プレート18a及び第2プレート18bは、例えばアルミニウムといった金属から構成されており、略円盤形状をなしている。第2プレート18bは、第1プレート18a上に設けられており、第1プレート18aに電気的に接続されている。
第2プレート18b上には、静電チャックESCが設けられている。静電チャックESCは、導電膜である電極を一対の絶縁層又は絶縁シート間に配置した構造を有している。静電チャックESCの電極には、直流電源22がスイッチ23を介して電気的に接続されている。この静電チャックESCは、直流電源22からの直流電圧により生じたクーロン力等の静電力によりウエハWを吸着する。これにより、静電チャックESCは、ウエハWを保持することができる。
第2プレート18bの周縁部上には、ウエハWのエッジ及び静電チャックESCを囲むようにフォーカスリングFRが配置されている。フォーカスリングFRは、エッチングの均一性を向上させるために設けられている。フォーカスリングFRは、エッチング対象の膜の材料によって適宜選択される材料から構成されており、例えば、石英から構成され得る。
第2プレート18bの内部には、冷媒流路24が設けられている。冷媒流路24は、温調機構を構成している。冷媒流路24には、処理容器12の外部に設けられたチラーユニットから配管26aを介して冷媒が供給される。冷媒流路24に供給された冷媒は、配管26bを介してチラーユニットに戻される。このように、冷媒流路24とチラーユニットとの間では、冷媒が循環される。この冷媒の温度を制御することにより、静電チャックESCによって支持されたウエハWの温度が制御される。
また、プラズマ処理装置10には、ガス供給ライン28が設けられている。ガス供給ライン28は、伝熱ガス供給機構からの伝熱ガス、例えばHeガスを、静電チャックESCの上面とウエハWの裏面との間に供給する。
また、プラズマ処理装置10は、上部電極30を備えている。上部電極30は、載置台PDの上方において、当該載置台PDと対向配置されている。下部電極LEと上部電極30とは、互いに略平行に設けられている。上部電極30と下部電極LEとの間には、ウエハWにプラズマ処理を行うための処理空間Sが提供されている。
上部電極30は、絶縁性遮蔽部材32を介して、処理容器12の上部に支持されている。一実施形態では、上部電極30は、載置台PDの上面、即ち、ウエハ載置面からの鉛直方向における距離が可変であるように構成され得る。上部電極30は、電極板34及び電極支持体36を含み得る。電極板34は処理空間Sに面しており、当該電極板34には複数のガス吐出孔34aが設けられている。この電極板34は、一実施形態では、シリコンから構成されている。
電極支持体36は、電極板34を着脱自在に支持するものであり、例えばアルミニウムといった導電性材料から構成され得る。この電極支持体36は、水冷構造を有し得る。電極支持体36の内部には、ガス拡散室36aが設けられている。このガス拡散室36aからは、ガス吐出孔34aに連通する複数のガス通流孔36bが下方に延びている。また、電極支持体36には、ガス拡散室36aに処理ガスを導くガス導入口36cが形成されており、このガス導入口36cには、ガス供給管38が接続されている。
ガス供給管38には、バルブ群42及び流量制御器群44を介して、ガスソース群40が接続されている。ガスソース群40は、複数のガスソースを含んでいる。一例では、ガスソース群40は、一以上のフルオロカーボンガスのソース、希ガスのソース、窒素ガス(Nガス)のソース、水素ガス(Hガス)のソース、及び、酸素含有ガスのソースを含んでいる。一以上のフルオロカーボンガスのソースは、一例では、Cガスのソース、CFガスのソース、及び、Cガスのソースを含み得る。希ガスのソースは、Heガス、Neガス、Arガス、Krガス、Xeガスといった任意の希ガスのソースであることができ、一例では、Arガスのソースである。また、酸素含有ガスのソースは、一例では、酸素ガス(Oガス)のソースであり得る。なお、酸素含有ガスは、酸素を含有する任意のガスであってもよく、例えば、COガス又はCOガスといった酸化炭素ガスであってもよい。
バルブ群42は複数のバルブを含んでおり、流量制御器群44はマスフローコントローラといった複数の流量制御器を含んでいる。ガスソース群40の複数のガスソースはそれぞれ、バルブ群42の対応のバルブ及び流量制御器群44の対応の流量制御器を介して、ガス供給管38に接続されている。
また、プラズマ処理装置10では、処理容器12の内壁に沿ってデポシールド46が着脱自在に設けられている。デポシールド46は、支持部14の外周にも設けられている。デポシールド46は、処理容器12にエッチング副生物(デポ)が付着することを防止するものであり、アルミニウム材にY等のセラミックスを被覆することにより構成され得る。
処理容器12の底部側、且つ、支持部14と処理容器12の側壁との間には排気プレート48が設けられている。排気プレート48は、例えば、アルミニウム材にY等のセラミックスを被覆することにより構成され得る。この排気プレート48の下方、且つ、処理容器12には、排気口12eが設けられている。排気口12eには、排気管52を介して排気装置50が接続されている。排気装置50は、ターボ分子ポンプなどの真空ポンプを有しており、処理容器12内の空間を所望の真空度まで減圧することができる。また、処理容器12の側壁にはウエハWの搬入出口12gが設けられており、この搬入出口12gはゲートバルブ54により開閉可能となっている。
また、プラズマ処理装置10は、第1の高周波電源62及び第2の高周波電源64を更に備えている。第1の高周波電源62は、プラズマ生成用の高周波電力を発生する電源であり、例えば、27〜100MHzの周波数の高周波電力を発生する。第1の高周波電源62は、整合器66を介して上部電極30に接続されている。整合器66は、第1の高周波電源62の出力インピーダンスと負荷側(上部電極30側)の入力インピーダンスを整合させるための回路である。なお、第1の高周波電源62は、整合器66を介して下部電極LEに接続されていてもよい。
第2の高周波電源64は、ウエハWにイオンを引き込むための高周波バイアス電力を発生する電源であり、例えば、400kHz〜40MHzの範囲内の周波数の高周波バイアス電力を発生する。第2の高周波電源64は、整合器68を介して下部電極LEに接続されている。整合器68は、第2の高周波電源64の出力インピーダンスと負荷側(下部電極LE側)の入力インピーダンスを整合させるための回路である。
また、プラズマ処理装置10は、電源70を更に備えている。電源70は、上部電極30に接続されている。電源70は、処理空間S内に存在する正イオンを電極板34に引き込むための電圧を、上部電極30に印加する。一例においては、電源70は、負の直流電圧を発生する直流電源である。別の一例において、電源70は、比較的低周波の交流電圧を発生する交流電源であってもよい。電源70から上部電極に印加される電圧は、−150V以下の電圧であり得る。即ち、電源70によって上部電極30に印加される電圧は、絶対値が150以上の負の電圧であり得る。このような電圧が電源70から上部電極30に印加されると、処理空間Sに存在する正イオンが、電極板34に衝突する。これにより、電極板34から二次電子及び/又はシリコンが放出される。放出されたシリコンは、処理空間S内に存在するフッ素の活性種と結合し、フッ素の活性種の量を低減させる。
また、一実施形態においては、プラズマ処理装置10は、制御部Cntを更に備え得る。この制御部Cntは、プロセッサ、記憶部、入力装置、表示装置等を備えるコンピュータであり、プラズマ処理装置10の各部を制御する。この制御部Cntでは、入力装置を用いて、オペレータがプラズマ処理装置10を管理するためにコマンドの入力操作等を行うことができ、また、表示装置により、プラズマ処理装置10の稼働状況を可視化して表示することができる。さらに、制御部Cntの記憶部には、プラズマ処理装置10で実行される各種処理をプロセッサにより制御するための制御プログラムや、処理条件に応じてプラズマ処理装置10の各部に処理を実行させるためのプログラム、即ち、処理レシピが格納される。
以下、再び図1を参照して、方法MTについて詳細に説明する。以下の説明では、図2、図4〜図16を適宜参照する。図4〜図16は、方法MTの実施の途中段階における被処理体を示す断面図である。なお、以下の説明では、方法MTにおいて図2に示すウエハWが図3に示す一つのプラズマ処理装置10を用いて処理される例について説明する。
まず、方法MTでは、プラズマ処理装置10内に図2に示すウエハWが搬入され、当該ウエハWが載置台PD上に載置されて、当該載置台PDによって保持される。
方法MTでは、次いで、工程ST1が実行される。工程ST1では、反射防止膜ALがエッチングされる。このため、工程ST1では、ガスソース群40の複数のガスソースのうち選択されたガスソースから処理容器12内に処理ガスが供給される。この処理ガスは、フルオロカーボンガスを含む。フルオロカーボンガスは、例えば、Cガス及びCFガスのうち一種以上を含み得る。また、この処理ガスは、希ガス、例えば、Arガスを更に含み得る。また、工程ST1では、排気装置50が作動され、処理容器12内の圧力が所定の圧力に設定される。さらに、工程ST1では、第1の高周波電源62からの高周波電力、及び、第2の高周波電源64からの高周波バイアス電力が下部電極LEに対して供給される。
以下に、工程ST1における各種条件を例示する。
処理容器内圧力:10mTorr(1.33Pa)〜50mTorr(6.65Pa)
処理ガス
・Cガス:10sccm〜30sccm
・CFガス:150sccm〜300sccm
・Arガス:200sccm〜500sccm
プラズマ生成用の高周波電力:300W〜1000W
高周波バイアス電力:200W〜500W
工程ST1では、処理ガスのプラズマが生成され、フルオロカーボンの活性種によって、レジストマスクRMの開口から露出されている部分において反射防止膜ALがエッチングされる。その結果、図4に示すように、反射防止膜ALの全領域のうち、レジストマスクRMの開口から露出されている部分が除去される。即ち、反射防止膜ALにレジストマスクRMのパターンが転写され、反射防止膜ALに開口を提供するパターンが形成される。なお、工程ST1における上述したプラズマ処理装置10の各部の動作は制御部Cntによって制御され得る。
続く工程ST2では、有機膜OLがエッチングされる。このため、工程ST2では、ガスソース群40の複数のガスソースのうち選択されたガスソースから処理容器12内に処理ガスが供給される。この処理ガスは、水素ガス及び窒素ガスを含み得る。なお、工程ST2において用いられる処理ガスは、有機膜をエッチングし得るものであれば、他のガス、例えば、酸素ガスを含む処理ガスであってもよい。また、工程ST2では、排気装置50が作動され、処理容器12内の圧力が所定の圧力に設定される。さらに、工程ST2では、第1の高周波電源62からの高周波電力、及び、第2の高周波電源64からの高周波バイアス電力が下部電極LEに対して供給される。
以下に、工程ST2における各種条件を例示する。
処理容器内圧力:50mTorr(6.65Pa)〜200mTorr(26.6Pa)
処理ガス
・Nガス:200sccm〜400sccm
・Hガス:200sccm〜400sccm
プラズマ生成用の高周波電力:500W〜2000W
高周波バイアス電力:200W〜500W
工程ST2では、処理ガスのプラズマが生成され、反射防止膜ALの開口から露出されている部分において有機膜OLがエッチングされる。また、レジストマスクRMもエッチングされる。その結果、図5に示すように、レジストマスクRMが除去され、有機膜OLの全領域のうち、反射防止膜ALの開口から露出されている部分が除去される。即ち、有機膜OLに反射防止膜ALのパターンが転写され、有機膜OLに開口MOを提供するパターンが形成され、当該有機膜OLからマスクMKが生成される。なお、工程ST2における上述したプラズマ処理装置10の各部の動作は制御部Cntによって制御され得る。
一実施形態においては、工程ST2の実行後に工程ST3が実行される。工程ST3では、第1領域R1が、第2領域R2が露出する直前までエッチングされる。即ち、第2領域R2上に第1領域R1が僅かに残されるまで、当該第1領域R1がエッチングされる。このため、工程ST3では、ガスソース群40の複数のガスソースのうち選択されたガスソースから処理容器12内に処理ガスが供給される。この処理ガスは、フルオロカーボンガスを含む。また、この処理ガスは、希ガス、例えば、Arガスを更に含み得る。また、この処理ガスは、酸素ガスを更に含み得る。また、工程ST3では、排気装置50が作動され、処理容器12内の圧力が所定の圧力に設定される。さらに、工程ST3では、第1の高周波電源62からの高周波電力、及び、第2の高周波電源64からの高周波バイアス電力が下部電極LEに対して供給される。
工程ST3では、処理ガスのプラズマが生成され、マスクMKの開口から露出されている部分において第1領域R1が、フルオロカーボンの活性種によってエッチングされる。この工程ST3の処理時間は、当該工程ST3の終了時に、第2領域R2上に第1領域R1が所定の膜厚で残されるように、設定される。この工程ST3の実行の結果、図6に示すように、上部開口UOが部分的に形成される。なお、工程ST3における上述したプラズマ処理装置10の各部の動作は制御部Cntによって制御され得る。
ここで、後述する工程ST11では、第1領域R1のエッチングよりも、第1領域R1を含むウエハWの表面上へのフルオロカーボンを含む堆積物の形成が優位となるモード、即ち、堆積モードとなる条件が選択される。一方、工程ST3では、堆積物の形成よりも第1領域R1のエッチングが優位となるモード、即ち、エッチングモードとなる条件が選択される。このため、一例では、工程ST3において利用されるフルオロカーボンガスは、Cガス及びCFガスのうち一種以上を含み得る。この例のフルオロカーボンガスは、工程ST11において利用されるフルオロカーボンガスの炭素原子数に対するフッ素原子数の比(即ち、フッ素原子数/炭素原子数)よりも、炭素原子数に対するフッ素原子数の比(即ち、フッ素原子数/炭素原子数)が高いフルオロカーボンガスである。また、一例では、フルオロカーボンガスの解離度を高めるために、工程ST3において利用されるプラズマ生成用の高周波電力は、工程ST11において利用されるプラズマ生成用の高周波電力よりも大きい電力に設定され得る。これら例によれば、エッチングモードを実現することが可能となる。また、一例では、工程ST3において利用される高周波バイアス電力も、工程ST11の高周波バイアス電力よりも大きい電力に設定され得る。この例によれば、ウエハWに対して引き込まれるイオンのエネルギーが高められ、第1領域R1を高速にエッチングすることが可能となる。
以下に、工程ST3における各種条件を例示する。
処理容器内圧力:10mTorr(1.33Pa)〜50mTorr(6.65Pa)
処理ガス
・C8ガス:10sccm〜30sccm
・CFガス:50sccm〜150sccm
・Arガス:500sccm〜1000sccm
・Oガス:10sccm〜30sccm
プラズマ生成用の高周波電力:500W〜2000W
高周波バイアス電力:500W〜2000W
一実施形態では、次いで、工程ST4が実行される。工程ST4では、処理容器12内において酸素含有ガスを含む処理ガスのプラズマが生成される。このため、工程ST4では、ガスソース群40の複数のガスソースのうち選択されたガスソースから処理容器12内に処理ガスが供給される。この処理ガスは、一例では、酸素含有ガスとして、酸素ガスを含み得る。また、処理ガスは、希ガス(例えば、Arガス)又は窒素ガスといった不活性ガスを更に含み得る。また、工程ST4では、排気装置50が作動され、処理容器12内の圧力が所定の圧力に設定される。さらに、工程ST4では、第1の高周波電源62からの高周波電力が下部電極LEに対して供給される。なお、工程ST4では、第2の高周波電源64からの高周波バイアス電力が下部電極LEに供給されなくてもよい。
工程ST4では、酸素の活性種が生成され、当該酸素の活性種によってマスクMKの開口MOがその上端部分において広げられる。具体的には、図7に示すように、開口MOの上端部分を画成するマスクMKの上側肩部がテーパ形状を呈するように、エッチングされる。これにより、以後の工程で生成される堆積物がマスクMKの開口MOを画成する面に付着しても、当該開口MOの幅の縮小量を低減させることができる。なお、工程ST4における上述したプラズマ処理装置10の各部の動作は制御部Cntによって制御され得る。
ここで、後述する工程ST11は、各シーケンスにおいて形成される微量の堆積物を減少させる工程でもあり、堆積物の過剰な減少を抑制する必要がある。一方、工程ST4では、マスクMKの開口MOの上端部分の幅を広げるために実行されるものであり、その処理時間の短さが要求される。
以下に、工程ST4における各種条件を例示する。
処理容器内圧力:30mTorr(3.99Pa)〜200mTorr(26.6Pa)
処理ガス
・Oガス:50sccm〜500sccm
・Arガス:200sccm〜1500sccm
プラズマ生成用の高周波電力:100W〜500W
高周波バイアス電力:0W〜200W
次いで、方法MTでは、一回以上のシーケンスSQ1が実行され、しかる後に、一回以上のシーケンスSQ2が実行される。また、一実施形態では、一回以上のシーケンスSQ2の実行の後に、必要に応じて、一回以上のシーケンスSQ3を実行することもできる。これらシーケンスSQ1、シーケンスSQ2、及び、シーケンスSQ3は、第1領域R1をエッチングするために実行されるものである。シーケンスSQ1、シーケンスSQ2、及び、シーケンスSQ3の各々は、工程ST11及び工程ST12を含んでいる。以下、シーケンスSQ1、シーケンスSQ2、及び、シーケンスSQ3の全てに共通する工程ST1及び工程ST2の詳細について説明し、次いで、シーケンスSQ1、シーケンスSQ2、及び、シーケンスSQ3の相違について説明する。
各シーケンスでは、まず、工程ST11が実行される。工程ST11では、ウエハWが収容された処理容器12内で、フルオロカーボンガスを含む処理ガスのプラズマ、及び酸素含有ガス及び不活性ガスを含む処理ガスのプラズマが生成される。このため、工程ST11では、ガスソース群40の複数のガスソースのうち選択されたガスソースから処理容器12内に処理ガスが供給される。この処理ガスは、フルオロカーボンガス、酸素含有ガス及び不活性ガスを含む。工程ST11では、上述したように堆積モードとなる条件が選択されるので、一例では、フルオロカーボンガスとして、Cガスが利用される。酸素含有ガスは、例えば、酸素ガスを含み、不活性ガスは、Arガスといった希ガスを含む。不活性ガスは、窒素ガスであってもよい。また、工程ST11では、排気装置50が作動され、処理容器12内の圧力が所定の圧力に設定される。さらに、工程ST11では、第1の高周波電源62からの高周波電力が下部電極LEに対して供給される。
工程ST11では、フルオロカーボンガス含む処理ガス、又はフルオロカーボンガス及び不活性ガスを含む処理ガスのプラズマが生成されるので、解離したフルオロカーボンが、ウエハWの表面上に堆積して、堆積物DPを形成する(図8、図11、及び図14を参照)。かかる工程ST11における上述したプラズマ処理装置10の各部の動作は制御部Cntによって制御され得る。
工程ST11では、フルオロカーボンによって堆積物DPが形成される期間に重複して、酸素の活性種が生成され、ウエハW上の堆積物DPの量が、当該酸素の活性種によって適度に減少される(図9、図12、及び図15を参照)。これらの図8及び図9に示す状態が工程ST11において同時に生じる。その結果、過剰な堆積物DPによって開口MO及び上部開口UOが閉塞されることが防止される。また、工程ST11で利用される処理ガスでは、酸素ガスが不活性ガスによって希釈されているので、堆積物DPが過剰に除去されることを抑制することができる。かかる工程ST11における上述したプラズマ処理装置10の各部の動作は制御部Cntによって制御され得る。
以下に、工程ST11における各種条件を例示する。
処理容器内圧力:10mTorr(1.33Pa)〜50mTorr(6.65Pa)
処理ガス
・Cガス流量:1sccm〜20sccm
・Arガス流量:200sccm〜1500sccm
・Oガス流量:1sccm〜20sccm
・第1の高周波電源62の高周波電力:40MHz、50W〜500W
第2の高周波電源64の高周波バイアス電力:13MHz、0W〜50W
電源70の直流電圧:0V〜−500V
一実施形態では、各シーケンスの工程ST11、即ち一回の工程ST11は2秒以上、例えば、2.5秒〜3秒間実行される。工程ST11による堆積時間は、第1シーケンスSQ1では3秒、第2シーケンスSQ2では、これよりも短い2.5秒に設定され得る。これにより、窒化シリコン上の保護膜の膜厚増加量を適切に制御することができ、抜け性を改善する効果が得られる。このような時間長の期間における堆積物DPのエッチングのレートが高すぎると、第2領域R2を保護するための堆積物が過剰に除去され得る。このため、工程ST11においては、1nm/秒以下のレートで堆積物DPがエッチングされる。これにより、ウエハW上に形成されている堆積物DPの量を適度に調整することが可能となる。なお、工程ST11における堆積物DPのエッチングの1nm/秒以下のレートは、処理容器内の圧力、処理ガス中の酸素の希ガスによる希釈の度合い、即ち、酸素濃度、及び、プラズマ生成用の高周波電力を、上述した条件から選択することによって達成され得る。なお、工程ST11において、フルオロカーボンガス、不活性ガス、酸素ガスを重複期間内(同一期間)内に供給する場合、フロオロカーボンガスと酸素ガスを別々の期間に供給する場合と比較して、処理ガスの切り換えに伴う安定時間、及び放電の安定時間を考慮する必要がない。つまり、処理ガスの交換に伴う安定時間、放電の安定時間が不要となり、スループットが改善される。また、このような堆積工程におけるフルオロカーボンガスと酸素ガスのモル比は、1:0.5から1:1.5程度であることが好ましく、この場合には、マイクロローディングの改善や抜け性の改善といった効果が得られる。また、堆積物を用いて開口形状を形成する場合、平面形状は、円形、長方形、スリット、長穴形状とすることができる。また、形成した開口は、大きく歪んだりすることなく、設計通りにパターニングできることが確認できた。
各シーケンスでは、次いで、工程ST12が実行される。工程ST12では、第1領域R1がエッチングされる。このため、工程ST12では、ガスソース群40の複数のガスソースのうち選択されたガスソースから処理容器12内に処理ガスが供給される。この処理ガスは、不活性ガスを含む。不活性ガスは、一例では、Arガスといった希ガスであり得る。或いは、不活性ガスは、窒素ガスであってもよい。工程ST12のエッチングは、実質的に酸素を含まない処理ガスによって行われる。なお、実質的に酸素を含まないとは、意図的に処理ガス内に酸素を導入しないという意味である。また、工程ST12では、排気装置50が作動され、処理容器12内の圧力が所定の圧力に設定される。さらに、工程ST12では、第1の高周波電源62からの高周波電力が下部電極LEに対して供給される。また、工程ST12では、第2の高周波電源64からの高周波バイアス電力が下部電極LEに供給される。
以下に、工程ST12における各種条件を例示する。
処理容器内圧力:10mTorr(1.33Pa)〜50mTorr(6.65Pa)
処理ガス
・Arガス:200sccm〜1500sccm
第1の高周波電源62の高周波電力:40MHz、50W〜500W
第2の高周波電源64の高周波バイアス電力:13MHz、0W〜50W
電源70の直流電圧:0V〜−500V
工程ST12では、不活性ガスのプラズマが生成され、イオンがウエハWに対して引き込まれる。そして、堆積物DPに含まれるフルオロカーボンのラジカルによって第1領域R1がエッチングされる(図10、図13、及び図16を参照)。かかる工程ST12における上述したプラズマ処理装置10の各部の動作は制御部Cntによって制御され得る。
方法MTでは、シーケンスSQ1は、第2領域R2が露出するときを含む期間において実行される。シーケンスSQ1の工程ST11では、図8に示すように、ウエハW上に堆積物DPが形成される。なお、図8には、第1領域R1のエッチングが進行して、第2領域R2が露出し、当該第2領域R2上に堆積物DPが形成されている状態が示されている。この堆積物DPは、第2領域R2を保護する。そして、シーケンスSQ1の工程ST11では、図9に示すように、同じ工程ST11で形成された堆積物DPの量が減少される。そして、シーケンスSQ1の工程ST12では、堆積物DPに含まれるフルオロカーボンのラジカルによって第1領域R1がエッチングされる。このシーケンスSQ1により、第2領域R2が露出され、第2領域R2が堆積物DPによって保護されつつ、第2領域R2によって提供される凹部内の第1領域R1がエッチングされる。これにより、図10に示すように、下部開口LOが徐々に形成される。
シーケンスSQ1は、一回以上繰り返され、一例では、30回繰り返される。したがって、図1に示すように、工程ST12の実行の後、工程STaにおいて、停止条件が満たされるか否かが判定される。停止条件はシーケンスSQ1が所定回数実行されている場合に満たされるものと判定される。工程STaにおいて、停止条件が満たされないと判定される場合には、工程ST11からシーケンスSQ1が実行される。一方、工程STaにおいて、停止条件が満たされると判定される場合には、次いで、シーケンスSQ2が実行される。また、第2の高周波電源64の高周波バイアス電力は、第1シーケンスSQ1においては50W、第2シーケンスにおいては20Wに低下させ、第1シーケンスSQ1におけるエッチング時間は5秒、第2シーケンスSQ2におけるエッチング時間は、これよりも長い10秒とした。これにより、抜け性を維持した状態で、窒化シリコンの削れを抑制する効果が得られる。
シーケンスSQ2の工程ST11では、図11に示すように、ウエハW上に堆積物DPが形成される。そして、シーケンスSQ2の工程ST11では、図12に示すように、更に、同じ工程ST11で形成された堆積物DPの量が減少される。そして、シーケンスSQ2の工程ST12では、堆積物DPに含まれるフルオロカーボンのラジカルによって第1領域R1がエッチングされる。このシーケンスSQ2により、第2領域R2が堆積物DPによって保護されつつ、第2領域R2によって提供される凹部内の第1領域R1が更にエッチングされる。これにより、図13に示すように、下部開口LOの深さが更に深くなる。
一実施形態の方法では、フルオロカーボンのラジカルによって、酸化シリコンから構成された第1領域を選択的にエッチングする第2工程を含むので、第1領域がエッチングされると共に、窒化シリコンから構成された第2領域の削れが抑制される。また、工程ST11では、フルオロカーボンガス含む処理ガス、又はフルオロカーボンガス及び不活性ガスを含む処理ガスのプラズマにより、堆積物DPが形成される。また、これと共に、同工程において、酸素の活性種により、ウエハW上の堆積物DPの量が、当該酸素の活性種によって適度に減少される。堆積物DPの形成と堆積物DP量の適度な減少とが、同じ工程で行われ、処理ガスの切り換えを要さないので、処理ガスの切り換えに伴う放電の安定時間を考慮する必要がない。
また、一実施形態の方法では、第2工程のエッチングは、実質的に酸素を含まない処理ガスによって行われる。この方法では、第2領域に対する第1領域の選択的なエッチングが効率よく行われる。
シーケンスSQ2は、一回以上繰り返され、一例では、40回繰り返される。したがって、図1に示すように、工程ST12の実行の後、工程STbにおいて、停止条件が満たされるか否かが判定される。停止条件はシーケンスSQ2が所定回数実行されている場合に満たされるものと判定される。工程STbにおいて、停止条件が満たされないと判定される場合には、工程ST11からシーケンスSQ2が実行される。一方、工程STbにおいて、停止条件が満たされると判定される場合には、次いで、シーケンスSQ2の実行が終了する。
方法MTでは、各回のシーケンスSQ1において第1領域R1がエッチングされる量が、各回のシーケンスSQ2において第1領域R1がエッチングされる量よりも少なくなるように、シーケンスSQ1の処理条件が設定される。一例においては、各回のシーケンスSQ1の実行時間長が、各回のシーケンスSQ2の実行時間長よりも短く設定される。この例では、シーケンスSQ1における工程ST11の実行時間長及び工程ST12の実行時間長の比は、シーケンスSQ2における工程ST11の実行時間長及び工程ST13の実行時間長の比と同様に設定され得る。例えば、シーケンスSQ1では、工程ST11の実行時間長は2秒〜5秒の範囲の時間長から選択され、工程ST12の実行時間長は5秒〜10秒の範囲の時間長から選択される。また、シーケンスSQ2では、工程ST11の実行時間長は2秒〜10秒の範囲の時間長から選択され、工程ST12の実行時間長は5秒〜20秒の範囲の時間長から選択される。
工程ST11で生成されるフルオロカーボンの活性種は、第2領域R2上に堆積して当該第2領域R2を保護するが、第1領域R1がエッチングされて第2領域R2が露出したときには、第2領域R2をエッチングし得る。そこで、方法MTでは、第2領域R2が露出する期間において一回以上のシーケンスSQ1が実行される。これにより、エッチング量が抑えられつつ堆積物DPがウエハW上に形成され、当該堆積物DPによって第2領域R2が保護される。しかる後に、エッチング量の多い一回以上のシーケンスSQ2が実行される。したがって、方法MTによれば、第2領域R2の削れを抑制しつつ、第1領域R1をエッチングすることが可能となる。
また、シーケンスSQ1において第2領域R2上に堆積物DPが既に形成されているので、各回のシーケンスSQ2におけるエッチング量を増加させても、第2領域R2の削れを抑制することができる。このように、各回のシーケンスSQ2のエッチング量を各回のシーケンスSQ1のエッチング量よりも増加させることにより、方法MTにおける第1領域R1のエッチングレートを向上させることができる。
一実施形態の方法MTでは、シーケンスSQ2の実行の後、必要に応じて、シーケンスSQ3を更に実行することができる。シーケンスSQ3の工程ST11では、図14に示すように、ウエハW上に堆積物DPが形成される。そして、シーケンスSQ3の工程ST11では、図15に示すように、同じ工程ST11で形成された堆積物DPの量が減少される。そして、シーケンスSQ3の工程ST12では、堆積物DPに含まれるフルオロカーボンのラジカルによって第1領域R1がエッチングされる。このシーケンスSQ3により、第2領域R2が堆積物DPによって保護されつつ、第2領域R2によって提供される凹部内の第1領域R1が更にエッチングされる。これにより、図16に示すように、下部開口LOの深さが更に深くなり、最終的には、凹部の底にある第2領域R2が露出するまで第1領域R1がエッチングされる。
シーケンスSQ3は、一回以上繰り返される。したがって、図1に示すように、工程ST12の実行の後、工程STcにおいて、停止条件が満たされるか否かが判定される。停止条件はシーケンスSQ3が所定回数実行されている場合に満たされるものと判定される。工程STcにおいて、停止条件が満たされないと判定される場合には、工程ST11からシーケンスSQ3が実行される。一方、工程STcにおいて、停止条件が満たされると判定される場合には、方法MTの実施が終了する。
シーケンスSQ3の工程ST12では、高周波バイアス電力が、シーケンスSQ1及びシーケンスSQ2の工程ST12において利用される高周波バイアス電力よりも、大きい電力に設定される。例えば、シーケンスSQ1及びシーケンスSQ2の工程ST12では、高周波バイアス電力が20W〜100Wの電力に設定され、シーケンスSQ3の工程ST12では、高周波バイアス電力が100W〜300Wの電力に設定される。なお、一例のシーケンスSQ3では、工程ST11の実行時間長は2秒〜10秒の範囲の時間長から選択され、工程ST12の実行時間長は5秒〜15秒の範囲の時間長から選択される。
図14に示すように、シーケンスSQ1及びシーケンスSQ2の実行後には、ウエハW上の堆積物DPの量が相当に多くなる。堆積物DPの量が多くなると、開口MOの幅、上部開口UO、及び下部開口LOの幅が堆積物DPによって狭められる。これにより、下部開口LOの深部に到達するイオンの流束が不足する事態が生じ得る。しかしながら、シーケンスSQ3の工程ST12では比較的大きい高周波バイアス電力が利用されるので、ウエハWに引きつけられるイオンのエネルギーが高められる。その結果、下部開口LOが深くても、当該下部開口LOの深部までイオンを供給することが可能となる。
図17は、一実施形態に係る被処理体の第1領域及び第2領域を例示する断面図であり、図17は、第1領域を第2領域に対して選択的にエッチングする技術を説明する図である。図17の(a)は、基板SB上に第1領域R1及び第2領域R2を形成したウエハW1を示している。図17の(b)は、工程ST11を実行した後のウエハW1の断面図を示し、図17の(c)は、工程ST12を実行した後のウエハW1の断面図を示している。一例では、第1領域R1は、酸化シリコン(SiO)から構成され、第2領域R2は、窒化シリコン(Si)から構成されている。工程ST11及び工程ST12の処理容器内圧力といった各種条件は、上述の条件と同様であることができる。
図17の(b)に示されるように、ウエハW1に対して工程ST11を実行すると、フルオロカーボンガス及び酸素ガスを含む処理ガスのプラズマにより、堆積物DPが、第1領域R1上及び第2領域R2上に形成される。一例では、フルオロカーボンガスとして、Cガスが利用される。工程ST11の処理ガスには、Arガスといった希ガスが含まれていてもよい。工程ST11では、処理ガスに更に含まれる酸素の活性種により、ウエハW上の堆積物DPの量が、当該酸素の活性種によって適度に減少している。
図17の(c)に示されるように、ウエハW1に対して工程ST12を実行すると、工程ST11の処理後のウエハWが、希ガスのプラズマに晒される、希ガスは、例えば、Arガスを含む。工程ST12の処理後は、堆積物DPに含まれるフルオロカーボンのラジカルにより、第1領域R1がエッチングされる。
工程ST12では、希ガス原子の活性種、例えば、Arガス原子のイオンが、堆積物DPに衝突する。これにより、図17の(c)に示されるように、堆積物DP中のフルオロカーボンラジカルが、第1領域R1のエッチングを進行させ、第1領域R1の厚さを減少させる。また、第1領域R1では、堆積物DPの膜厚が減少する。一方、第2領域R2では、堆積物DPの膜厚が減少するものの、第2領域R2のエッチングが抑制されるので、第2領域R2の厚さの減少量は、第1領域R1の厚さの減少量に比べて大幅に小さい。
10…プラズマ処理装置、12…処理容器、30…上部電極、PD…載置台、LE…下部電極、ESC…静電チャック、40…ガスソース群、42…バルブ群、44…流量制御器群、50…排気装置、62…第1の高周波電源、64…第2の高周波電源、Cnt…制御部、W…ウエハ、W1…ウエハ、R1…第1領域、R2…第2領域、OL…有機膜、AL…シリコン含有反射防止膜、MK…マスク、DP…堆積物。

Claims (2)

  1. 被処理体に対するプラズマ処理によって、酸化シリコンから構成された第1領域を窒化シリコンから構成された第2領域に対して選択的にエッチングする方法であって、
    前記被処理体は、凹部を画成する前記第2領域、該凹部を埋め、且つ前記第2領域を覆うように設けられた前記第1領域、及び、前記第1領域上に設けられたマスクを有し、該マスクは、前記凹部の上に該凹部の幅よりも広い幅を有する開口を提供し、
    該方法は、
    前記被処理体を収容した処理容器内においてフルオロカーボンガス、酸素含有ガス及び不活性ガスを含む処理ガスのプラズマを生成する第1工程であり、前記被処理体上にフルオロカーボンを含む堆積物を形成する、該第1工程と、
    前記堆積物に含まれるフルオロカーボンのラジカルによって前記第1領域をエッチングする第2工程と、を含み、
    前記第1工程及び前記第2工程を含むシーケンスが繰り返して実行されるエッチング方法。
  2. 前記第2工程のエッチングは、実質的に酸素を含まない処理ガスによって行われる請求項1に記載のエッチング方法。
JP2016100603A 2016-05-19 2016-05-19 エッチング方法 Active JP6592400B2 (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP2016100603A JP6592400B2 (ja) 2016-05-19 2016-05-19 エッチング方法
TW106115532A TWI722187B (zh) 2016-05-19 2017-05-11 蝕刻方法
CN201780030915.9A CN109196624B (zh) 2016-05-19 2017-05-16 蚀刻方法
KR1020187032890A KR102505154B1 (ko) 2016-05-19 2017-05-16 에칭 방법
PCT/JP2017/018340 WO2017199946A1 (ja) 2016-05-19 2017-05-16 エッチング方法
US16/069,995 US20190027372A1 (en) 2016-05-19 2017-05-16 Etching method
US17/677,752 US20220181162A1 (en) 2016-05-19 2022-02-22 Etching apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016100603A JP6592400B2 (ja) 2016-05-19 2016-05-19 エッチング方法

Publications (2)

Publication Number Publication Date
JP2017208482A true JP2017208482A (ja) 2017-11-24
JP6592400B2 JP6592400B2 (ja) 2019-10-16

Family

ID=60325137

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016100603A Active JP6592400B2 (ja) 2016-05-19 2016-05-19 エッチング方法

Country Status (6)

Country Link
US (2) US20190027372A1 (ja)
JP (1) JP6592400B2 (ja)
KR (1) KR102505154B1 (ja)
CN (1) CN109196624B (ja)
TW (1) TWI722187B (ja)
WO (1) WO2017199946A1 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016157793A (ja) * 2015-02-24 2016-09-01 東京エレクトロン株式会社 エッチング方法
KR102487054B1 (ko) * 2017-11-28 2023-01-13 삼성전자주식회사 식각 방법 및 반도체 장치의 제조 방법
CN110993499B (zh) * 2019-11-05 2022-08-16 北京北方华创微电子装备有限公司 一种刻蚀方法、空气隙型介电层及动态随机存取存储器
KR20230124754A (ko) * 2020-09-18 2023-08-25 도쿄엘렉트론가부시키가이샤 에칭 방법, 플라즈마 처리 장치, 기판 처리 시스템및 프로그램
TWI828187B (zh) * 2021-06-22 2024-01-01 日商東京威力科創股份有限公司 蝕刻方法及電漿處理裝置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016048771A (ja) * 2014-08-28 2016-04-07 東京エレクトロン株式会社 エッチング方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000307001A (ja) 1999-04-22 2000-11-02 Sony Corp 半導体装置の製造方法
US7199328B2 (en) * 2001-08-29 2007-04-03 Tokyo Electron Limited Apparatus and method for plasma processing
US6716766B2 (en) * 2002-08-22 2004-04-06 Micron Technology, Inc. Process variation resistant self aligned contact etch
US7708859B2 (en) 2004-04-30 2010-05-04 Lam Research Corporation Gas distribution system having fast gas switching capabilities
US20130119018A1 (en) * 2011-11-15 2013-05-16 Keren Jacobs Kanarik Hybrid pulsing plasma processing systems
JP6059165B2 (ja) * 2014-02-19 2017-01-11 東京エレクトロン株式会社 エッチング方法、及びプラズマ処理装置
JP6396699B2 (ja) * 2014-02-24 2018-09-26 東京エレクトロン株式会社 エッチング方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016048771A (ja) * 2014-08-28 2016-04-07 東京エレクトロン株式会社 エッチング方法

Also Published As

Publication number Publication date
CN109196624A (zh) 2019-01-11
US20220181162A1 (en) 2022-06-09
US20190027372A1 (en) 2019-01-24
KR20190008226A (ko) 2019-01-23
CN109196624B (zh) 2023-10-24
TWI722187B (zh) 2021-03-21
WO2017199946A1 (ja) 2017-11-23
KR102505154B1 (ko) 2023-02-28
JP6592400B2 (ja) 2019-10-16
TW201742143A (zh) 2017-12-01

Similar Documents

Publication Publication Date Title
WO2017208807A1 (ja) エッチング方法
US20220051904A1 (en) Etching method
KR102513051B1 (ko) 에칭 방법
US20220181162A1 (en) Etching apparatus
JP6521848B2 (ja) エッチング方法
US11264246B2 (en) Plasma etching method for selectively etching silicon oxide with respect to silicon nitride
JP6550278B2 (ja) エッチング方法
JP6578145B2 (ja) エッチング方法
WO2017199958A1 (ja) エッチング方法
US9754797B2 (en) Etching method for selectively etching silicon oxide with respect to silicon nitride
US9633864B2 (en) Etching method

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180906

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190604

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190726

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190827

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190920

R150 Certificate of patent or registration of utility model

Ref document number: 6592400

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250