TW201742143A - 蝕刻方法 - Google Patents

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Abstract

本發明提供一種蝕刻方法,抑制由氮化矽構成的第2區域之蝕削,並蝕刻由氧化矽構成的第1區域。一實施形態提供之方法,藉由對於被處理體之電漿處理,而相對於由氮化矽構成的第2區域,選擇性地蝕刻由氧化矽構成的第1區域。該方法包含以下步驟:第1步驟,在收納有被處理體的處理容器內產生包含氟碳化合物氣體、含氧氣體及惰性氣體之處理氣體的電漿,於被處理體上形成包含氟碳化合物之沉積物;以及第2步驟,藉由沉積物所包含的氟碳化合物之自由基蝕刻第1區域;重複實行包含第1步驟、及第2步驟之程序。

Description

蝕刻方法
本發明之實施形態係關於一種蝕刻方法,特別是關於藉由對於被處理體之電漿處理,而相對於由氮化矽構成的第2區域,選擇性地蝕刻由氧化矽構成的第1區域之方法。
在電子設備的製造中,對於由氧化矽(SiO2 )構成的區域施行形成孔洞或溝槽等開口之處理。此等處理,如同專利文獻1所記載,一般而言,使被處理體暴露於氟碳化合物氣體的電漿,蝕刻該區域。
此外,已知對於由氮化矽構成的第2區域,選擇性地蝕刻由氧化矽構成的第1區域之技術。作為此等技術之一例,已知SAC(Self-Aligned Contact,自對準接觸)技術。關於SAC技術,記載於專利文獻2中。
係SAC技術之處理對象的被處理體,具備氧化矽製之第1區域、氮化矽製之第2區域、及遮罩。第2區域,設置為界定凹部;第1區域,設置為填埋該凹部,且覆蓋第2區域;遮罩,設置於第1區域上,在凹部上方提供開口。習知之SAC技術,如同專利文獻2所記載,為了蝕刻第1區域,而使用包含氟碳化合物氣體、氧氣、及稀有氣體之處理氣體的電漿。藉由將被處理體暴露於此處理氣體的電漿,而在從遮罩之開口露出的部分中蝕刻第1區域,形成上部開口。進一步,藉由使被處理體暴露於處理氣體的電漿,而自對準地蝕刻第2區域所包圍之部分,即凹部內之第1區域。藉此,自對準地形成與上部開口連續之下部開口。 [習知技術文獻] [專利文獻]
專利文獻1:美國特許第7708859號說明書 專利文獻2:日本特開2000-307001號公報
[本發明所欲解決的問題] 上述習知技術,在進行第1區域之蝕刻而第2區域露出的時間點中,發生第2區域之表面上未形成保護該第2區域的膜之狀態。若在此一狀態下施行第1區域之蝕刻,則在第2區域發生蝕削。
因此,要求抑制由氮化矽構成的第2區域之蝕削,並蝕刻由氧化矽構成的第1區域。 [解決問題之技術手段]
一態樣中,提供一種蝕刻方法,藉由對於被處理體之電漿處理,而相對於由氮化矽構成的第2區域,選擇性地蝕刻由氧化矽構成的第1區域。被處理體,具有界定凹部之第2區域、設置為填埋該凹部且覆蓋第2區域之第1區域、及設置於第1區域上之遮罩,該遮罩,在凹部上方提供具有較該凹部的寬度更寬之寬度的開口。該方法包含:(a)第1步驟,在收納有被處理體的處理容器內產生包含氟碳化合物氣體、及惰性氣體之處理氣體的電漿,或包含氟碳化合物氣體、含氧氣體及惰性氣體之處理氣體的電漿,於被處理體上形成包含氟碳化合物之沉積物;以及(b)第2步驟,藉由沉積物所包含的氟碳化合物之自由基蝕刻第1區域;重複實行包含第1步驟及第2步驟之程序。
此一方法,包含藉由氟碳化合物之自由基,選擇性地蝕刻由氧化矽構成的第1區域之第2步驟,故蝕刻第1區域,並抑制由氮化矽構成的第2區域之蝕削。此外,第1步驟,藉由包含氟碳化合物氣體、及惰性氣體之處理氣體的電漿,或包含氟碳化合物氣體、含氧氣體及惰性氣體之處理氣體的電漿,形成沉積物。沉積物的形成與沉積物量的適當減少,係在第1步驟施行,不需要處理氣體之切換,故無需考慮伴隨處理氣體之切換的穩定時間、及放電的穩定時間。
一實施形態之方法中,第2步驟的蝕刻,係藉由實質上不含氧之處理氣體施行。此一方法,效率良好地施行相對於第2區域之第1區域的選擇性蝕刻。另,實質上不含氧,係指未刻意將氧導入處理氣體內。
一實施形態中,一次以上之第1程序、一次以上之第2程序、及一次以上之第3程序,可分別進一步包含第3步驟。第3步驟,在收納有被處理體的處理容器內,產生包含含氧氣體及惰性氣體之處理氣體的電漿。若依照此一實施形態,則可藉由氧之活性種,適當地減少形成在被處理體之沉積物的量。因此,可防止遮罩之開口、及因蝕刻而形成之開口的封閉。此外,此一實施形態,在處理氣體中以惰性氣體稀釋含氧氣體,故可過度去除抑制沉積物的情形。 [本發明之效果]
如同上述說明,可抑制由氮化矽構成的第2區域之蝕削,並蝕刻由氧化矽構成的第1區域。
以下,參考附圖對各種實施形態詳細地說明。另,對於在各附圖中相同或相當之部分給予相同符號。
圖1為,顯示一實施形態之蝕刻方法的流程圖。圖1所示的方法MT,係藉由對於被處理體之電漿處理,而相對於由氮化矽構成的第2區域,選擇性地蝕刻由氧化矽構成的第1區域之方法。
圖2為,例示係一實施形態之蝕刻方法的應用對象之被處理體的剖面圖。如圖2所示,被處理體,即晶圓W,具備:基板SB、第1區域R1、第2區域R2、及之後構成遮罩的有機膜OL。在一例中,晶圓W,係在製造鰭式電場效應電晶體之中途所獲得,其進一步具備隆起區域RA、含矽之反射防止膜AL、及光阻遮罩RM。此外,構成遮罩的材料,除了為有機膜以外,亦可為氮化鈦、多晶矽等。
隆起區域RA,設置為從基板SB隆起。該隆起區域RA,例如可構成閘極區域。第2區域R2,由氮化矽(Si3 N4 )構成,設置於隆起區域RA之表面、及基板SB之表面上。該第2區域R2,如圖2所示,以界定凹部的方式延伸。在一例中,凹部的深度約為150nm,凹部的寬度約為20nm。
第1區域R1,由氧化矽(SiO2 )構成,設置於第2區域R2上。具體而言,第1區域R1,設置為填埋以第2區域R2界定的凹部,覆蓋該第2區域R2。
有機膜OL,設置於第1區域R1上。反射防止膜AL,設置於有機膜OL上。光阻遮罩RM,設置於反射防止膜AL上。光阻遮罩RM,在以第2區域R2界定之凹部上方提供具有較該凹部的寬度更寬之寬度的開口。光阻遮罩RM的開口之寬度,例如為60nm。此等光阻遮罩RM的圖案,係藉由光微影技術形成。
方法MT,在電漿處理裝置內處理如圖2所示之晶圓W等被處理體。圖3為,概略示意可使用在圖1所示的方法之實施的電漿處理裝置之一例的圖。圖3所示之電漿處理裝置10,為電容耦合型電漿蝕刻裝置,具備略圓筒狀之處理容器12。處理容器12之內壁面,例如由經陽極氧化處理的鋁構成。該處理容器12為安全接地。
於處理容器12的底部上,設置略圓筒狀之支持部14。支持部14,例如由絕緣材料構成。支持部14,在處理容器12內,從處理容器12的底部往鉛直方向延伸。此外,於處理容器12內,設置載置台PD。載置台PD係由支持部14支持。
載置台PD,於其頂面保持晶圓W。載置台PD,具有下部電極LE及靜電吸盤ESC。下部電極LE,包含第1板18a及第2板18b。第1板18a及第2板18b,例如由如鋁等金屬構成,呈略圓盤形狀。第2板18b,設置於第1板18a上,與第1板18a電性連接。
於第2板18b上,設置靜電吸盤ESC。靜電吸盤ESC,具有將係導電膜之電極配置在一對絕緣層或絕緣片間的構造。靜電吸盤ESC之電極,通過開關23而與直流電源22電性連接。此靜電吸盤ESC,藉由以來自直流電源22的直流電壓所產生之庫侖力等靜電力吸附晶圓W。藉此,靜電吸盤ESC,可保持晶圓W。
於第2板18b之邊緣部上,以包圍晶圓W之邊緣及靜電吸盤ESC的方式配置對焦環FR。對焦環FR,係為了改善蝕刻之均一性而設置。對焦環FR,由依蝕刻對象的膜材料而適宜選擇的材料所構成,例如可由石英構成。
於第2板18b之內部,設置冷媒流路24。冷媒流路24,構成溫度調節機構。從設置於處理容器12之外部的急冷器單元,通過配管26a對冷媒流路24供給冷媒。供給至冷媒流路24的冷媒,通過配管26b而返回急冷器單元。如此地,使冷媒在冷媒流路24與急冷器單元之間循環。藉由控制此冷媒的溫度,而控制以靜電吸盤ESC支持之晶圓W的溫度。
此外,於電漿處理裝置10,設置氣體供給管線28。氣體供給管線28,將來自熱傳氣體供給機構之熱傳氣體,例如He氣體,往靜電吸盤ESC的頂面與晶圓W的背面之間供給。
此外,電漿處理裝置10,具備上部電極30。上部電極30,在載置台PD的上方中,與該載置台PD對向配置。下部電極LE與上部電極30,彼此略平行地設置。在上部電極30與下部電極LE之間,提供對晶圓W施行電漿處理所用的處理空間S。
上部電極30,隔著絕緣性遮蔽構件32,支持在處理容器12的上部。一實施形態中,上部電極30,可構成為從載置台PD的頂面,即晶圓載置面起之鉛直方向的距離為可變。上部電極30,可包含電極板34及電極支持體36。電極板34面向處理空間S,於該電極板34設置複數個氣體噴吐孔34a。此電極板34,在一實施形態中,由矽構成。
電極支持體36,以可任意裝卸的方式支持電極板34,例如可由如鋁等導電性材料構成。此電極支持體36,可具有水冷構造。於電極支持體36之內部,設置氣體擴散室36a。與氣體噴吐孔34a連通的複數個氣體流通孔36b,從此氣體擴散室36a往下方延伸。此外,於電極支持體36,形成將處理氣體往氣體擴散室36a引導的氣體導入口36c,在該氣體導入口36c,連接氣體供給管38。
氣體供給管38,通過閥群42及流量控制器群44,而與氣體源群40連接。氣體源群40,包含複數個氣體源。在一例中,氣體源群40,包含:一個以上之氟碳化合物氣體的氣體源、稀有氣體的氣體源、氮氣(N2 氣體)的氣體源、氫氣(H2 氣體)的氣體源、及含氧氣體的氣體源。一個以上之氟碳化合物氣體的氣體源,在一例中,可包含C4 F8 氣體的氣體源、CF4 氣體的氣體源、及C4 F6 氣體的氣體源。稀有氣體的氣體源,可為He氣體、Ne氣體、Ar氣體、Kr氣體、Xe氣體等任意稀有氣體的氣體源,在一例中,係Ar氣體的氣體源。此外,含氧氣體的氣體源,在一例中,可為氧氣(O2 氣體)的氣體源。另,含氧氣體,亦可為含有氧之任意氣體,例如可為如CO氣體或CO2 氣體等氧化碳氣體。
閥群42包含複數個閥,流量控制器群44包含如質量流量控制器等複數個流量控制器。氣體源群40之複數個氣體源,分別通過閥群42之對應的閥、及流量控制器群44之對應的流量控制器,而與氣體供給管38連接。
此外,電漿處理裝置10,沿著處理容器12之內壁以可任意拆卸的方式設置防沉積遮蔽件46。防沉積遮蔽件46,亦設置於支持部14之外周。防沉積遮蔽件46,可防止蝕刻副產物(沉積物)附著於處理容器12,其可藉由將Y2 O3 等陶瓷被覆於鋁材而構成。
排氣板48設置於支持部14與處理容器12的側壁之間,且位於處理容器12的底部側。排氣板48,例如可藉由將Y2 O3 等陶瓷被覆於鋁材而構成。排氣口12e設置於處理容器12,且位於該排氣板48之下方。排氣口12e,通過排氣管52而與排氣裝置50連接。排氣裝置50,具有渦輪分子泵等真空泵,可將處理容器12內之空間減壓至期望的真空度。此外,於處理容器12的側壁設置晶圓W之搬出入口12g,此搬出入口12g可藉由閘閥54開閉。
此外,電漿處理裝置10,進一步具備第1高頻電源62及第2高頻電源64。第1高頻電源62,係產生電漿產生用的高頻電力之電源,例如產生27~100MHz之頻率的高頻電力。第1高頻電源62,通過匹配器66而與上部電極30連接。匹配器66,係匹配第1高頻電源62之輸出阻抗與負載側(上部電極30側)之輸入阻抗所用的電路。另,第1高頻電源62,亦可通過匹配器66而與下部電極LE連接。
第2高頻電源64,係產生用於將離子導入晶圓W的高頻偏壓電力之電源,例如產生400kHz~40MHz的範圍內之頻率的高頻偏壓電力。第2高頻電源64,通過匹配器68而與下部電極LE連接。匹配器68,係匹配第2高頻電源64之輸出阻抗與負載側(下部電極LE側)之輸入阻抗所用的電路。
此外,電漿處理裝置10,進一步具備電源70。電源70,與上部電極30連接。電源70,對上部電極30,施加用於將存在於處理空間S內的陽離子往電極板34導入之電壓。在一例中,電源70,為產生負的直流電壓之直流電源。在另一例中,電源70,亦可為產生較低頻率的交流電壓之交流電源。從電源70對上部電極施加之電壓,可為-150V以下之電壓。亦即,由電源70對上部電極30施加之電壓,可為絕對值為150以上之負的電壓。若從電源70對上部電極30施加此等電壓,則存在於處理空間S的陽離子,碰撞電極板34。藉此,從電極板34釋放二次電子及/或矽。釋放出的矽,與存在於處理空間S內的氟之活性種結合,而減少氟之活性種的量。
此外,一實施形態中,電漿處理裝置10,可進一步具備控制部Cnt。此控制部Cnt,係具備處理器、儲存部、輸入裝置、顯示裝置等之電腦,控制電漿處理裝置10的各部。此控制部Cnt,操作者可利用輸入裝置,為了管理電漿處理裝置10而施行指令之輸入操作等,此外,可藉由顯示裝置,將電漿處理裝置10之運作狀況視覺化顯示。進一步,於控制部Cnt之儲存部,收納有用於以處理器控制在電漿處理裝置10實行的各種處理之控制程式、及用於因應處理條件而使電漿處理裝置10的各部實行處理之程式,即處理配方。
以下,再度參考圖1,對方法MT詳細地予以說明。下述說明中,適宜參考圖2、圖4~圖16。圖4~圖16為,顯示方法MT之實施的中途階段之被處理體的剖面圖。另,下述說明,對於在方法MT中利用圖3所示之一電漿處理裝置10處理圖2所示之晶圓W的例子予以說明。
首先,方法MT,將圖2所示之晶圓W搬入電漿處理裝置10內,將該晶圓W載置於載置台PD上,以該載置台PD保持。
方法MT,接著,實行步驟ST1。步驟ST1,蝕刻反射防止膜AL。因此,步驟ST1,從由氣體源群40之複數個氣體源中選擇出的氣體源,往處理容器12內供給處理氣體。此處理氣體,包含氟碳化合物氣體。氟碳化合物氣體,例如可包含C4 F8 氣體及CF4 氣體中之一種以上。此外,此處理氣體,可進一步包含稀有氣體,例如Ar氣體。此外,步驟ST1,使排氣裝置50作動,將處理容器12內的壓力設定為既定壓力。進一步,步驟ST1,對下部電極LE,供給來自第1高頻電源62的高頻電力、及來自第2高頻電源64的高頻偏壓電力。
以下,例示步驟ST1之各種條件。 處理容器內壓力:10mTorr(1.33Pa)~50mTorr(6.65Pa) 處理氣體 ・C4 F8 氣體:10sccm~30sccm ・CF4 氣體:150sccm~300sccm ・Ar氣體:200sccm~500sccm 電漿產生用的高頻電力:300W~1000W 高頻偏壓電力:200W~500W
步驟ST1,產生處理氣體的電漿,藉由氟碳化合物之活性種,在從光阻遮罩RM的開口露出之部分中蝕刻反射防止膜AL。此一結果,如圖4所示,去除反射防止膜AL之全區域中從光阻遮罩RM的開口露出之部分。亦即,將光阻遮罩RM的圖案轉印至反射防止膜AL,於反射防止膜AL形成提供開口之圖案。另,可藉由控制部Cnt控制步驟ST1的上述電漿處理裝置10之各部的動作。
接續的步驟ST2,蝕刻有機膜OL。因此,步驟ST2,從由氣體源群40之複數個氣體源中選擇出的氣體源,往處理容器12內供給處理氣體。此處理氣體,可包含氫氣及氮氣。另,步驟ST2中使用之處理氣體,若為可蝕刻有機膜者,則亦可為包含其他氣體,例如包含氧氣之處理氣體。此外,步驟ST2,使排氣裝置50作動,將處理容器12內的壓力設定為既定壓力。進一步,步驟ST2,對下部電極LE,供給來自第1高頻電源62的高頻電力、及來自第2高頻電源64的高頻偏壓電力。
以下,例示步驟ST2之各種條件。 處理容器內壓力:50mTorr(6.65Pa)~200mTorr(26.6Pa) 處理氣體 ・N2 氣體:200sccm~400sccm ・H2 氣體:200sccm~400sccm 電漿產生用的高頻電力:500W~2000W 高頻偏壓電力:200W~500W
步驟ST2,產生處理氣體的電漿,在從反射防止膜AL的開口露出之部分中蝕刻有機膜OL。此外,亦蝕刻光阻遮罩RM。此一結果,如圖5所示,去除光阻遮罩RM,去除有機膜OL之全區域中從反射防止膜AL的開口露出之部分。亦即,將反射防止膜AL的圖案轉印至有機膜OL,於有機膜OL形成提供開口MO的圖案,由該有機膜OL產生遮罩MK。另,可藉由控制部Cnt控制步驟ST2的上述電漿處理裝置10之各部的動作。
一實施形態中,在實行步驟ST2後實行步驟ST3。步驟ST3,蝕刻第1區域R1,直至緊接第2區域R2露出之前為止。亦即,蝕刻第1區域R1,直至第2區域R2上留下微少的該第1區域R1為止。因此,步驟ST3,從由氣體源群40之複數個氣體源中選擇出的氣體源,往處理容器12內供給處理氣體。此處理氣體,包含氟碳化合物氣體。此外,此處理氣體,可進一步包含稀有氣體,例如Ar氣體。此外,此處理氣體,可進一步包含氧氣。此外,步驟ST3,使排氣裝置50作動,將處理容器12內的壓力設定為既定壓力。進一步,步驟ST3,對下部電極LE,供給來自第1高頻電源62的高頻電力、及來自第2高頻電源64的高頻偏壓電力。
步驟ST3,產生處理氣體的電漿,在從遮罩MK的開口露出之部分中,藉由氟碳化合物之活性種蝕刻第1區域R1。此步驟ST3的處理時間,設定為在該步驟ST3結束時,於第2區域R2上使第1區域R1留下既定膜厚。此步驟ST3之實行結果,如圖6所示,部分地形成上部開口UO。另,可藉由控制部Cnt控制步驟ST3的上述電漿處理裝置10之各部的動作。
此處,後述步驟ST11,選擇成為沉積模式之條件,沉積模式,亦即為相較於第1區域R1之蝕刻,使往包含第1區域R1之晶圓W的表面上形成含有氟碳化合物之沉積物成為優先的模式。另一方面,步驟ST3,選擇成為蝕刻模式之條件,蝕刻模式,亦即為相較於沉積物之形成,使第1區域R1之蝕刻成為優先的模式。因此,在一例中,於步驟ST3中利用的氟碳化合物氣體,可包含C4 F8 氣體及CF4 氣體中之一種以上。此例之氟碳化合物氣體為,相較於步驟ST11中利用的氟碳化合物氣體之相對於碳原子數之氟原子數的比(即氟原子數/碳原子數),其相對於碳原子數之氟原子數的比(即氟原子數/碳原子數)更高之氟碳化合物氣體。此外,在一例中,為了提高氟碳化合物氣體的解離度,可將步驟ST3中利用之電漿產生用的高頻電力,設定為較步驟ST11中利用之電漿產生用的高頻電力更強的電力。若依照此等例子,則可實現蝕刻模式。此外,在一例中,亦可將步驟ST3中利用的高頻偏壓電力,設定為較步驟ST11的高頻偏壓電力更強的電力。若依照此等例子,則可提高對晶圓W導入之離子的能量,快速地蝕刻第1區域R1。
以下,例示步驟ST3之各種條件。 處理容器內壓力:10mTorr(1.33Pa)~50mTorr(6.65Pa) 處理氣體 ・C4 F8 氣體:10sccm~30sccm ・CF4 氣體:50sccm~150sccm ・Ar氣體:500sccm~1000sccm ・O2 氣體:10sccm~30sccm 電漿產生用的高頻電力:500W~2000W 高頻偏壓電力:500W~2000W
一實施形態,接著,實行步驟ST4。步驟ST4,在處理容器12內產生包含含氧氣體之處理氣體的電漿。因此,步驟ST4,從由氣體源群40之複數個氣體源中選擇出的氣體源,往處理容器12內供給處理氣體。此處理氣體,在一例中,作為含氧氣體,可包含氧氣。此外,處理氣體,可進一步包含稀有氣體(例如Ar氣體)或氮氣等惰性氣體。此外,步驟ST4,使排氣裝置50作動,將處理容器12內的壓力設定為既定壓力。進一步,步驟ST4,對下部電極LE供給來自第1高頻電源62的高頻電力。另,步驟ST4,亦可不對下部電極LE供給來自第2高頻電源64的高頻偏壓電力。
步驟ST4,產生氧之活性種,藉由該氧之活性種使遮罩MK的開口MO在其上端部分中擴大。具體而言,如圖7所示,蝕刻以使界定開口MO之上端部分的遮罩MK之上側肩部呈推拔形狀。藉此,即便在後續步驟產生的沉積物附著於遮罩MK之界定開口MO的面,仍可減少該開口MO的寬度之縮小量。另,可藉由控制部Cnt控制步驟ST4的上述電漿處理裝置10之各部的動作。
此處,後述步驟ST11,亦為減少在各程序中形成的微量沉積物之步驟,有抑制沉積物的過度減少之必要性。另一方面,步驟ST4,係為了擴大遮罩MK的開口MO之上端部分的寬度而實行,要求其處理時間為短暫時間。
以下,例示步驟ST4之各種條件。 處理容器內壓力:30mTorr(3.99Pa)~200mTorr(26.6Pa) 處理氣體 ・O2 氣體:50sccm~500sccm ・Ar氣體:200sccm~1500sccm 電漿產生用的高頻電力:100W~500W 高頻偏壓電力:0W~200W
接著,方法MT,實行一次以上之程序SQ1,而後,實行一次以上之程序SQ2。此外,一實施形態,在實行一次以上之程序SQ2後,因應必要,亦可實行一次以上之程序SQ3。此等程序SQ1、程序SQ2、及程序SQ3,係為了蝕刻第1區域R1而實行。程序SQ1、程序SQ2、及程序SQ3,各自包含步驟ST11及步驟ST12。以下,茲就程序SQ1、程序SQ2、及程序SQ3全部共通的步驟ST1及步驟ST2之細節予以說明,接著,對於程序SQ1、程序SQ2、及程序SQ3之差異予以說明。
各程序中,首先,實行步驟ST11。步驟ST11,在收納有晶圓W的處理容器12內,產生包含氟碳化合物氣體之處理氣體的電漿、及包含含氧氣體及惰性氣體之處理氣體的電漿。因此,步驟ST11,從由氣體源群40之複數個氣體源中選擇出的氣體源,往處理容器12內供給處理氣體。此處理氣體,包含氟碳化合物氣體、含氧氣體及惰性氣體。步驟ST11,如同上述地選擇成為沉積模式之條件,故在一例中,作為氟碳化合物氣體,利用C4 F6 氣體。含氧氣體,例如包含氧氣;惰性氣體,包含如Ar氣體等稀有氣體。惰性氣體,亦可為氮氣。此外,步驟ST11,使排氣裝置50作動,將處理容器12內的壓力設定為既定壓力。進一步,步驟ST11,對下部電極LE供給來自第1高頻電源62的高頻電力。
步驟ST11,產生包含氟碳化合物氣體之處理氣體、或包含氟碳化合物氣體及惰性氣體之處理氣體的電漿,故解離的氟碳化合物,沉積於晶圓W之表面上,形成沉積物DP(參考圖8、圖11、及圖14)。可藉由控制部Cnt控制此步驟ST11的上述電漿處理裝置10之各部的動作。
步驟ST11,重複以氟碳化合物形成沉積物DP的期間,產生氧之活性種,藉由該氧之活性種,適當地減少晶圓W上之沉積物DP的量(參考圖9、圖12、及圖15)。此等圖8及圖9所示之狀態在步驟ST11中同時發生。此一結果,防止開口MO及上部開口UO因過剩的沉積物DP而封閉。此外,在步驟ST11利用之處理氣體,將氧氣以惰性氣體稀釋,故可抑制過度去除沉積物DP的情形。可藉由控制部Cnt控制此步驟ST11的上述電漿處理裝置10之各部的動作。
以下,例示步驟ST11之各種條件。 處理容器內壓力:10mTorr(1.33Pa)~50mTorr(6.65Pa) 處理氣體 ・C4 F6 氣體流量:1sccm~20sccm ・Ar氣體流量:200sccm~1500sccm ・O2 氣體流量:1sccm~20sccm 第1高頻電源62的高頻電力:40MHz、50W~500W 第2高頻電源64的高頻偏壓電力:13MHz、0W~50W 電源70的直流電壓:0V~-500V
一實施形態,將各程序之步驟ST11,即一次的步驟ST11,實行2秒以上,例如實行2.5秒~3秒。步驟ST11所進行的沉積時間,在第1程序SQ1設定為3秒,在第2程序SQ2可設定為較其更短的2.5秒。藉此,可適當地控制氮化矽上之保護膜的膜厚增加量,獲得改善貫通性之效果。若此等時間長度之期間的沉積物DP之蝕刻率過高,則可能過度去除用於保護第2區域R2的沉積物。因此,在步驟ST11中,以1nm/秒以下之蝕刻率蝕刻沉積物DP。藉此,可適當地調整形成在晶圓W上之沉積物DP的量。另,步驟ST11的沉積物DP之蝕刻的1nm/秒以下之蝕刻率,可藉由從上述條件,選擇處理容器內的壓力、處理氣體中稀有氣體對氧所造成之稀釋的程度(即氧濃度)、及電漿產生用的高頻電力而達成。另,步驟ST11中,在重複期間內(同一期間)內供給氟碳化合物氣體、惰性氣體、氧氣之情況,相較於在不同的期間供給氟碳化合物氣體與氧氣之情況,無需考慮伴隨處理氣體之切換的穩定時間、及放電的穩定時間。亦即,成為不需要伴隨處理氣體之替換的穩定時間、放電的穩定時間,改善處理量。此外,此等沉積步驟的氟碳化合物氣體與氧氣之莫耳比,宜為1:0.5至1:1.5程度,此一情況,獲得微負載之改善、貫通性之改善等效果。此外,在利用沉積物形成開口形狀之情況,可使其俯視形狀,為圓形、長方形、狹縫狀、長孔形狀。此外,確認形成的開口,無明顯扭曲,可如同設計地圖案化。
各程序中,接著,實行步驟ST12。步驟ST12,蝕刻第1區域R1。因此,步驟ST12,從由氣體源群40之複數個氣體源中選擇出的氣體源,往處理容器12內供給處理氣體。此處理氣體,包含惰性氣體。惰性氣體,在一例中,可為如Ar氣體等稀有氣體。抑或,惰性氣體,亦可為氮氣。步驟ST12的蝕刻,係藉由實質上不含氧之處理氣體施行。另,實質上不含氧,係指未刻意將氧導入處理氣體內。此外,步驟ST12,使排氣裝置50作動,將處理容器12內的壓力設定為既定壓力。進一步,步驟ST12,對下部電極LE供給來自第1高頻電源62的高頻電力。此外,步驟ST12,對下部電極LE供給來自第2高頻電源64的高頻偏壓電力。
以下,例示步驟ST12之各種條件。 處理容器內壓力:10mTorr(1.33Pa)~50mTorr(6.65Pa) 處理氣體 ・Ar氣體:200sccm~1500sccm 第1高頻電源62的高頻電力:40MHz、50W~500W 第2高頻電源64的高頻偏壓電力:13MHz、0W~50W 電源70的直流電壓:0V~-500V
步驟ST12,產生惰性氣體的電漿,對晶圓W導入離子。而後,藉由沉積物DP所包含的氟碳化合物之自由基蝕刻第1區域R1(參考圖10、圖13、及圖16)。可藉由控制部Cnt控制此步驟ST12的上述電漿處理裝置10之各部的動作。
方法MT中,程序SQ1,係在包含第2區域R2露出時的期間中實行。程序SQ1之步驟ST11,如圖8所示,於晶圓W上形成沉積物DP。另,於圖8,顯示第1區域R1之蝕刻進行,第2區域R2露出,於該第2區域R2上形成沉積物DP的狀態。此沉積物DP,保護第2區域R2。而後,程序SQ1之步驟ST11,如圖9所示,減少在相同的步驟ST11形成之沉積物DP的量。而後,程序SQ1之步驟ST12,藉由沉積物DP所包含的氟碳化合物之自由基蝕刻第1區域R1。藉由此程序SQ1,使第2區域R2露出,以沉積物DP保護第2區域R2,並蝕刻由第2區域R2提供之凹部內的第1區域R1。藉此,如圖10所示,緩緩地形成下部開口LO。
使程序SQ1,重複一次以上,在一例中,重複30次。因此,如圖1所示,在實行步驟ST12後,於步驟STa中,判定是否滿足停止條件。停止條件,在程序SQ1實行既定次數之情況判定為滿足。於步驟STa中,在判定為尚未滿足停止條件之情況,從步驟ST11實行程序SQ1。另一方面,於步驟STa中,在判定為滿足停止條件之情況,接著,實行程序SQ2。此外,第2高頻電源64的高頻偏壓電力,在第1程序SQ1中為50W,在第2程序中降低至20W;第1程序SQ1的蝕刻時間為5秒,第2程序SQ2的蝕刻時間,為較其更長之10秒。藉此,在維持貫通性的狀態下,獲得抑制氮化矽之蝕削的效果。
程序SQ2之步驟ST11,如圖11所示,於晶圓W上形成沉積物DP。而後,程序SQ2之步驟ST11,如圖12所示,進一步,減少在相同的步驟ST11形成之沉積物DP的量。而後,程序SQ2之步驟ST12,藉由沉積物DP所包含的氟碳化合物之自由基蝕刻第1區域R1。藉由此程序SQ2,以沉積物DP保護第2區域R2,並進一步蝕刻由第2區域R2提供之凹部內的第1區域R1。藉此,如圖13所示,使下部開口LO的深度變得更深。
一實施形態之方法,包含藉由氟碳化合物之自由基,選擇性地蝕刻由氧化矽構成的第1區域之第2步驟,故蝕刻第1區域,並抑制由氮化矽構成的第2區域之蝕削。此外,步驟ST11,藉由包含氟碳化合物氣體之處理氣體、或包含氟碳化合物氣體及惰性氣體之處理氣體的電漿,形成沉積物DP。此外,與此同時,在同一步驟中,藉由氧之活性種,將晶圓W上之沉積物DP的量,以該氧之活性種適當地減少。沉積物DP的形成與沉積物DP量的適當減少,係在相同步驟施行,不需要處理氣體之切換,故無需考慮伴隨處理氣體的切換之放電的穩定時間。
此外,一實施形態之方法中,第2步驟的蝕刻,係藉由實質上不含氧之處理氣體施行。此一方法,效率良好地施行相對於第2區域之第1區域的選擇性蝕刻。
使程序SQ2,重複一次以上,在一例中,重複40次。因此,如圖1所示,在實行步驟ST12後,於步驟STb中,判定是否滿足停止條件。停止條件,在程序SQ2實行既定次數之情況判定為滿足。於步驟STb中,在判定為尚未滿足停止條件之情況,從步驟ST11實行程序SQ2。另一方面,於步驟STb中,在判定為滿足停止條件之情況,接著,結束程序SQ2的實行。
方法MT,設定程序SQ1的處理條件,以使在各次之程序SQ1中蝕刻第1區域R1的量,較在各次之程序SQ2中蝕刻第1區域R1的量更少。在一例中,將各次之程序SQ1的實行時間長度,設定為較各次之程序SQ2的實行時間長度更短。此一例子中,可將程序SQ1之步驟ST11的實行時間長度及步驟ST12的實行時間長度之比,與程序SQ2之步驟ST11的實行時間長度及步驟ST13的實行時間長度之比設定為相同。例如,程序SQ1,從2秒~5秒之範圍的時間長度,選擇步驟ST11的實行時間長度;從5秒~10秒之範圍的時間長度,選擇步驟ST12的實行時間長度。此外,程序SQ2,從2秒~10秒之範圍的時間長度,選擇步驟ST11的實行時間長度;從5秒~20秒之範圍的時間長度,選擇步驟ST12的實行時間長度。
在步驟ST11產生的氟碳化合物之活性種,沉積於第2區域R2上而保護該第2區域R2,但在蝕刻第1區域R1而露出第2區域R2時,可能蝕刻第2區域R2。因而,方法MT,在第2區域R2露出的期間中實行一次以上之程序SQ1。藉此,抑制蝕刻量並於晶圓W上形成沉積物DP,藉由該沉積物DP保護第2區域R2。而後,將蝕刻量大的程序SQ2實行一次以上。因此,若依照方法MT,則可抑制第2區域R2之蝕削,並蝕刻第1區域R1。
此外,已於程序SQ1中在第2區域R2上形成沉積物DP,故即便增加各次之程序SQ2的蝕刻量,仍可抑制第2區域R2之蝕削。如此地,藉由使各次之程序SQ2的蝕刻量,較各次之程序SQ1的蝕刻量增加,而可改善方法MT之第1區域R1的蝕刻率。
一實施形態之方法MT,在實行程序SQ2後,因應必要,可進一步實行程序SQ3。程序SQ3之步驟ST11,如圖14所示,於晶圓W上形成沉積物DP。而後,程序SQ3之步驟ST11,如圖15所示,減少在相同的步驟ST11形成之沉積物DP的量。而後,程序SQ3之步驟ST12,藉由沉積物DP所包含的氟碳化合物之自由基蝕刻第1區域R1。藉由此一程序SQ3,以沉積物DP保護第2區域R2,並進一步蝕刻由第2區域R2提供之凹部內的第1區域R1。藉此,如圖16所示,下部開口LO的深度變得更深,最後,蝕刻第1區域R1直至位於凹部底部之第2區域R2露出。
使程序SQ3,重複一次以上。因此,如圖1所示,在實行步驟ST12後,於步驟STc中,判定是否滿足停止條件。停止條件,在程序SQ3實行既定次數之情況判定為滿足。於步驟STc中,在判定為尚未滿足停止條件之情況,從步驟ST11實行程序SQ3。另一方面,於步驟STc中,在判定為滿足停止條件之情況,結束方法MT的實施。
程序SQ3之步驟ST12,將高頻偏壓電力,設定為較程序SQ1及程序SQ2之步驟ST12中利用的高頻偏壓電力更強的電力。例如,程序SQ1及程序SQ2之步驟ST12,將高頻偏壓電力設定為20W~100W之電力;程序SQ3之步驟ST12,將高頻偏壓電力設定為100W~300W之電力。另,在一例之程序SQ3,從2秒~10秒之範圍的時間長度,選擇步驟ST11的實行時間長度;從5秒~15秒之範圍的時間長度,選擇步驟ST12的實行時間長度。
如圖14所示,在實行程序SQ1及程序SQ2後,晶圓W上之沉積物DP的量變得相當多。若沉積物DP的量變多,則開口MO的寬度、上部開口UO、及下部開口LO的寬度因沉積物DP而縮窄。因此,可能發生到達下部開口LO深部之離子的通量不足之情況。然而,程序SQ3之步驟ST12係利用較大的高頻偏壓電力,故導入至晶圓W之離子的能量提高。此一結果,即便下部開口LO深,仍可供給離子至該下部開口LO的深部。
圖17為,例示一實施形態之被處理體的第1區域及第2區域之剖面圖,圖17係說明對於第2區域選擇性地蝕刻第1區域之技術的圖。圖17的(a),顯示在基板SB上形成有第1區域R1及第2區域R2之晶圓W1。圖17的(b),顯示實行步驟ST11後之晶圓W1的剖面圖;圖17的(c),顯示實行步驟ST12後之晶圓W1的剖面圖。在一例中,第1區域R1,由氧化矽(SiO2 )構成;第2區域R2,由氮化矽(Si3 N4 )構成。步驟ST11及步驟ST12之處理容器內壓力等各種條件,可與上述條件相同。
如圖17的(b)所示,若對晶圓W1實行步驟ST11,則藉由包含氟碳化合物氣體及氧氣之處理氣體的電漿,在第1區域R1上及第2區域R2上形成沉積物DP。在一例中,作為氟碳化合物氣體,利用C4 F6 氣體。步驟ST11之處理氣體,亦可包含Ar氣體等稀有氣體。步驟ST11,藉由處理氣體進一步包含的氧之活性種,將晶圓W上之沉積物DP的量,以該氧之活性種適當地減少。
如圖17的(c)所示,若對晶圓W1實行步驟ST12,則使步驟ST11之處理後的晶圓W,暴露於稀有氣體的電漿,稀有氣體,例如包含Ar氣體。步驟ST12之處理後,藉由沉積物DP所包含的氟碳化合物之自由基,蝕刻第1區域R1。
步驟ST12,使稀有氣體原子之活性種,例如Ar氣體原子之離子,碰撞沉積物DP。藉此,如圖17的(c)所示,沉積物DP中的氟碳化合物自由基,增進第1區域R1之蝕刻,減少第1區域R1的厚度。此外,第1區域R1中,沉積物DP的膜厚減少。另一方面,第2區域R2中,沉積物DP的膜厚雖減少,但第2區域R2之蝕刻受到抑制,故第2區域R2的厚度之減少量,相較於第1區域R1的厚度之減少量大幅縮小。
10‧‧‧電漿處理裝置 12‧‧‧處理容器 12e‧‧‧排氣口 12g‧‧‧搬出入口 14‧‧‧支持部 18a‧‧‧第1板 18b‧‧‧第2板 22‧‧‧直流電源 23‧‧‧開關 24‧‧‧冷媒流路 26a、26b‧‧‧配管 28‧‧‧氣體供給管線 30‧‧‧上部電極 32‧‧‧絕緣性遮蔽構件 34‧‧‧電極板 34a‧‧‧氣體噴吐孔 36‧‧‧電極支持體 36a‧‧‧氣體擴散室 36b‧‧‧氣體流通孔 36c‧‧‧氣體導入口 38‧‧‧氣體供給管 40‧‧‧氣體源群 42‧‧‧閥群 44‧‧‧流量控制器群 46‧‧‧防沉積遮蔽件 48‧‧‧排氣板 50‧‧‧排氣裝置 52‧‧‧排氣管 54‧‧‧閘閥 62‧‧‧第1高頻電源 64‧‧‧第2高頻電源 66、68‧‧‧匹配器 70‧‧‧電源 AL‧‧‧反射防止膜 Cnt‧‧‧控制部 DP‧‧‧沉積物 ESC‧‧‧靜電吸盤 FR‧‧‧對焦環 LE‧‧‧下部電極 LO‧‧‧下部開口 MK‧‧‧遮罩 MO‧‧‧開口 OL‧‧‧有機膜 PD‧‧‧載置台 R1‧‧‧第1區域 R2‧‧‧第2區域 RA‧‧‧隆起區域 RM‧‧‧光阻遮罩 S‧‧‧處理空間 SB‧‧‧基板 UO‧‧‧上部開口 W、W1‧‧‧晶圓
圖1係顯示一實施形態之蝕刻方法的流程圖。 圖2係例示係一實施形態之蝕刻方法的應用對象之被處理體的剖面圖。 圖3係概略示意可使用在圖1所示的方法之實施的電漿處理裝置之一例的圖。 圖4係顯示圖1所示的方法之實施的中途階段之被處理體的剖面圖。 圖5係顯示圖1所示的方法之實施的中途階段之被處理體的剖面圖。 圖6係顯示圖1所示的方法之實施的中途階段之被處理體的剖面圖。 圖7係顯示圖1所示的方法之實施的中途階段之被處理體的剖面圖。 圖8係顯示圖1所示的方法之實施的中途階段之被處理體的剖面圖。 圖9係顯示圖1所示的方法之實施的中途階段之被處理體的剖面圖。 圖10係顯示圖1所示的方法之實施的中途階段之被處理體的剖面圖。 圖11係顯示圖1所示的方法之實施的中途階段之被處理體的剖面圖。 圖12係顯示圖1所示的方法之實施的中途階段之被處理體的剖面圖。 圖13係顯示圖1所示的方法之實施的中途階段之被處理體的剖面圖。 圖14係顯示圖1所示的方法之實施的中途階段之被處理體的剖面圖。 圖15係顯示圖1所示的方法之實施的中途階段之被處理體的剖面圖。 圖16係顯示圖1所示的方法之實施的中途階段之被處理體的剖面圖。 圖17(a)~(c)係例示一實施形態之被處理體的第1區域及第2區域之剖面圖。
AL‧‧‧反射防止膜
MK‧‧‧遮罩
MO‧‧‧開口
R1‧‧‧第1區域
R2‧‧‧第2區域
RA‧‧‧隆起區域
SB‧‧‧基板
W‧‧‧晶圓

Claims (2)

  1. 一種蝕刻方法,藉由對於被處理體之電漿處理,而相對於由氮化矽構成的第2區域,選擇性地蝕刻由氧化矽構成的第1區域; 該被處理體,具有:該第2區域,界定出凹部;該第1區域,填埋該凹部且覆蓋於該第2區域而設置;及遮罩,設置於該第1區域上;該遮罩,在該凹部上方提供具有較該凹部的寬度更寬之寬度的開口; 該蝕刻方法包含以下步驟: 第1步驟,在收納有該被處理體的處理容器內產生包含氟碳化合物氣體、含氧氣體及惰性氣體之處理氣體的電漿,於該被處理體上形成包含氟碳化合物之沉積物;以及 第2步驟,藉由該沉積物所包含的氟碳化合物之自由基蝕刻該第1區域; 重複實行包含該第1步驟及該第2步驟之程序。
  2. 如申請專利範圍第1項之蝕刻方法,其中, 該第2步驟的蝕刻,係藉由實質上不含氧之處理氣體施行。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016157793A (ja) * 2015-02-24 2016-09-01 東京エレクトロン株式会社 エッチング方法
KR102487054B1 (ko) * 2017-11-28 2023-01-13 삼성전자주식회사 식각 방법 및 반도체 장치의 제조 방법
CN110993499B (zh) * 2019-11-05 2022-08-16 北京北方华创微电子装备有限公司 一种刻蚀方法、空气隙型介电层及动态随机存取存储器
KR20230124754A (ko) * 2020-09-18 2023-08-25 도쿄엘렉트론가부시키가이샤 에칭 방법, 플라즈마 처리 장치, 기판 처리 시스템및 프로그램
TWI828187B (zh) * 2021-06-22 2024-01-01 日商東京威力科創股份有限公司 蝕刻方法及電漿處理裝置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000307001A (ja) 1999-04-22 2000-11-02 Sony Corp 半導体装置の製造方法
CN100462475C (zh) * 2001-08-29 2009-02-18 东京电子株式会社 用于等离子处理的装置和方法
US6716766B2 (en) * 2002-08-22 2004-04-06 Micron Technology, Inc. Process variation resistant self aligned contact etch
US7708859B2 (en) 2004-04-30 2010-05-04 Lam Research Corporation Gas distribution system having fast gas switching capabilities
US20130119018A1 (en) * 2011-11-15 2013-05-16 Keren Jacobs Kanarik Hybrid pulsing plasma processing systems
JP6059165B2 (ja) * 2014-02-19 2017-01-11 東京エレクトロン株式会社 エッチング方法、及びプラズマ処理装置
JP6396699B2 (ja) * 2014-02-24 2018-09-26 東京エレクトロン株式会社 エッチング方法
JP6315809B2 (ja) * 2014-08-28 2018-04-25 東京エレクトロン株式会社 エッチング方法

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