JP2017092153A - リードフレーム及びその製造方法、半導体装置 - Google Patents

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Abstract

【課題】リードフレームに設けた段差部と樹脂とが接する部分の表面積を従来よりも大きくし、樹脂との密着性を向上させた半導体装置を提供する。
【解決手段】本半導体装置は、リードフレームと、前記リードフレームの一方の面に搭載された半導体チップと、前記リードフレーム及び前記半導体チップを被覆する封止樹脂と、を有し、前記リードフレームには、前記リードフレームの他方の面側が薄型化された段差部が設けられ、前記段差部の段差面は前記封止樹脂に被覆され、前記段差面には凹凸部が形成されている。
【選択図】図1

Description

本発明は、リードフレーム及びその製造方法、半導体装置に関する。
リードフレームに半導体チップを搭載し、樹脂で封止した半導体装置が知られている。このような半導体装置は、動作時の発熱により膨張や収縮が繰り返されるため、リードフレームと樹脂との界面で剥離が生じるおそれがある。そこで、ダイパッドやリードの下面側に段差部を設け、段差部に樹脂を回り込ませることで、ダイパッドやリードと樹脂との密着性を向上させていた。
特開2014−044980号公報
しかしながら、上記の方法では、ダイパッドやリードに設けた段差部と樹脂とが接する部分の表面積を十分に大きくできないため、期待する密着性が得られなかった。
本発明は、上記の点に鑑みてなされたものであり、リードフレームに設けた段差部と樹脂とが接する部分の表面積を従来よりも大きくし、樹脂との密着性を向上させた半導体装置を提供することを課題とする。
本半導体装置は、リードフレームと、前記リードフレームの一方の面に搭載された半導体チップと、前記リードフレーム及び前記半導体チップを被覆する封止樹脂と、を有し、前記リードフレームには、前記リードフレームの他方の面側が薄型化された段差部が設けられ、前記段差部の段差面は前記封止樹脂に被覆され、前記段差面には凹凸部が形成されていることを要件とする。
開示の技術によれば、リードフレームに設けた段差部と樹脂とが接する部分の表面積を従来よりも大きくし、樹脂との密着性を向上させた半導体装置を提供できる。
第1の実施の形態に係る半導体装置を例示する図である。 Sレシオについて説明する図である。 段差部の段差面に高密度凹凸部を設ける効果について説明する図である。 第1の実施の形態に係る半導体装置の製造工程を例示する図(その1)である。 第1の実施の形態に係る半導体装置の製造工程を例示する図(その2)である。 第1の実施の形態に係る半導体装置の製造工程を例示する図(その3)である。 第1の実施の形態に係る半導体装置の製造工程を例示する図(その4)である。 第1の実施の形態に係る半導体装置の製造工程を例示する図(その5)である。 第1の実施の形態に係る半導体装置の製造工程を例示する図(その6)である。 第2の実施の形態に係る半導体装置を例示する図である。 第2の実施の形態に係る半導体装置の製造工程を例示する図(その1)である。 第2の実施の形態に係る半導体装置の製造工程を例示する図(その2)である。 第2の実施の形態に係る半導体装置の製造工程を例示する図(その3)である。 第2の実施の形態に係る半導体装置の製造工程を例示する図(その4)である。 第2の実施の形態の変形例1に係る半導体装置の製造工程を例示する図(その1)である。 第2の実施の形態の変形例1に係る半導体装置の製造工程を例示する図(その2)である。 第2の実施の形態の変形例2に係る半導体装置の製造工程を例示する図(その1)である。 第2の実施の形態の変形例2に係る半導体装置の製造工程を例示する図(その2)である。 カップシェア試験の試験用サンプル等について説明する図である。 実施例1に係るカップシェア試験の結果を例示する図である。 実施例2に係るカップシェア試験の結果を例示する図である。 実施例3に係るカップシェア試験の結果を例示する図である。
以下、図面を参照して発明を実施するための形態について説明する。なお、各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。
〈第1の実施の形態〉
[第1の実施の形態に係る半導体装置の構造]
まず、第1の実施の形態に係る半導体装置の構造について説明する。図1は、第1の実施の形態に係る半導体装置を例示する図であり、図1(a)は底面図、図1(b)は図1(a)のA−A線に沿う断面図、図1(c)は図1(b)のBの部分拡大断面図、図1(d)は図1(b)のBの部分拡大底面図である。但し、図1(a)では、便宜上、樹脂部40を除いて図1(b)の断面図に対応するハッチングを施している。又、図1(d)では、便宜上、樹脂部40の図示は省略されている。
図1を参照するに、半導体装置1は、大略すると、リードフレーム10と、半導体チップ20と、金属線30(ボンディングワイヤ)と、樹脂部40(封止樹脂)とを有する。半導体装置1は、所謂QFN(Quad Flat Non-leaded package)タイプの半導体装置である。
なお、本実施の形態では、便宜上、半導体装置1の半導体チップ20側を上側又は一方の側、リードフレーム10側を下側又は他方の側とする。又、各部位の半導体チップ20側の面を一方の面又は上面、リードフレーム10側の面を他方の面又は下面とする。但し、半導体装置1は天地逆の状態で用いることができ、又は任意の角度で配置することができる。又、平面視とは対象物をリードフレーム10の一方の面の法線方向から視ることを指し、平面形状とは対象物をリードフレーム10の一方の面の法線方向から視た形状を指すものとする。
半導体装置1において、リードフレーム10は、半導体チップ20が搭載されるダイパッド11(チップ搭載部)と、複数のリード12(端子部)と、サポートバー153とを備えている。リードフレーム10の材料としては、例えば、銅(Cu)や銅合金、42アロイ(FeとNiとの合金)等を用いることができる。
リード12はダイパッド11と電気的に独立しており、平面視において、ダイパッド11の周囲に所定のピッチで複数個設けられている。但し、リード12は必ずしもダイパッド11の周囲4方向に設けなくてもよく、例えば、ダイパッド11の両側のみに設けてもよい。リード12の幅は、例えば、0.2mm程度とすることができる。リード12のピッチは、例えば、0.4mm程度とすることができる。
リード12の上面の金属線30と接続される領域には、めっき膜18が形成されている。めっき膜18としては、例えば、Ag膜、Au膜、Ni/Au膜(Ni膜とAu膜をこの順番で積膜した金属膜)、Ni/Pd/Au膜(Ni膜とPd膜とAu膜をこの順番で積膜した金属膜)等を用いることができる。めっき膜18を形成することにより、金属線30との接続性(ワイヤボンディング性)を向上することができる。但し、めっき膜18は、必要に応じて形成すればよい。
リードフレーム10には、リードフレーム10の下面側が薄型化された段差部が設けられている。具体的には、ダイパッド11の下面の外周には、段差部11xが設けられている。言い換えれば、ダイパッド11の下面は上面よりも小面積に形成されており、段差部11xの段差面11d(下面)は、平面視において、ダイパッド11の樹脂部40の底面からの露出面(ダイパッド11の下面)の周囲に設けられている。
又、樹脂部40の側面から露出する側を除くリード12の下面の外周には段差部12xが設けられている。言い換えれば、リード12の下面は上面よりも小面積に形成されており、段差部12xの段差面12d(下面)は、平面視において、樹脂部40の側面から露出する側を除く、樹脂部40の底面からの露出面(リード12の下面)の周囲に設けられている。段差部11xの段差面11d及び段差部12xの段差面12dは、樹脂部40に被覆されている。段差部11x及び12xを設けることにより、段差部11x及び12xに樹脂部40を構成する樹脂が回り込むため、ダイパッド11及びリード12の樹脂部40からの脱落を防止できる。
サポートバー153は、リードフレーム10が個片化される前にダイパッド11を支持していた部材である。なお、サポートバー153の裏面はハーフエッチングされており、サポートバー153の厚さは段差部11x及び12xと略同一である。従って、サポートバー153の裏面は樹脂部40に完全に被覆され、樹脂部40からは露出しない。
半導体チップ20は、ダイパッド11上にフェイスアップ状態で搭載されている。半導体チップ20は、例えば、ダイアタッチフィルム等の接着材17を介してダイパッド11上に搭載(ダイボンディング)することができる。接着材17として、ダイアタッチフィルム等のフィルム状の接着材に代えて、ペースト状の接着材を用いてもよい。半導体チップ20の上面側に形成された各電極端子は、金線や銅線等である金属線30を介して、リード12の上面に形成されためっき膜18と電気的に接続(ワイヤボンディング)されている。
樹脂部40は、リードフレーム10、半導体チップ20、及び金属線30を封止している。但し、ダイパッド11の下面、リード12の下面、リード12の半導体装置1の外周縁部側の側面は、樹脂部40から露出している。すなわち、樹脂部40は、ダイパッド11及びリード12の一部を露出するように半導体チップ20等を封止している。リード12の樹脂部40から露出する部分は、外部接続端子となる。
ダイパッド11の下面及びリード12の下面は、樹脂部40の下面と略面一とすることができる。又、リード12の半導体装置1の外周縁部側の側面は、樹脂部40の側面と略面一とすることができる。樹脂部40としては、例えば、エポキシ樹脂にフィラーを含有させた所謂モールド樹脂等を用いることができる。
段差部11xの段差面11d、段差部12xの段差面12dには、高密度凹凸部13が設けられている。又、図示はしていないが、サポートバー153の下面にも、高密度凹凸部13が設けられている。なお、高密度凹凸部13が設けられている領域は、図1(a)では梨地模様、図1(b)では波線で模式的に示している。
又、高密度凹凸部13は、ダイパッド11の上面、リード12の上面には形成されていない。又、高密度凹凸部13は、ダイパッド11及びリード12の樹脂部40から露出する部分には形成されていない。高密度凹凸部13が形成されていない面は、高密度凹凸部13が形成されている面と比較して平坦面である。
但し、これは必須の要件ではなく、例えば、樹脂部40から露出するダイパッド11の下面やリード12の下面に高密度凹凸部13を形成してもよい。この場合には、樹脂部40との密着性には寄与しないが、ダイパッド11の下面やリード12の下面には、はんだ等の接合材が設けられるので、ダイパッド11やリード12と接合材との密着性を向上する効果がある。
高密度凹凸部13は、例えば、平面形状が略円形の微小な凹部(ディンプル)が縦横に高密度に配列された部分である。高密度凹凸部13は、例えば、面心格子等、格子状に配列することができる。なお、図1(c)では、高密度凹凸部13の各凹部の断面を矩形状に示しているが、実際には、凹部上面が上方に向かって湾曲した、曲面状の断面に形成される。
凹部の直径は、0.020〜0.060mmとすることが好ましく、0.020〜0.040mmとすることが更に好ましい。凹部のピッチは、0.040〜0.080mmとすることが好ましい。凹部の深さは、リードフレーム10の板厚の35〜70%程度とすることが好ましく、例えば、0.010〜0.050mm程度とすることができる。
但し、高密度凹凸部13において、凹部の平面形状は略円形でなくてもよく、例えば、六角形等の多角形としてもよい。この場合には、多角形の外接円の直径は、0.020〜0.060mmとすることが好ましく、0.020〜0.040mmとすることが更に好ましい。多角形の外接円のピッチは、0.040〜0.08mmとすることが好ましい。
なお、本願において、高密度凹凸部とは、凹凸部における凹部の平面形状が直径0.02mm以上0.060mm以下の円、又は、直径0.02mm以上0.060mm以下の外接円に接する多角形であって、凹凸部のSレシオが1.7以上であるものを指す。ここで、Sレシオとは、図2に示すように、表面積がS0の平坦面に凹凸部を形成し、凹凸部の表面積がSであった場合の、S0とSとの比率である。つまり、Sレシオ=S/S0である。
凹部の直径や多角形の外接円の直径が0.020mmより小さい場合や、0.06mmよりも大きい場合、Sレシオを増加させることが困難であり、樹脂部との密着性が向上しない。
このように、段差部11xの段差面11d、段差部12xの段差面12d、及びサポートバー153の下面に高密度凹凸部13を設けることにより、リードフレーム10の樹脂部40と接する部分の表面積が増加する。そのため、アンカー効果が生じ、リードフレーム10と樹脂部40との密着性を向上することができる。その結果、リードフレーム10と樹脂部40との界面での剥離を防止することができる。なお、従来の凹凸部は、Sレシオが1〜1.2程度であるため、十分な密着性を確保することが困難であった。
又、段差部11xの段差面11d及び段差部12xの段差面12dに高密度凹凸部13を設けることにより、リードフレーム10からの樹脂部40の剥離の伝搬を防止する効果や、半導体装置1内への水分の侵入を防止する効果が得られる。これについて、図3を参照しながら説明する。
なお、半導体装置の樹脂部内(樹脂部とリードフレームとの界面)に水分が侵入すると、半導体装置を実装基板へ実装する際のリフロー工程等で、樹脂部内の水分が急激に膨張及び気化し、樹脂部にクラック等が発生する問題(所謂ポップコーン現象)が生じる。ポップコーン現象が生じると、半導体装置は破壊される。半導体装置1では、段差部11xの段差面11d及び段差部12xの段差面12dに高密度凹凸部13を設けることにより、ポップコーン現象が生じることを防止することができる。その結果、半導体装置1の破壊を防止することができる。
図3(a)は、比較例に係る半導体装置を例示する図であり、段差部11xの段差面11dに高密度凹凸部13が設けられていない従来の半導体装置を示している。なお、図示は省略するが、段差部12xの段差面12dにも高密度凹凸部13は設けられていない。図3(a)に示す半導体装置200では、aに示すダイパッド11と樹脂部40との界面に剥離が生じると、b、c、d、eの順に剥離が伝搬して拡大する。又、aに示すダイパッド11と樹脂部40との界面から水分が侵入すると、b、c、d、eの順に水分が内部に侵入する。
これに対して、図3(b)に示す半導体装置1では、段差部11xの段差面11dに高密度凹凸部13を設けられている。そのため、aに示すダイパッド11と樹脂部40との界面に剥離が生じても、bまでは伝搬するが、高密度凹凸部13が設けられている部分ではダイパッド11と樹脂部40との密着力が大きいため、c、d、eに剥離が伝搬して拡大することを防止できる。同様に、aに示すダイパッド11と樹脂部40との界面から水分が侵入しても、bまでは侵入するが、高密度凹凸部13が設けられている部分ではダイパッド11と樹脂部40との密着力が大きいため、c、d、eに水分が侵入することを防止できる。
以上は段差部11xについて説明したが、段差部12xについても同様の効果を奏する。又、段差部11xや12x以外の部分に高密度凹凸部13を設けた場合にも、その部分では樹脂部40との密着力が大きくなるため、段差部11xや12xの場合と同様に、剥離の伝搬を防止する効果や、水分の侵入を防止する効果が得られる。
[第1の実施の形態に係る半導体装置の製造方法]
次に、第1の実施の形態に係る半導体装置の製造方法について説明する。図4〜図9は、第1の実施の形態に係る半導体装置の製造工程を例示する図である。
まず、図4に示す工程では、所定形状の金属製の板材10Bを準備する。板材10Bは、最終的に破線で示す切断ラインに沿って切断されて個片化領域C毎に個片化され、複数のリードフレーム10(図1参照)となる部材である。板材10Bの材料としては、例えば、銅(Cu)や銅合金、42アロイ等を用いることができる。板材10Bの厚さは、例えば、100〜200μm程度とすることができる。なお、図4(a)は平面図、図4(b)は図4(a)のA−A線に沿う断面図である。図4(a)の平面図において、便宜上、図4(b)の断面図に対応するハッチングを施している。
次に、図5に示す工程では、板材10Bの上面に感光性のレジスト300を形成し、板材10Bの下面に感光性のレジスト310を形成する。そして、レジスト300及び310を露光及び現像し、所定の位置に開口部300x、並びに開口部310x及び310yを形成する。
開口部300x及び310xは、板材10Bにダイパッド11、リード12、及びサポートバー153を形成するための開口部であり、互いに平面視で重複する位置に設けられる。又、開口部310yは、高密度凹凸部13を形成すると共に板材10Bの下面側を薄型化するための開口部であり、段差部11x及び12xを形成する部分と、サポートバー153を形成する部分に設けられる。開口部310yは、例えば、多数の円形の開口が縦横に配列されたものである。円形の開口の直径は、0.020〜0.060mmとすることが好ましく、0.020〜0.040mmとすることが更に好ましい。円形の開口のピッチは、0.040〜0.080mmとすることが好ましい。
なお、図5は、図4の個片化領域Cの1つを示したものであり、図5(a)は底面図、図5(b)は図5(a)のA−A線に沿う断面図、図5(c)は図5(b)のBの部分拡大断面図、図5(d)は図5(b)のBの部分拡大底面図である。又、図5(a)及び図5(d)において、便宜上、図5(b)の断面図に対応するハッチングを施している。又、高密度凹凸部13形成用の開口部310yが設けられている領域は、図5(a)では梨地模様、図5(b)では波線で模式的に示している。以降の図6及び図7についても同様である。
次に、図6に示す工程では、レジスト300及び310をエッチングマスクとして板材10Bをエッチング(例えば、ウェットエッチング)する。エッチングにより、開口部300x及び310xが平面視で重複するように形成されている部分では、板材10Bが貫通する。
又、開口部310yが形成されている部分では、各円形開口の周囲(レジスト310が形成されている部分)では、エッチング初期にはエッチング液の侵入が制限されるため、板材10Bが部分的にエッチングされない。その後、エッチング中期から末期にかけて周囲からエッチング液が侵入し開口部310yの全面にわたって腐食される。その結果、各円形開口の周囲は、各円形開口内に比べてエッチング深さが浅くなるため、各円形開口内が各円形開口の周囲に比べて窪んで平面形状が円形の凹部となり、高密度凹凸部13が形成されると共に、全体の厚さが薄くなる。
すなわち、開口部310yが形成されていた段差部11x、段差部12x、及びサポートバー153となる部分の夫々の下面は、開口部が形成されていなかった部分の下面よりも窪み、段差部11x及び12xが形成されると共にサポートバー153の部分が薄型化される。そして、段差部11x、段差部12x、及びサポートバー153の夫々の下面に、高密度凹凸部13が形成される。なお、段差部11xの段差面11d、段差部12xの段差面12d、及びサポートバー153の下面は、樹脂部40による被覆領域である。
開口部310yにおいて、開口の平面形状や大きさ、ピッチを変えることにより、様々な形状や深さの凹部を有する高密度凹凸部13を形成することができる。又、開口部310yにおいて、開口の平面形状や大きさ、ピッチを変えることにより、エッチング量が変わるため、段差部11x、段差部12x、及びサポートバー153を任意の厚さに薄型化できる。
次に、図7に示す工程では、図6に示すレジスト300及び310を除去する。これにより、図8に示す平面形状のリードフレーム10Sとなる。なお、図8(a)は底面図、図8(b)は図8(a)のA−A線に沿う断面図である。図8に示すリードフレーム10Sは、リードフレーム10となる複数の個片化領域Cが連結部15を介して連結された構造である。連結部15は、リードフレーム10Sの外縁部に額縁状に形成された外枠部151と、外枠部151の内側において各個片化領域C間に格子状に配置されたダムバー152と、各個片化領域C内に斜めに配置されたサポートバー153とを有する。サポートバー153は、一端が外枠部151又はダムバー152と連結され、他端がダイパッド11の四隅に連結され、ダイパッド11を支持している。外枠部151又はダムバー152の各個片化領域C側には、ダイパッド11を囲むように複数のリード12が設けられている。
図7及び図8の工程の後、リードフレーム10Sの所要部分に、Ag膜、Au膜、Ni/Au膜(Ni膜とAu膜をこの順番で積膜した金属膜)、Ni/Pd/Au膜(Ni膜とPd膜とAu膜をこの順番で積膜した金属膜)等をめっき等により形成してもよい。ここでは、一例として、ワイヤボンディング性向上のため、リード12の上面に銀めっき等によりめっき膜18を形成する。
引き続き半導体装置1を作製する工程について説明する。まず、図9(a)に示す工程では、各個片化領域Cのダイパッド11上に半導体チップ20をフェイスアップ状態で搭載する。半導体チップ20は、例えば、ダイアタッチフィルム等の接着材17を介してダイパッド11上に搭載することができる。この場合、所定の温度に加熱してダイアタッチフィルムを硬化させる。接着材17として、ダイアタッチフィルム等のフィルム状の接着材に代えて、ペースト状の接着材を用いてもよい。
次に、図9(b)に示す工程では、半導体チップ20の上面側に形成された電極端子を、金属線30を介して、リード12の上面に形成されためっき膜18と電気的に接続する。金属線30は、例えば、ワイヤボンディングにより、半導体チップ20の電極端子及びめっき膜18と接続できる。
次に、図9(c)に示す工程では、リードフレーム10S、半導体チップ20、及び金属線30を封止する樹脂部40を形成する。樹脂部40としては、例えば、エポキシ樹脂にフィラーを含有させた所謂モールド樹脂等を用いることができる。樹脂部40は、例えば、トランスファーモールド法やコンプレッションモールド法等により形成できる。
なお、樹脂部40を形成する際に、リードフレーム10Sの下面に樹脂が回り込まないようにするため、リードフレーム10Sの下面に保護テープ等を貼りつける。リードフレーム10Sの下面には高密度凹凸部13が形成されていないため、リードフレーム10Sの下面に保護テープ等が隙間なく貼り付けられ、樹脂の回り込みを確実に防止できる。
但し、保護テープ等が確実に貼り付けられればよいため、例えば、ダイパッド11の下面の外周部のみを平坦面とし、その内側に高密度凹凸部13を形成してもよい。この場合には、半導体装置1が完成して実装される際に、ダイパッド11の下面と、ダイパッド11の下面に設けられるはんだ等の接合材との密着性を向上する効果がある。
その後、図9(c)に示す構造体を切断ラインに沿って切断し、個片化領域C毎に個片化することにより、複数の半導体装置1(図1参照)が完成する。切断は、例えば、スライサー等により実行できる。
なお、半導体装置1を1つの製品として出荷してもよいし、図8に示した個片化前のリードフレーム10Sを1つの製品として出荷してもよい。この場合には、個片化前のリードフレーム10Sを製品として入手した者が図9に示す各工程を実行し、複数の半導体装置1を作製することができる。
このように、リードフレーム10Sの製造工程では、板材をエッチングしてダイパッド11やリード12、サポートバー153を形成する際に用いるエッチングマスクに高密度凹凸部13を形成するための所定のパターンを作製する。これにより、ダイパッド11やリード12、サポートバー153を形成する工程と同一工程で、段差部11x及び12xを形成すると共にサポートバー153を薄型化し、段差部11x、段差部12x、及びサポートバー153の下面に高密度凹凸部13を形成できる。そのため、製造工程を効率化することが可能となり、製造コストを低減できる。
又、1つのエッチングマスクでダイパッド11、リード12、サポートバー153、段差部11x、段差部12x、及び高密度凹凸部13を同時に形成できるため、これら各部の位置ずれが原理的に発生しない。従って、段差部11x、段差部12x、サポートバー153の所望の位置に高密度凹凸部13を形成することができる。
なお、従来のように、ダイパッド11やリード12、サポートバー153を形成するエッチングとは別に、表面を粗化する処理を行う方法(酸化処理、粗化めっき処理、粗化エッチング処理等)では、製造工程が複雑化してコスト上昇に繋がる。又、粗化を部分的に行う場合は、マスキング等で粗化する領域を限定するが、エッチングで形成されたリードフレームと粗化処理のマスクの位置ずれが避けられないため、位置精度が悪くなる。
〈第2の実施の形態〉
第2の実施の形態では、ダイパッドの上面等に高密度凹凸部を形成する例を示す。なお、第2の実施の形態において、既に説明した実施の形態と同一構成部についての説明は省略する場合がある。
[第2の実施の形態に係る半導体装置の構造]
まず、第2の実施の形態に係る半導体装置の構造について説明する。図10は、第2の実施の形態に係る半導体装置を例示する図であり、図10(a)は平面図、図10(b)は図10(a)のA−A線に沿う断面図、図10(c)は図10(b)のBの部分拡大断面図、図10(d)は図10(b)のBの部分拡大平面図である。但し、図10(a)では、便宜上、接着材17、金属線30、樹脂部40の図示は省略され、図10(b)の断面図に対応するハッチングを施している。又、図10(d)では、便宜上、樹脂部40の図示は省略されている。
図10を参照するに、半導体装置2は、ダイパッド11、リード12、及びサポートバー153の夫々の上面側が薄型化されていると共に、ダイパッド11、リード12、及びサポートバー153の夫々の上面に高密度凹凸部13が形成されている点が半導体装置1(図1参照)と相違する。なお、高密度凹凸部13が設けられている領域は、図10(a)では梨地模様、図10(b)では波線で模式的に示している。
このように、ダイパッド11、リード12、及びサポートバー153の夫々の上面に高密度凹凸部13を設けることにより、ダイパッド11、リード12、及びサポートバー153の夫々の上面の樹脂部40と接する部分の表面積が増加する。そのため、アンカー効果が生じ、リードフレーム10と樹脂部40との密着性を向上することができる。その結果、リードフレーム10と樹脂部40との界面での剥離を防止することができる。
又、ダイパッド11の上面に高密度凹凸部13を設けることにより、ダイパッド11の上面に接着材17によりダイボンディングされた半導体チップ20の接合強度を、接着材17のアンカー効果により向上できる。段差面11d及び12dに高密度凹凸部13を設ける効果については、第1の実施形態と同様である。
なお、第1の実施形態と同様に、ワイヤボンディング性向上のため、リード12の上面に銀(Ag)めっき膜等のめっき18膜が形成されている。銀めっき膜の厚さは通常2〜6μm程度であるが、銀めっき膜を形成した場合にも高密度凹凸部13が平坦化されることはなく、銀めっき膜を形成する前と同程度のSレシオが維持される。そのため、リード12の上面にめっき膜18が形成されても、リード12と樹脂部との密着性を向上することができる。
但し、金属線30との接続条件(ワイヤボンディングの条件)によっては高密度凹凸部13が存在しない方が好ましい場合もある。この場合は、リード12の上面の金属線30と接続される領域以外に、高密度凹凸部13を形成すればよい。
[第2の実施の形態に係る半導体装置の製造方法]
次に、第2の実施の形態に係る半導体装置の製造方法について説明する。図11〜図14は、第2の実施の形態に係る半導体装置の製造工程を例示する図である。
なお、図11は、図4の個片化領域Cの1つを示したものであり、図11(a)は平面図、図11(b)は図11(a)のA−A線に沿う断面図、図11(c)は図11(b)のBの部分拡大断面図、図11(d)は図11(b)のBの部分拡大平面図である。又、図11(a)及び図11(d)において、便宜上、図11(b)の断面図に対応するハッチングを施している。又、高密度凹凸部13形成用の開口部340y及び350yが設けられている領域は、図11(a)では梨地模様、図11(b)では波線で模式的に示している。以降の図12及び図13についても同様である。
まず、図11に示す工程では、図4と同様の所定形状の金属製の板材10Bを準備し、板材10Bの上面に感光性のレジスト340を形成し、板材10Bの下面に感光性のレジスト350を形成する。そして、レジスト340及び350を露光及び現像し、所定の位置に開口部340x及び340y、並びに開口部350x及び350yを形成する。
開口部340x及び350xは、板材10Bにダイパッド11、複数のリード12、及びサポートバー153を形成するための開口部であり、互いに平面視で重複する位置に設けられる。又、開口部340yは、高密度凹凸部13を形成すると共に板材10Bの上面側を薄型化するための開口部であり、ダイパッド11、リード12、及びサポートバー153となる部分の上面に設けられる。又、開口部350yは、高密度凹凸部13を形成すると共に板材10Bの下面側を薄型化するための開口部であり、段差部11x及び12xを形成する部分と、サポートバー153を形成する部分に設けられる。
開口部340y及び350yは、例えば、多数の円形の開口が縦横に配列されたものである。円形の開口の直径は、0.020〜0.060mmとすることが好ましく、0.020〜0.040mmとすることが更に好ましい。円形の開口のピッチは、0.040〜0.080mmとすることが好ましい。なお、開口部340y及び350yを六角形等の多角形としてもよい。
このように、ダイパッド11、リード12、及びサポートバー153となる部分の上面、並びに外枠部151及びダムバー152となる部分の上面を被覆するレジスト340が形成される。但し、レジスト340の、ダイパッド11、リード12、及びサポートバー153となる部分の上面を被覆する領域には、開口部340yが形成される。
又、ダイパッド11、リード12、及びサポートバー153となる部分の下面、並びに外枠部151及びダムバー152となる部分の下面を被覆するレジスト350が形成される。但し、レジスト350の、段差部11x、段差部12x、及びサポートバー153となる部分の下面を被覆する領域には、開口部350yが形成される。
次に、図12に示す工程では、レジスト340及び350をエッチングマスクとして板材10Bをエッチング(例えば、ウェットエッチング)する。エッチングにより、開口部340x及び350xが平面視で重複するように形成されている部分では、板材10Bが貫通する。
又、開口部340yが形成されている部分では、高密度凹凸部13が形成されると共に、厚さが薄くなる。すなわち、開口部340yが形成されていたダイパッド11、リード12、及びサポートバー153の夫々の上面は、開口部が形成されていなかった外枠部151及びダムバー152の上面よりも窪み、ダイパッド11、リード12、及びサポートバー153の部分が薄型化される。
又、開口部350yが形成されている部分では、高密度凹凸部13が形成されると共に、厚さが薄くなる。すなわち、開口部350yが形成されていた段差部11x、段差部12x、及びサポートバー153の夫々の下面は、開口部が形成されていなかった部分の下面よりも窪み、段差部11x及び12xが形成されると共にサポートバー153の部分が薄型化される。そして、段差部11xの段差面11d、段差部12xの段差面12d、及びサポートバー153の夫々の下面に、高密度凹凸部13が形成される。
開口部340y及び開口部350yにおいて、開口の平面形状や大きさ、ピッチを変えることにより、様々な形状や深さの凹部を有する高密度凹凸部13を形成することができる。又、開口部340y及び開口部350yにおいて、開口の平面形状や大きさ、ピッチを変えることにより、エッチング量が変わるため、ダイパッド11、リード12、段差部11x、段差部12x、及びサポートバー153を任意の厚さに薄型化できる。
次に、図13に示す工程では、図12に示すレジスト340及び350を除去する。これにより、図14に示すリードフレーム10Tが完成する。リードフレーム10Tでは、外枠部151の上面、ダムバー152の上面が同一面に形成される。又、ダイパッド11の上面、リード12の上面、サポートバー153の上面が同一面に形成される。又、段差部11xの下面、段差部12xの下面、サポートバー153の下面が同一面に形成される。又、外枠部151の下面、ダムバー152の下面、ダイパッド11の下面、リード12の下面が同一面に形成される。
又、外枠部151の上面、ダムバー152の上面から、ダイパッド11の上面、リード12の上面、サポートバー153の上面までの間隔(深さ)が、外枠部151の下面、ダムバー152の下面、ダイパッド11の下面、リード12の下面から、段差部11xの下面、段差部12xの下面、サポートバー153の下面まで間隔(深さ)よりも大きい。又、段差部11x、段差部12x、サポートバー153の厚さが、ダイパッド11、リード12の厚さよりも薄い。
このように、第2の実施の形態に係るリードフレーム10Tでは、最終的には除去されて製品(半導体装置)とはならない部分の厚さを、最終的に製品(半導体装置)となる部分の厚さよりも厚くしている。そのため、高い剛性を維持しながら、最終的に製品(半導体装置)となる部分を薄型化することができる。その結果、最終的な製品である半導体装置を薄型化することができる。
又、剛性を維持するために、リードフレーム自体を複雑な形状にしたり、材料を硬いものに変更したりする手法を用いていないため、完成した半導体装置の性能に影響を与えることもない。
又、最終的に製品(半導体装置)となる部分の厚さを任意に薄くできるため、市場では一般的でない厚さのリードフレームを備えた半導体装置を製造できる。
なお、本例では、最終的には除去されて製品(半導体装置)とはならない部分は、外枠部151及びダムバー152である。又、最終的に製品(半導体装置)となる部分は、ダイパッド11、リード12、及びサポートバー153である。
以降、図9と同様の工程を実行し、作製した構造体を切断ラインに沿って切断し、個片化領域C毎に個片化することにより、複数の半導体装置2(図10参照)が完成する。切断は、例えば、スライサー等により実行できる。
なお、上記工程の変形例1として、図12及び図13に示す工程に代えて、図15及び図16の工程としてもよい。すなわち、図15に示す開口部340yにおいて、開口の平面形状や大きさ、ピッチを変えることにより、図16に示すように、ダイパッド11、リード12、及びサポートバー153の上面に、平坦なハーフエッチング面を形成できる。つまり、高密度凹凸部13を形成することなく、ハーフエッチングを行うことができる。例えば、開口部340yを、円形、多角形、市松模様状等の各種パターンの何れかのパターンとし、何れかのパターンのピッチとサイズの選択によって、平面が平坦なハーフエッチング面を形成できる。
又、上記工程の変形例2として、図12及び図13に示す工程に代えて、図17及び図18の工程としてもよい。すなわち、図17に示すように、開口部340yにおいて、開口のピッチを広くすることにより、図18に示すように、部分的に初期の板厚を残しながら、ダイパッド11、リード12、及びサポートバー153の上面に高密度凹凸部13を形成することができる。
〈実施例1〉
まず、図19に示す試験用サンプルを作製した。具体的には、銅からなる平坦な金属板であるリードフレーム材100の上面に、凹部の平面形状が直径0.02mm以上0.060mm以下の円である凹凸部を形成した。そして、凹凸部の表面にめっきを施さないで、凹凸部上に表1に示す作製条件で樹脂カップ140を形成した。なお、6種類のSレシオにおいて、各々6個の試験用サンプルを作製し、6回測定を行った。但し、Sレシオ=1は、凹凸部を形成しない試験用サンプル(比較例:従来品)である。又、Sレシオを求める際の表面積の測定は、3次元測定レーザ顕微鏡(オリンパス社製 LEXT OLS4100)を用いて行った。
Figure 2017092153
なお、表1に示すように、試験用サンプルに、熱履歴として、窒素雰囲気中で175℃1時間、その後大気中で230℃10分の熱を加えている。熱履歴は、リードフレームから半導体装置に至る製造工程中で、半導体チップ等を樹脂部で封止する前に行われる、半導体チップ搭載工程(ダイアタッチ工程)、及びワイヤボンディング工程での加熱を想定したものである。
すなわち、これらの工程での加熱により、少なからずリードフレームが酸化し、樹脂部とリードフレームとの密着力に影響がある。そのため、本試験でも、試験用サンプルのリードフレーム材100に対し実際のダイアタッチ工程、及びワイヤボンディング工程の加熱に相当する熱履歴を加えた後、樹脂カップ140を形成している。これにより、信頼度の高い試験結果が得られる。
次に、SEMI標準規格G69−0996により規定される手順に従って、カップシェア試験を実施した。具体的には、各試験用サンプルの樹脂カップ140にゲージ(図示せず)を押し付けて図19(b)の矢印方向に移動させ、せん断強さを測定した。試験は、室温(約25℃)において、ゲージの高さ20μm、速度200μm/秒で行った。
結果を図20に示す。図20より、比較例に係る試験用サンプル(Sレシオ=1)では、せん断強さが平均値で13[Kgf]程度であるのに対し、Sレシオが1.8以上の試験用サンプルでは、せん断強さが平均値で17[Kgf]以上となった。つまり、Sレシオが1.8以上で、リードフレームと樹脂との密着性が従来品より大幅に向上することがわかった。なお、Sレシオが2.5程度になると、せん断強さの上昇が飽和するが、これはリードフレームと樹脂との界面が剥がれる前に、樹脂の一部が剥がれてしまう(破壊してしまう)ためである。
〈実施例2〉
銅からなるリードフレーム材100の上面に実施例1と同様の凹凸部を形成し、凹凸部の表面に銀めっきを施し、銀めっきを施した凹凸部上に樹脂カップ140を形成した以外は実施例1と同様にしてカップシェア試験を実施した。なお、銀めっき膜の厚さは約6μmとした。
結果を図21に示す。図21より、比較例に係る試験用サンプル(Sレシオ=1)では、せん断強さが平均値で13[Kgf]程度であるのに対し、Sレシオが1.7以上の試験用サンプルでは、せん断強さが平均値で17[Kgf]以上となった。つまり、Sレシオが1.7以上で、リードフレーム上に形成した銀めっき膜と樹脂との密着性が従来品より大幅に向上することがわかった。
〈実施例3〉
銅からなるリードフレーム材100の上面に実施例1と同様の凹凸部を形成し、凹凸部の表面にNi/Pd/Auめっきを施し、Ni/Pd/Auめっきを施した凹凸部上に樹脂カップ140を形成した以外は実施例1と同様にしてカップシェア試験を実施した。
なお、Ni/Pd/Auめっきとは、リードフレーム材100の上面にニッケルめっき膜、パラジウムめっき膜、及び金めっき膜をこの順番で積層したものである。本実施例では、ニッケルめっき膜の厚さは約0.8μm、パラジウムめっき膜の厚さは約0.03μm、金めっき膜の厚さは約0.006μmとした。
結果を図22に示す。図22より、比較例に係る試験用サンプル(Sレシオ=1)では、せん断強さが平均値で6[Kgf]程度であるのに対し、Sレシオが1.8以上の試験用サンプルでは、せん断強さが平均値で17[Kgf]以上となった。つまり、Sレシオが1.8以上で、リードフレーム上に形成したNi/Pd/Auめっき膜と樹脂との密着性が大幅に向上することがわかった。
〈実施例のまとめ〉
銅からなるリードフレームの上面に、凹部の平面形状が直径0.02mm以上0.060mm以下の円であって、Sレシオが1.7以上の凹凸部、すなわち高密度凹凸部を形成することにより、樹脂部と接する部分の表面積が増加する。そのため、アンカー効果が生じ、リードフレームと樹脂部との密着性を向上することができる。
又、高密度凹凸部は、銀めっきやNi/Pd/Auめっきを施した後も一定以上のSレシオを維持できるため、めっき後の表面に樹脂部を形成した場合にも、リードフレームと樹脂部との密着性を向上することができる。
又、Sレシオは1.7〜2.5程度が好適に使用できる範囲であり、密着力向上効果や密着力向上の飽和を鑑みると、Sレシオの更に好適な範囲は1.8〜2.0程度である。
なお、凹凸部における凹部の平面形状が直径0.02mm以上0.060mm以下の外接円に接する多角形である場合にも、同様の効果が確認されている。
以上、好ましい実施の形態等について詳説したが、上述した実施の形態等に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態等に種々の変形及び置換を加えることができる。
例えば、上記の実施の形態では、リードフレームにおいて、複数の個片化領域が行列状に配置される例を示したが、複数の個片化領域は1列に配置されてもよい。又、リードフレームは、1つの個片化領域と、その個片化領域を周辺側から支持する外枠部により構成されてもよい。
又、上記の実施の形態では、QFNタイプのリードフレームを例にして説明したが、本発明は、他のタイプのリードフレームにも適用可能である。他のタイプの例としては、QFP(Quad Flat Package)タイプ、LOC(Lead On Chip)タイプ等を挙げることができる。
又、上記の実施の形態では、QFNタイプのリードフレームがダイパッドを有している例を示したが、QFNタイプのリードフレームではダイパッドを設けない場合がある。本発明は、その場合にも適用可能である。
1 半導体装置
10、10S、10T リードフレーム
11 ダイパッド
11d、12d 段差面
11x、12x 段差部
12 リード
13 高密度凹凸部
15 連結部
17 接着材
18 めっき膜
20 半導体チップ
30 金属線
40 樹脂部
151 外枠部
152 ダムバー
153 サポートバー

Claims (18)

  1. リードフレームと、
    前記リードフレームの一方の面に搭載された半導体チップと、
    前記リードフレーム及び前記半導体チップを被覆する封止樹脂と、を有し、
    前記リードフレームには、前記リードフレームの他方の面側が薄型化された段差部が設けられ、
    前記段差部の段差面は前記封止樹脂に被覆され、
    前記段差面には凹凸部が形成されている半導体装置。
  2. 前記凹凸部における凹部の平面形状は直径0.02mm以上0.060mm以下の円、又は、直径0.02mm以上0.060mm以下の外接円に接する多角形であり、
    表面積がS0の平坦面に凹凸部を形成し、凹凸部の表面積がSであった場合のS0とSとの比率S/S0が1.7以上である請求項1に記載の半導体装置。
  3. 前記リードフレームは、外部接続端子となる端子部を有し、
    前記端子部の下面側に前記段差部が設けられている請求項1又は2に記載の半導体装置。
  4. 前記端子部は、前記封止樹脂の側面から露出する第1露出面と、前記封止樹脂の底面から露出する第2露出面と、を備え、
    前記段差面は、平面視において、第2露出面の周囲に設けられている請求項3に記載の半導体装置。
  5. 前記リードフレームは、前記半導体チップを搭載するチップ搭載部を有し、
    前記チップ搭載部の下面側に前記段差部が設けられている請求項1乃至4の何れか一項に記載の半導体装置。
  6. 前記チップ搭載部は、前記封止樹脂の底面から露出する第3露出面を備え、
    前記段差面は、平面視において、前記第3露出面の周囲に設けられている請求項5に記載の半導体装置。
  7. 一方の面に半導体チップが搭載され、封止樹脂により被覆されて半導体装置となるリードフレームであって、
    前記半導体装置となる個片化領域を有し、
    前記個片化領域には、前記個片化領域の他方の面側が薄型化された段差部が設けられ、
    前記段差部の段差面は前記封止樹脂による被覆領域であり、
    前記段差部の段差面には凹凸部が形成されているリードフレーム。
  8. 前記凹凸部における凹部の平面形状は直径0.02mm以上0.060mm以下の円、又は、直径0.02mm以上0.060mm以下の外接円に接する多角形であり、
    表面積がS0の平坦面に凹凸部を形成し、凹凸部の表面積がSであった場合のS0とSとの比率S/S0が1.7以上である請求項7に記載のリードフレーム。
  9. 前記個片化領域に、外部接続端子となる端子部を有し、
    前記端子部の下面側に前記段差部が設けられている請求項7又は8に記載のリードフレーム。
  10. 前記端子部の下面側の外周に前記段差部が設けられている請求項9に記載のリードフレーム。
  11. 前記個片化領域に、前記半導体チップを搭載するチップ搭載部を有し、
    前記チップ搭載部の下面側に前記段差部が設けられている請求項7乃至10の何れか一項に記載のリードフレーム。
  12. 前記チップ搭載部の下面側の外周に前記段差部が設けられている請求項11に記載のリードフレーム。
  13. 前記個片化領域を囲む外枠部を有し、
    前記個片化領域の厚さは、前記外枠部の厚さよりも薄い請求項7乃至12の何れか一項に記載のリードフレーム。
  14. 一方の面に半導体チップが搭載され、封止樹脂により被覆されて半導体装置となるリードフレームの製造方法であって、
    金属製の板材をエッチングして、前記半導体装置となる個片化領域を形成する工程と、
    前記個片化領域の他方の面側が薄型化された段差部を形成すると共に、前記段差部の段差面に凹凸部を形成する工程と、を有し、
    前記段差部の段差面は前記封止樹脂による被覆領域であるリードフレームの製造方法。
  15. 前記凹凸部における凹部の平面形状は直径0.02mm以上0.060mm以下の円、又は、直径0.02mm以上0.060mm以下の外接円に接する多角形であり、
    表面積がS0の平坦面に凹凸部を形成し、凹凸部の表面積がSであった場合のS0とSとの比率S/S0が1.7以上である請求項14に記載のリードフレームの製造方法。
  16. 前記個片化領域を形成する工程と、前記凹凸部を形成する工程と、は同一工程であり、
    前記個片化領域、及び前記凹凸部は、同一のエッチングマスクを用いてエッチングにより形成される請求項14又は15に記載のリードフレームの製造方法。
  17. 前記個片化領域を囲む外枠部を形成する工程と、
    前記個片化領域を一方の面側から薄型化し、前記個片化領域の厚さを前記外枠部の厚さよりも薄型化する工程と、を有する請求項14乃至16の何れか一項に記載のリードフレームの製造方法。
  18. 前記個片化領域を形成する工程と、前記外枠部を形成する工程と、前記個片化領域を薄型化する工程と、は同一工程であり、
    前記個片化領域の形成及び薄型化、並びに前記外枠部の形成は、同一のエッチングマスクを用いてエッチングにより行われる請求項17に記載のリードフレームの製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021040058A (ja) * 2019-09-04 2021-03-11 三菱電機株式会社 半導体装置および半導体素子
KR102249465B1 (ko) * 2019-10-31 2021-05-07 주식회사 코스텍시스 고방열 플라스틱 패키지

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7368055B2 (ja) * 2019-06-21 2023-10-24 ローム株式会社 半導体装置、および、半導体装置の実装構造
CN112133640B (zh) * 2020-11-24 2021-02-09 宁波康强电子股份有限公司 一种具有粗糙侧壁的引线框架的制备方法
US11715678B2 (en) * 2020-12-31 2023-08-01 Texas Instruments Incorporated Roughened conductive components

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01296653A (ja) * 1988-05-25 1989-11-30 Mitsubishi Electric Corp 樹脂封止形半導体装置
JP2000208693A (ja) * 1999-01-11 2000-07-28 Dainippon Printing Co Ltd リ―ドフレ―ム部材とその製造方法および樹脂封止型半導体装置
EP1202347A2 (de) * 2000-10-31 2002-05-02 W.C. Heraeus GmbH & Co. KG Verfahren zur Herstellung eines Metallträgerrahmens, Metallträgerrahmen und seine Verwendung
US7205180B1 (en) * 2003-07-19 2007-04-17 Ns Electronics Bangkok (1993) Ltd. Process of fabricating semiconductor packages using leadframes roughened with chemical etchant
JP2010087129A (ja) * 2008-09-30 2010-04-15 Sanyo Electric Co Ltd 回路装置およびその製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7112474B1 (en) * 1998-06-24 2006-09-26 Amkor Technology, Inc. Method of making an integrated circuit package
JP4857594B2 (ja) * 2005-04-26 2012-01-18 大日本印刷株式会社 回路部材、及び回路部材の製造方法
JPWO2007061112A1 (ja) * 2005-11-28 2009-05-07 大日本印刷株式会社 回路部材、回路部材の製造方法、及び、回路部材を含む半導体装置
US9305859B2 (en) * 2006-05-02 2016-04-05 Advanced Analogic Technologies Incorporated Integrated circuit die with low thermal resistance
US8174096B2 (en) * 2006-08-25 2012-05-08 Asm Assembly Materials Ltd. Stamped leadframe and method of manufacture thereof
TW201021119A (en) * 2008-09-25 2010-06-01 Lg Innotek Co Ltd Structure and manufacture method for multi-row lead frame and semiconductor package
US20100171201A1 (en) * 2009-01-06 2010-07-08 Wyant M Todd Chip on lead with small power pad design
US7858443B2 (en) * 2009-03-09 2010-12-28 Utac Hong Kong Limited Leadless integrated circuit package having standoff contacts and die attach pad
JP6028454B2 (ja) 2012-08-24 2016-11-16 大日本印刷株式会社 半導体装置製造用リードフレーム及び半導体装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01296653A (ja) * 1988-05-25 1989-11-30 Mitsubishi Electric Corp 樹脂封止形半導体装置
JP2000208693A (ja) * 1999-01-11 2000-07-28 Dainippon Printing Co Ltd リ―ドフレ―ム部材とその製造方法および樹脂封止型半導体装置
EP1202347A2 (de) * 2000-10-31 2002-05-02 W.C. Heraeus GmbH & Co. KG Verfahren zur Herstellung eines Metallträgerrahmens, Metallträgerrahmen und seine Verwendung
US7205180B1 (en) * 2003-07-19 2007-04-17 Ns Electronics Bangkok (1993) Ltd. Process of fabricating semiconductor packages using leadframes roughened with chemical etchant
JP2010087129A (ja) * 2008-09-30 2010-04-15 Sanyo Electric Co Ltd 回路装置およびその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021040058A (ja) * 2019-09-04 2021-03-11 三菱電機株式会社 半導体装置および半導体素子
JP7149907B2 (ja) 2019-09-04 2022-10-07 三菱電機株式会社 半導体装置および半導体素子
KR102249465B1 (ko) * 2019-10-31 2021-05-07 주식회사 코스텍시스 고방열 플라스틱 패키지

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