JP2016540370A - 相変化メモリセル、ソリッドステートメモリ、及びそれらの製造方法 - Google Patents

相変化メモリセル、ソリッドステートメモリ、及びそれらの製造方法 Download PDF

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Abstract

低減された電極カルコゲニド界面抵抗を有する相変化メモリセルと、相変化メモリセルを製造する方法とが開示される。電極層とカルコゲニド層との間に、界面層が形成される。これは、カルコゲニドベースの相変化メモリ層と電極層との間における低減された抵抗をもたらす。複数の例示的な実施形態は、炭化タングステン、炭化モリブデン、ホウ化タングステン、ホウ化モリブデン、又は、それらの組み合わせを備える界面層を提供する。例示的な一実施形態では、界面層は、約１ｎｍから約１０ｎｍまでの間の厚さを有する。

Description

本明細書で記載されるシステム及び技術の実施形態は、メモリデバイスに関する。より具体的には、ここで記載されるシステム及び技術の実施形態は、低減された電極カルコゲニド界面抵抗をもたらす材料を含む、相変化クロスポイントメモリシステムに関する。
カルコゲニドベースの相変化メモリにおける電極カルコゲニド界面での高抵抗は、より高い動作電圧が使用されること、又は、カルコゲニド相変化用に低減された駆動電圧が利用可能であることのいずれか一方を要求する。これに加えて、相変化メモリの動作と関連付けられる高い局所温度（６００℃を超える）は、デバイス性能に悪影響を及ぼす電極カルコゲニド反応の可能性を高める。
本明細書で開示される複数の実施形態は、添付の図面における複数の図において例として示されるのであって、限定として示されるのではない。そこでは、同様の参照番号は、同様の要素を指す。
本明細書で開示される主題による、複数のホウ化および炭化タングステン及びモリブデン界面層を備える、カルコゲニドベースの相変化クロスポイントメモリの一部の一例示的実施形態の斜視図を示している。 本明細書で開示される主題による、複数の界面層を備えるカルコゲニドベースの相変化クロスポイントメモリを形成する例示的な実施形態のフロー図である。 クロスポイントメモリ列（ピラー）アレイを形成する前の、本明細書で開示される主題による、カルコゲニドベースの相変化クロスポイントメモリ構造の例示的な実施形態を示している。 クロスポイントメモリ列（ピラー）アレイを形成した後の、本明細書で開示される主題による、カルコゲニドベースの相変化クロスポイントメモリ構造の例示的な実施形態を示している。 本明細書で開示される主題による、複数のカルコゲニドベースの相変化メモリセルを備えるクロスポイントメモリアレイの例示的な実施形態の概略図を示している。 本明細書で開示される主題による、カルコゲニドベースの相変化クロスポイントメモリアレイを備える電子システムの例示的な実施形態の機能ブロック図を示している。
図示の簡略化および／または明瞭性のため、複数の図に示される複数の要素は、必ずしも縮尺通りではないことが理解されるだろう。例えば、明瞭性のため、複数の要素の幾つかの複数の寸法は、他の複数の要素に対して強調されているかもしれない。複数の図の縮尺は、本明細書で示される様々な要素の複数の正確な寸法および／または複数の寸法比を表わしていない。更に、適切と考えられる場合には、複数の図面間で複数の参照番号を繰り返し用いて、対応および／または類似する複数の構成要素を示す。
本明細書で記載される複数の技術の複数の実施形態は、複数の半導体メモリに関する。より具体的には、本明細書で記載される、複数の低減された電極カルコゲニド界面抵抗をもたらす複数の材料を備える複数の相変化クロスポイントメモリシステムに関する、複数のシステム及び技術に関する。以下の詳細な説明において、本明細書で開示された複数の実施形態の完全な理解をもたらすべく、多くの具体的な詳細が記載されている。しかしながら、関連技術分野における当業者であれば、本明細書で開示された複数の実施形態は、１または複数の具体的な詳細がなくても、あるいは他の複数の方法、コンポーネント、材料等とともに実施可能であることを認識するであろう。他の複数の例において、本明細書の複数の態様を不明瞭にするのを回避すべく、周知の複数の構造、材料、または操作は、詳細に示され又は記載されていない。
本明細書の全体を通して、「一実施形態」または「ある実施形態」という言及は、当該実施形態に関連して記載された特定の機能、構造、または特性が少なくとも一実施形態に含まれることを意味する。従って、本明細書全体の様々な箇所における「一実施形態において」または「ある実施形態において」という文言の記載は、必ずしも全てが同じ実施形態を指しているわけではない。更に、複数の特定の機能、構造、または特性は、１または複数の実施形態において、任意の好適な態様で組み合わされ得る。これに加えて、本明細書において「例示的」という単語は、「例示として、例として、または実例として機能する」ことを意味すべく使用されている。本明細書において「例示的」として記載される任意の実施形態は、他の複数の実施形態に対し、必然的に好ましい又は有利なものとして解釈されるべきではない。
様々な操作は、特許請求された主題を理解するのに最も役立つ態様において、複数の別個の操作として順番に記載され得る。しかしながら、説明の順序は、これらの操作が必然的に順序に依存するものであることを示唆するように解釈されるべきではない。具体的には、これらの操作は、提示の順序で実行される必要はない。記載された複数の操作は、記載された複数の実施形態とは異なる順序で実行され得る。様々な追加の操作が実行され得、および／または、記載された複数の操作は、複数の追加的な実施形態において省略され得る。
本明細書で開示される主題は、低減された電極カルコゲニド界面抵抗をもたらし、且つ、カルコゲニドメモリの相変化動作に対して安定している複数の構造、複数の方法、及び、複数の材料に関する。より詳細には、本明細書で開示される主題は、電極層とカルコゲニド層との間の界面層を備える複数の構造、複数の方法、及び、複数の材料に関する。当該界面層は、本明細書で開示される主題の界面層を備えていない電極カルコゲニド界面と比較して、低減された抵抗をもたらす。本明細書で開示される主題の複数の実施形態は、複数の複合電極と複数のカルコゲニドメモリセル層との間に形成される、タングステン（Ｗ）および／またはモリブデン（Ｍｏ）（Ｗ／Ｍｏ）の複数の炭化物および／または複数のホウ化物を備えた複数の界面層を利用する。例示的な一実施形態では、複数のホウ化および／または炭化Ｗ／Ｍｏ界面層は、タングステンおよび／またはモリブデンと、ベンゼンおよびアセチレンなどの複数の不飽和有機炭素化合物とを使用する反応性物理的気相成長（ＰＶＤ）技術（例えば反応性スパッタリング）によって形成される。他の例示的な実施形態では、複数のホウ化および／または炭化Ｗ／Ｍｏ界面層は、複数のホウ化および／または炭化Ｗ／Ｍｏターゲットからの非反応性スパッタリングによって形成される。
テルル（Ｔｅ）およびセレン（Ｓｅ）などの複数のカルコゲニドは、昇温状態でタングステン（Ｗ）およびモリブデン（Ｍｏ）と容易に反応する。タングステン（Ｗ）は、Ｃと、様々なＧＳＴ（ゲルマニウム−アンチモン−テルル）ベースの相変化メモリ材料との間における界面抵抗を減らすことで知られている。モリブデンもまた、同様の複数の特性を示す。しかしながら、ＳｅおよびＴｅとの反応性は、タングステン及びモリブデン元素を、複数の電極カルコゲニド界面層として不適切なものにしてしまう。なぜならば、相変化メモリの動作と関連付けられる高い局所温度（６００℃を超える）が、電極カルコゲニド反応を起こりやすくしてしまうからである。従って、１２００℃を超えて溶融する複数の導電性炭化物およびホウ化物などの、高い溶融温度を有する複数の耐火材が、そのような複数の高温用途に好適である。
炭化タングステン及び炭化モリブデンを堆積する複数の技術は、ベンゼン（Ｃ６Ｈ６）、アセチレン（Ｃ２Ｈ２）、又は、他の複数の不飽和炭素結合有機化合物（例えば、エチレン、プロピレン、ジシアノアセチレン、及び、複数のシアン）などの複数の有機化合物と、Ａｒと共に、タングステン（Ｗ）および／またはモリブデン（Ｍｏ）（Ｗ／Ｍｏ）ターゲットを使用する反応性スパッタリングを含み、又は、炭化物ターゲットからの直接的スパッタリングを含む。同様に、ホウ化タングステン及びホウ化モリブデンは、ジボラン／Ａｒを使用して同様の複数のターゲットから反応的にスパッタされ得、又は、複数のホウ化物ターゲットから堆積され得る。ここで開示される主題によると、炭化及びホウ化Ｗ／Ｍｏ界面層は、Ｗ、Ｍｏと炭素又はホウ素との単なる混合物ではない。その代わりに、炭化及びホウ化Ｗ／Ｍｏ層は結合性であり、そのようなものとして堆積される。なぜならば、簡単な複数のアニールを使用してウェハ上に複数の界面層を形成するのに必要な温度が実際的ではない、即ち、シリコンが溶融するからである。これに加えて、タングステン及びモリブデンの複数の炭化物及び複数のホウ化物の複数の比較的薄い界面層は、粗いものであり得る。従って、本明細書で開示される主題の複数の実施形態は、複数の電極とカルコゲニドメモリセルとの間における厚さが約１ｎｍから約１０ｎｍまでの範囲に亘る複数の薄い層を利用する。例示的な一実施形態では、Ｗ／アセチレンから反応的にスパッタされた複数の薄膜は、平滑であって（且つアモルファスであって）、タングステン元素を超える硬度を有し、化学量論は炭化タングステン（ＷＣ）と一致する。
図１は、本明細書で開示される主題による、複数のホウ化および／または炭化モリブデンおよび／またはタングステン界面層を備える、カルコゲニドベースの相変化クロスポイントメモリアレイ１００の一部の一例示的実施形態の斜視図を示している。本明細書で開示される主題によると、複数の界面層は、複数の電極層と複数のカルコゲニド層との間に形成され、炭化物および／またはホウ化物ベースの界面層を備えない電極カルコゲニド界面と比較して低減された抵抗をもたらす。クロスポイントメモリ１００は、ソリッドステートメモリアレイまたはソリッドステートドライブの一部であり得るが、これに限定されない。クロスポイントメモリ１００は、各々が列（又はピラー）で構成されている複数のメモリセル１０１を備え、その少数のみが示されている。これに加えて、通常は複数のメモリセル１０１間に存在している誘電材料は、明瞭性のため、図１に示されていないことが理解されるべきである。
各メモリセル１０１は、ワードラインメタライゼーション１０２上に形成された電極１０４を有する。電極カルコゲニド界面層１０５は、電極１０４上に形成される。スイッチングデバイス（ＳＤ）１０６は、界面層１０４上に形成される。電極カルコゲニド界面層１０７は、ＳＤ１０６上に形成される。電極１０８は、界面層１０７上に形成される。電極カルコゲニド界面層１０９は、電極１０８上に形成される。カルコゲニドメモリセル（ＭＣ）１１０は、界面層１０９上に形成される。電極カルコゲニド界面層１１１は、ＭＣ１１０上に形成される。電極１１２は、界面層１１１上に形成される。ビットラインメタライゼーション層１１３は、電極１１２上に形成される。
本明細書で開示される主題の複数の実施形態では、ワードラインメタライゼーション層１０２およびビットラインメタライゼーション層１１３は、例えば、タングステン、銅、および／または、アルミニウムから形成される。例示的な一実施形態では、複数の電極層１０４、１０８および１１２は、例えば、炭素（Ｃ）、および／または、窒化チタニウム（ＴｉＮ）から形成される複数の複合電極である。例示的な一実施形態では、スイッチングデバイス（ＳＤ）１０６は、例えば、これらに限定されないがＴｅおよびＳｅなどの複数のカルコゲニドと、これらに限定されないがヒ素（Ａｓ）、ゲルマニウム（Ｇｅ）およびシリコン（Ｓｉ）などの複数のガラス形成添加剤とのガラス混合物を含むＯＴＳ（オボニック閾値スイッチ）から形成される。これは、複数のカルコゲニドまたは複数のガラス形成添加剤のいずれの包括的な列挙でもないことに留意されたい。例示的な一実施形態では、カルコゲニドメモリセル１１０は、例えば、Ｇｅ２Ｓｂ２Ｔｅ５（ＧＳＴ）およびＩｎ３ＳｂＴｅ２（ＩＳＴ）から形成されるが、これらに限定されない。
例示的な一実施形態では、複数の電極カルコゲニド界面層１０５、１０７、１０９および１１１は、タングステン（Ｗ）および／またはモリブデン（Ｍｏ）の複数の炭化物および／または複数のホウ化物から形成される。例示的な一実施形態では、複数の界面層１０５、１０７、１０９および１１１は、例えば、ベンゼンおよびアセチレンなどの複数の不飽和有機炭素化合物を用いた複数のＷ／Ｍｏターゲットからの反応性物理的気相成長（ＰＶＤ）（例えば反応性スパッタリング）を使用することによって形成される。他の例示的な実施形態では、複数の界面層１０５、１０７、１０７および１１１は、複数の炭化及びホウ化Ｗ／Ｍｏターゲットからスパッタされることによって、非反応的に形成される。複数の界面層１０５、１０７、１０９および１１１が図１に示されているが、複数の代替の例示的な実施形態はより少ない界面層を有することが理解されるべきである。即ち、複数の代替の例示的な実施形態は、各々の電極層とカルコゲニド層との間において、本明細書で開示される主題による界面層を有さなくてもよい。
堆積される複数のホウ化および／または炭化モリブデンおよび／またはタングステン層は、高導電性の複数の耐火材であり、（複数の炭化物／ホウ化物ターゲットからスパッタされる場合、及び、Ｗ／Ｃ６Ｈ６から反応的にスパッタされる場合は）粗くてもよい。従って、本明細書で開示される主題の複数の実施形態は、炭素（Ｃ）または窒化チタニウム（ＴｉＮ）の複数の複合電極スタックと、カルコゲニドメモリセルとの間に形成される、約１ｎｍから約１０ｎｍまでの範囲に亘る複数の薄い層を利用する。更に、多くの場合、黒鉛状炭素伝導は線状であって、薄く又は不連続でありさえするので、複数の界面ホウ化および／または炭化モリブデンおよび／またはタングステン層は、電極／カルコゲニド接触抵抗を低減するのに好適である。
図２は、本明細書で開示される主題による、複数の界面層を備えるカルコゲニドベースの相変化クロスポイントメモリを形成する例示的な実施形態のフロー図２００である。図３Ａから図３Ｂは、各々、クロスポイントメモリ列（ピラー）アレイを形成する前と、クロスポイントメモリ列（ピラー）アレイを形成した後の、本明細書で開示される主題による、カルコゲニドベースの相変化クロスポイントメモリ構造３００の例示的な実施形態を示している。
段落２０１で、複数のワードライン３０２が、周知の方法で、（図３Ａおよび３Ｂでは示されていない）基板上に形成されてパターン化される。例示的な一実施形態では、複数のワードライン３０２は、例えば、タングステン、銅、および／または、アルミニウムから形成されることができる。二酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、又は、他の複数の電気的絶縁材料などの誘電材料３０３は、周知の方法で、複数のワードライン３０２間に形成される。
段落２０２で、第１電極層３０４は、周知の方法で、複数のワードライン３０２上に形成される。例示的な一実施形態では、第１電極層３０４は、例えば、炭素（Ｃ）、および／または、窒化チタニウム（ＴｉＮ）から形成される。段階２０３で、第１電極カルコゲニド界面層３０５は、第１電極層３０４上に、それと接するように形成される。例示的な一実施形態では、第１界面層３０５は、例えば、ベンゼンおよびアセチレンなどの複数の不飽和有機炭素化合物を用いた複数のＷ／Ｍｏターゲットからの反応性物理的気相成長（ＰＶＤ）（例えば反応性スパッタリング）を使用することによって形成される。他の例示的な実施形態では、第１界面層３０５は、複数のホウ化および／または炭化Ｗ／Ｍｏターゲットからスパッタされることによって、非反応的に形成される。
段階２０４で、スイッチングデバイス（ＳＤ）層３０６は、周知の方法で、第１界面層３０５上に、それと接するように形成される。例示的な一実施形態では、スイッチングデバイス（ＳＤ）層３０６は、例えば、これらに限定されないがＴｅおよびＳｅなどの複数のカルコゲニドと、これらに限定されないがヒ素（Ａｓ）、ゲルマニウム（Ｇｅ）およびシリコン（Ｓｉ）などの複数のガラス形成添加剤とのガラス混合物を含むＯＴＳ（オボニック閾値スイッチ）から形成されることができる。段階２０５で、第２電極カルコゲニド界面層３０７は、ＳＤ層３０６上に、それと接するように形成される。例示的な一実施形態では、第２界面層３０７は、例えば、ベンゼンおよびアセチレンなどの複数の不飽和有機炭素化合物を用いた複数のＷ／Ｍｏターゲットからの反応性物理的気相成長（ＰＶＤ）（例えば反応性スパッタリング）を使用することによって形成される。他の例示的な実施形態では、第２界面層３０７は、複数のホウ化および／または炭化Ｗ／Ｍｏターゲットからスパッタされることによって、非反応的に形成される。
段階２０６で、第２電極層３０８は、周知の方法で、第２界面層３０７上に、それと接するように形成される。例示的な一実施形態では、第２電極層３０８は、例えば、炭素（Ｃ）、および／または、窒化チタニウム（ＴｉＮ）から形成されることができる。段階２０７で、第３電極カルコゲニド界面層３０９は、第２電極層上に、それと接するように形成される。例示的な一実施形態では、第３界面層３０９は、例えば、ベンゼンおよびアセチレンなどの複数の不飽和有機炭素化合物を用いた複数のＷ／Ｍｏターゲットからの反応性物理的気相成長（ＰＶＤ）（例えば反応性スパッタリング）を使用することによって形成される。他の例示的な実施形態では、第３界面層３０７は、複数のホウ化および／または炭化Ｗ／Ｍｏターゲットからスパッタされることによって、非反応的に形成される。
段階２０８で、カルコゲニドメモリセル（ＭＣ）層３１０は、周知の方法で、第３界面層３０９上に、それと接するように形成される。例示的な一実施形態では、カルコゲニドメモリセル層３１０は、例えば、Ｇｅ２Ｓｂ２Ｔｅ５（ＧＳＴ）およびＩｎ３ＳｂＴｅ２（ＩＳＴ）から形成されることができるが、これらに限定されない。段階２０９で、第４電極カルコゲニド界面層３１１は、メモリセル層３１０上に、それと接するように形成される。例示的な一実施形態では、第４界面層３１１は、例えば、ベンゼンおよびアセチレンなどの複数の不飽和有機炭素化合物を用いた複数のＷ／Ｍｏターゲットからの反応性物理的気相成長（ＰＶＤ）（例えば反応性スパッタリング）を使用することによって形成される。他の例示的な実施形態では、第４界面層３１１は、複数のホウ化および／または炭化Ｗ／Ｍｏターゲットからスパッタされることによって、非反応的に形成される。
段階２１０で、第３電極層３１２は、周知の方法で、第４界面層３１１上に、それと接するように形成される。例示的な一実施形態では、第３電極層３１２は、例えば、炭素（Ｃ）、および／または、窒化チタニウム（ＴｉＮ）から形成されることができる。段階２１１で、ハードマスク３１５は、周知の方法で、第３電極層３１２上に形成される。構造３００は、その後に図１に示されるものと同様の構成を備えるクロスポイントメモリになるピラー構成を形成すべく、周知の方法でエッチングされる。図３Ａは、エッチングする前に形成された構造３００を示している。
図３Ｂは、クロスポイントメモリ列（ピラー）アレイを形成すべくエッチングした後の構造３００を示している。段階２１２で、ビットラインメタライゼーション層３１３は、電極３１２上に形成される。図３Ｂはまた、各列（ピラー）上に形成された誘電材料３１４と、周知の方法で、構造３００の複数の列（複数のピラー）間に形成された誘電材料３１６とを示していることが理解されるべきである。３１４用に使用される複数の誘電材料は、典型的には、複数のカルコゲニド層を通じて電気伝導を押し通すべく絶縁しており、これらに限定されないがＳｉＯｘおよびＳｉＮｘを含む複数の非導電性酸化物および窒化物から形成されることができる。複数の界面層３０５、３０７、３０９および３１１が図３Ａおよび図３Ｂに示されているが、複数の代替の例示的な実施形態はより少ない界面層を有することが理解されるべきである。即ち、複数の代替の例示的な実施形態は、各々の電極層とカルコゲニド層との間において、本明細書で開示される主題による界面層を有さなくてもよい。代替的に、本明細書で開示される主題による複数の界面層は、複数の単一カルコゲニドデバイスと共にも、使用されてもよい。
図４は、本明細書で開示される主題による、複数のカルコゲニドベースの相変化メモリセル４０１を備えるクロスポイントメモリアレイ４００の例示的な実施形態の概略図を示している。例示的な一実施形態では、少なくとも１つのメモリセル４０１は、本明細書で開示される主題による、複数のホウ化および／または炭化モリブデンおよび／またはタングステン界面層を備える。図４に示されるように、複数のメモリセル４０１は、複数の列信号線４０２（例えば複数のビットライン）と複数の行信号線４０３（例えば複数のワードライン）との複数の交点に設置される。個別の複数の列および／または行信号線は、周知の方法で複数のメモリセル４０１を選択的に操作するメモリコントローラ（不図示）に、周知の方法で電気的に接続される。メモリアレイ４００は、周知の方法でコンピュータシステムまたは情報処理システム（不図示）に連結されるソリッドステートメモリアレイまたはソリッドステートドライブの一部を備え得ることが理解されるべきである。
図５は、本明細書で開示される主題による、カルコゲニドベースの相変化クロスポイントメモリアレイを備える電子システムの例示的な実施形態５００の機能ブロック図を示している。システム５００は、複数の制御／アドレスライン５０３および複数のデータライン５０４を通してメモリデバイス５１０に連結されたプロセッサ５０１を備える。幾つかの例示的な実施形態では、データおよび制御は、同じ複数の物理的ラインを利用してもよい。幾つかの例示的な実施形態では、プロセッサ５０１は、外部マイクロプロセッサ、マイクロコントローラ、又は、幾つかの他のタイプの外部制御回路であってもよい。他の複数の例示的な実施形態では、プロセッサ５０１は、メモリデバイス５１０と同じパッケージ内で統合されてもよく、又は、メモリデバイス５１０と同じダイ上にすら統合されてもよい。幾つかの例示的な実施形態では、プロセッサ５０１は、制御回路５１１と統合されてもよく、これによって、同じ回路の幾つかが両方の機能用に使用されることを可能にしてもよい。プロセッサ５０１は、ランダムアクセスメモリ（ＲＡＭ）（不図示）および／またはリードオンリーメモリ（ＲＯＭ）（不図示）などの、プログラムストレージおよび中間データ用に使用される外部メモリを有してもよい。代替的に、プロセッサ５０１は、内部ＲＡＭまたはＲＯＭを有してもよい。幾つかの例示的な実施形態では、プロセッサ５０１は、プログラム又はデータストレージ用にメモリデバイス５１０を使用してもよい。プロセッサ５０１で実行するプログラムは、オペレーティングシステム、ファイルシステム、欠陥チャンクリマッピング、及び、エラーマネジメントを含む多数の異なる機能を実装してもよいが、これらに限定されない。
幾つかの例示的な実施形態では、プロセッサ５０１が複数の外部デバイス（不図示）と通信することを可能にする外部接続５０２が設けられる。追加のＩ／Ｏ回路（不図示）が、外部接続５０２をプロセッサ５０１に連結するのに使用されてもよい。電子システム５００がストレージシステムである場合、外部接続５０２は、外部デバイスに不揮発性記憶装置を提供するのに使用されてもよい。例示的な一実施形態では、電子システム５００は、ソリッドステートドライブ（ＳＳＤ）、ＵＳＢサムドライブ、セキュアデジタルカード（ＳＤカード）、又は、任意の他の種類のストレージシステムであってもよいが、これらに限定されない。外部接続５０２は、標準的または独自の通信プロトコルを用いた携帯電話またはデジタルカメラなど、コンピュータまたは他のインテリジェントデバイスに接続するのに使用されてもよい。外部接続５０２と互換性が有り得る例示的な複数のコンピュータ通信プロトコルは、ユニバーサルシリアルバス（ＵＳＢ）、シリアルＡＴＡ（ＳＡＴＡ）、スモールコンピュータシステムインターコネクト（ＳＣＳＩ）、ファイバーチャネル、パラレルＡＴＡ（ＰＡＴＡ）、Ｉｎｔｅｇｒａｔｅｄ Ｄｒｉｖｅ Ｅｌｅｃｔｒｏｎｉｃｓ（ＩＤＥ）、イーサネット（登録商標）、ＩＥＥＥ−１３９４、セキュアデジタルカードインタフェース（ＳＤカード）、コンパクトフラッシュ（登録商標）インタフェース、メモリスティックインタフェース、Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ（ＰＣＩ）またはＰＣＩ Ｅｘｐｒｅｓｓなどのプロトコルの任意のバージョンを含むが、これらに限定されない。
電子システム５００が、例えば、携帯電話、タブレット、ノートブックコンピュータ、セットトップボックス、または何か他のタイプのコンピューティングシステムといったコンピューティングシステムである場合、外部接続５０２は、Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｅｌｅｃｔｒｉｃａｌ ａｎｄ Ｅｌｅｃｔｒｏｎｉｃ Ｅｎｇｉｎｅｅｒｓ（ＩＥＥＥ）８０２．３、ＩＥＥＥ ８０２．１１、Ｄａｔａ Ｏｖｅｒ Ｃａｂｌｅ Ｓｅｒｖｉｃｅ Ｉｎｔｅｒｆａｃｅ Ｓｐｅｃｉｆｉｃａｔｉｏｎ（ＤＯＣＳＩＳ）、Ｄｉｇｉｔａｌ Ｖｉｄｅｏ Ｂｒｏａｄｃａｓｔｉｎｇ（ＤＶＢ）−Ｔｅｒｒｅｓｔｒｉａｌ、ＤＶＢ−Ｃａｂｌｅ、およびＡｄｖａｎｃｅｄ Ｔｅｌｅｖｉｓｉｏｎ Ｃｏｍｍｉｔｔｅｅ Ｓｔａｎｄａｒｄ（ＡＴＳＣ）などのデジタルテレビ標準、および、Ｇｌｏｂａｌ Ｓｙｓｔｅｍ ｆｏｒ Ｍｏｂｉｌｅ Ｃｏｍｍｕｎｉｃａｔｉｏｎ（ＧＳＭ（登録商標））、ＣＤＭＡ２０００のような符号分割多元接続（ＣＤＭＡ）に基づく複数のプロトコル、並びに、Ｌｏｎｇ Ｔｅｒｍ Ｅｖｏｌｕｔｉｏｎ（ＬＴＥ）などの複数の携帯電話通信プロトコルといった、任意のバージョンのプロトコルのようなネットワーク接続でもよいが、これらに限定されない。
メモリデバイス５１０は、複数のメモリセルのアレイ５１７を含んでもよい。メモリセルアレイ５１７は、２次元又は３次元クロスポイントアレイとして体系化されてもよく、相変化メモリ（ＰＣＭ）、スイッチを備える相変化メモリ（ＰＣＭＳ）、抵抗性メモリ、ナノワイヤメモリ、強誘電性トランジスタランダムアクセスメモリ（ＦｅＴＲＡＭ）、フラッシュメモリ、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）、メモリスタテクノロジを組み込んだメモリ、スピントランスファトルク（ＳＴＴ）ＭＲＡＭ、又は、クロスポイントアレイとして構築された任意の他の種類のメモリであってもよい。例示的な一実施形態では、メモリセルアレイ５１７は、本明細書で開示される主題による、複数のホウ化および／または炭化モリブデンおよび／またはタングステン界面層を含むカルコゲニドベースの相変化クロスポイントメモリアレイを備える。クロスポイントアレイ５１７は、周知の方法で、複数のワードライン駆動部５１４および／または複数のビットライン駆動部５１５、および／または、複数のセンスアンプ５１６に連結されてもよい。複数のアドレスラインおよび複数の制御ライン５０３は、制御回路５１１、Ｉ／Ｏ回路５１３およびアドレス回路５１２によって受信され、復号化され、メモリアレイ５１７に対する制御を提供してもよい。Ｉ／Ｏ回路５１３は、複数のデータライン５０４に連結してもよく、これによって、データがプロセッサ５０１から受信され、プロセッサ５０１に送信されることを可能にしてもよい。メモリアレイ５１７から読み出されたデータは、複数の読み込みバッファ５１９に一時的に格納されてもよい。メモリアレイ５１７に書き込まれるデータは、メモリアレイ５１７へと転送される前に、複数の書き込みバッファ５１８に一時的に格納されてもよい。
図５に示されている電子システム５００は、システムの複数の特徴の基本的な理解を容易にすべく簡略化されていることが理解されるべきである。多数の異なる実施形態は、より多くのストレージ領域を備えるべく、複数のメモリデバイス５１０を制御する単一プロセッサ５０１を使用することを含むことが可能である。ディスプレイを駆動するビデオグラフィクスコントローラなどの追加の複数の機能と、人間指向Ｉ／Ｏのための他の複数のデバイスとが、幾つかの例示的な実施形態に含まれ得る。
これらの変更は、上記の詳細な説明を考慮して、成され得る。以下の特許請求の範囲で使用される複数の用語は、その範囲を、本明細書及び特許請求の範囲で開示される特定の複数の実施形態に限定するように解釈されるべきではない。むしろ、本明細書に開示された複数の実施形態の範囲は、以下の特許請求の範囲によって決定されるべきであり、特許請求の範囲は、クレーム解釈に係る複数の確立された理論により、解釈されるべきである。

Claims (30)

  1. カルコゲニドベースの相変化メモリ層と、
    第１電極層と、
    前記カルコゲニドベースの相変化メモリ層と前記第１電極層との間に存在し、前記カルコゲニドベースの相変化メモリ層および前記第１電極層の各々と接する第１界面層であり、前記カルコゲニドベースの相変化メモリ層と前記第１電極層との間における低減された抵抗をもたらす前記第１界面層と
    を備える相変化メモリセル。
  2. 前記第１界面層は、炭化タングステン、炭化モリブデン、ホウ化タングステン、若しくは、ホウ化モリブデン、又は、それらの組み合わせを含む、
    請求項１に記載の相変化メモリセル。
  3. 前記第１界面層は、約１ｎｍから約１０ｎｍまでの間の厚さを有する、
    請求項１または２に記載の相変化メモリセル。
  4. 第２電極層と、
    前記カルコゲニドベースの相変化メモリ層と前記第２電極層との間に存在し、前記カルコゲニドベースの相変化メモリ層および前記第２電極層の各々と接する第２界面層であり、前記カルコゲニドベースの相変化メモリ層と前記第２電極層との間における低減された抵抗をもたらす前記第２界面層と
    を更に備える、請求項１から３の何れか一項に記載の相変化メモリセル。
  5. 前記第２界面層は、炭化タングステン、炭化モリブデン、ホウ化タングステン、若しくは、ホウ化モリブデン、又は、それらの組み合わせを含む、
    請求項４に記載の相変化メモリセル。
  6. 前記第２界面層は、約１ｎｍから約１０ｎｍまでの間の厚さを有する、
    請求項４または５に記載の相変化メモリセル。
  7. スイッチングデバイス層と、
    第３電極層と、
    前記スイッチングデバイス層と前記第２電極層との間に存在し、前記スイッチングデバイス層および前記第２電極層の各々と接する第３界面層と、
    前記スイッチングデバイス層と前記第３電極層との間に存在し、前記スイッチングデバイス層および前記第３電極層の各々と接する第４界面層と
    を更に備える、請求項４から６の何れか一項に記載の相変化メモリセル。
  8. 前記第３界面層は、炭化タングステン、炭化モリブデン、ホウ化タングステン、若しくは、ホウ化モリブデン、又は、それらの組み合わせを含み、
    前記第４界面層は、炭化タングステン、炭化モリブデン、ホウ化タングステン、若しくは、ホウ化モリブデン、又は、それらの組み合わせを含む、
    請求項７に記載の相変化メモリセル。
  9. 前記カルコゲニドベースの相変化メモリ層は、Ｇｅ２Ｓｂ２Ｔｅ５またはＩｎ３ＳｂＴｅ２を含み、
    前記第１電極層、前記第２電極層および前記第３電極層の少なくとも２つの各々は、炭素若しくは窒化チタン、又は、それらの組み合わせを含む、
    請求項７または８に記載の相変化メモリセル。
  10. ソリッドステートメモリアレイまたはソリッドステートドライブの一部を更に備える、
    請求項１から９の何れか一項に記載の相変化メモリセル。
  11. 第１の面及び第２の面を有するカルコゲニドベースの相変化メモリ層を形成する段階と、
    第１の面及び第２の面を有する第１界面層を形成する段階であり、前記第１界面層の前記第１の面は前記カルコゲニドベースの相変化メモリ層の前記第１の面と接している、段階と、
    第１の面及び第２の面を有する第１電極層を形成する段階であり、前記第１電極層の前記第１の面は、前記第１界面層の前記第２の面と接している、段階と
    を含み、
    前記第１界面層は、前記カルコゲニドベースの相変化メモリ層と前記第１電極層との間における低減された抵抗をもたらす、
    方法。
  12. 前記第１界面層は、炭化タングステン、炭化モリブデン、ホウ化タングステン、若しくは、ホウ化モリブデン、又は、それらの組み合わせを含む、
    請求項１１に記載の方法。
  13. 前記第１界面層を形成する段階は、不飽和炭素化合物を使用して、タングステンターゲット若しくはモリブデンターゲット、又は、それらの組み合わせに反応性スパッタリングを実施する段階を含む、
    請求項１１または１２に記載の方法。
  14. 前記第１界面層を形成する段階は、炭化タングステンターゲット、炭化モリブデンターゲット、ホウ化タングステンターゲット、若しくは、ホウ化モリブデンターゲット、又は、それらの組み合わせに非反応性スパッタリングを実施する段階を含む、
    請求項１１または１２に記載の方法。
  15. 前記第１界面層は、約１ｎｍから約１０ｎｍまでの間の厚さを有する、
    請求項１１から１４の何れか一項に記載の方法。
  16. 第１の面及び第２の面を有する第２界面層を形成する段階であり、前記第２界面層の前記第１の面は前記カルコゲニドベースの相変化メモリ層の前記第２の面と接している、段階と、
    第１の面及び第２の面を有する第２電極層を形成する段階であり、前記第２電極の前記第１の面は前記第２界面層の前記第２の面と接している、段階と、
    を更に含み、
    前記第２界面層は、前記カルコゲニドベースの相変化メモリ層と前記第２電極層との間における低減された抵抗をもたらす、
    請求項１５に記載の方法。
  17. 前記第２界面層は、炭化タングステン、炭化モリブデン、ホウ化タングステン、若しくは、ホウ化モリブデン、又は、それらの組み合わせを含む、
    請求項１６に記載の方法。
  18. 前記第２界面層は、約１ｎｍから約１０ｎｍまでの間の厚さを有する、
    請求項１６または１７に記載の方法。
  19. 第１の面及び第２の面を有する第３界面層を形成する段階であり、前記第３界面層の前記第１の面は前記第２電極層の前記第２の面と接している、段階と、
    第１の面及び第２の面を有するスイッチングデバイス層を形成する段階であり、前記スイッチングデバイス層の前記第１の面は前記第３界面層の前記第２の面と接している、段階と、
    第１の面及び第２の面を有する第４界面層を形成する段階であり、前記第４界面層の前記第１の面は前記スイッチングデバイス層の前記第２の面と接している、段階と、
    第１の面及び第２の面を有する第３電極層を形成する段階であり、前記第３電極層の前記第１の面は前記第４界面層の前記第２の面と接している、段階と
    を更に含む、請求項１６から１８の何れか一項に記載の方法。
  20. 前記第３界面層は、炭化タングステン、炭化モリブデン、ホウ化タングステン、若しくは、ホウ化モリブデン、又は、それらの組み合わせを含み、
    前記第４界面層は、炭化タングステン、炭化モリブデン、ホウ化タングステン、若しくは、ホウ化モリブデン、又は、それらの組み合わせを含む、
    請求項１９に記載の方法。
  21. 前記第１界面層を形成する段階、前記第２界面層を形成する段階、前記第３界面層を形成する段階および前記第４界面層を形成する段階の少なくとも２つは、不飽和炭素化合物を使用して、タングステンターゲット若しくはモリブデンターゲット、又は、それらの組み合わせに反応性スパッタリングを実施する段階を含む、
    請求項１９または２０に記載の方法。
  22. 前記第１界面層を形成する段階、前記第２界面層を形成する段階、前記第３界面層を形成する段階および前記第４界面層を形成する段階の少なくとも２つは、炭化タングステンターゲット、炭化モリブデンターゲット、ホウ化タングステンターゲット、若しくは、ホウ化モリブデンターゲット、又は、それらの組み合わせに非反応性スパッタリングを実施する段階を含む、請求項１９または２０に記載の方法。
  23. 前記カルコゲニドベースの相変化メモリ層は、Ｇｅ２Ｓｂ２Ｔｅ５またはＩｎ３ＳｂＴｅ２を含み、
    前記第１電極層、前記第２電極層および前記第３電極層の少なくとも２つの各々は、炭素若しくは窒化チタン、又は、それらの組み合わせを含む、
    請求項１９から２２の何れか一項に記載の方法。
  24. 前記相変化メモリ層は、ソリッドステートメモリアレイまたはソリッドステートドライブの一部を備える、
    請求項１１から２３の何れか一項に記載の方法。
  25. 複数のメモリセル列のアレイを備え、その少なくとも１つのメモリセル列は、
    カルコゲニドベースの相変化メモリ層と、
    第１電極層と、
    前記カルコゲニドベースの相変化メモリ層と前記第１電極層との間に存在し、前記カルコゲニドベースの相変化メモリ層および前記第１電極層の各々と接する第１界面層であり、前記カルコゲニドベースの相変化メモリ層と前記第１電極層との間における低減された抵抗をもたらす前記第１界面層と
    を有する、
    ソリッドステートメモリ。
  26. 前記第１界面層は、炭化タングステン、炭化モリブデン、ホウ化タングステン、若しくは、ホウ化モリブデン、又は、それらの組み合わせを含む、
    請求項２５に記載のソリッドステートメモリ。
  27. 前記第１界面層は、約１ｎｍから約１０ｎｍまでの間の厚さを有する、
    請求項２５または２６に記載のソリッドステートメモリ。
  28. 前記少なくとも１つのメモリセル列は、
    第２電極層と、
    前記カルコゲニドベースの相変化メモリ層と前記第２電極層との間に存在し、前記カルコゲニドベースの相変化メモリ層および前記第２電極層の各々と接する第２界面層と、
    スイッチングデバイス層と、
    第３電極層と、
    前記スイッチングデバイス層と前記第２電極層との間に存在し、前記スイッチングデバイス層および前記第２電極層の各々と接する第３界面層と、
    前記スイッチングデバイス層と前記第３電極層との間に存在し、前記スイッチングデバイス層および前記第３電極層の各々と接する第４界面層と
    を更に有する、
    請求項２５から２７の何れか一項に記載のソリッドステートメモリ。
  29. 前記少なくとも１つのメモリセル列の前記カルコゲニドベースの相変化メモリ層は、Ｇｅ２Ｓｂ２Ｔｅ５またはＩｎ３ＳｂＴｅ２を含み、
    前記第１電極層、前記第２電極層および前記第３電極層の少なくとも２つの各々は、炭素若しくは窒化チタン、又は、それらの組み合わせを含み、
    前記第１界面層、前記第２界面層、前記第３界面層および前記第４界面層の少なくとも２つの各々は、炭化タングステン、炭化モリブデン、ホウ化タングステン、若しくは、ホウ化モリブデン、又は、それらの組み合わせを含む、
    請求項２８に記載のソリッドステートメモリ。
  30. 前記第１界面層は、約１ｎｍから約１０ｎｍまでの間の厚さを有する、
    請求項２９に記載のソリッドステートメモリ。
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