JP2016527640A - Ｌｄｏ調節器のためのスロースタート - Google Patents

Abstract

スタートアップ段階中の突入電流を回避するために線形調節器のパストランジスタのための制御電圧を生成するための技法。一態様では、調節出力電圧の関数を基準電圧、たとえば、ランプ電圧と比較するデジタル出力電圧を生成するためにデジタル比較器が与えられる。デジタル出力電圧は、パストランジスタをオンまたはオフにするためにパストランジスタのゲートを複数の個別電圧レベル、たとえば、バイアス電圧または接地電圧のうちの１つに選択的に結合する複数のスイッチを制御するために与えられる。別の態様では、デジタル技法は、調節器のスタートアップ段階中に選択的に有効化され、調節器の通常動作段階中に無効化され得る。

Description

関連出願の相互参照
[0001]本出願は、その全体が参照により本明細書に明確に組み込まれる、２０１３年７月３０日に出願された「SLOW START FOR LDO REGULATORS」と題する米国非仮出願第１３／９５４，７５７号の優先権を主張する。

[0002]本開示は、低ドロップアウト（ＬＤＯ：low drop-out）電圧調節器のためのスタートアップ段階を構成するための技法に関する。

[0003]低ドロップアウト（ＬＤＯ）調節器は線形電圧調節器の一種である。ＬＤＯ調節器は、一般に、パストランジスタ（pass transistor）と、誤差増幅器と、抵抗性フィードバック分周器とを含む。通常動作中に、パストランジスタは、調節電圧を生成するために電源からの電流を負荷に供給する。誤差増幅器は、パストランジスタによって負荷に供給される電流を、（抵抗性フィードバック分周器によってサンプリングされる）調節電圧と基準電圧との間の差の関数になるように設定する。

[0004]ＬＤＯ調節器のスタートアップ段階では、基準電圧は０ボルトからターゲット電圧に時間とともに徐々に上げられ得、たとえば、基準電圧は線形ランププロファイルに従い得る。これは、電源レベルを望ましくなく中断させ、電源に結合された他の回路に悪影響を及ぼし得る、ＬＤＯ調節器の初期スタートアップ中の電源から負荷への望ましくない突入電流（inrush current）を制限するために行われる。そのような予防措置にもかかわらず、いくつかのシナリオではそれでも突入電流が電源から引き出され得る。たとえば、バッファが誤差増幅器とパストランジスタとの間に設けられた場合、バッファの出力における初期電圧が明確でなく、それにより潜在的に過渡突入電流が生じることがある。

[0005]したがって、ＬＤＯ調節器のスタートアップ段階中の突入電流を制限するための技法を提供することが望ましいであろう。

[0006]スタートアップ回路を含む、低ドロップアウト（ＬＤＯ）電圧調節器の従来技術の実装形態を示す図。 [0007]スタートアップ段階中の調節器における信号の所望の挙動についての例示的な図。 [0008]上記で説明した突入電流を示す図。 [0009]本開示による、ＬＤＯ調節器のためのスタートアップ回路の例示的な実施形態を示す図。 [0010]本開示の例示的な実施形態による、ＬＤＯ調節器における信号についての例示的な図。 [0011]ＰＭＯＳパストランジスタが利用される、本開示による、スタートアップスイッチング機構の例示的な実施形態を示す図。 [0012]負荷に電流を供給するためにＮＭＯＳパストランジスタが利用される、本開示による代替の例示的な実施形態を示す図。 [0013]本開示による、調節器の動作段階を切り替えるための方法の例示的な実施形態を示す図。 [0014]図８に関して説明した例示的な方法を実装するための回路の例示的な実施形態を示す図。 [0015]本開示による方法の例示的な実施形態を示す図。

[0016]添付の図面を参照しながら本開示の様々な態様について以下でより十分に説明する。ただし、本開示は、多くの異なる形態で実施され得、本開示全体にわたって提示する任意の特定の構造または機能に限定されるものと解釈されるべきではない。むしろ、これらの態様は、本開示が周到で完全になり、本開示の範囲を当業者に十分に伝えるために与えるものである。本明細書の教示に基づいて、本開示の範囲は、本開示の他の態様とは無関係に実装されるにせよ、本開示の他の態様と組み合わせて実装されるにせよ、本明細書で開示する本開示のいかなる態様をもカバーするものであることを、当業者は諒解されたい。たとえば、本明細書に記載する態様をいくつ使用しても、装置は実装され得、または方法は実施され得る。さらに、本開示の範囲は、本明細書に記載する本開示の様々な態様に加えてまたはそれらの態様以外に、他の構造、機能、または構造および機能を使用して実施されるそのような装置または方法をカバーするものとする。本明細書で開示する本開示のいずれの態様も、請求項の１つまたは複数の要素によって実施され得ることを理解されたい。

[0017]添付の図面に関して以下に記載する発明を実施するための形態は、本発明の例示的な態様を説明するものであり、本発明が実施され得る例示的な様態のみを表すものではない。この明細書全体にわたって使用する「例示的」という用語は、「例、事例、または例示の働きをすること」を意味し、必ずしも他の例示的な態様よりも好ましいまたは有利であると解釈すべきではない。発明を実施するための形態は、本発明の例示的な態様の完全な理解を与える目的で具体的な詳細を含む。本発明の例示的な態様はこれらの具体的な詳細なしに実施され得ることが当業者には明らかであろう。いくつかの例では、本明細書で提示する例示的な態様の新規性を不明瞭にしないように、よく知られている構造およびデバイスをブロック図の形式で示す。本明細書および特許請求の範囲において、「モジュール」および「ブロック」という用語は、説明する動作を実施するように構成されたエンティティを示すために互換的に使用され得る。

[0018]本明細書および特許請求の範囲において、「高」または「低」であるものとしての信号または電圧の表示は、そのような信号または電圧が、信号または電圧のための「ＴＲＵＥ」（たとえば、＝１）状態または「ＦＡＬＳＥ」（たとえば、＝０）状態に対応し得る（が、対応する必要はない）論理「高」または「低」状態にあることを指すことがあることに留意されたい。本明細書で説明する機能と実質的に等価な機能を有する回路を導出するために、当業者なら、本明細書で説明する論理規約を容易に変更し得ること、たとえば、「低」の代わりに「高」を使用し、および／または「高」の代わりに「低」を使用し得ることが諒解されよう。そのような代替の例示的な実施形態は本開示の範囲内に入ることが企図される。

[0019]図１に、スタートアップ回路を含む、低ドロップアウト（ＬＤＯ）電圧調節器の従来技術の実装形態１００を示す。実装形態１００は、説明の目的で示したものにすぎず、本開示の範囲を限定するものではないことに留意されたい。

[0020]図１では、調節器１０１が、負荷キャパシタＣＬによって表される負荷のための出力電圧Ｖｏｕｔを供給する。調節器１０１は、ソース（図示せず）から負荷ＣＬに電流Ｉｎを選択的に供給するように構成された、パワートランジスタとしても知られる、パストランジスタ１１０を含む。抵抗器ネットワークＲ１／Ｒ２は、出力電圧ＶｏｕｔをＶｄｉｖとしてサンプリングし、Ｖｄｉｖは、利得Ａを有する差分増幅器１２０の入力に供給される。差分増幅器１２０の他の入力は基準電圧Ｖｒｅｆに結合される。差分増幅器１２０の出力はパストランジスタ１１０のゲートに結合される。図示された実装形態では、一般に線形調節器の場合、パストランジスタ１１０の両端間の（たとえば、部分的にゲート電圧ＶＧによって決定される）ゲートソース電圧の大きさは、負荷にソーシングされることになる電流Ｉｎの大きさを制御する。

[0021]負荷ＣＬは図１では容量性として示されているが、本開示の範囲は容量性負荷のみに限定されないことが諒解されることに留意されたい。さらに、パストランジスタ１１０は図１ではＮＭＯＳトランジスタとして示されているが、本開示の技法は、同様にＰＭＯＳパストランジスタに適応するように容易に適用され得ることに留意されたい。

[0022]上記で説明した要素によって定義されるフィードバックループの作用によって、調節器１０１が出力電圧Ｖｏｕｔを基準電圧Ｖｒｅｆによって決定されるレベルに維持することが諒解されよう。いくつかの実装形態では、調節器１０１の動作は、２つの別個の段階、すなわち、出力電圧Ｖｏｕｔが初期スタートアップレベルからターゲットレベルまで上げられるスタートアップ段階と、出力電圧Ｖｏｕｔが（１つまたは複数の）ターゲットレベルに維持される通常段階とに従って特徴づけられ得る。

[0023]特に、スタートアップ段階中に、基準電圧Ｖｒｅｆは、たとえば、所定の時間期間内に、制御された様式で、初期レベル、たとえば、Ｖｏｕｔを０ボルトからターゲットレベルまで上げるように調整され得る。図２に、スタートアップ段階中の調節器１０１における信号の所望の挙動についての例示的な図を示す。図２は、説明の目的で示したものにすぎず、本開示の範囲を限定するものではないことに留意されたい。

[0024]図２では、基準電圧Ｖｒｅｆは、線形ランププロファイルに従って時間ｔ０からｔ１までに初期レベル０ＶからターゲットレベルＶ１まで上げられる。調節器１０１のフィードバックループの作用によって、出力電圧Ｖｏｕｔは、スタートアップ段階中に線形ランププロファイルＶｒｅｆに理想的に従う様式で初期レベル０ＶからターゲットレベルＶｔａｒｇｅｔまで上げられる。Ｖｏｕｔにおける線形ランピングプロファイルを達成するために、本明細書ではスタートアップ段階中の「充電電流」としても示される、パストランジスタ１１０によって引き出される電流Ｉｎは、図２に示されているようにほぼ一定であることに留意されたい。

[0025]ＬＤＯ調節器の実際の実装形態では、（図１に示されていない）バッファが差分増幅器１２０とパストランジスタ１１０との間に挿入され得る。たとえば、バッファは、パストランジスタ１１０に関連する潜在的に大きいゲートキャパシタンスを駆動するのに十分な容量をもつ低インピーダンスドライバであり得る。いくつかの実装形態では、ＬＤＯに関連するトランジスタのゲート電圧、たとえば、そのようなバッファの入力または出力に存在し得るような電圧は、最初にうまく制御されないことがあり、パストランジスタ１１０をスタートアップ時に突然オンにさせ、望ましくない突入電流につながり得る。

[0026]図３に、上記で説明した突入電流を示す図を示す。図３は、説明の目的で示したものにすぎず、本開示の範囲を限定するものではないことに留意されたい。

[0027]図３では、基準電圧Ｖｒｅｆは、図２に関して説明した線形ランピングプロファイルと同様の線形ランピングプロファイルを有する。しかしながら、調節器１０１における様々な理想的でない過渡機構、たとえば、上記で説明したように、パストランジスタ１１０などを駆動するバッファに関連する未定義ゲート電圧は、ｔ０において、またはその後まもなく大きい突入電流を生じ得る。たとえば、図３では、Ｉｎは、ｔ０からｔ１までの初期スタートアップ段階中に、所望の充電電流Ｉ１よりもはるかに大きいＩｍａｘと同じくらい高い値に達する。Ｉｎの過渡挙動に伴って、出力電圧Ｖｏｕｔも、図２に示された直線的に増加するランピングプロファイルから逸脱する。

[0028]図３に関して説明した突入電流は、供給レールを望ましくなく中断させ得、供給レールに結合されたデバイスにおける他の回路に悪影響を及ぼし得る。上記で説明した従来技術の調節器の限界に鑑みて、うまく制御された充電電流をＬＤＯ調節器に与えるための技法を提供することが望ましいであろう。

[0029]図４に、本開示による、ＬＤＯ調節器のためのスタートアップ回路の例示的な実施形態４００を示す。図４は、説明の目的で示したものにすぎず、本開示の範囲を特定の例示的な実施形態に限定するものではないことに留意されたい。

[0030]図４では、スタートアップ段階中に、パススイッチ４１０がデジタル信号４２５ａによって制御される。例示的な実施形態では、パススイッチ４１０は、たとえば、ＮＭＯＳパストランジスタまたはＰＭＯＳパストランジスタであり得る。デジタル信号４２５ａは、ＶｒｅｆがＶｄｉｖよりも大きい場合、論理「高」信号を出力し、そうでなければ、ＶｒｅｆがＶｄｉｖよりも小さい場合、論理「低」信号を出力する、比較器４２０の出力４２０ａの遅延バージョンである。例示的な実施形態では、信号４２５ａのための論理高はパススイッチ４１０を閉じ、信号４２０ａのための論理低はパススイッチを開く。パストランジスタ４１０がオンにされたとき、（たとえば、電流源４０５によって供給される）所定の振幅Ｉｐｕｌｓｅを有する電流が、概して、負荷ＣＬに供給されることになる。

[0031]図４に示された遅延要素４２５は、明示的に与えられた遅延要素に対応する必要がなく、システム中に存在する伝搬遅延の効果を単にモデル化することが理解され得ることに留意されたい。たとえば、遅延要素４２５は、たとえば、比較器４２０、スイッチ４１０などによってもたらされた遅延を表し得る。いくつかの例示的な実施形態では、遅延要素４２５は、明示的に与えられた遅延要素であり得る。

[0032]いくつかの例示的な実施形態では、比較器４２０は、たとえば、高利得差分増幅器として実装され得る。代替の例示的な実施形態では、高利得増幅器でない固有および専用比較器回路が代わりに採用され得る。

[0033]図５に、本開示の例示的な実施形態による、ＬＤＯ調節器における信号についての例示的な図を示す。図５は、説明の目的で示したものにすぎず、本開示の範囲を限定するものではないことに留意されたい。

[0034]図５では、各パルスが均一な大きさＩｐｕｌｓｅを有する、一連の電流パルスが、時間ｔ０からｔ１までのスタートアップ段階中にスイッチ４１０を通して負荷ＣＬにソーシングされる。一連の電流パルスは、前に上記で説明したように、ＶｒｅｆとＶｄｉｖとの間の比較に応答する比較器４２０の出力４２０ａ中のデジタルトグリングによって生成される。一連の電流パルスに応答して、すなわち、負荷が電流パルスによって充電されるにつれて、出力電圧Ｖｏｕｔが初期電圧０Ｖからターゲット電圧Ｖｔａｒｇｅｔまで徐々に上昇することがわかる。各電流パルスの大きさがＩｐｕｌｓｅに固定されると、スイッチ４１０の個別性質により、スタートアップ段階中のＩｐｕｌｓｅを著しく超える望ましくないサージまたは突入電流Ｉｎがなくなることが諒解されよう。

[0035]一態様では、充電電流の大きさＩｐｕｌｓｅは、平均して、スタートアップ段階中の引き出された負荷電流を供給することが可能であるほど十分に大きくされるべきである。たとえば、パルス充電デューティサイクルの実際的限界が、たとえば、５０％であると仮定すると、充電電流は、キャパシタによって必要とされる最大負荷電流と平均充電電流との和の少なくとも２倍にされ得る。

[0036]図５における電流パルスの幅およびそれらの間の時間間隔は、説明の目的で示したものにすぎず、何らかの形で本開示の範囲を限定するものではないことを当業者は諒解されよう。そのような特性は、当業者に容易に明らかになるように、概して、システムの動作パラメータ、たとえば、Ｉｐｕｌｓｅの大きさ、負荷のサイズなどによって決定される。

[0037]図６に、ＰＭＯＳパストランジスタが利用される、本開示による、スタートアップスイッチング機構の例示的な実施形態６００を示す。図６は、説明の目的で示したものにすぎず、本開示の範囲を限定するものではないことに留意されたい。

[0038]図６では、ＬＤＯ調節器４１０．１が、負荷に電流Ｉｎを選択的に供給するように構成されたＰＭＯＳパストランジスタ６１０を含む。トランジスタ６１０はＰＭＯＳデバイスとして示されているが、図７に関して以下でさらに説明するように、本明細書で開示する技法はＮＭＯＳパストランジスタにも容易に適用され得ることに留意されたい。パストランジスタ６１０のゲートは、代替的に、スイッチＳ２を介してＶＤＤに、またはスイッチＳ１を介してダイオード結合トランジスタ６１２のゲート電圧ＶＢに結合される。したがって、Ｓ２が閉じられており、Ｓ１が開いているとき、パストランジスタ６１０はオフにされる。Ｓ１が閉じられており、Ｓ２が開いているとき、パストランジスタ６１０は、負荷にＩｂｉａｓのスケーリングされたレプリカを供給するように構成される。

[0039]いくつかの例示的な実施形態では、トランジスタ６１０のソースは、図示のようにＶＤＤに結合される必要がない。たとえば、トランジスタ６１０のソースは、ＶＤＤよりも高い電圧に結合され得る。さらに、スイッチＳ１は、図示のようにトランジスタ６１０のゲートをＶＢに結合する必要がなく、代わりに、トランジスタ６１０のゲートを、たとえば、ＶＳＳに結合し得、その場合、独立したバイアス回路は必要とされず、充電電流は、したがって、図６の通りに生成される場合よりも大きくなり得る。そのような代替の例示的な実施形態は本開示の範囲内に入ることが企図される。

[0040]個別数の駆動またはゲート制御電圧のみがパストランジスタ６１０のために可能にされるので（たとえば、図６におけるＶＢまたはＶＤＤのいずれか）、パストランジスタ６１０のための駆動電圧は「デジタル」または「ディスクリート」として特徴づけられ得ることが諒解されよう。さらに、この場合のＶＧは、任意の時間に複数のそのような個別電圧レベルのうちの１つのみをとるように構成されることになるので、ＶＧを生成するための機構は本明細書では「個別電圧源」としても示され得る。上述のように、個別駆動電圧を与えることは、たとえば、パストランジスタ６１０のための最初に定義されていないゲート駆動電圧により、過大なサージ電流が負荷に供給されることを有利に防ぐことに留意されたい。

[0041]図示の例示的な実施形態では、スイッチＳ１およびＳ２のための制御信号は、たとえば、図４に示されているように、遅延要素４２５の出力４２５ａから生成され得る。例示的な実施形態では、Ｓ１およびＳ２は、ただ１つのスイッチが任意の時間に閉じられるように、たとえば、必要とされる制御信号を生成するために１つまたは複数の反転バッファ６３０が利用され得るように構成される。このようにして電流Ｉｎを構成することによって、上記で説明した図５に示されているような信号波形が生成され得る。特に、電荷電流Ｉｎは、たとえば、図５に示されているように、所定のパルス振幅Ｉｐｕｌｓｅを有する電流パルスに対応する。

[0042]図７に、負荷に電流を供給するためにＮＭＯＳパストランジスタ７１０が利用される、本開示による代替の例示的な実施形態７００を示す。図７は、説明の目的で示したものにすぎず、本開示の範囲を限定するものではないことに留意されたい。

[0043]図７では、図６に関して説明したスイッチＳ１およびＳ２の動作と同様に、スイッチＳ３およびＳ４がそれぞれトランジスタ７１０をデジタル的にオンおよびオフにする。特に、Ｓ３が閉じられており、Ｓ４が開いているとき、トランジスタ７１０のゲートは、バイアス電流Ｉｂｉａｓをサポートする、トランジスタ７１２のゲートバイアス電圧ＶＢに結合される。したがって、トランジスタ７１０を通る電流はＩｂｉａｓのスケーリングされたレプリカになる。Ｓ３が開いており、Ｓ４が閉じられているとき、トランジスタ７２０のゲートおよびソースは短絡させられ、トランジスタ７２０はオフにされる。Ｓ３およびＳ４のための制御信号は、図６におけるＳ１およびＳ２について説明したように、たとえば、１つまたは複数の反転バッファ６３０を利用して生成され得る。

[0044]代替の例示的な実施形態（図示せず）では、スイッチＳ４は、ＶＧをトランジスタ７１０のソースの代わりにＶＳＳに結合し得る。さらに、スイッチＳ３は、図示されていない技法を使用して生成された代替バイアス電圧にＶＧを結合し得る。たとえば、Ｓ３はＶＧを利用可能な高固定電圧に結合し得る。そのような代替の例示的な実施形態は本開示の範囲内に入ることが企図される。

[0045]たとえば、ＮＭＯＳの場合の実装形態６００とは対照的に、実装形態７００におけるバイアス分岐電流Ｉｂｉａｓは、負荷ＣＬに流れ、したがって負荷を充電することに寄与することに留意されたい。Ｉｂｉａｓは小さく一定であることが予想されるので、高突入電流問題を生じることは予想されないことに留意されたい。

[0046]例示的な実施形態では、ＬＤＯ調節器におけるパストランジスタのためのデジタル駆動電圧を与えるための技法は、調節器のスタートアップ段階中にのみ適用され得、スタートアップ段階に続く調節器の通常動作段階中に無効化され得る。特に、図８に、本開示による、調節器の動作段階を切り替えるための方法８００の例示的な実施形態を示す。図８は、説明の目的で示したものにすぎず、本開示の範囲を図示の特定の方法に限定するものではないことに留意されたい。

[0047]図８では、ブロック８１０において、スタートアップ段階中に、ＬＤＯ調節器のパストランジスタのゲートを、たとえば、上記で図４〜図７に関して説明したように生成されるデジタル駆動電圧に選択的に結合する。

[0048]ブロック８２０において、スタートアップ段階に続く通常動作段階中に、パストランジスタのゲートを、たとえば、ＬＤＯ調節器について当技術分野で知られているように生成されるアナログ駆動電圧に選択的に結合する。

[0049]例示的な実施形態では、ブロック８１０からブロック８２０への遷移のためのタイミングは、たとえば、出力電圧の検出されたレベルが所定のしきい値電圧を超えたことに従って決定され得る。たとえば、例示的な実施形態では、遷移は、図４におけるＶｄｉｖが所定のしきい値電圧を超えたときに進行し得る。ヒステリシスなどの追加の技法も遷移タイミング決定に組み込まれ得る。

[0050]図９に、図８に関して説明した例示的な方法８００を実装するための回路の例示的な実施形態を示す。図９は、説明の目的で示したものにすぎず、本開示の範囲を図示のスタートアップ回路または通常動作回路の特定の実装形態に限定するものではないことに留意されたい。

[0051]図９では、パストランジスタ９１０のゲート電圧ＶＧは、それぞれ、デジタルスタートアップブロック９０２の出力電圧ＶＤ、またはアナログ通常動作ブロック９０４の出力電圧ＶＡのいずれかにスイッチＭ１およびＭ２を介して結合される。特に、デジタルスタートアップブロック９０２は、デジタル比較器４２０と、遅延要素４２５と、インバータ６３０と、スイッチＳ９．１およびＳ９．２とを含み、それらの動作は図４の上記での説明に照らして明らかになる。スタートアップ段階中にＭ１が閉じられており、Ｍ２が開いているとき、デジタルスタートアップブロック９０２は、たとえば、ＶＧを所定のバイアス電圧Ｖｂｉａｓに結合することによって所定の電流Ｉｐｕｌｓｅを供給するために、パストランジスタ９１０をオフにするかまたはトランジスタ９１０をオンにするための出力電圧ＶＤを生成する。

[0052]代替の例示的な実施形態（図示せず）では、スイッチＳ９．２は、代替的に、トランジスタ９１０をオフにするための接地以外の電圧にＶＤを結合し得、たとえば、スイッチＳ９．２はＶＤをトランジスタ９１０のソースに結合し得る。そのような代替の例示的な実施形態は本開示の範囲内に入ることが企図される。

[0053]アナログ動作ブロック９０４はアナログ誤差増幅器１２０を含む。特に、通常動作段階中にＭ１が開いており、Ｍ２が閉じられているとき、アナログ動作ブロック９０４は、パストランジスタ９１０のゲートのためのアナログ電圧ＶＡを生成するために、当技術分野で知られている原理に従って通常調節を実行する。

[0054]例示的な実施形態９００は、ブロック４２０とブロック１２０とが別個のブロックとして示されているが、代替の例示的な実施形態では、単一の高利得差分増幅器がスタートアップブロック９０２と通常動作ブロック９０４との間で共有され得ることに留意されたい。さらに、例示的な実施形態９００は、パストランジスタ９１０を（たとえば、個別ゲート電圧をもつ）スタートアップモードと、（たとえば、アナログ制御電圧をもつ）通常動作モードとの間で共有される単一のトランジスタとして示しているが、代替の例示的な実施形態（図示せず）は、各モードのための別個のパストランジスタを与え得ることに留意されたい。たとえば、そのような代替の例示的な実施形態では、個別ゲート制御電圧を有する第１のパストランジスタがスタートアップモードのために与えられ得、アナログゲート制御電圧を有する第２のパストランジスタが通常動作モードのために与えられ得、所与の時間に負荷に電流を供給するためにどのパストランジスタが有効化されるかを選択するためのスイッチが与えられ得る。そのような代替の例示的な実施形態は本開示の範囲内に入ることが企図される。

[0055]図１０に、本開示による方法の例示的な実施形態を示す。本方法は、説明の目的で示したものにすぎず、本開示の範囲を限定するものではないことに留意されたい。

[0056]図１０では、ブロック１０１０において、パストランジスタのゲート制御電圧を個別電圧源に選択的に結合する。例示的な実施形態では、個別電圧源は、たとえば、第１のレベルおよび第２のレベルを生成する電圧源に対応し得る。たとえば、図４〜図７に関して上記で説明したように、第１のレベルはパストランジスタをオンにし得、第２のレベルはパストランジスタをオフにし得る。

[0057]ブロック１０２０において、基準電圧をパストランジスタに結合された負荷電圧に比例する電圧と比較することによって個別電圧源を生成する。

[0058]本明細書および特許請求の範囲において、ある要素が別の要素に「接続」または「結合」されていると言及されるとき、その要素はその別の要素に直接接続または結合され得るか、あるいは介在要素が存在し得ることを理解されよう。対照的に、ある要素が別の要素に「直接接続」または「直接結合」されていると言及されるとき、介在要素は存在しない。さらに、ある要素が別の要素に「電気的に結合」されていると言及されるとき、それは、そのような要素間に低抵抗の経路が存在することを示し、ある要素が別の要素に単に「結合」されていると言及されるとき、そのような要素間に低抵抗の経路があることもないこともある。

[0059]情報および信号は多種多様な技術および技法のいずれかを使用して表され得ることを、当業者は理解されよう。たとえば、上記の説明全体にわたって言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁界または磁性粒子、光場または光学粒子、あるいはそれらの任意の組合せによって表され得る。

[0060]さらに、本明細書で開示する例示的な態様に関連して説明した様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムステップは、電子ハードウェア、コンピュータソフトウェア、または両方の組合せとして実装され得ることを、当業者は諒解されよう。ハードウェアとソフトウェアのこの互換性を明確に示すために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップについて、上記では概してそれらの機能に関して説明した。そのような機能がハードウェアとして実装されるか、ソフトウェアとして実装されるかは、特定の適用例および全体的なシステムに課せられた設計制約に依存する。当業者は、説明した機能を特定の適用例ごとに様々な方法で実装し得るが、そのような実装の決定は、本発明の例示的な態様の範囲からの逸脱を生じるものと解釈されるべきではない。

[0061]本明細書で開示した例示的な態様に関して説明した様々な例示的な論理ブロック、モジュール、および回路は、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）または他のプログラマブル論理デバイス、個別ゲートまたはトランジスタ論理、個別ハードウェア構成要素、あるいは本明細書で説明する機能を実行するように設計されたそれらの任意の組合せを用いて実装または実行され得る。汎用プロセッサはマイクロプロセッサであり得るが、代替として、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、または状態機械であり得る。プロセッサはまた、計算デバイスの組合せ、たとえば、ＤＳＰとマイクロプロセッサとの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと連携する１つまたは複数のマイクロプロセッサ、あるいは任意の他のそのような構成として実装され得る。

[0062]本明細書で開示する例示的な態様に関して説明した方法またはアルゴリズムのステップは、ハードウェアで直接実施されるか、プロセッサによって実行されるソフトウェアモジュールで実施されるか、またはその２つの組合せで実施され得る。ソフトウェアモジュールは、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、読取り専用メモリ（ＲＯＭ）、電気的プログラマブルＲＯＭ（ＥＰＲＯＭ）、電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ（登録商標））、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭ、または当技術分野で知られている任意の他の形態の記憶媒体中に常駐し得る。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替として、記憶媒体はプロセッサと一体であり得る。プロセッサおよび記憶媒体はＡＳＩＣ中に存在し得る。ＡＳＩＣはユーザ端末中に存在し得る。代替として、プロセッサおよび記憶媒体は、ユーザ端末中に個別構成要素として存在し得る。

[0063]１つまたは複数の例示的な態様では、説明した機能は、ハードウェア、ソフトウェア、ファームウェア、またはそれらの任意の組合せで実装され得る。ソフトウェアで実装される場合、機能は、１つまたは複数の命令またはコードとしてコンピュータ可読媒体上に記憶されるか、あるいはコンピュータ可読媒体を介して送信され得る。コンピュータ可読媒体は、ある場所から別の場所へのコンピュータプログラムの転送を可能にする任意の媒体を含む、コンピュータ記憶媒体とコンピュータ通信媒体の両方を含む。記憶媒体は、コンピュータによってアクセスされ得る任意の利用可能な媒体であり得る。限定ではなく例として、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭまたは他の光ディスクストレージ、磁気ディスクストレージまたは他の磁気ストレージデバイス、あるいは命令またはデータ構造の形態の所望のプログラムコードを搬送または記憶するために使用され得、コンピュータによってアクセスされ得る、任意の他の媒体を備えることができる。また、いかなる接続もコンピュータ可読媒体と適切に呼ばれる。たとえば、ソフトウェアが、同軸ケーブル、光ファイバーケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、または赤外線、無線、およびマイクロ波などのワイヤレス技術を使用して、ウェブサイト、サーバ、または他のリモートソースから送信される場合、同軸ケーブル、光ファイバーケーブル、ツイストペア、ＤＳＬ、または赤外線、無線、およびマイクロ波などのワイヤレス技術は、媒体の定義に含まれる。本明細書で使用するディスク（disk）およびディスク（disc）は、コンパクトディスク（disc）（ＣＤ）、レーザーディスク（登録商標）（disc）、光ディスク（disc）、デジタル多用途ディスク（disc）（ＤＶＤ）、フロッピー（登録商標）ディスク（disk）、およびＢｌｕ−Ｒａｙ（登録商標）ディスク（disc）を含み、ディスク（disk）は、通常、データを磁気的に再生し、ディスク（disc）は、データをレーザーで光学的に再生する。上記の組合せもコンピュータ可読媒体の範囲内に含まれるべきである。

[0064]開示した例示的な態様の前述の説明は、当業者が本発明を実施または使用することができるように与えたものである。これらの例示的な態様への様々な修正は当業者には容易に明らかであり、本明細書で定義した一般原理は、本発明の趣旨または範囲から逸脱することなく他の例示的な態様に適用され得る。したがって、本開示は、本明細書で示した例示的な態様に限定されるものではなく、本明細書で開示した原理および新規の特徴に一致する最も広い範囲を与えられるべきである。

Claims (20)

1. ゲート制御電圧に結合されたパストランジスタと、ここにおいて、前記ゲート制御電圧が個別電圧源に選択的に結合される、
   前記個別電圧源を生成するように構成されたスタートアップ回路とを備え、前記スタートアップ回路が比較器を備え、ここにおいて、前記比較器の第１の入力が基準電圧に結合され、前記比較器の前記第２の入力が、前記パストランジスタに結合された負荷電圧に比例する電圧に結合される、
   装置。
2. 前記個別電圧源が、２つ以下の電圧レベルを出力するように構成され、前記２つのレベルが低電圧と高電圧とを備える、請求項１に記載の装置。
3. 前記ゲート制御電圧が、さらに、前記個別電圧源に結合されないとき、アナログ駆動電圧に選択的に結合され、前記装置が、前記アナログ駆動電圧を生成するための線形調節器回路をさらに備える、請求項１に記載の装置。
4. 前記スタートアップ回路が、前記比較器の前記出力を前記ゲート制御電圧に結合する遅延要素を備える、請求項１に記載の装置。
5. 前記遅延要素がバッファを備える、請求項４に記載の装置。
6. 前記パストランジスタがＰＭＯＳトランジスタを備え、前記パストランジスタの前記ゲートが、
   前記ＰＭＯＳトランジスタの前記ソースに結合された第１のスイッチと、
   基準バイアス電圧に結合された第２のスイッチと
   に結合される、請求項１に記載の装置。
7. 前記基準バイアス電圧が、基準電流をサポートする基準ＰＭＯＳトランジスタのゲート電圧を備える、請求項６に記載の装置。
8. 前記パストランジスタがＮＭＯＳトランジスタを備え、前記パストランジスタの前記ゲートが、
   前記基準ＮＭＯＳトランジスタの前記ソース電圧に結合された第１のスイッチと、
   基準バイアス電圧に結合された第２のスイッチと
   に結合される、請求項１に記載の装置。
9. 前記基準バイアス電圧が、基準電流をサポートする基準ＮＭＯＳトランジスタのゲート電圧を備え、ここにおいて、前記基準ＮＭＯＳトランジスタの前記ソースが前記パストランジスタの前記ソースに結合される、請求項８に記載の装置。
10. 前記個別電圧源または前記アナログ駆動電圧をいつ選択すべきかを決定するように構成された回路をさらに備える、請求項３に記載の装置。
11. パストランジスタのゲート制御電圧を個別電圧源に選択的に結合するための手段と、
    基準電圧を前記パストランジスタに結合された負荷電圧に比例する電圧と比較することによって前記個別電圧源を生成するための手段と
    を備える装置。
12. 前記個別電圧源を生成するための前記手段は、
    前記基準電圧が前記比例電圧よりも大きいとき、第１のスイッチを第１のレベルに結合するための手段と、
    前記基準電圧が前記比例電圧よりも大きくないとき、第２のスイッチを第２のレベルに結合するための手段と
    をさらに備える、請求項１１に記載の装置。
13. 前記個別電圧源に結合されないとき、前記ゲート制御電圧をアナログ制御電圧に選択的に結合するための手段をさらに備える、請求項１１に記載の装置。
14. しきい値レベルを超える前記負荷電圧を検出したことに応答して前記個別電圧源と前記アナログ制御電圧との間で切り替えるための手段をさらに備える、請求項１３に記載の装置。
15. 前記個別電圧源を生成するための前記手段が、前記比較することの前記結果を所定の遅延だけ遅延させるための手段をさらに備える、請求項１１に記載の装置。
16. パストランジスタのゲート制御電圧を個別電圧源に選択的に結合することと、
    基準電圧を前記パストランジスタに結合された負荷電圧に比例する電圧と比較することによって前記個別電圧源を生成することと
    を備える方法。
17. 前記個別電圧源を前記生成することは、
    前記基準電圧が前記比例電圧よりも大きいとき、第１のスイッチを第１のレベルに結合することと、
    前記基準電圧が前記比例電圧よりも大きくないとき、第２のスイッチを第２のレベルに結合することと
    をさらに備える、請求項１６に記載の方法。
18. 前記個別電圧源に結合されないとき、前記ゲート制御電圧をアナログ制御電圧に選択的に結合することをさらに備える、請求項１６に記載の方法。
19. しきい値レベルを超える前記負荷電圧を検出したことに応答して前記個別電圧源と前記アナログ制御電圧との間で切り替えることをさらに備える、請求項１８に記載の方法。
20. 前記個別電圧源を前記生成することが、前記比較することの前記結果を所定の遅延だけ遅延させることをさらに備える、請求項１６に記載の方法。

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