JP2016225695A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2016225695A
JP2016225695A JP2015107448A JP2015107448A JP2016225695A JP 2016225695 A JP2016225695 A JP 2016225695A JP 2015107448 A JP2015107448 A JP 2015107448A JP 2015107448 A JP2015107448 A JP 2015107448A JP 2016225695 A JP2016225695 A JP 2016225695A
Authority
JP
Japan
Prior art keywords
semiconductor element
power semiconductor
fet
temperature
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2015107448A
Other languages
English (en)
Other versions
JP6623556B2 (ja
Inventor
規行 柿本
Noriyuki Kakimoto
規行 柿本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Priority to JP2015107448A priority Critical patent/JP6623556B2/ja
Priority to PCT/JP2016/002253 priority patent/WO2016189804A1/ja
Priority to US15/540,695 priority patent/US9929073B2/en
Publication of JP2016225695A publication Critical patent/JP2016225695A/ja
Application granted granted Critical
Publication of JP6623556B2 publication Critical patent/JP6623556B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/12—Modifications for increasing the maximum permissible switched current
    • H03K17/127—Modifications for increasing the maximum permissible switched current in composite switches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/40137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
    • H03K2017/0806—Modifications for protecting switching circuit against overcurrent or overvoltage against excessive temperature

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Conversion In General (AREA)
  • Electronic Switches (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

【課題】感温ダイオードを使用せずに、温度の測定を可能とした半導体装置を提供すること。
【解決手段】ＦＥＴ１４とＩＧＢＴ１２とが並列接続される。ＦＥＴ用ドライバ１３は、ＩＧＢＴ１２がオンされている間に、ＦＥＴ１４のゲート電圧を変化させる。すると、ＦＥＴ１４を流れるドレイン電流Ｉｄが、ゲート電圧の変化に応じて変化する。電流検出部１６は、ＦＥＴ１４のドレイン電流Ｉｄの変化とは逆に変化するＩＧＢＴ１２のコレクタ電流Ｉｃを検出する。ＦＥＴ温度推定部１７は、ゲート電圧の変化に対するドレイン電流の変化特性に基づいて、ＦＥＴ１４の温度を推定する。
【選択図】図１

Description

本発明は、並列接続された第１のパワー半導体素子と第２のパワー半導体素子を含む半導体装置に関する。
例えば、特許文献１に記載されるように、半導体チップに感温ダイオードを設けて、半導体チップの温度を測定するようにした半導体装置が知られている。
特開２００８−１７２１３２号公報
しかしながら、感温ダイオードを用いて温度測定を行う場合、半導体チップに、感温ダイオード、その感温ダイオードに接続する配線、及び外部回路との接続のためのパッドが必要となり、その分、チップ面積が増大するという問題がある。この問題に関して、例えば半導体材料としてＳｉＣなどのワイドバンドギャップ半導体を用いた場合、単位面積当りの半導体チップのコストが高くなるため、チップ面積の増大が、製品コストに及ぼす影響がより顕著になる。
さらに、半導体チップに感温ダイオード等を作り込むための工程が必要となるので、製造工程が煩雑になり、製造コストも高くなるという問題があった。
本発明は、上述した点に鑑みてなされたもので、感温ダイオードを使用せずに、温度の測定を可能とした半導体装置を提供することを目的とする。
上記目的を達成するために、本発明による半導体装置は、
第１のパワー半導体素子（１４）と、
第１のパワー半導体素子に対して、並列接続された第２のパワー半導体素子（１２）と、
第２のパワー半導体素子がオンされているときに、第１のパワー半導体素子の制御端子に印加される電圧を変化させる電圧変化手段（１３）と、
電圧変化手段が第１のパワー半導体素子の制御端子への印加電圧を変化したとき、第１のパワー半導体素子に流れる電流を検出する検出手段（１６）と、
第１のパワー半導体素子における印加電圧の変化に対する電流の変化の特性に基づいて、第１のパワー半導体素子の温度を推定する温度推定手段（１７）と、を備えることを特徴とする。
本発明による半導体装置は、上記のように、第１のパワー半導体素子と第２のパワー半導体素子が並列接続されている。そして、電圧変化手段が、第２のパワー半導体素子がオンされている間に、第１のパワー半導体素子の制御端子に印加される電圧を変化させる。すると、第１のパワー半導体を流れる電流が、制御端子に印加される電圧の変化に応じて変化する。この印加電圧の変化に対する電流の変化の特性は温度依存性があるため、この特性に基づいて第１のパワー半導体素子の温度を推定することができる。
なお、第１のパワー半導体素子の制御端子に印加される電圧を変化させた場合に、例えば第１のパワー半導体素子が遮断状態になったとしても、並列接続された第２のパワー半導体素子がオン状態になっているので、パワー半導体素子として導通させることが必要な電流は、第２のパワー半導体素子を介して導通させることができる。また、第１のパワー半導体素子の制御端子に印加される電圧を変化させた場合であっても、第１のパワー半導体素子に過剰な電流が流れたり、過大な電圧が印加されたりすることもない。
上記括弧内の参照番号は、本発明の理解を容易にすべく、後述する実施形態における具体的な構成との対応関係の一例を示すものにすぎず、なんら本発明の範囲を制限することを意図したものではない。
また、上述した特徴以外の、特許請求の範囲の各請求項に記載した技術的特徴に関しては、後述する実施形態の説明及び添付図面から明らかになる。
本発明による半導体装置の全体の構成を示す構成図である。 ＦＥＴが高温である場合と低温である場合との、ＦＥＴのゲート電圧Ｖｇｓとドレイン電流Ｉｄとの関係を示すグラフである。 （ａ）は、時間の経過に伴う、ＦＥＴのゲート電圧Ｖｇｓの変化の様子を示すグラフ、及び、（ｂ）は、時間の経過に伴う、ＦＥＴのドレイン電流Ｉｄ及びＩＧＢＴのコレクタ電流Ｉｃの変化の様子を示すグラフである。 ＦＥＴの温度推定を実施する具体的なタイミングについて説明するための説明図である。
以下、本発明の実施形態について、図面を参照しつつ詳細に説明する。
図１に示すように、本実施形態の半導体装置１は、パワー半導体素子として、第１のパワー半導体素子に相当する電界効果型トランジスタ（以下、ＦＥＴ）１４と、このＦＥＴ１４と並列に接続した、第２のパワー半導体素子に相当する絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴ）１２とを備えている。すなわち、ＩＧＢＴ１２のエミッタとＦＥＴ１４のソースとが接続され、ＩＧＢＴ１２のコレクタとＦＥＴ１４のドレインとが、それぞれ接続されている。
ここで、ＩＧＢＴ１２の基本構造は、周知のように、例えばｎチャネルＭＯＳＦＥＴのドレイン側にｐ＋層を追加したものである。このため、オンしたとき、追加のｐ＋層からｎ−層（ドリフト層）へ正孔が注入される伝導度変調が生じ、ｎ−層の抵抗が減少する。この結果、ＩＧＢＴ１２では、大電流が通電可能になるとともに、導通損失の低減やチップサイズの縮小を図ることが可能になる。本実施形態では、このＩＧＢＴ１２を、シリコン半導体を用いて形成している。
そして、上述したように、ＦＥＴ１４をＩＧＢＴ１２に対して並列に接続して、ともにオンするようにすることにより、ＦＥＴ１４とＩＧＢＴ１２とで電流を分担することができる。このため、パワー半導体素子として、一層の導通損失の低減を図ることができるようになる。さらに、本実施形態では、ＦＥＴ１４を、ＳｉＣやＧａＮなどのワイドバンドギャップ半導体を用いて構成したＭＯＳＦＥＴ、ＪＦＥＴ、又はＨＥＭＴとしている。これにより、ＦＥＴ１４自体の導通損失を抑えることができるため、更なる損失の低減を図ることが可能となる。
これらＩＧＢＴ１２とＦＥＴ１４とからなるパワー半導体素子は、高電圧・大電流の下で使用され得るもので、例えば電力変換装置としてのインバータ、コンバータ、チョッパなどにおけるスイッチング素子として用いるのに適している。
ＩＧＢＴ１２は、それぞれ、上述した基本構造を有する複数のセルを並列接続した構成を有している。それら複数のセルは、多数のメインセルと、少数のセンスセルとに区分けされている。すなわち、多数のメインセルは、第１のエミッタ端子１２ａに接続され、少数のセンスセルは第２のエミッタ端子１２ｂに接続されている。このメインセルとセンスセルとに区分けする比率は、予め定められている。このため、ＩＧＢＴ１２がオンしたとき、ＩＧＢＴ１２のコレクタ−エミッタ間を流れるコレクタ電流Ｉｃの内、大部分はメインセルに接続された第１のエミッタ端子１２ａを介して流れるが、一定割合の電流（センス電流）はセンスセルに接続された第２のエミッタ端子１２ｂを介して流れる。
ＩＧＢＴ１２の第２のエミッタ端子１２ｂを介して流れるセンス電流の電流経路には、センス抵抗１５が接続されている。このため、センスセルにセンス電流が流れると、そのセンス電流の大きさに応じた電圧がセンス抵抗１５の両端に発生する。センス抵抗１５の両端電圧は、後述する電流検出部１６に入力される。このように、センス抵抗１５をセンス電流が流れる第２のエミッタ端子１２ｂに接続することにより、センス抵抗１５での損失を低減することができる。また、電流検出用のセンスセルをシリコンから形成されるＩＧＢＴ１２に設けているため、センスセルをワイドバンドギャップ半導体から形成されるＦＥＴ１４に設ける場合に比較して、安価に済ませることができる。
ＩＧＢＴ１２の制御端子であるゲートには、制御部１０から与えられる駆動信号であるＩＮ信号（ＰＷＭ信号）に従って、ＩＧＢＴ１２をオン又はオフするため、ＩＧＢＴ１２のゲートに印加する電圧を発生するＩＧＢＴ用ドライバ１１が接続されている。
また、ＦＥＴ１４の制御端子であるゲートには、上記のＩＮ信号に従って、ＦＥＴ１４をオン又はオフするため、ＦＥＴ１４のゲートに印加する電圧を発生するＦＥＴ用ドライバ１３が接続されている。ＦＥＴ用ドライバ１３は、ＩＮ信号に応じてＦＥＴ１４に対するゲート印加電圧を発生することに加え、ＦＥＴ１４の温度検出のため、所定のタイミングでゲート印加電圧を変化（増加及び／又は減少）させる機能も備えている。
電流検出部１６は、センス抵抗１５の両端電圧を入力し、ＩＧＢＴ１２のセンスセルを流れる電流を検出する。つまり、センス抵抗１５の抵抗値は既知であり、このため、電流検出部１６は、センス抵抗１５の両端電圧からセンス電流を検出することができる。そして、電流検出部１６は、センスセルとメインセルとを区分けした比率を用いて、センス電流から、ＩＧＢＴ１２のメインセルを流れる電流とセンスセルを流れる電流を合算したコレクタ電流Ｉｃを算出する。算出されたコレクタ電流Ｉｃは、ＦＥＴ温度推定部１７に出力される。
ＦＥＴ温度推定部１７は、電流検出部１６から出力されたＩＧＢＴ１２のコレクタ電流Ｉｃ及びＦＥＴ１４のゲート電圧Ｖｇｓを取り込む。そして、取り込んだＩＧＢＴ１２のコレクタ電流ＩｃとＦＥＴ１４のゲート電圧Ｖｇｓとに基づき、ＦＥＴ１４の温度を推定する。ＦＥＴ温度推定部１７における温度推定方法については、後に詳細に説明する。
ＦＥＴ温度推定部１７によって推定された温度は、制御部１０及びＦＥＴ用ドライバ１３に出力される。ＦＥＴ用ドライバ１３は、ＦＥＴ温度推定部１７によって推定された温度が所定の閾値温度以上である場合、ＩＮ信号がＦＥＴ１４のオンを指示している場合（すなわち、ＰＷＭ信号がオンの場合）であっても、ＦＥＴ１４に対するゲート電圧の出力を終了することが望ましい。これにより、ＦＥＴ１４は、速やかにオフ状態に移行するため、それ以上のＦＥＴ１４の温度上昇を抑制することができるためである。
さらに、制御部１０は、ＦＥＴ温度推定部１７によって推定された温度が所定の閾値温度以上である場合、ＰＷＭ信号のデューティ比を低下させたり、あるいはＰＷＭ信号の出力を停止したりするようにしても良い。ＦＥＴ１４の温度が上昇している場合、同様にＩＧＢＴ１２の温度も上昇している可能性が高いためである。
次に、ＦＥＴ温度推定部１７における温度推定方法について説明する。
まず、図２のグラフに基づいて、ＦＥＴ１４の温度依存性について説明する。図２のグラフは、ＦＥＴ１４が高温である場合と低温である場合との、ＦＥＴ１４のゲート電圧Ｖｇｓとドレイン電流Ｉｄとの関係を示している。
図２に示すように、ＦＥＴ１４が高温である場合には、相対的に低いゲート電圧Ｖｇｓからドレイン電流Ｉｄが流れ始める。すなわち、ＦＥＴ１４が高温である場合、ＦＥＴ１４は相対的に低いオン閾値電圧Ｖｔｈを持つ。なお、オン閾値電圧Ｖｔｈは、ゲート電圧Ｖｇｓを減少させた場合、ドレイン電流Ｉｄが零となる電圧として定義することも可能である。それに対して、ＦＥＴ１４が低温である場合には、高温のときよりも相対的に高いゲート電圧Ｖｇｓを印加しないと、ドレイン電流Ｉｄは流れ始めない。すなわち、ＦＥＴ１４が低温である場合、ＦＥＴ１４は相対的に高いオン閾値電圧Ｖｔｈを持つ。このように、ＦＥＴ１４のオン閾値電圧Ｖｔｈは負の温度特性を示す。
また、図２に示すように、ＦＥＴ１４が高温である場合には、ドレイン電流Ｉｄが流れ始めた後、ゲート電圧Ｖｇｓの変化に対するドレイン電流Ｉｄの変化が相対的に緩やかになる。それに対して、ＦＥＴ１４が低温である場合には、ゲート電圧Ｖｇｓの変化に対するドレイン電流Ｉｄの変化が高温のときよりも相対的に急峻になる。このように、ＦＥＴ１４におけるゲート電圧Ｖｇｓの変化に対するドレイン電流Ｉｄの変化の傾きも負の温度特性を示す。
以上のように、ＦＥＴ１４は、オン閾値電圧Ｖｔｈ及びゲート電圧Ｖｇｓの変化に対するドレイン電流Ｉｄの変化の傾きの特性が温度によって変化する。すなわち、ＦＥＴ１４は、これらの特性に関して、温度依存性を持っている。
続いて、図３を参照して、ＦＥＴ１４のゲート電圧Ｖｇｓが増加するように変化させたとき、ＦＥＴ１４のドレイン電流Ｉｄの変化に伴うＩＧＢＴ１２のコレクタ電流Ｉｃの変化について説明する。図３（ａ）の上側のグラフは、時間の経過に伴う、ＦＥＴ１４のゲート電圧Ｖｇｓの変化の様子を示している。図３（ｂ）の下側のグラフは、時間の経過に伴う、ＦＥＴ１４のドレイン電流Ｉｄ及びＩＧＢＴ１２のコレクタ電流Ｉｃの変化の様子を示している。
なお、本実施形態では、図３（ａ）に示すように、ＦＥＴ用ドライバ１３は、ＩＧＢＴ用ドライバ１１がＩＧＢＴ１２をオンするためのゲート電圧Ｖｇｅを発生している間に、ＦＥＴ１４のゲート電圧Ｖｇｓを変化させるように構成されている。このため、ＦＥＴ１４のゲート電圧Ｖｇｓを変化させた場合に、例えばＦＥＴ１４が遮断状態になったとしても、並列接続されたＩＧＢＴ１２がオン状態になっているので、ＩＧＢＴ１２とＦＥＴ１４とからなるパワー半導体素子として導通させることが必要な電流は、ＩＧＢＴ１２を介して導通させることができる。また、ＦＥＴ１４のゲート電圧Ｖｇｓを変化させた場合であっても、ＦＥＴ１４に過剰な電流が流れたり、ＦＥＴ１４に過大な電圧が印加されたりすることもない。
ＦＥＴ１４のゲート電圧Ｖｇｓを零から増加させると、そのゲート電圧Ｖｇｓが上述したオン閾値電圧Ｖｔｈに達した時点から、図３（ｂ）に点線で示すように、ＦＥＴ１４にドレイン電流Ｉｄが流れ始める。すると、ＦＥＴ１４に流れるドレイン電流Ｉｄが増加した分だけ、ＩＧＢＴ１２に流れるコレクタ電流Ｉｃは減少する。このＦＥＴ１４のドレイン電流Ｉｄの増加量と、ＩＧＢＴ１２のコレクタ電流Ｉｃの減少量とは等しい。電流検出部１６はＩＧＢＴ１２のコレクタ電流Ｉｃを検出して、ＦＥＴ温度推定部１７に与える。このため、ＦＥＴ温度推定部１７において、検出されたＩＧＢＴ１２のコレクタ電流Ｉｃから、ＦＥＴ１４のドレイン電流Ｉｄや、そのドレイン電流Ｉｄの変化を算出することができる。
本実施形態では、このように、ＦＥＴ温度推定部１７が、ＦＥＴ１４のドレイン電流Ｉｄを算出するように構成されているが、電流検出部１６において、ＦＥＴ１４のドレイン電流Ｉｄを算出した後、ＦＥＴ温度推定部１７に出力するようにしても良い。
ＦＥＴ温度推定部１７は、上述したように、電流検出部１６によって検出されたＩＧＢＴ１２のコレクタ電流Ｉｃに基づき、ＦＥＴ１４のドレイン電流Ｉｄや、その変化を算出する。さらに、ＦＥＴ温度推定部１７は、ＦＥＴ１４のゲートに印加されるゲート電圧Ｖｇｓを入力している。
このため、ＦＥＴ温度推定部１７は、ドレイン電流Ｉｄの変化からドレイン電流Ｉｄが流れた始めたことを判定し、その判定がなされたときに入力されたゲート電圧Ｖｇｓを、オン閾値電圧Ｖｔｈとして検出することができる。さらに、ＦＥＴ温度推定部１７は、それぞれ、同じタイミングで取得した複数のドレイン電流Ｉｄとゲート電圧Ｖｇｓとを用いることで、ゲート電圧Ｖｇｓの変化に対するドレイン電流Ｉｄの変化の傾きを算出することができる。
図３（ｂ）に示すように、ＦＥＴ１４のオン閾値電圧Ｖｔｈ、及びゲート電圧Ｖｇｓの変化に対するドレイン電流Ｉｄの変化の傾きは、ＦＥＴ１４の温度に応じて変化する。従って、ＦＥＴ温度推定部１７は、予め定めた所定の演算式やマップを用いることにより、オン閾値電圧Ｖｔｈ及び／又はゲート電圧Ｖｇｓの変化に対するドレイン電流Ｉｄの変化の傾きから、ＦＥＴ１４の温度を推定することができる。つまり、ＦＥＴ温度推定部１７は、オン閾値電圧Ｖｔｈと、ゲート電圧Ｖｇｓの変化に対するドレイン電流Ｉｄの変化の傾きとのいずれか一方に基づいて、ＦＥＴ１４の温度を推定しても良いし、オン閾値電圧Ｖｔｈと、ゲート電圧Ｖｇｓの変化に対するドレイン電流Ｉｄの変化の傾きとの双方に基づいて、ＦＥＴ１４の温度を推定しても良い。
最後に、図４を参照して、ＦＥＴ１４の温度推定を実施する具体的なタイミングについて説明する。
ＦＥＴ１４の温度を推定するためには、上述したように、ＦＥＴ１４のゲート電圧Ｖｇｓを変化させることが必要である。ＦＥＴ１４のゲート電圧Ｖｇｓを変化させても、ＦＥＴ１４に過剰な電流が流れたりしないように、ＦＥＴ１４のゲート電圧Ｖｇｓを変化させるときには、ＩＧＢＴ１２がオンされていることが必要となる。逆に言えば、ＩＧＢＴ１２がオンされていれば、ＦＥＴ１４のゲート電圧Ｖｇｓを変化させることが可能となるので、ＦＥＴ１４の温度推定は、種々のタイミングで実施することができる。
例えば、図４に示すように、ＦＥＴ用ドライバ１３は、ＩＮ信号（ＰＷＭ信号）がオンしたことをトリガとして、ＦＥＴ１４のゲート電圧Ｖｇｓの変化を開始するようにしても良い。この場合、ＰＷＭ信号がオンされる以前は、ＦＥＴのゲート電圧Ｖｇｓは零となっているので、ＦＥＴ用ドライバ１３は、時間の経過に対して所定の傾きとなるように、ゲート電圧Ｖｇｓを増加させる。
このように、ＰＷＭ信号がオンしたことに同期して、ＦＥＴ１４のゲート電圧Ｖｇｓの変化を開始すると、デューティ比の小さいＰＷＭ信号が出力された場合であっても、温度推定を行うことができる。このため、ほぼＰＷＭ信号がオンされる毎に、ＦＥＴ１４の温度推定を実施することができ、温度推定の実行頻度を高めることができる。なお、ゲート電圧Ｖｇｓの変化途中でＰＷＭ信号がオフしてしまった場合、その時点で、ＦＥＴ用ドライバ１３はゲート電圧Ｖｇｓの出力を終了する。そのため、ＰＷＭ信号が短すぎる場合、ＦＥＴ温度推定部１７では、温度推定のための十分なデータを取得することができず、その結果、温度推定を行いえない場合がある。
また、図４に示すように、ＦＥＴ用ドライバ１３は、ＰＷＭ信号がオンしてから一定時間Ｔが経過した後に、ＦＥＴ１４のゲート電圧Ｖｇｓの変化を開始するようにしても良い。この場合、ＦＥＴ１４が動作を開始して温度が高くなったときに、ＦＥＴ１４の温度推定を行うことができる。従って、ＦＥＴ１４が過熱状態にあるか否かをより精度良く検出することができる。
一定時間Ｔとしては、例えば、図４に示すように、ＰＷＭ信号の周期ｆｃの半分以上の時間に設定することが考えられる。ＰＷＭ信号がオンしてから、ＰＷＭ信号の周期ｆｃの半分に相当する時間が経過すれば、ＦＥＴ１４の温度も相当程度、上昇していることが期待できるためである。また、周期ｆｃの半分に相当する長さの信号を持つＰＷＭ信号もある程度の頻度で出力されると考えられるため、温度推定の機会を過度に減少させてしまうことも抑制できるためである。
なお、ＰＷＭ信号がオンしてから一定時間Ｔ後に、ＦＥＴ１４のゲート電圧Ｖｇｓの変化を開始する場合には、図４に示すように、所定のゲート電圧Ｖｇｓが印加されている状態からゲート電圧Ｖｇｓの変化を開始することになる。そのため、本実施形態では、一旦、ゲート電圧Ｖｇｓを実質的に零まで低下させ、その後、経過時間に対して所定の傾きで、ゲート電圧Ｖｇｓを増加させるようにしている。しかしながら、ゲート電圧Ｖｇｓの変化に関して、例えば、所定のゲート電圧Ｖｇｓが印加されている状態から所定の傾きで徐々にゲート電圧Ｖｇｓを低下させていき、ゲート電圧Ｖｇｓが零に達すると、元のゲート電圧Ｖｇｓまで復帰させるようにしても良い。
さらに、図４に示すように、ＦＥＴ用ドライバ１３は、ＰＷＭ信号がオフしたことをトリガとして、ＦＥＴ１４のゲート電圧Ｖｇｓの変化を開始するようにしても良い。この場合も、図４に示すように、所定のゲート電圧Ｖｇｓが印加されている状態からゲート電圧Ｖｇｓの変化を開始することになる。
ただし、すでにＰＷＭ信号はオフされているので、ＰＷＭ信号がオンしてから一定時間Ｔ経過後にゲート電圧Ｖｇｓの変化を開始する場合とは異なり、所定のゲート電圧Ｖｇｓが印加されている状態から所定の傾きで徐々にゲート電圧Ｖｇｓを低下させ、ゲート電圧Ｖｇｓが零に達すると、ゲート電圧Ｖｇｓの印加を終了する。
このように、ＰＷＭ信号がオフしたことに同期して、ＦＥＴ１４のゲート電圧Ｖｇｓの変化を開始するようにすると、ＦＥＴ１４の温度が最も高くなったときに、ＦＥＴ１４の温度推定を行うことができるので、ＦＥＴ１４が過熱状態にあるか否かを一層精度良く検出することができる。
なお、ＰＷＭ信号がオフされたことをトリガとしてＦＥＴ１４のゲート電圧Ｖｇｓを変化させる場合、ＦＥＴ用ドライバ１３がゲート電圧Ｖｇｓを発生している間は、ＩＧＢＴ用ドライバ１１もゲート電圧Ｖｇｅを発生してＩＧＢＴ１２をオンさせておくことが必要である。このため、ＩＧＢＴ用ドライバ１１は、ＦＥＴ１４へのゲート電圧Ｖｇｓを監視し、ＰＷＭ信号がオフされた後も、ＦＥＴ１４へのゲート電圧Ｖｇｓが零となるまで、ＩＧＢＴ１２へのゲート電圧Ｖｇｅの発生を継続する。これにより、ＦＥＴ１４を確実に保護することができる。
以上、図４を用いて、ＦＥＴ１４の温度推定を行う幾つかのタイミングの例について説明した。実際のところ、ＦＥＴ１４の温度推定は、上述した幾つかのタイミングの内、いずれか１つのタイミングで実行すれば良い。あるいは、任意に選択された複数のタイミングにて実行しても良い。
本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。
例えば、上述した実施形態では、第１のパワー半導体素子をワイドバンドギャップ半導体からなるＦＥＴ１４とし、第２のパワー半導体素子をシリコンからなるＩＧＢＴ１２とした。しかしながら、半導体材料や素子の種類は、このような例に限定されない。例えば、第１のパワー半導体素子及び第２のパワー半導体素子ともＦＥＴとしても良いし、あるいはＩＧＢＴとしても良い。あるいはまた、他の種類の素子としても良い。さらに、第１のパワー半導体素子及び第２のパワー半導体素子とも、シリコンで形成しても良いし、ワイドバンドギャップ半導体で形成しても良い。
また、上述した実施形態では、第２のパワー半導体素子であるＩＧＢＴ１２を流れるコレクタ電流Ｉｃを用いて、第１のパワー半導体素子であるＦＥＴ１４の温度を推定する例について説明した。しかしながら、センスセル及びセンス抵抗をＦＥＴ１４に設けて、ＦＥＴ１４のドレイン電流Ｉｄを検出し、その検出したドレイン電流Ｉｄに基づき、ＦＥＴ１４の温度推定を行っても良い。
さらに、第１のパワー半導体素子と第２のパワー半導体素子とのゲート電圧を異なるタイミングで変化させることにより、両素子の温度の推定を行っても良い。ただし、両素子の温度推定を行う場合であっても、センス抵抗は、いずれか一方の素子だけに設け、そのセンス抵抗によって検出された電流を用いて、両素子の温度推定を行うことが好ましい。センス抵抗を共用することにより、構成をシンプルにすることができるためである。
また、上述した実施形態では、温度推定を実施するタイミングの１つとして、ＰＷＭ信号がオフされたことをトリガとすることにより、ＰＷＭ信号がオフされたことに同期する例について説明した。しかしながら、ＰＷＭ信号がオフされたことに同期して温度推定を実施する場合、ＰＷＭ信号がオフされた後も、一定の期間、ＩＧＢＴ１２及びＦＥＴ１４がオンされた状態に維持されることになる。
このＰＷＭ信号がオフされた後の、ＩＧＢＴ１２及びＦＥＴ１４のオン期間を短縮すべく、ＦＥＴ用ドライバ１３に対して、ＰＷＭ信号がオフする所定時間前に、ゲート電圧Ｖｇｓの変化の開始を指示する指示回路を設けても良い。例えば、指示回路は、制御部１０からＰＷＭ信号の長さに関する情報を取得し、ＰＷＭ信号がオフされる所定時間前のタイミングをカウントし、カウントの完了時にゲート電圧Ｖｇｓの変化の開始を指示するように構成することができる。
１０ 制御部
１１ ＩＧＢＴ用ドライバ
１２ ＩＧＢＴ
１３ ＦＥＴ用ドライバ
１４ ＦＥＴ
１５ センス抵抗
１６ 電流検出部
１７ ＦＥＴ温度推定部

Claims (13)

  1. 第１のパワー半導体素子（１４）と、
    前記第１のパワー半導体素子に対して、並列接続された第２のパワー半導体素子（１２）と、
    前記第２のパワー半導体素子がオンされているときに、前記第１のパワー半導体素子の制御端子に印加される電圧を変化させる電圧変化手段（１３）と、
    前記電圧変化手段が前記第１のパワー半導体素子の制御端子への印加電圧を変化したとき、前記第１のパワー半導体素子に流れる電流を検出する検出手段（１６）と、
    前記第１のパワー半導体素子における印加電圧の変化に対する電流の変化の特性に基づいて、前記第１のパワー半導体素子の温度を推定する温度推定手段（１７）と、を備えることを特徴とする半導体装置。
  2. 前記第１のパワー半導体素子は、ワイドバンドギャップ半導体により形成された素子であることを特徴とする請求項１に記載の半導体装置。
  3. 前記第２のパワー半導体素子は、シリコンから形成された素子であることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記第２のパワー半導体素子は、複数のセルが並列に接続されて構成されたものであり、
    前記第２のパワー半導体素子には、接続するセルの数に応じて、相対的に大きい電流が流れる第１の端子（１２ａ）と、相対的に小さい電流が流れる第２の端子（１２ｂ）とが設けられ、
    前記検出手段は、前記第２の端子を流れる電流を検出し、この検出した電流から、前記第１のパワー半導体素子を流れる電流を検出することを特徴とする請求項３に記載の半導体装置。
  5. 前記温度推定手段によって推定される温度が所定の閾値温度以上となったとき、前記電圧変化手段は、前記第１のパワー半導体素子を流れる電流がゼロとなる電圧を前記制御端子に印加して、前記第１のパワー半導体素子を遮断することを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
  6. 前記第１のパワー半導体素子及び前記第２のパワー半導体素子は、ＰＷＭ信号に応じて、オン、オフされるものであり、
    前記電圧変化手段は、前記ＰＷＭ信号がオンしてから一定時間後に、前記第１のパワー半導体素子の温度の検出のために、前記制御端子への印加電圧の変化を開始することを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
  7. 前記一定時間は、前記ＰＷＭ信号の周期の半分以上の時間に設定されることを特徴とする請求項６に記載の半導体装置。
  8. 前記第１のパワー半導体素子及び前記第２のパワー半導体素子は、ＰＷＭ信号に応じて、オン、オフされるものであり、
    前記ＰＷＭ信号がオフする所定時間前に、前記電圧変化手段に印加電圧の変化を開始するよう指示する指示手段を備え、
    前記電圧変化手段は、指示手段から指示を受けたとき、前記第１のパワー半導体素子の制御端子への印加電圧の変化を開始することを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
  9. 前記第１のパワー半導体素子及び前記第２のパワー半導体素子は、ＰＷＭ信号に応じて、オン、オフされるものであり、
    前記電圧変化手段は、前記ＰＷＭ信号がオフしたことをトリガとして、前記第１のパワー半導体素子の温度の検出のために、前記第１のパワー半導体素子の制御端子への印加電圧の変化を開始することを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
  10. 前記第１のパワー半導体素子の温度検出が終了して、前記第１のパワー半導体素子が遮断されことに同期して、前記第２のパワー半導体素子も遮断されることを特徴とする請求項９に記載の半導体装置。
  11. 前記第１のパワー半導体素子及び前記第２のパワー半導体素子は、ＰＷＭ信号に応じて、オン、オフされるものであり、
    前記電圧変化手段は、前記ＰＷＭ信号がオンしたことに同期して、前記第１のパワー半導体素子の温度の検出のために、前記第１のパワー半導体素子の制御端子への印加電圧の変化を開始することを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
  12. 第１のパワー半導体素子は、電界効果型トランジスタとして構成され、前記第２のパワー半導体素子は、絶縁ゲート型バイポーラトランジスタとして構成されることを特徴とする請求項１乃至１１のいずれか１項に記載の半導体装置。
  13. 前記温度推定手段は、前記印加電圧の変化に対する電流の変化の特性として、前記印加電圧の変化に対する前記電流の変化の傾き、及び／又は、電流がゼロとなる電圧に基づいて、温度を推定することを特徴とする請求項１乃至１２のいずれか１項に記載の半導体装置。
JP2015107448A 2015-05-27 2015-05-27 半導体装置 Active JP6623556B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2015107448A JP6623556B2 (ja) 2015-05-27 2015-05-27 半導体装置
PCT/JP2016/002253 WO2016189804A1 (ja) 2015-05-27 2016-05-07 半導体装置
US15/540,695 US9929073B2 (en) 2015-05-27 2016-05-07 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015107448A JP6623556B2 (ja) 2015-05-27 2015-05-27 半導体装置

Publications (2)

Publication Number Publication Date
JP2016225695A true JP2016225695A (ja) 2016-12-28
JP6623556B2 JP6623556B2 (ja) 2019-12-25

Family

ID=57392684

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015107448A Active JP6623556B2 (ja) 2015-05-27 2015-05-27 半導体装置

Country Status (3)

Country Link
US (1) US9929073B2 (ja)
JP (1) JP6623556B2 (ja)
WO (1) WO2016189804A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020010508A (ja) * 2018-07-09 2020-01-16 三菱電機株式会社 半導体装置および電力変換装置
WO2021039157A1 (ja) 2019-08-27 2021-03-04 日立オートモティブシステムズ株式会社 電力変換装置
US11515868B2 (en) 2020-07-09 2022-11-29 Fuji Electric Co., Ltd. Electronic circuit and semiconductor module

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7181851B2 (ja) * 2019-12-13 2022-12-01 日立Astemo株式会社 電力変換装置
WO2022000774A1 (zh) * 2020-06-29 2022-01-06 上海汇瑞半导体科技有限公司 一种二极管电流旁路控制电路及其控制方法
US10972088B1 (en) * 2020-09-01 2021-04-06 Infineon Technologies Ag Temperature detection of a power switch based on paired measurements of current and voltage
US11378614B2 (en) 2020-09-01 2022-07-05 Infineon Technologies Ag Temperature detection of power switch using modulation of driver output impedance
DE102020123149A1 (de) 2020-09-04 2022-03-10 Infineon Technologies Ag Ansteuerschaltung für elektronischen schalter
JP6995175B1 (ja) * 2020-09-07 2022-01-14 三菱電機株式会社 スイッチング装置および電力変換装置

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004117111A (ja) * 2002-09-25 2004-04-15 Toshiba Corp 半導体装置
JP2004229382A (ja) * 2003-01-21 2004-08-12 Toshiba Corp ゲート駆動回路、および電力変換装置
JP2008061180A (ja) * 2006-09-04 2008-03-13 Denso Corp 負荷駆動制御装置
JP2012253202A (ja) * 2011-06-03 2012-12-20 Mitsubishi Electric Corp パワーモジュール
JP2013017092A (ja) * 2011-07-05 2013-01-24 Honda Motor Co Ltd 半導体素子駆動装置及び方法
JP2014110497A (ja) * 2012-11-30 2014-06-12 Toyota Motor Corp 過電流検出装置及びそれを備える半導体駆動装置
JP2015015564A (ja) * 2013-07-04 2015-01-22 株式会社オートネットワーク技術研究所 電流検出回路、電力供給制御装置、および電流検出方法
WO2015022860A1 (ja) * 2013-08-12 2015-02-19 日産自動車株式会社 スイッチング装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61231618A (ja) 1985-04-05 1986-10-15 Hitachi Ltd 温度検出回路
JP5125106B2 (ja) 2007-01-15 2013-01-23 株式会社デンソー 半導体装置
CN103098198B (zh) 2010-09-03 2015-04-22 三菱电机株式会社 半导体装置
JP5932269B2 (ja) 2011-09-08 2016-06-08 株式会社東芝 パワー半導体モジュール及びパワー半導体モジュールの駆動方法
JP6171599B2 (ja) * 2013-06-11 2017-08-02 サンケン電気株式会社 半導体装置及びその制御方法
JP6492965B2 (ja) 2015-05-22 2019-04-03 株式会社デンソー パワートランジスタ駆動装置
JP6398872B2 (ja) 2015-05-27 2018-10-03 株式会社デンソー 駆動装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004117111A (ja) * 2002-09-25 2004-04-15 Toshiba Corp 半導体装置
JP2004229382A (ja) * 2003-01-21 2004-08-12 Toshiba Corp ゲート駆動回路、および電力変換装置
JP2008061180A (ja) * 2006-09-04 2008-03-13 Denso Corp 負荷駆動制御装置
JP2012253202A (ja) * 2011-06-03 2012-12-20 Mitsubishi Electric Corp パワーモジュール
JP2013017092A (ja) * 2011-07-05 2013-01-24 Honda Motor Co Ltd 半導体素子駆動装置及び方法
JP2014110497A (ja) * 2012-11-30 2014-06-12 Toyota Motor Corp 過電流検出装置及びそれを備える半導体駆動装置
JP2015015564A (ja) * 2013-07-04 2015-01-22 株式会社オートネットワーク技術研究所 電流検出回路、電力供給制御装置、および電流検出方法
WO2015022860A1 (ja) * 2013-08-12 2015-02-19 日産自動車株式会社 スイッチング装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020010508A (ja) * 2018-07-09 2020-01-16 三菱電機株式会社 半導体装置および電力変換装置
CN110702250A (zh) * 2018-07-09 2020-01-17 三菱电机株式会社 半导体装置以及电力变换装置
WO2021039157A1 (ja) 2019-08-27 2021-03-04 日立オートモティブシステムズ株式会社 電力変換装置
US11979017B2 (en) 2019-08-27 2024-05-07 Hitachi Astemo, Ltd. Power conversion device
US11515868B2 (en) 2020-07-09 2022-11-29 Fuji Electric Co., Ltd. Electronic circuit and semiconductor module

Also Published As

Publication number Publication date
WO2016189804A1 (ja) 2016-12-01
US20170358512A1 (en) 2017-12-14
US9929073B2 (en) 2018-03-27
JP6623556B2 (ja) 2019-12-25

Similar Documents

Publication Publication Date Title
JP6623556B2 (ja) 半導体装置
JP6492965B2 (ja) パワートランジスタ駆動装置
US9595948B2 (en) Semiconductor device having a double-gate switching element
US6812722B2 (en) On-chip temperature detection device
US11397209B2 (en) Methods of monitoring conditions associated with aging of silicon carbide power MOSFET devices in-situ, related circuits and computer program products
JP6238860B2 (ja) 電力用スイッチングデバイス駆動回路
JP5061998B2 (ja) スイッチング回路
JP2007259576A (ja) スイッチング素子の駆動回路
TW201421044A (zh) 電壓檢測電路及用於測量電晶體特性之方法
JP6540062B2 (ja) パワー半導体デバイスのスイッチングエネルギー損失評価装置および評価方法
JP2015089051A (ja) 半導体装置
JP5939281B2 (ja) 駆動制御装置
JP6662494B2 (ja) ゲート駆動装置
CN106031040B (zh) 用于控制结型场效应晶体管的电路布置和方法
JP6925518B2 (ja) 電力用半導体素子の駆動装置
JP2022501993A (ja) トランジスタの動作状況の決定
JP6573016B2 (ja) 半導体装置
Kulothungan et al. Novel method for accelerated thermal cycling of gallium nitride power devices to perform reliability assessment
JP2018029433A (ja) トランジスタ駆動回路及びモータ駆動制御装置
JP2013195291A (ja) 電圧変化検出回路および電圧変化検出方法
JP6724453B2 (ja) 半導体制御回路
JP2008301617A (ja) 電力変換器の保護装置
CN107634640B (zh) 半导体装置
JP6551337B2 (ja) トランジスタ駆動回路
JP2023155669A (ja) 電力変換器

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170327

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180605

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180725

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20181211

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190206

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20190702

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190805

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20190813

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20191029

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20191111

R151 Written notification of patent or utility model registration

Ref document number: 6623556

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250