JP2016127272A - 電子素子内蔵基板及びその製造方法 - Google Patents

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Abstract

【課題】製品の薄型化を実現できる電子素子内蔵基板及びその製造方法を提供する。
【解決手段】電子素子内蔵基板１０００は、キャビティ１１０の一面に形成されたポリイミド樹脂層１２０を含むコア基板１１０と、ポリイミド樹脂層１２０により支持された状態でキャビティ１１０に内蔵される電子素子２００と、コア基板１００及び電子素子２００をカバーするためにコア基板１００の両面に形成される絶縁層３００と、を含む。
【選択図】図１

Description

本発明は、電子素子内蔵基板及びその製造方法に関する。
従来電子製造産業においては、能動／受動素子をＳＭＴ（Ｓｕｒｆａｃｅ Ｍｏｕｎｔ Ｔｅｃｈｎｏｌｏｇｙ）を活用して基板上に装着することが大部分であった。しかし、電子製品の小型化に伴って、基板内に能動／受動素子を内蔵する新たなパッケージング技術が多く開発されている。
能動／受動素子内蔵基板製品の場合、有機基板内に様々な能動／受動素子を集積化することによって経済的な製造工程が可能となり、このようなパッケージ技術を組み合わせたモジュール製品を用いて製品の小型化に寄与することができる。
また、能動／受動素子内蔵基板は、このような多機能性及び小型化の利点だけではなく、高機能化の側面も有しており、これはフリップチップ（ｆｌｉｐ ｃｈｉｐ）やＢＧＡ（ｂａｌｌ ｇｒｉｄ ａｒｒａｙ）で使用するワイヤボンディング（ｗｉｒｅ ｂｏｎｄｉｎｇ）またはソルダボール（ｓｏｌｄｅｒ ｂａｌｌ）を用いた素子の電気的接続過程中に発生し得る信頼性問題を改善できる方法を提供する。
韓国公開特許第１０−２０１０−００５９０１０号公報
本発明の実施形態は、キャビティに内蔵される電子素子を、キャビティの一面に形成されたポリイミド樹脂層により支持する電子素子内蔵基板及びその製造方法に関する。
ここで、ポリイミド樹脂層は、電子素子に対する所定の接着力の確保及び製品の薄板化を同時に実現できる厚さに制限されることができる。
本発明の一実施形態に係る電子素子内蔵基板を示す図である。 本発明の一実施形態に係る電子素子内蔵基板の製造方法を示す順序図である。 本発明の一実施形態に係る電子素子内蔵基板の製造方法における主要ステップの１つを示す図である。 本発明の一実施形態に係る電子素子内蔵基板の製造方法における主要ステップの１つを示す図である。 本発明の一実施形態に係る電子素子内蔵基板の製造方法における主要ステップの１つを示す図である。 本発明の一実施形態に係る電子素子内蔵基板の製造方法における主要ステップの１つを示す図である。 本発明の一実施形態に係る電子素子内蔵基板の製造方法における主要ステップの１つを示す図である。
本願で用いた用語は、ただ特定の実施形態を説明するために用いたものであって、本発明を限定するものではない。単数の表現は、文の中で明らかに表現しない限り、複数の表現を含む。
本願において、「含む」とは、特に反対の記載がない限り、他の構成要素を除く意味ではなく、他の構成要素をさらに含むことができることを意味する。また、明細書の全般において、「上に」とは、対象部分の上または下に位置することを意味し、必ずしも重力方向を基準として上側に位置することを意味することではない。
また、「結合」とは、各構成要素の間に物理的に直接接触される場合のみを意味することではなく、他の構成が各構成要素の間に介在され、その他の構成に構成要素がそれぞれ接触されている場合まで包括する概念として使用する。
また、「第１」、「第２」などのような用語は、多様な構成要素を説明するために使用され、上記構成要素が上記用語により限定されるものではない。上記用語は、一つの構成要素を他の構成要素から区別する目的だけに用いられる。
図面に示されている各構成の大きさ及び厚さは、説明の便宜のために任意に示したものであり、本発明が必ずしも図示されたものに限定されることはない。
以下、本発明に係る電子素子内蔵基板及びその製造方法の実施形態を添付図面に基づいて詳細に説明し、添付図面を参照して説明するに当たって、同一または対応する構成要素には同一の図面番号を付し、これに対する重複説明は省略する。
図１は、本発明の一実施形態に係る電子素子内蔵基板を示す図である。
図１に示すように、本発明の一実施形態に係る電子素子内蔵基板１０００は、コア基板１００、電子素子２００及び絶縁層３００を含む。
コア基板１００は、キャビティ１１０の一面に形成されたポリイミド樹脂層１２０を含むものであって、ＣＣＬ（ＣＯＰＰＥＲ ＣＬＡＤ ＬＡＭＩＮＡＴＥ）などのように樹脂及び銅箔で構成された積層板であることができ、特定の回路パターンが形成されることができる。
ここで、キャビティ１１０は、コア基板１００内に、後述する電子素子２００を内蔵するための空間であって、ＣＮＣドリルや金型を用いたパンチング方法またはレーザードリル（ＣＯ２またはＹＡＧ）を用いた方法により形成することができる。
ポリイミド樹脂層１２０は、イミド結合を有した合成高分子層であって、耐熱性及び絶縁性に優れ、絶縁材料として使用することができる。このようなポリイミド樹脂層１２０は、樹脂状態で所定の接着力を有するので、電子素子２００が接着でき、硬化してキャビティ１１０内の電子素子２００を支持することができる。
このようなポリイミド樹脂層１２０は、それ自体を絶縁材料として用いることができることから、材質の特性上、電子素子２００の内蔵後にも別途に除去する必要がなくなる。また、絶縁材料として活用可能なエポキシなどに比べて相対的に熱膨脹係数が小さいことから、より安定的かつ堅固な絶縁層を形成することができる。
電子素子２００は、ポリイミド樹脂層１２０により支持された状態でキャビティ１１０に内蔵されるものであって、ＩＣチップのような能動素子、またはキャパシタ、インダクターなどのような受動素子であることができる。
このような電子素子２００をキャビティ１１０に内蔵するためには、別途の耐熱テープなどを用いて電子素子２００を固定する必要がある。しかし、このような耐熱テープなどは、工程中に除去しなければならないことから、工程が煩雑になることがある。
また、耐熱テープなどの除去過程中、まだ除去されなかった残渣などにより層間剥離が発生したりする等、電子素子内蔵基板１０００の信頼性に問題を起こすおそれがある。
したがって、本実施形態に係る電子素子内蔵基板１０００は、別途の耐熱テープなどを使用せず、上述したようにポリイミド樹脂層１２０を用いて電子素子２００を支持することができる。
絶縁層３００は、コア基板１００及び電子素子２００をカバーするためにコア基板１００の両面に形成されるものであって、コア基板１００及び電子素子２００を保護するために絶縁被覆構造を有することができる。
以上のように、本実施形態に係る電子素子内蔵基板１０００は、電子素子２００がポリイミド樹脂層１２０により支持された状態でキャビティ１１０に内蔵されるので、電子素子２００をより容易にコア基板１００に内蔵することができる。
すなわち、除去しなければならない別途の耐熱テープなどを使用せず、除去の必要がないポリイミド樹脂層１２０を用いて電子素子２００を支持するので、残渣などによる信頼性の問題を防止することができる。
また、除去の必要がないポリイミド樹脂層１２０を用いて電子素子２００を支持するので、コア基板１００の両面に対する絶縁層３００の形成工程を同時に行うことができる。このため、工程を短縮できるだけでなく、コア基板１００の両面に形成された絶縁層３００の硬化収縮差による歪みの発生を最小化することができる。
本実施形態に係る電子素子内蔵基板１０００において、ポリイミド樹脂層１２０の厚さは、電子素子２００の厚さよりも相対的に薄く形成することができる。すなわち、キャビティ１１０の一面に形成されたポリイミド樹脂層１２０は、電子素子２００の両面をすべてカバーしない厚さに制限することができる。
若し、ポリイミド樹脂層１２０の厚さが電子素子２００の厚さよりも厚くて、電子素子２００がポリイミド樹脂層１２０の内部に埋められる場合は、コア基板１００の両面ともに絶縁層３００及びポリイミド樹脂層１２０がそれぞれ二重に形成され、レーザービア加工などの工程が困難となる傾向にある。
したがって、本実施形態に係る電子素子内蔵基板１０００は、ポリイミド樹脂層１２０の厚さを電子素子２００の厚さよりも薄く形成し、電子素子２００の少なくとも一面はポリイミド樹脂層１２０によりカバーされないようにすることができる。
ここで、ポリイミド樹脂層１２０の厚さは、０．５μｍ〜１０μｍであることができる。若し、ポリイミド樹脂層１２０の厚さが薄すぎると、電子素子２００を接着させるための所定の接着力を確保できない場合がある。一方、ポリイミド樹脂層１２０の厚さが厚すぎると、電子素子内蔵基板１０００の全体的な厚さが増加し、製品の薄型化が困難となることがある。
このため、本実施形態に係る電子素子内蔵基板１０００は、ポリイミド樹脂層１２０の厚さを０．５μｍ〜１０μｍに形成することにより、電子素子２００に対する所定の接着力の確保及び製品の薄板化をともに実現することができる。
本実施形態に係る電子素子内蔵基板１０００において、ポリイミド樹脂層１２０は、内部にフィラーを含浸させて形成することができる。すなわち、構造的補強のためにポリイミド樹脂層１２０にフィラーを含ませることができる。
本実施形態に係る電子素子内蔵基板１０００において、絶縁層３００には、電子素子２００と電気的に接続する外層回路パターン３１０を形成することができる。この場合、外層回路パターン３１０は、フォトリソグラフィを用いたエッチング法やアディティブ法（メッキ法）を用いて形成することができ、絶縁層３００を貫通するビアなどを介してそれぞれの外層回路パターン３１０及び電子素子２００を互いに接続させることができるが、これに限定されず、必要によって多様に変更することができる。
また、外層回路パターン３１０は、銅（Ｃｕ）、銀（Ａｇ）、金（Ａｕ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、チタン（Ｔｉ）、錫（Ｓｎ）、ニッケル（Ｎｉ）またはモリブデン（Ｍｏ）などの金属物質で構成することができる。
本実施形態に係る電子素子内蔵基板１０００において、コア基板１００は、表面に内層回路パターン１３０を形成することができる。この場合、図１に示すように、内層回路パターン１３０は、コア基板１００の両面の間の電気的接続のためにビアなどが内壁面に延長形成されることによりインターコネクション（ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）を果たすことができる。
図２は、本発明の一実施形態に係る電子素子内蔵基板の製造方法を示す順序図である。図３から図７は、本発明の一実施形態に係る電子素子内蔵基板の製造方法における主要ステップを示す図面である。
図２から図７に示すように、本発明の一実施形態に係る電子素子内蔵基板の製造方法は、コア基板１００にキャビティ１１０を形成するステップであるＳ１００（図３参照）から始まる。
ここで、キャビティ１１０は、ＣＮＣドリルや金型を用いたパンチング方法またはレーザードリル（ＣＯ２またはＹＡＧ）を用いた方法により形成することができ、コア基板１００は、表面に内層回路パターン１３０を形成することができる。
その後、ステップＳ２００で、キャビティ１１０の一面をカバーするように、コア基板１００の一面にポリイミド樹脂層１２０及び絶縁層３００を形成することができる（図４参照）。ここで、ポリイミド樹脂層１２０は、樹脂状態で所定の接着力を有するので、電子素子２００が接着されることができ、硬化してキャビティ１１０内での電子素子２００を支持することができる。
このようなポリイミド樹脂層１２０は、それ自体を絶縁材料として使用できることから、材質の特性上、電子素子２００の内蔵後にも別に除去する必要がない。また、絶縁材料として活用可能なエポキシなどと比べて相対的に熱膨脹係数が小さいことから、より安定的で堅固な絶縁層を形成することができる。
その後、ステップＳ３００で、ポリイミド樹脂層１２０により支持されるようにキャビティ１１０に電子素子２００を内蔵することができる（図５参照）。すなわち、本実施形態に係る電子素子内蔵基板の製造方法は、別途の耐熱テープなどを使用せず、除去する必要のないポリイミド樹脂層１２０を用いて電子素子２００を支持することができる。
その後、ステップＳ４００で、コア基板１００及び電子素子２００をカバーするために、コア基板１００の他面に絶縁層３００を形成することができる（図６及び図７参照）。絶縁層３００は、コア基板１００及び電子素子２００を保護するために形成される絶縁被覆構造であって、絶縁層３００には、電子素子２００と電気的に接続する外層回路パターン３１０を形成することができる。
以上のように、本実施形態に係る電子素子内蔵基板の製造方法は、除去しなければならない別途の耐熱テープなどを使用せず、除去する必要のないポリイミド樹脂層１２０を用いて電子素子２００を支持するので、残渣などによる信頼性の問題を防止することができる。
また、除去する必要のないポリイミド樹脂層１２０を用いて電子素子２００を支持するので、コア基板１００の両面に対する絶縁層３００の形成工程を同時に行うことが可能であり、工程を短縮できるだけでなく、コア基板１００の両面に形成された絶縁層３００の硬化収縮差による歪みの発生を最小化することができる。
本実施形態に係る電子素子内蔵基板の製造方法において、ステップＳ４００は、コア基板１００の両面に積層されたプリプレグ（ＰＰＧ）及び銅薄板を圧着するステップを含むことができる。
すなわち、コア基板１００の両面にプリプレグ（ＰＰＧ）及び銅薄板を積層した後、これを圧着することにより絶縁層３００を形成することができる。この場合、銅薄板は、フォトリソグラフィを用いたエッチング法やアディティブ法（メッキ法）を用いて外層回路パターン３１０として加工されることができる。
これにより、本実施形態に係る電子素子内蔵基板の製造方法は、より容易にコア基板１００の両面に絶縁層３００を形成することができる。特に、コア基板１００の両面に対する圧着工程を同時に行うことができるので、工程をより簡単化してコア基板１００の両面の硬化収縮差による歪みの発生を低減することができる。
一方、本発明の一実施形態に係る電子素子内蔵基板の製造方法に関連した各構成については、本発明の一実施形態に係る電子素子内蔵基板１０００で詳細に説明したので、重複説明は省略する。
以上、本発明の実施形態について説明したが、当該技術分野で通常の知識を有する者であれば特許請求範囲に記載された本発明の思想から逸脱しない範囲内で、構成要素の付加、変更、削除または追加などにより本発明を多様に修正及び変更することができ、これも本発明の権利範囲内に含まれるものといえよう。
１００ コア基板
１１０ キャビティ
１２０ ポリイミド樹脂層
１３０ 内層回路パターン
２００ 電子素子
３００ 絶縁層
３１０ 外層回路パターン
１０００ 電子素子内蔵基板

Claims (8)

  1. キャビティの一面に形成されたポリイミド樹脂層を含むコア基板と、
    前記ポリイミド樹脂層により支持された状態で前記キャビティに内蔵される電子素子と、
    前記コア基板及び前記電子素子をカバーするために、前記コア基板の両面に形成される絶縁層と、
    を含む電子素子内蔵基板。
  2. 前記ポリイミド樹脂層の厚さは、前記電子素子の厚さよりも相対的に薄く形成される請求項１に記載の電子素子内蔵基板。
  3. 前記ポリイミド樹脂層の厚さは、０．５μｍ〜１０μｍである請求項２に記載の電子素子内蔵基板。
  4. 前記ポリイミド樹脂層は、内部にフィラーが含浸されて形成される請求項１に記載の電子素子内蔵基板。
  5. 前記絶縁層には、前記電子素子に電気的に接続する外層回路パターンが形成される請求項１から請求項４のいずれか1項に記載の電子素子内蔵基板。
  6. 前記コア基板は、表面に内層回路パターンが形成される請求項１から請求項４のいずれか1項に記載の電子素子内蔵基板。
  7. コア基板にキャビティを形成するステップと、
    前記キャビティの一面をカバーするように、前記コア基板の一面にポリイミド樹脂層及び絶縁層を形成するステップと、
    前記ポリイミド樹脂層により支持されるように、前記キャビティに電子素子を内蔵するステップと、
    前記コア基板及び前記電子素子をカバーするために、前記コア基板の他面に絶縁層を形成するステップと、
    を含む電子素子内蔵基板の製造方法。
  8. 前記絶縁層を形成するステップは、
    前記コア基板の両面に積層されたプリプレグ（ＰＰＧ）及び銅薄板を圧着するステップを含む請求項７に記載の電子素子内蔵基板の製造方法。
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