JP2016059172A - 電圧制御装置 - Google Patents

Abstract

【課題】出力電圧の立上り時間を調整できるようにする。
【解決手段】立上り時間検出回路１４０Ｓは出力電圧ＶＯＵＴの立上り時間を検出し、立上り時間に応じた立上り時間電圧ＶＴＳを生成する。立上り時間比較回路１５０Ｓは立上り時間電圧ＶＴＳを立上り目標電圧ＶＴＲＳと比較し、比較結果を表す立上り比較信号ＳＣＳを出力する。ＦＥＴ駆動回路１７０は、立上り比較信号ＳＣＳに基づいて上側ＭＯＳＦＥＴ１０９Ｓを制御する。立上り調整回路１６０Ｓは、立上り調整信号ＳＡＳに従って立上り時間電圧ＶＴＳの変化速度を調整する。
【選択図】図２

Description

本発明は、電圧制御素子を制御する技術に関するものである。

モータドライバまたは電源回路などに搭載されるパワー素子（例えば、ＭＯＳＦＥＴ）の応答性の向上に伴って、パワー素子を駆動させるスイッチング動作において、電圧または電流の変化が急峻になる傾向がある。パワー素子は電力および電圧を制御するための電圧制御素子である。ＭＯＳＦＥＴは金属酸化膜半導体電界効果トランジスタの略称である。
電圧または電流の急峻な変化は、ノイズを発生させる原因となるため、他の部品または製品の誤動作を招く恐れがある。そこで、電圧および電流の変化を緩やかにする制御が必要となる。

特許文献１および特許文献２はノイズ抑制手法を提案している。
特許文献１の手法は、出力端子の電位情報を基準値と比較し、比較結果に基づいて所定時間の経過後に遅延回路から出力される制御信号に従ってトランジスタのスイッチング動作を制御する、というものである。これにより、所定時間の経過後において出力波形のスルーレートが一定の範囲に保たれる。
この手法において、所定時間（例えば、１マイクロ秒）が出力波形のスルーレートの目標時間（例えば、１００ナノ秒）よりも長い場合、所定時間の経過後には出力波形が既に立ち上がった状態である。そのため、特許文献１の手法では、出力波形のスルーレートを調整することができない。

特許文献２の手法は、出力信号のスルーレートを所定時間だけ遅延した遅延信号と出力信号のスルーレートとの位相差を検出し、検出信号に応じて出力バッファの電流駆動力を調整する、というものである。
特許文献２には、遅延回路を調整することによって出力信号のスルーレートを調整できる旨が記載されている。しかし、遅延回路を調整する具体的な方法（例えば、調整量の算出方法）は記載されていない。そのため、特許文献２の手法では、出力信号のスルーレートを目標のスルーレートに調整することができない。

特開平１１−３０８０８７号公報 特開２００８−２６３３４９号公報

本発明は、例えば、出力電圧の立上り時間を調整できるようにすることを目的とする。

本発明の電圧制御装置は、
出力電圧を変化させる速さを制御する電圧制御素子と、
前記電圧制御素子によって制御された出力電圧が第一の基準電圧から第二の基準電圧に上がるまでに要した立上り時間を検出し、前記立上り時間の長さに応じた立上り時間電圧を生成する立上り時間検出回路と、
前記立上り時間検出回路によって生成された立上り時間電圧を、前記立上り時間の目標である立上り目標時間を表す立上り目標電圧と比較し、比較結果を表す立上り比較信号を出力する立上り時間比較回路と、
前記立上り時間比較回路によって出力された立上り比較信号に基づいて、前記電圧制御素子を制御する素子制御回路とを備える。

本発明によれば、例えば、出力電圧の立上り時間を調整することができる。

実施の形態１における電子機器２００の構成図である。 実施の形態１におけるＦＥＴ駆動装置１００の構成図である。 実施の形態１における出力電圧ＶＯＵＴの波形を示す図である。 実施の形態１における分圧回路１１０の一例を示す図である。 実施の形態１における分圧電圧ＶＤＩＶと比較信号（ＳＣ１、ＳＣ２）との関係図である。 実施の形態１における立上り時間検出回路１４０Ｓの構成例を示す図である。 実施の形態１における立上り時間検出回路１４０Ｓと立上り時間比較回路１５０Ｓと立上り調整回路１６０Ｓとの第一の構成例を示す図である。 実施の形態１における立上り時間検出回路１４０Ｓと立上り時間比較回路１５０Ｓと立上り調整回路１６０Ｓとの第二の構成例を示す図である。 実施の形態２におけるＦＥＴ駆動装置１００の構成図である。 実施の形態３におけるＦＥＴ駆動装置１００の構成図である。 実施の形態４におけるＦＥＴ駆動装置１００の構成図である。

実施の形態１．
出力電圧の立上り時間および立下り時間を調整する形態について説明する。

図１は、実施の形態１における電子機器２００の構成図である。
実施の形態１における電子機器２００の構成について、図１に基づいて説明する。但し、電子機器２００の構成は、図１と同一の構成でなくても構わない。

電子機器２００は、制御装置２１０と、ＦＥＴ駆動装置１００（電圧制御装置の一例）と、負荷装置２２０とを備える。
制御装置２１０は、制御信号ＳＩＮおよびその他の信号をＦＥＴ駆動装置１００に入力することによって、ＦＥＴ駆動装置１００を制御する。例えば、制御装置２１０はマイクロコンピュータである。
ＦＥＴ駆動装置１００は、制御装置２１０から入力される信号に従ってＭＯＳＦＥＴ（図２の１０９Ｓおよび１０９Ｅ）を駆動することによって、出力電圧ＶＯＵＴを負荷装置２２０に出力する。ＭＯＳＦＥＴは金属酸化膜半導体電界効果トランジスタの略称である。例えば、ＦＥＴ駆動装置１００は、モータを動作させるモータドライバまたは電力を供給する電源回路として機能する。ＦＥＴ駆動装置１００の詳細については後述する。
負荷装置２２０は、ＦＥＴ駆動装置１００から出力される出力電圧ＶＯＵＴを電力として用いて動作する。例えば、負荷装置２２０はモータである。

図２は、実施の形態１におけるＦＥＴ駆動装置１００の構成図である。
実施の形態１におけるＦＥＴ駆動装置１００の構成について、図２に基づいて説明する。但し、ＦＥＴ駆動装置１００の構成は、図２と同一でなくても構わない。

ＦＥＴ駆動装置１００は、制御装置２１０から入力される信号（例えば、制御信号ＳＩＮ）に従って上側ＭＯＳＦＥＴ１０９Ｓ（第一の電圧制御素子の一例）および下側ＭＯＳＦＥＴ１０９Ｅ（第二の電圧制御素子の一例）を駆動させることによって、出力電圧ＶＯＵＴを負荷装置２２０に出力する。
制御信号ＳＩＮは、出力電圧ＶＯＵＴの出力を制御する信号である。

図３は、実施の形態１における出力電圧ＶＯＵＴの波形を示す図である。
図３の（１）は出力電圧ＶＯＵＴと制御信号ＳＩＮとの関係を示す図であり、図３の（２）は（１）の一点鎖線Ｓで囲んだ部分を拡大した図である。図３の（３）は（１）の一点鎖線Ｅで囲んだ部分を拡大した図である。

図３の（１）において、制御信号ＳＩＮの電圧がＨｉｇｈレベルである場合、制御信号ＳＩＮは、出力電圧ＶＯＵＴの出力を意味する。
制御信号ＳＩＮの電圧がＬｏｗレベルである場合、制御信号ＳＩＮは、出力電圧ＶＯＵＴの出力の停止を意味する。

図３の（１）において、出力電圧ＶＯＵＴは、制御信号ＳＩＮの電圧がＬｏｗレベルからＨｉｇｈレベルに切り替わった後、グランド電圧ＧＮＤから出力目標電圧ＶＴＡＲに上がる。
また、出力電圧ＶＯＵＴは、制御信号ＳＩＮの電圧がＨｉｇｈレベルからＬｏｗレベルに切り替わった後、出力目標電圧ＶＴＡＲからグランド電圧ＧＮＤに下がる。
図３の（２）において、出力電圧ＶＯＵＴが第一の出力基準電圧ＶＲＥＦ１から第二の出力基準電圧ＶＲＥＦ２に上がるまでに要する時間を立上り時間ＴＳという。
図３の（３）において、出力電圧ＶＯＵＴが第二の出力基準電圧ＶＲＥＦ２から第一の出力基準電圧ＶＲＥＦ１に下がるまでに要する時間を立下り時間ＴＥという。
図２に戻り、ＦＥＴ駆動装置１００の構成について説明を続ける。

ＦＥＴ駆動装置１００は、出力電圧ＶＯＵＴの立上り時間ＴＳを調整することによって、出力電圧ＶＯＵＴの立上り時のスルーレートを調整する。スルーレートは出力電圧ＶＯＵＴが変化する速度である。
また、ＦＥＴ駆動装置１００は、出力電圧ＶＯＵＴの立下り時間ＴＥを調整することによって、出力電圧ＶＯＵＴの立下り時のスルーレートを調整する。

上側ＭＯＳＦＥＴ１０９Ｓおよび下側ＭＯＳＦＥＴ１０９Ｅは、電圧源１０１とグランド１０２との間に直列に接続される。
上側ＭＯＳＦＥＴ１０９Ｓは電圧源１０１に接続する方のＭＯＳＦＥＴであり、下側ＭＯＳＦＥＴ１０９Ｅはグランド１０２に接続する方のＭＯＳＦＥＴである。
出力電圧ＶＯＵＴは、上側ＭＯＳＦＥＴ１０９Ｓと下側ＭＯＳＦＥＴ１０９Ｅとの間の電圧である。

ＦＥＴ駆動装置１００は、分圧回路１１０と、基準電圧生成回路１２０と、第一の比較回路１３１と、第二の比較回路１３２と、ＦＥＴ駆動回路１７０（素子制御回路の一例）とを備える。
また、ＦＥＴ駆動装置１００は、立上り時間検出回路１４０Ｓと、立上り時間比較回路１５０Ｓと、立上り調整回路１６０Ｓとを備える。
さらに、ＦＥＴ駆動装置１００は、立下り時間検出回路１４０Ｅと、立下り時間比較回路１５０Ｅと、立下り調整回路１６０Ｅとを備える。

分圧回路１１０は、出力電圧ＶＯＵＴを分圧することによって、第一の比較回路１３１および第二の比較回路１３２に入力されることが許容される範囲内の電圧を出力する。
分圧回路１１０から出力される電圧を分圧電圧ＶＤＩＶという。分圧電圧ＶＤＩＶは出力電圧ＶＯＵＴの大きさに比例する。

基準電圧生成回路１２０は、第一の分圧基準電圧ＶＤＲＦ１と第二の分圧基準電圧ＶＤＲＦ２とを生成する。
第一の分圧基準電圧ＶＤＲＦ１は第一の出力基準電圧ＶＲＥＦ１（図３の（２）参照）を分圧した電圧に相当し、第二の分圧基準電圧ＶＤＲＦ２は第二の出力基準電圧ＶＲＥＦ２（図３の（３）参照）を分圧した電圧に相当する。

第一の比較回路１３１は、分圧電圧ＶＤＩＶを第一の分圧基準電圧ＶＤＲＦ１と比較し、比較結果に基づいて第一の比較信号ＳＣ１を出力する。
第一の比較信号ＳＣ１は、分圧電圧ＶＤＩＶが第一の分圧基準電圧ＶＤＲＦ１よりも大きいか否かを示す信号である。
例えば、分圧電圧ＶＤＩＶが第一の分圧基準電圧ＶＤＲＦ１よりも小さい場合、第一の比較信号ＳＣ１はＬｏｗレベルの電圧を有する。
また、分圧電圧ＶＤＩＶが第一の分圧基準電圧ＶＤＲＦ１よりも大きい場合、第一の比較信号ＳＣ１はＨｉｇｈレベルの電圧を有する。

第二の比較回路１３２は、分圧電圧ＶＤＩＶを第二の分圧基準電圧ＶＤＲＦ２と比較し、比較結果に基づいて第二の比較信号ＳＣ２を出力する。
第二の比較信号ＳＣ２は、分圧電圧ＶＤＩＶが第二の分圧基準電圧ＶＤＲＦ２よりも大きいか否かを示す信号である。
例えば、分圧電圧ＶＤＩＶが第二の分圧基準電圧ＶＤＲＦ２よりも小さい場合、第二の比較信号ＳＣ２はＬｏｗレベルの電圧を有する。
また、分圧電圧ＶＤＩＶが第二の分圧基準電圧ＶＤＲＦ２よりも大きい場合、第二の比較信号ＳＣ２はＨｉｇｈレベルの電圧を有する。

立上り時間検出回路１４０Ｓは、第一の比較信号ＳＣ１と第二の比較信号ＳＣ２とに基づいて、立上り時間電圧ＶＴＳを出力する。
立上り時間電圧ＶＴＳは、立上り時間ＴＳを表す電圧である。例えば、立上り時間電圧ＶＴＳの大きさは立上り時間ＴＳの長さに比例する。

立上り時間比較回路１５０Ｓは、立上り時間電圧ＶＴＳを立上り目標電圧ＶＴＲＳと比較し、比較結果に基づいて立上り比較信号ＳＣＳを出力する。
立上り目標電圧ＶＴＲＳは、目標の立上り時間を表す電圧である。以下、目標の立上り時間を立上り目標時間ＴＴＲＳという。
立上り比較信号ＳＣＳは、立上り時間ＴＳが立上り目標時間ＴＴＲＳよりも長いか否かを示す信号である。
例えば、立上り時間電圧ＶＴＳが立上り目標電圧ＶＴＲＳよりも大きい場合、立上り比較信号ＳＣＳはＨｉｇｈレベルの電圧を有する。この場合、立上り時間ＴＳは立上り目標時間ＴＴＲＳよりも長い。
また、立上り時間電圧ＶＴＳが立上り目標電圧ＶＴＲＳよりも小さい場合、立上り比較信号ＳＣＳはＬｏｗレベルの電圧を有する。この場合、立上り時間ＴＳは立上り目標時間ＴＴＲＳよりも短い。

立上り調整回路１６０Ｓは、制御装置２１０から入力される立上り調整信号ＳＡＳに基づいて、立上り時間電圧ＶＴＳの変化速度を調整する。この変化速度は単位時間当たりに変化する立上り時間電圧ＶＴＳの大きさである。

立下り時間検出回路１４０Ｅは、第一の比較信号ＳＣ１と第二の比較信号ＳＣ２とに基づいて、立下り時間電圧ＶＴＥを出力する。
立下り時間電圧ＶＴＥは、立下り時間ＴＥを表す電圧である。例えば、立下り時間電圧ＶＴＥの大きさは立下り時間ＴＥの長さに比例する。

立下り時間比較回路１５０Ｅは、立下り時間電圧ＶＴＥを立下り目標電圧ＶＴＲＥと比較し、比較結果に基づいて立下り比較信号ＳＣＥを出力する。
立下り目標電圧ＶＴＲＥは、目標の立下り時間を表す電圧である。以下、目標の立下り時間を立下り目標時間ＴＴＲＥという。
立下り比較信号ＳＣＥは、立下り時間ＴＥが立下り目標時間ＴＴＲＥよりも長いか否かを示す信号である。
例えば、立下り時間電圧ＶＴＥが立下り目標電圧ＶＴＲＥよりも大きい場合、立下り比較信号ＳＣＥはＨｉｇｈレベルの電圧を有する。この場合、立下り時間ＴＥは立下り目標時間ＴＴＲＥよりも長い。
また、立下り時間電圧ＶＴＥが立下り目標電圧ＶＴＲＥよりも小さい場合、立下り比較信号ＳＣＥはＬｏｗレベルの電圧を有する。この場合、立下り時間ＴＥは立下り目標時間ＴＴＲＥよりも短い。

立下り調整回路１６０Ｅは、制御装置２１０から入力される立下り調整信号ＳＡＥに基づいて、立下り時間電圧ＶＴＥの変化速度を調整する。この変化速度は単位時間当たりに変化する立下り時間電圧ＶＴＥの大きさである。

ＦＥＴ駆動回路１７０は、制御信号ＳＩＮおよび立上り比較信号ＳＣＳに基づいて、上側ＭＯＳＦＥＴ１０９Ｓを駆動する。
また、ＦＥＴ駆動回路１７０は、制御信号ＳＩＮおよび立下り比較信号ＳＣＥに基づいて、下側ＭＯＳＦＥＴ１０９Ｅを駆動する。

図３の（１）において、制御信号ＳＩＮの電圧がＬｏｗレベルからＨｉｇｈレベルに切り替わった場合、ＦＥＴ駆動回路１７０は、上側ＭＯＳＦＥＴ１０９Ｓをオフからオンに切り替えて、下側ＭＯＳＦＥＴ１０９Ｅをオンからオフに切り替える。
その後、出力電圧ＶＯＵＴはグランド電圧ＧＮＤから出力目標電圧ＶＴＡＲに上がり、立上り時間比較回路１５０Ｓは立上り比較信号ＳＣＳを出力する。

そして、ＦＥＴ駆動回路１７０は、立上り比較信号ＳＣＳに基づいて上側ＭＯＳＦＥＴ１０９Ｓのゲート電圧の上昇速度を調整することによって、立上り時間ＴＳを調整する。ゲート電圧は、ＭＯＳＦＥＴのゲート端子に印加する電圧である。上昇速度は、ゲート電圧が上がる速さである。
立上り時間ＴＳが立上り目標時間ＴＴＲＳよりも長いことを立上り比較信号ＳＣＳが示す場合、ＦＥＴ駆動回路１７０は、上側ＭＯＳＦＥＴ１０９Ｓのゲート電圧の上昇速度を上げる。これにより、次回の立上り時間ＴＳが短くなる。
立上り時間ＴＳが立上り目標時間ＴＴＲＳよりも短いことを立上り比較信号ＳＣＳが示す場合、ＦＥＴ駆動回路１７０は、上側ＭＯＳＦＥＴ１０９Ｓのゲート電圧の上昇速度を下げる。これにより、次回の立上り時間ＴＳが長くなる。

調整後の上昇速度は、出力電圧ＶＯＵＴの次回の出力開始時に用いられる。
つまり、ＦＥＴ駆動回路１７０は、出力電圧ＶＯＵＴの次回の出力開始時に、調整後の上昇速度で、上側ＭＯＳＦＥＴ１０９Ｓのゲート電圧を上げる。

図３の（１）において、制御信号ＳＩＮの電圧がＨｉｇｈレベルからＬｏｗレベルに切り替わった場合、ＦＥＴ駆動回路１７０は、上側ＭＯＳＦＥＴ１０９Ｓをオンからオフに切り替えて、下側ＭＯＳＦＥＴ１０９Ｅをオフからオンに切り替える。
その後、出力電圧ＶＯＵＴは出力目標電圧ＶＴＡＲからグランド電圧ＧＮＤに下がり、立下り時間比較回路１５０Ｅは立下り比較信号ＳＣＥを出力する。

そして、ＦＥＴ駆動回路１７０は、立下り比較信号ＳＣＥに基づいて下側ＭＯＳＦＥＴ１０９Ｅのゲート電圧の下降速度を調整することによって、立下り時間ＴＥを調整する。下降速度は、ゲート電圧が下がる速さである。
立下り時間ＴＥが立下り目標時間ＴＴＲＥよりも長いことを立下り比較信号ＳＣＥが示す場合、ＦＥＴ駆動回路１７０は、下側ＭＯＳＦＥＴ１０９Ｅのゲート電圧の下降速度を上げる。これにより、次回の立下り時間ＴＥが短くなる。
立下り時間ＴＥが立下り目標時間ＴＴＲＥよりも短いことを立下り比較信号ＳＣＥが示す場合、ＦＥＴ駆動回路１７０は、下側ＭＯＳＦＥＴ１０９Ｅのゲート電圧の下降速度を下げる。これにより、次回の立下り時間ＴＥが長くなる。

調整後の下降速度は、出力電圧ＶＯＵＴの次回の出力停止時に用いられる。
つまり、ＦＥＴ駆動回路１７０は、出力電圧ＶＯＵＴの次回の出力停止時に、調整後の下降速度で、下側ＭＯＳＦＥＴ１０９Ｅのゲート電圧を下げる。

上側ＭＯＳＦＥＴ１０９Ｓのゲート電圧の上昇速度は、以下のように調整することができる。下側ＭＯＳＦＥＴ１０９Ｅのゲート電圧の下降速度を調整する場合も同様である。
例えば、ＦＥＴ駆動回路１７０は、上側ＭＯＳＦＥＴ１０９Ｓに接続する抵抗回路を備える。そして、ＦＥＴ駆動回路１７０は、抵抗回路の抵抗値を調整した後に、抵抗回路および上側ＭＯＳＦＥＴ１０９Ｓに定電流を流す。これにより、上側ＭＯＳＦＥＴ１０９Ｓのゲート電圧の上昇速度を調整することができる。抵抗回路は複数のスイッチを介して上側ＭＯＳＦＥＴ１０９Ｓに接続される複数の抵抗を備え、抵抗回路の抵抗値は複数のスイッチを制御することによって変わる。
例えば、ＦＥＴ駆動回路１７０は、上側ＭＯＳＦＥＴ１０９Ｓに流れる電流の大きさを変える電流回路を備える。そして、ＦＥＴ駆動回路１７０は、電流回路を制御することによって、上側ＭＯＳＦＥＴ１０９Ｓに流れる電流の大きさを調整する。これにより、上側ＭＯＳＦＥＴ１０９Ｓのゲート電圧の上昇速度を調整することができる。

図４は、実施の形態１における分圧回路１１０の一例を示す図である。
実施の形態１における分圧回路１１０の一例について、図４に基づいて説明する。
分圧回路１１０は、出力電圧ＶＯＵＴを分圧して分圧電圧ＶＤＩＶを出力する。
分圧回路１１０は、直列に接続された第一の分圧抵抗１１１と第二の分圧抵抗１１２とを備える。
第一の分圧抵抗１１１は高電圧（ＶＯＵＴ）側の抵抗であり、第二の分圧抵抗１１２は低電圧（ＧＮＤ）側の抵抗である。分圧電圧ＶＤＩＶは、第一の分圧抵抗１１１と第二の分圧抵抗１１２との間の電圧である。

分圧電圧ＶＤＩＶは以下の式（１）で表すことができる。式（１）において、Ｒ１は第一の分圧抵抗１１１の抵抗値であり、Ｒ２は第二の分圧抵抗１１２の抵抗値である。
ＶＩＤＶ＝ＶＯＵＴ×（Ｒ２／（Ｒ１＋Ｒ２）） 式（１）

図５は、実施の形態１における分圧電圧ＶＤＩＶと比較信号（ＳＣ１、ＳＣ２）との関係図である。
第一の比較回路１３１および第二の比較回路１３２の動作について、図５に基づいて説明する。
第一の比較回路１３１は、分圧電圧ＶＤＩＶを第一の分圧基準電圧ＶＤＲＦ１と比較し、比較結果に基づいて第一の比較信号ＳＣ１を出力する。
分圧電圧ＶＤＩＶが第一の分圧基準電圧ＶＤＲＦ１よりも小さい場合、第一の比較信号ＳＣ１はＬｏｗレベルの電圧を有する。
分圧電圧ＶＤＩＶが第一の分圧基準電圧ＶＤＲＦ１よりも大きい場合、第一の比較信号ＳＣ１はＨｉｇｈレベルの電圧を有する。

第二の比較回路１３２は、分圧電圧ＶＤＩＶを第二の分圧基準電圧ＶＤＲＦ２と比較し、比較結果に基づいて第二の比較信号ＳＣ２を出力する。
分圧電圧ＶＤＩＶが第二の分圧基準電圧ＶＤＲＦ２よりも小さい場合、第二の比較信号ＳＣ２はＬｏｗレベルの電圧を有する。
分圧電圧ＶＤＩＶが第二の分圧基準電圧ＶＤＲＦ２よりも大きい場合、第二の比較信号ＳＣ２はＨｉｇｈレベルの電圧を有する。
但し、第一の比較信号ＳＣ１および第二の比較信号ＳＣ２において、Ｌｏｗレベルの電圧をＨｉｇｈレベルの電圧に置き換えて、Ｈｉｇｈレベルの電圧をＬｏｗレベルの電圧に置き換えても構わない。

立上り時間ＴＳは、第一の比較信号ＳＣ１と第二の比較信号ＳＣ２とのいずれか一方がＨｉｇｈレベルの電圧を有している時間に相当する。

図５は出力電圧ＶＯＵＴおよび分圧電圧ＶＤＩＶの立上り時について示しているが、出力電圧ＶＯＵＴおよび分圧電圧ＶＤＩＶの立下り時についても同様である。

図６は、実施の形態１における立上り時間検出回路１４０Ｓの構成例を示す図である。
実施の形態１における立上り時間検出回路１４０Ｓの構成例について、図６に基づいて説明する。
立上り時間検出回路１４０Ｓは、第一の比較信号ＳＣ１と第二の比較信号ＳＣ２とに基づいて、立上り時間電圧ＶＴＳを出力する。
立上り時間検出回路１４０Ｓは、電圧源１４１と、電流源１４２と、充電スイッチ１４３と、コンデンサ１４４と、ＸＯＲ回路１４５とを備える。
電圧源１４１は制御電圧ＶＤＤを生成する。
電流源１４２は、コンデンサ１４４を充電する充電電流ＩＣＨＧを生成する。
コンデンサ１４４は、充電スイッチ１４３を介して電流源１４２に接続する。
立上り時間電圧ＶＴＳは、コンデンサ１４４に発生する電圧である。

ＸＯＲ回路１４５は、第一の比較信号ＳＣ１と第二の比較信号ＳＣ２とに基づいて立上り時間ＴＳを検出し、充電スイッチ１４３を制御する。ＸＯＲは排他的論理和の略称である。
第一の比較信号ＳＣ１と第二の比較信号ＳＣ２とのいずれか一方がＨｉｇｈレベル（またはＬｏｗレベル）の電圧を有する場合、ＸＯＲ回路１４５は、充電スイッチ１４３をオンにする。つまり、ＸＯＲ回路１４５は、立上り時間ＴＳの間、充電スイッチ１４３をオンにする。
第一の比較信号ＳＣ１と第二の比較信号ＳＣ２との両方がＨｉｇｈレベルの電圧を有する場合、および、第一の比較信号ＳＣ１と第二の比較信号ＳＣ２との両方がＬｏｗレベルの電圧を有する場合、ＸＯＲ回路１４５は、充電スイッチ１４３をオフにする。つまり、ＸＯＲ回路１４５は、立上り時間ＴＳを除いた時間に、充電スイッチ１４３をオフにする。
ＸＯＲ回路１４５の動作により、充電電流ＩＣＨＧが立上り時間ＴＳにコンデンサ１４４に流れて、コンデンサ１４４が充電される。そして、立上り時間ＴＳの長さに応じた大きさの立上り時間電圧ＶＴＳが生成される。

立上り時間電圧ＶＴＳは、以下の式（２）で表すことができる。式（２）において、Ｃはコンデンサ１４４の容量である。
ＶＴＳ＝（ＩＣＨＧ×ＴＳ）／Ｃ 式（２）

立上り目標電圧ＶＴＲＳは、立上り目標時間ＴＴＲＳを用いて、以下の式（３）で表すことができる。
ＶＴＲＳ＝（ＩＣＨＧ×ＴＴＲＳ）／Ｃ 式（３）

式（２）に示すように、立上り時間電圧ＶＴＳは、充電電流ＩＣＨＧの大きさ及び立上り時間ＴＳの長さに比例し、容量Ｃの大きさに反比例する。
式（３）に示すように、立上り目標電圧ＶＴＲＳは、充電電流ＩＣＨＧの大きさおよび立上り目標時間ＴＴＲＳの長さに比例し、容量Ｃの大きさに反比例する。

図６は立上り時間検出回路１４０Ｓの構成を示しているが、立下り時間検出回路１４０Ｅの構成も図６に示す構成と同じである。

図７は、実施の形態１における立上り時間検出回路１４０Ｓと立上り時間比較回路１５０Ｓと立上り調整回路１６０Ｓとの第一の構成例を示す図である。
実施の形態１における立上り時間検出回路１４０Ｓと立上り時間比較回路１５０Ｓと立上り調整回路１６０Ｓとの第一の構成例について、図７に基づいて説明する。

立上り時間検出回路１４０Ｓの構成は、図６と同様である。但し、電流源１４２が生成する電流は基準電流ＩＲＥＦである。

立上り調整回路１６０Ｓは、制御装置２１０から入力される立上り調整信号ＳＡＳに従って、充電電流ＩＣＨＧの大きさを調整する。充電電流ＩＣＨＧの大きさを調整することによって、立上り時間電圧ＶＴＳの変化速度を調整することができる。

立上り調整回路１６０Ｓは、充電電流ＩＣＨＧの大きさを変えるカレントミラー回路として構成することができる。
立上り調整回路１６０Ｓは、第一のトランジスタ１６１と、第一のトランジスタ１６１に並列に接続する複数の第二のトランジスタ（１６２Ａ〜１６２Ｃ）と、複数の第二のトランジスタに直列に接続する複数の調整スイッチ（１６３Ａ〜１６３Ｃ）とを備える。

第一のトランジスタ１６１には基準電流ＩＲＥＦが流れる。
オン状態の調整スイッチ１６３に接続した第二のトランジスタ１６２には、基準電流ＩＲＥＦの大きさに応じた電流が流れる。例えば、基準電流ＩＲＥＦと同じ大きさの電流が流れる。
充電電流ＩＣＨＧの大きさは、オンの状態の調整スイッチ１６３に接続する第二のトランジスタ１６２に流れる電流の合計である。
例えば、ｎ個の調整スイッチ１６３をオンにすることによって、ＩＲＥＦ×ｎの大きさを有する充電電流ＩＣＨＧが得られる。

制御装置２１０は、立上り目標時間ＴＴＲＳの長さに基づいて充電電流ＩＣＨＧの大きさを複数の電流量（大、中、小）から選択し、充電電流ＩＣＨＧの大きさに基づいて立上り調整信号ＳＡＳを生成する。
例えば、制御装置２１０は以下のように立上り調整信号ＳＡＳを生成する。ここで、第一の時間閾値は第二の時間閾値よりも長い時間を示すものとする。

立上り目標時間ＴＴＲＳが第一の時間閾値よりも長い場合、制御装置２１０は、充電電流ＩＣＨＧの大きさとして電流量（小）を選択する。
電流量（小）を選択した場合、制御装置２１０は、調整スイッチ１６３Ａをオンにして調整スイッチ１６３Ｂと調整スイッチ１６３Ｃとをオフにする立上り調整信号ＳＡＳを生成する。

立上り目標時間ＴＴＲＳが第一の時間閾値よりも短くて第二の時間閾値よりも長い場合、制御装置２１０は、充電電流ＩＣＨＧの大きさとして電流量（中）を選択する。
電流量（中）を選択した場合、制御装置２１０は、調整スイッチ１６３Ａと調整スイッチ１６３Ｂとをオンにして調整スイッチ１６３Ｃをオフにする立上り調整信号ＳＡＳを生成する。

立上り目標時間ＴＴＲＳが第二の時間閾値よりも短い場合、制御装置２１０は、充電電流ＩＣＨＧの大きさとして電流量（大）を選択する。
電流量（大）を選択した場合、制御装置２１０は、全ての調整スイッチ（１６３Ａ〜１６３Ｃ）をオンにする立上り調整信号ＳＡＳを生成する。

立上り目標時間ＴＴＲＳが長い場合、立上り目標時間ＴＴＲＳに追従して立上り時間ＴＳが長くなり、立上り時間電圧ＶＴＳが大きくなる。
この場合、立上り時間電圧ＶＴＳが立上り時間比較回路１５０Ｓの許容電圧（入力されることが許容される電圧）の範囲を超えてしまい、立上り時間比較回路１５０Ｓが正常に動作しない、という可能性がある。その結果、立上り時間比較回路１５０Ｓは、正しい立上り比較信号ＳＣＳを出力できなくなってしまう。
そこで、制御装置２１０は、充電電流ＩＣＨＧが小さくなるように複数の調整スイッチ（１６３Ａ〜１６３Ｃ）を制御する立上り調整信号ＳＡＳを生成する。これにより、立上り時間電圧ＶＴＳが立上り時間比較回路１５０Ｓの許容電圧の範囲に収まる。

立上り目標時間ＴＴＲＳが短い場合、立上り目標時間ＴＴＲＳに追従して立上り時間ＴＳが短くなり、立上り時間電圧ＶＴＳが小さくなる。
この場合、立上り時間電圧ＶＴＳが立上り時間比較回路１５０Ｓのオフセット電圧と比較して十分に大きな電圧にならず、立上り時間比較回路１５０Ｓが立上り時間電圧ＶＴＳを立上り目標電圧ＶＴＲＳと正しく比較することができない、という可能性がある。その結果、立上り時間比較回路１５０Ｓは、正しい立上り比較信号ＳＣＳを出力できなくなってしまう。
そこで、制御装置２１０は、充電電流ＩＣＨＧが大きくなるように複数の調整スイッチ（１６３Ａ〜１６３Ｃ）を制御する立上り調整信号ＳＡＳを生成する。これにより、立上り時間電圧ＶＴＳが立上り時間比較回路１５０Ｓのオフセット電圧と比較して十分に大きな電圧になる。

また、制御装置２１０は、上記の式（３）を計算することによって、立上り目標電圧ＶＴＲＳの大きさを算出する。そして、制御装置２１０は、立上り目標電圧ＶＴＲＳを立上り時間比較回路１５０Ｓに出力する。

図７は立上り時間検出回路１４０Ｓと立上り時間比較回路１５０Ｓと立上り調整回路１６０Ｓとの構成を示しているが、立下り時間検出回路１４０Ｅと立下り時間比較回路１５０Ｅと立下り調整回路１６０Ｅとの構成についても図７と同じである。

図８は、実施の形態１における立上り時間検出回路１４０Ｓと立上り時間比較回路１５０Ｓと立上り調整回路１６０Ｓとの第二の構成例を示す図である。
実施の形態１における立上り時間検出回路１４０Ｓと立上り時間比較回路１５０Ｓと立上り調整回路１６０Ｓとの第二の構成例について、図８に基づいて説明する。

立上り時間検出回路１４０Ｓの構成は、図６と同様である。
但し、電流源１４２が生成する電流は基準電流ＩＲＥＦである。また、立上り時間検出回路１４０Ｓは、互いに並列に接続される複数のコンデンサ（１４４Ａ〜１４４Ｃ）を備える。

立上り調整回路１６０Ｓは、制御装置２１０から入力される立上り調整信号ＳＡＳに従って、複数のコンデンサ（１４４Ａ〜１４４Ｃ）の合計容量ＣＮを調整する。複数のコンデンサ（１４４Ａ〜１４４Ｃ）の合計容量を調整することによって、立上り時間電圧ＶＴＳの変化速度を調整することができる。

立上り調整回路１６０Ｓは、第一のトランジスタ１６１と、第一のトランジスタ１６１に並列に接続する第二のトランジスタ１６２と、複数のコンデンサに直列に接続する複数の調整スイッチ（１６３Ａ〜１６３Ｃ）とを備える。

第一のトランジスタ１６１には基準電流ＩＲＥＦが流れて、第二のトランジスタ１６２には充電電流ＩＣＨＧが流れる。充電電流ＩＣＨＧの大きさは基準電流ＩＲＥＦに比例する。例えば、充電電流ＩＣＨＧの大きさは基準電流ＩＲＥＦと同じである。
充電電流ＩＣＨＧは、オン状態の調整スイッチ１６３に接続するコンデンサ１４４に流れて、そのコンデンサ１４４を充電する。
立上り時間電圧ＶＴＳは、オン状態の調整スイッチ１６３に接続するコンデンサ１４４に充電される電圧である。

制御装置２１０は、立上り目標時間ＴＴＲＳの長さに基づいて合計容量ＣＮの大きさを複数の容量（大、中、小）から選択し、合計容量ＣＮの大きさに基づいて立上り調整信号ＳＡＳを生成する。
例えば、制御装置２１０は以下のように立上り調整信号ＳＡＳを生成する。ここで、第一の時間閾値は第二の時間閾値よりも長い時間を示すものとする。

立上り目標時間ＴＴＲＳが第一の時間閾値よりも長い場合、制御装置２１０は、合計容量ＣＮの大きさとして容量（小）を選択する。
容量（小）を選択した場合、制御装置２１０は、調整スイッチ１６３Ａをオンにして調整スイッチ１６３Ｂと調整スイッチ１６３Ｃとをオフにする立上り調整信号ＳＡＳを生成する。

立上り目標時間ＴＴＲＳが第一の時間閾値よりも短くて第二の時間閾値よりも長い場合、制御装置２１０は、合計容量ＣＮの大きさとして容量（中）を選択する。
容量（中）を選択した場合、制御装置２１０は、調整スイッチ１６３Ａと調整スイッチ１６３Ｂとをオンにして調整スイッチ１６３Ｃをオフにする立上り調整信号ＳＡＳを生成する。

立上り目標時間ＴＴＲＳが第二の時間閾値よりも短い場合、制御装置２１０は、合計容量ＣＮの大きさとして容量（大）を選択する。
容量（大）を選択した場合、制御装置２１０は、全ての調整スイッチ（１６３Ａ〜１６３Ｃ）をオンにする立上り調整信号ＳＡＳを生成する。

つまり、立上り目標時間ＴＴＲＳが長い場合、制御装置２１０は、合計容量ＣＮが小さくなるように複数の調整スイッチ（１６３Ａ〜１６３Ｃ）を制御する立上り調整信号ＳＡＳを生成する。
また、立上り目標時間ＴＴＲＳが短い場合、制御装置２１０は、合計容量ＣＮが大きくなるように複数の調整スイッチ（１６３Ａ〜１６３Ｃ）を制御する立上り調整信号ＳＡＳを生成する。

また、制御装置２１０は、上記の式（３）を計算することによって、立上り目標電圧ＶＴＲＳの大きさを算出する。そして、制御装置２１０は、立上り目標電圧ＶＴＲＳを生成する。

図８は立上り時間検出回路１４０Ｓと立上り時間比較回路１５０Ｓと立上り調整回路１６０Ｓとの構成を示しているが、立下り時間検出回路１４０Ｅと立下り時間比較回路１５０Ｅと立下り調整回路１６０Ｅとの構成についても図８と同じである。

実施の形態１により、出力電圧ＶＯＵＴの立上り時間ＴＳおよび立下り時間ＴＥを調整することができる。

実施の形態２．
出力電圧ＶＯＵＴの立下り時間ＴＥを調整する形態について説明する。
以下、実施の形態１と異なる事項について主に説明する。説明を省略する事項については実施の形態１と同様である。

図９は、実施の形態２におけるＦＥＴ駆動装置１００の構成図である。
実施の形態２におけるＦＥＴ駆動装置１００の構成について、図９に基づいて説明する。
ＦＥＴ駆動装置１００は、実施の形態１（図２参照）で説明した上側ＭＯＳＦＥＴ１０９Ｓの代わりに、負荷回路１０３を備える。例えば、負荷回路１０３は抵抗素子である。
ＦＥＴ駆動装置１００は、下側ＭＯＳＦＥＴ１０９Ｅを制御することによって出力電圧ＶＯＵＴを出力する。ＦＥＴ駆動装置１００はローサイドドライバとして機能する。

ＦＥＴ駆動装置１００は、実施の形態１（図２参照）で説明した構成のうち、立上り時間検出回路１４０Ｓと、立上り時間比較回路１５０Ｓと、立上り調整回路１６０Ｓとを備えない。これらの構成は、上側ＭＯＳＦＥＴ１０９Ｓを制御するための構成であり、実施の形態２では不要である。

ＦＥＴ駆動装置１００のその他の構成については実施の形態１と同様である。

実施の形態２により、出力電圧ＶＯＵＴの立下り時間ＴＥを調整することができる。

実施の形態３．
出力電圧ＶＯＵＴの立上り時間ＴＳを調整する形態について説明する。
以下、実施の形態１と異なる事項について主に説明する。説明を省略する事項については実施の形態１と同様である。

図１０は、実施の形態３におけるＦＥＴ駆動装置１００の構成図である。
実施の形態３におけるＦＥＴ駆動装置１００の構成について、図１０に基づいて説明する。
ＦＥＴ駆動装置１００は、実施の形態１（図２参照）で説明した下側ＭＯＳＦＥＴ１０９Ｅの代わりに、負荷回路１０３を備える。例えば、負荷回路１０３は抵抗素子である。
ＦＥＴ駆動装置１００は、上側ＭＯＳＦＥＴ１０９Ｓを制御することによって出力電圧ＶＯＵＴを出力する。ＦＥＴ駆動装置１００はハイサイドドライバとして機能する。

ＦＥＴ駆動装置１００は、実施の形態１（図２参照）で説明した構成のうち、立下り時間検出回路１４０Ｅと、立下り時間比較回路１５０Ｅと、立下り調整回路１６０Ｅとを備えない。これらの構成は、下側ＭＯＳＦＥＴ１０９Ｅを制御するための構成であり、実施の形態３では不要である。

ＦＥＴ駆動装置１００のその他の構成については実施の形態１と同様である。

実施の形態３により、出力電圧ＶＯＵＴの立上り時間ＴＳを調整することができる。

実施の形態４．
出力電圧ＶＯＵＴの立上り時間ＴＳおよび立下り時間ＴＥを調整する形態について説明する。
以下、実施の形態１と異なる事項について主に説明する。説明を省略する事項については実施の形態１と同様である。

図１１は、実施の形態４におけるＦＥＴ駆動装置１００の構成図である。
実施の形態４におけるＦＥＴ駆動装置１００の構成について、図１１に基づいて説明する。
ＦＥＴ駆動装置１００は、実施の形態１（図２参照）で説明した立上り時間検出回路１４０Ｓと立下り時間検出回路１４０Ｅとの代わりに、遷移時間検出回路１４０を備える。
遷移時間検出回路１４０は、出力電圧ＶＯＵＴの立上り時に立上り時間電圧ＶＴＳ（実施の形態１参照）に相当する遷移時間電圧ＶＴを出力し、出力電圧ＶＯＵＴの立下り時に立下り時間電圧ＶＴＥ（実施の形態１参照）に相当する遷移時間電圧ＶＴを出力する。
遷移時間検出回路１４０の構成は、立上り時間検出回路１４０Ｓおよび立下り時間検出回路１４０Ｅと同じである（図６から図８参照）。

ＦＥＴ駆動装置１００は、実施の形態１（図２参照）で説明した立上り時間比較回路１５０Ｓおよび立下り時間比較回路１５０Ｅの代わりに、遷移時間比較回路１５０を備える。
遷移時間比較回路１５０は、遷移時間電圧ＶＴを、制御装置２１０（図１参照）から入力される遷移目標電圧ＶＴＲと比較し、比較結果を示す遷移比較信号ＳＣを出力する。遷移比較信号ＳＣは、立上り比較信号ＳＣＳおよび立下り比較信号ＳＣＥ（実施の形態１参照）に相当する。
遷移時間比較回路１５０の構成は、立上り時間比較回路１５０Ｓおよび立下り時間比較回路１５０Ｅと同じである（図１、図７または図８参照）。

ＦＥＴ駆動装置１００は、実施の形態１（図２参照）で説明した立上り調整回路１６０Ｓおよび立下り調整回路１６０Ｅの代わりに、遷移調整回路１６０を備える。
遷移調整回路１６０は、制御装置２１０（図１参照）から入力される遷移調整信号ＳＡに基づいて、遷移時間電圧ＶＴの変化速度を調整する。
遷移調整回路１６０の構成は、立上り調整回路１６０Ｓおよび立下り調整回路１６０Ｅと同じである（図７または図８参照）。

制御装置２１０（図１参照）は、出力電圧ＶＯＵＴの立上り時に立上り調整信号ＳＡＳ（実施の形態１参照）に相当する遷移調整信号ＳＡを遷移調整回路１６０に入力する。また、制御装置２１０は、立上り目標電圧ＶＴＲＳ（実施の形態１参照）に相当する遷移目標電圧ＶＴＲを遷移時間比較回路１５０に入力する。
制御装置２１０は、出力電圧ＶＯＵＴの立下り時に立下り調整信号ＳＡＥ（実施の形態１参照）に相当する遷移調整信号ＳＡを遷移調整回路１６０に入力する。また、制御装置２１０は、立下り目標電圧ＶＴＲＥ（実施の形態１参照）に相当する遷移目標電圧ＶＴＲを遷移時間比較回路１５０に入力する。
制御装置２１０は、制御信号ＳＩＮおよび極性信号ＰＯＬＥをＦＥＴ駆動回路１７０に入力する。極性信号ＰＯＬＥは、制御信号ＳＩＮに同期した信号である。

ＦＥＴ駆動回路１７０は、制御装置２１０から入力される極性信号ＰＯＬＥに基づいて、上側ＭＯＳＦＥＴ１０９Ｓと下側ＭＯＳＦＥＴ１０９Ｅとのいずれかを選択する。そして、ＦＥＴ駆動回路１７０は、選択した方のＭＯＳＦＥＴのゲート電圧の変化速度を制御する。
制御信号ＳＩＮが出力電圧ＶＯＵＴの出力の開始を指示する場合、極性信号ＰＯＬＥは上側ＭＯＳＦＥＴ１０９Ｓを指定する。この場合、ＦＥＴ駆動回路１７０は、遷移比較信号ＳＣに基づいて、上側ＭＯＳＦＥＴ１０９Ｓのゲート電圧の上昇速度を調整する。
制御信号ＳＩＮが出力電圧ＶＯＵＴの出力の停止を指示する場合、極性信号ＰＯＬＥは下側ＭＯＳＦＥＴ１０９Ｅを指定する。この場合、ＦＥＴ駆動回路１７０は、遷移比較信号ＳＣに基づいて、下側ＭＯＳＦＥＴ１０９Ｅのゲート電圧の下降速度を調整する。

ＦＥＴ駆動装置１００のその他の構成については実施の形態１と同様である。

実施の形態４により、出力電圧ＶＯＵＴの立上り時間ＴＳおよび立下り時間ＴＥを調整することができる。
また、出力電圧ＶＯＵＴの立上り時と出力電圧ＶＯＵＴの立下り時との両方で各種回路（１４０、１５０、１６０）を共用することにより、ＦＥＴ駆動装置１００に必要な回路を減らしてＦＥＴ駆動装置１００を小型化することができる。

各実施の形態において、ＭＯＳＦＥＴは電力および電圧を制御する電圧制御装置（パワー素子ともいう）の一例であり、ＭＯＳＦＥＴの代わりに他の電圧制御素子が用いられてもよい。
例えば、ＭＯＳＦＥＴの代わりにＩＧＢＴまたはＳｉＣ素子が用いられてもよい。ＩＧＢＴは絶縁ゲートバイポーラトランジスタの略称であり、ＳｉＣはシリコンカーバイドの略称である。

各実施の形態は、電子機器２００（特に、ＦＥＴ駆動装置１００）の形態の一例である。
つまり、電子機器２００は、各実施の形態で説明した構成要素の一部を備えなくても構わない。また、電子機器２００は、各実施の形態で説明していない構成要素を備えても構わない。

１００ ＦＥＴ駆動装置、１０１ 電圧源、１０２ グランド、１０３ 負荷回路、１０９Ｓ 上側ＭＯＳＦＥＴ、１０９Ｅ 下側ＭＯＳＦＥＴ、１１０ 分圧回路、１１１ 第一の分圧抵抗、１１２ 第二の分圧抵抗、１２０ 基準電圧生成回路、１３１ 第一の比較回路、１３２ 第二の比較回路、１４０ 遷移時間検出回路、１４０Ｓ 立上り時間検出回路、１４０Ｅ 立下り時間検出回路、１４１ 電圧源、１４２ 電流源、１４３ 充電スイッチ、１４４ コンデンサ、１４５ ＸＯＲ回路、１５０ 遷移時間比較回路、１５０Ｓ 立上り時間比較回路、１５０Ｅ 立下り時間比較回路、１６０ 遷移調整回路、１６０Ｓ 立上り調整回路、１６０Ｅ 立下り調整回路、１６１ 第一のトランジスタ、１６２ 第二のトランジスタ、１６３ 調整スイッチ、１７０ ＦＥＴ駆動回路、２００ 電子機器、２１０ 制御装置、２２０ 負荷装置。

Claims (7)

1. 出力電圧を変化させる速さを制御する電圧制御素子と、
   前記電圧制御素子によって制御された出力電圧が第一の基準電圧から第二の基準電圧に上がるまでに要した立上り時間を検出し、前記立上り時間の長さに応じた立上り時間電圧を生成する立上り時間検出回路と、
   前記立上り時間検出回路によって生成された立上り時間電圧を、前記立上り時間の目標である立上り目標時間を表す立上り目標電圧と比較し、比較結果を表す立上り比較信号を出力する立上り時間比較回路と、
   前記立上り時間比較回路によって出力された立上り比較信号に基づいて、前記電圧制御素子を制御する素子制御回路と
   を備えることを特徴とする電圧制御装置。
2. 前記電圧制御装置は、
   前記立上り時間電圧の変化速度を調整する立上り調整回路を備え、
   前記立上り時間検出回路は、前記立上り調整回路によって調整された変化速度で前記立上り時間に変化させた電圧を前記立上り時間電圧として生成する
   ことを特徴とする請求項１に記載の電圧制御装置。
3. 前記立上り時間検出回路は、充電されることによって前記立上り時間電圧を生成するコンデンサを備え、
   前記立上り調整回路は、前記立上り時間検出回路に備わるコンデンサを充電する充電電流の大きさを調整することによって、前記立上り時間電圧の変化速度を調整する
   ことを特徴とする請求項２に記載の電圧制御装置。
4. 前記立上り時間検出回路は、充電されることによって前記立上り時間電圧を生成する複数のコンデンサを備え、
   前記立上り調整回路は、前記立上り時間検出回路に備わる複数のコンデンサからコンデンサを選択し、選択したコンデンサに充電電流を流すことによって、前記立上り時間電圧の変化速度を調整する
   ことを特徴とする請求項２に記載の電圧制御装置。
5. 前記電圧制御素子は、出力電圧を上げる速さを制御する第一の電圧制御素子であり、
   前記電圧制御装置は、
   出力電圧を下げる速さを制御する第二の電圧制御素子と、
   前記電圧制御素子によって制御された出力電圧が前記第二の基準電圧から第一の基準電圧に下がるまでに要した立下り時間を検出し、前記立下り時間の長さに応じた立下り時間電圧を生成する立下り時間検出回路と、
   前記立下り時間検出回路によって生成された立下り時間電圧を、前記立下り時間の目標である立下り目標時間を表す立下り目標電圧と比較し、比較結果を表す立下り比較信号を出力する立下り時間比較回路とを備え、
   前記素子制御回路は、外部から入力される制御信号が出力電圧の立上りを指示する場合に前記立上り比較信号に基づいて前記第一の電圧制御素子を制御し、前記制御信号が出力電圧の立下りを指示する場合に前記立下り比較信号に基づいて前記第二の電圧制御素子を制御する
   ことを特徴とする請求項１から請求項４のいずれかに記載の電圧制御装置。
6. 出力電圧を変化させる速さを制御する電圧制御素子と、
   前記電圧制御素子によって制御された出力電圧が第二の基準電圧から第一の基準電圧に下がるまでに要した立下り時間を検出し、前記立下り時間の長さに応じた立下り時間電圧を生成する立下り時間検出回路と、
   前記立下り時間検出回路によって生成された立下り時間電圧を、前記立下り時間の目標である立下り目標時間を表す立下り目標電圧と比較し、比較結果を表す立下り比較信号を出力する立下り時間比較回路と、
   前記立下り時間比較回路によって出力された立下り比較信号に基づいて、前記電圧制御素子を制御する素子制御回路と
   を備えることを特徴とする電圧制御装置。
7. 出力電圧を上げる速さを制御する第一の電圧制御素子と、
   出力電圧を下げる速さを制御する第二の電圧制御素子と、
   前記第一の電圧制御素子によって制御された出力電圧が第一の基準電圧から第二の基準電圧に上がるまでに要した立上り時間、または、前記第二の電圧制御素子によって制御された出力電圧が前記第二の基準電圧から前記第一の基準電圧に下がるまでに要した立下り時間を遷移時間として検出し、前記遷移時間の長さに応じた遷移時間電圧を生成する遷移時間検出回路と、
   前記遷移時間検出回路によって前記遷移時間電圧を、前記遷移時間の目標である遷移目標時間を表す遷移目標電圧と比較し、比較た結果を表す遷移比較信号を出力する遷移時間比較回路と、
   外部から入力される制御信号が出力電圧の立上りを指示する場合に前記遷移比較信号に基づいて前記第一の電圧制御素子を制御し、前記制御信号が出力電圧の立下りを指示する場合に前記遷移比較信号に基づいて前記第二の電圧制御素子を制御する素子制御回路と
   を備えることを特徴とする電圧制御装置。

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