JP2016158321A - デッドタイム調整回路 - Google Patents

Abstract

【課題】デッドタイムを適切に調整する。
【解決手段】デッドタイム調整回路２２は、異なる２電位間に直列接続された第１出力スイッチ１１Ｈと第２出力スイッチ１１Ｌとの接続ノードに現れるスイッチ電圧Ｖｓｗを監視することにより、第２出力スイッチ１１Ｌがオフされてから第１出力スイッチ１１Ｈがオンされるまでのデッドタイムｄ１と、第１出力スイッチ１１Ｈがオフされてから第２出力スイッチ１１Ｌがオンされるまでのデッドタイムｄ２を各々検出し、デッドタイムｄ１及びｄ２が各々所定の目標値と一致するように帰還制御を行う。
【選択図】図１

Description

本発明は、デッドタイム調整回路に関する。

従来より、異なる２電位間に直列接続された第１出力スイッチと第２出力スイッチを相補的にオン／オフさせるスイッチ駆動回路では、各スイッチのオン／オフ状態を切り替える際に、貫通電流の防止を目的として、双方のスイッチをいずれもオフとするデッドタイム（同時オン防止期間）が設けられている。

なお、上記に関連する従来技術の一例として、特許文献１には、デッドタイムに比例するＤＣ電圧信号を生成し、そのＤＣ電圧信号を用いてデッドタイムを調整するデッドタイム調整回路が開示されている。

特開２００３−３３８７１５号公報

ところで、特許文献１のデッドタイム調整回路では、第１出力スイッチをオン／オフさせるための第１駆動信号と、第２出力スイッチをオン／オフするための第２駆動信号を各々監視して、デッドタイムに比例するＤＣ電圧信号が生成されていた。

スイッチング周波数ｆｓｗが比較的低い場合（例えばｆｓｗ＝１〜２ＭＨｚ程度である場合）には、所望のデッドタイムが１０〜２０ｎｓ程度と比較的長いので、上記の従来技術を用いてデッドタイムを設定しても特段の問題は生じない。

しかしながら、スイッチング周波数ｆｓｗが比較的高い場合（例えばｆｓｗ＝２０ＭＨｚ程度である場合）には、所望のデッドタイムが数ｎｓと非常に短くなる。そのため、出力スイッチの駆動信号を監視対象としていた上記の従来技術では、所望のデッドタイムを設定することが難しいという課題があった。

本明細書中に開示されている発明は、本願の発明者によって見出された上記の課題に鑑み、デッドタイムを適切に調整することが可能なデッドタイム調整回路を提供することを目的とする。

本明細書中に開示されているデッドタイム調整回路は、異なる２電位間に直列接続された第１出力スイッチと第２出力スイッチとの接続ノードに現れるスイッチ電圧を監視することにより、前記第２出力スイッチがオフされてから前記第１出力スイッチがオンされるまでの第１デッドタイムと、前記第１出力スイッチがオフされてから前記第２出力スイッチがオンされるまでの第２デッドタイムを各々検出し、前記第１及び第２デッドタイムが各々所定の目標値と一致するように帰還制御を行う構成（第１の構成）とされている。

なお、上記第１の構成から成るデッドタイム調整回路は、前記スイッチ電圧を監視して前記第１及び第２デッドタイムが前記目標値よりも長いか否かを示す第１及び第２デッドタイム検出信号を生成するデッドタイム検出部と、前記第１及び第２デッドタイム検出信号に応じて前記第１及び第２出力スイッチのオンタイミング遅延量を増減する遅延部と、を有する構成（第２の構成）にするとよい。

また、上記第２の構成から成るデッドタイム調整回路において、前記遅延部は、前記第１及び第２出力スイッチのオンタイミングを遅延させる複数段の遅延素子と、前記遅延素子の有効段数を切り替える段数切替部と、前記第１及び第２デッドタイム検出信号に応じて前記段数切替部を制御することにより前記第１及び前記第２出力スイッチのオンタイミング遅延量を制御する遅延量制御部と、を含む構成（第３の構成）にするとよい。

また、上記第３の構成から成るデッドタイム調整回路において、前記遅延量制御部は、所定の周期毎に前記第１及び第２デッドタイム検出信号の論理レベルを各々確認し、前記第１及び第２デッドタイムが前記目標値よりも長いときには前記遅延素子の有効段数を減らし、前記第１及び第２デッドタイムが前記目標値よりも短いときには前記遅延素子の有効段数を増やすように、前記段数切替部を制御する構成（第４の構成）にするとよい。

また、上記第２〜第４いずれかの構成から成るデッドタイム調整回路において、前記デッドタイム検出部は、各々のカソードが前記スイッチ電圧の印加端に接続された第１及び第２ダイオードと、前記第１及び第２ダイオードのアノード電圧を積分して第１及び第２誤差電圧を各々生成する第１及び第２積分部と、前記第１及び第２ダイオードと前記第１及び第２積分部との間を各々導通／遮断する第１及び第２検出スイッチと、前記第１及び第２誤差電圧と所定の基準電圧とを比較して前記第１及び第２デッドタイム検出信号を生成する第１及び第２コンパレータと、を含む構成（第５の構成）にするとよい。

また、上記第５の構成から成るデッドタイム調整回路において、前記第１及び第２積分部は、それぞれ、出力端から前記第１及び第２誤差電圧を出力するオペアンプと、前記オペアンプの反転入力端と出力端との間に接続されたキャパシタと、前記オペアンプの反転入力端と出力端との間に接続された第１抵抗と、前記オペアンプの反転入力端と前記第１及び第２検出スイッチとの間に接続された第２抵抗と、電源端と前記オペアンプの非反転入力端との間に接続された電流源と、アノードが前記オペアンプの非反転入力端に接続されてカソードが接地端に接続されたダイオードを含む構成（第６の構成）にするとよい。

また、本明細書中に開示されているスイッチ駆動回路は、基準制御信号を生成する制御回路と、前記基準制御信号に遅延を与えて第１及び第２制御信号を各々生成する上記第１〜第６いずれかの構成から成るデッドタイム調整回路と、前記第１及び第２制御信号から第１及び第２駆動信号を各々生成して前記第１及び第２出力スイッチに供給するドライバ回路と、を有する構成（第７の構成）とされている。

また、本明細書中に開示されているスイッチング電源装置は、前記第１及び第２出力スイッチを含むスイッチ出力段と、前記スイッチ出力段を駆動する上記第７の構成から成るスイッチ駆動回路と、を有し、前記スイッチ出力段を駆動して入力電圧から出力電圧を生成する構成（第８の構成）とされている。

また、本明細書中に開示されているモータ駆動装置は、前記第１及び第２出力スイッチを含むスイッチ出力段と、前記スイッチ出力段を駆動する上記第７の構成から成るスイッチ駆動回路と、を有し、前記スイッチ出力段を駆動してモータに駆動電流を供給する構成（第９の構成）とされている。

また、本明細書中に開示されている電子機器は、上記第８の構成から成るスイッチング電源装置、若しくは、上記第９の構成から成るモータ駆動装置を有する構成（第１０の構成）とされている。

本明細書中に開示されている発明によれば、デッドタイムを適切に調整することのできるデッドタイム調整回路を提供することが可能となる。

スイッチング電源装置１００の一構成例を示すブロック図 デッドタイム調整回路２２の一構成例を示すブロック図 遅延部２２ｂ１の一構成例を示すブロック図 遅延部２２ｂ１の一変形例を示すブロック図 デッドタイム付与動作の一例を示すタイミングチャート デッドタイム検出部２２ａの一構成例を示すブロック図 第１積分部Ｘ３１の一構成例を示す回路図 デッドタイム調整動作の一例を示すタイミングチャート 時刻ｔ１０５周辺の部分拡大図 電子機器２００の一構成例を示すブロック図 タブレット端末３００を示す外観図 本発明の適用対象例を示す図

＜スイッチング電源装置＞
図１は、スイッチング電源装置１００の一構成例を示すブロック図である。本構成例のスイッチング電源装置１００は、スイッチ出力段１０と、スイッチ駆動回路２０と、を有する降圧型のスイッチングレギュレータ（ＤＣ／ＤＣコンバータ）である。

スイッチ出力段１０は、第１出力スイッチ１１Ｈと、第２出力スイッチ１１Ｌと、出力インダクタ１３と、出力キャパシタ１４と、を含む。なお、本構成例では、第１出力スイッチ１１Ｈ（出力トランジスタ）として、ＰＭＯＳＦＥＴ［P-channel type metal oxide semiconductor field effect transistor］が用いられており、第２出力スイッチ１１Ｌ（同期整流トランジスタ）として、ＮＭＯＳＦＥＴ［N-channel type MOSFET］）が用いられている。第１出力スイッチ１１Ｈ及び第２出力スイッチ１１Ｌのオン抵抗値は、例えば、各々５ｍΩ程度である。

第１出力スイッチ１１Ｈの第１端（ソース）は、電源入力端（＝入力電圧Ｖｉｎの印加端）に接続されている。第１出力スイッチ１１Ｈの第２端（ドレイン）と第２出力スイッチ１１Ｌの第１端（ドレイン）は、いずれも出力インダクタ１２の第１端に接続されている。第２出力スイッチ１１Ｌの第２端（ソース）は、接地端（接地電圧ＧＮＤの印加端）に接続されている。第１出力スイッチ１１Ｈの制御端（ゲート）には、第１駆動信号Ｓ３Ｈが入力されている。第２出力スイッチ１１Ｌの制御端（ゲート）には、第２駆動信号Ｓ２Ｌが入力されている。第１出力スイッチ１１Ｈは、第１駆動信号Ｓ３Ｈがハイレベルであるときにオフとなり、第１駆動信号Ｓ３Ｈがローレベルであるときにオンとなる。第２出力スイッチ１１Ｌは、第２駆動信号Ｓ３Ｌがローレベルであるときにオフとなり、第２駆動信号Ｓ３Ｌがハイレベルであるときにオンとなる。

出力インダクタ１２の第２端と出力キャパシタ１３の第１端は、出力電圧Ｖｏｕｔの出力端に接続されている。出力キャパシタ１３の第２端は、接地端に接続されている。出力インダクタ１２と出力キャパシタ１３は、第１出力スイッチ１１Ｈと第２出力スイッチ１１Ｌとの接続ノードに現れる矩形波状のスイッチ電圧Ｖｓｗを整流及び平滑して出力電圧Ｖｏｕｔを生成する整流平滑部として機能する。

スイッチ駆動回路２０は、入力電圧Ｖｉｎ（例えば３．３Ｖ）から所望の出力電圧Ｖｏｕｔ（例えば１．８Ｖ）が生成されるようにスイッチ出力段１０を駆動する回路ブロックであり、制御回路２１と、デッドタイム調整回路２２と、ドライバ回路２３と、を含む。

制御回路２１は、出力電圧Ｖｏｕｔ（またはこれに応じた帰還電圧）が所定の目標値と一致するように基準制御信号Ｓ１を生成する。基準制御信号Ｓ１の生成手法としては、公知の出力帰還制御（ＰＷＭ［pulse width modulation］制御やＰＦＭ［pulse frequency modulation］制御など）を適用すれば足りるので、詳細な説明は割愛する。

デッドタイム調整回路２２は、基準制御信号Ｓ１に遅延を与えて第１制御信号Ｓ２Ｈと第２制御信号Ｓ２Ｌを各々生成する回路ブロックである。より具体的に述べると、デッドタイム調整回路２２は、スイッチ出力段１０から入力されるスイッチ電圧Ｖｓｗを監視することにより、第２出力スイッチ１１Ｌがオフされてから第１出力スイッチ１１Ｈがオンされるまでの第１デッドタイムｄ１と、第１出力スイッチ１１Ｈがオフされてから第２出力スイッチ１１Ｌがオンされるまでの第２デッドタイムｄ２を各々検出し、第１デッドタイムｄ１と第２デッドタイムｄ２が各々所定の目標値と一致するように帰還制御を行う。

ドライバ回路２３は、第１制御信号Ｓ２Ｈ及び第２制御信号Ｓ２Ｌから第１駆動信号Ｓ３Ｈ及び第２駆動信号Ｓ３Ｌを各々生成して第１出力スイッチ１１Ｈ及び第２出力スイッチ１１Ｌに各々供給する回路ブロックであり、第１ドライバ２３Ｈと第２ドライバ２３Ｌを含む。第１ドライバ２３Ｈは、第１制御信号Ｓ２Ｈから第１駆動信号Ｓ３Ｈを生成して第１出力スイッチ１１Ｈの制御端（ゲート）に供給する。第２ドライバ２３Ｌは、第２制御信号Ｓ２Ｌから第２駆動信号Ｓ３Ｌを生成して第２出力スイッチ１１Ｌの制御端（ゲート）に供給する。

＜デッドタイム調整回路＞
図２は、デッドタイム調整回路２２の一構成例を示すブロック図である。本構成例のデッドタイム調整回路２２は、デッドタイム検出部２２ａと、遅延部２２ｂ１及び２２ｂ２と、否定論理積演算器２２ｃと、論理積演算器２２ｄと、インバータ２２ｅと、を含む。

デッドタイム検出部２２ａは、スイッチ電圧Ｖｓｗを監視して第１デッドタイムｄ１及び第２デッドタイムｄ２が各々目標値よりも長いか否かを示す第１デッドタイム検出信号Ｓｄｅｔ１及び第２デッドタイム検出信号Ｓｄｅｔ２を各々生成する。第１デッドタイム検出信号Ｓｄｅｔ１は、第１デッドタイムｄ１が目標値よりも長いときにハイレベルとなり、第１デッドタイムｄ１が目標値よりも短いときにローレベルとなる。第２デッドタイム検出信号Ｓｄｅｔ２は、第２デッドタイムｄ２が目標値よりも長いときにハイレベルとなり、第２デッドタイムｄ２が目標値よりも短いときにローレベルとなる。

遅延部２２ｂ１は、基準制御信号Ｓ１に遅延を与えて遅延基準制御信号Ｓ１ｄを生成する。なお、遅延部２２ｂ１は、第１デッドタイム検出信号Ｓｄｅｔ１に応じて基準制御信号Ｓ１に与える遅延量（第１出力スイッチ１１Ｈのオンタイミング遅延量に相当）を増減する機能を備えている。

遅延部２２ｂ２は、反転基準制御信号Ｓ１Ｂに遅延を与えて遅延反転基準制御信号Ｓ１Ｂｄを生成する。なお、遅延部２２ｂ２は、第２デッドタイム検出信号Ｓｄｅｔ２に応じて反転基準制御信号Ｓ１Ｂに与える遅延量（第２出力スイッチ１１Ｌのオンタイミング遅延量に相当）を増減する機能を備えている。

否定論理積演算器２２ｃは、基準制御信号Ｓ１と遅延基準制御信号Ｓ１ｄとの否定論理積演算を行うことにより、第１制御信号Ｓ２Ｈを生成する。第１制御信号Ｓ２Ｈは、基準制御信号Ｓ１と遅延基準制御信号Ｓ１ｄの少なくとも一方がローレベルであるときにハイレベルとなり、基準制御信号Ｓ１と遅延基準制御信号Ｓ１ｄの両方がハイレベルであるときにローレベルとなる。

論理積演算器２２ｄは、反転基準制御信号Ｓ１Ｂと遅延反転基準制御信号Ｓ１Ｂｄとの論理積演算を行うことにより、第２制御信号Ｓ２Ｌを生成する。第２制御信号Ｓ２Ｌは、反転基準制御信号Ｓ１Ｂと遅延反転基準制御信号Ｓ１Ｂｄの少なくとも一方がローレベルであるときにローレベルとなり、反転基準制御信号Ｓ１Ｂと遅延反転基準制御信号Ｓ１Ｂｄの両方がハイレベルであるときにローレベルとなる。

＜遅延部＞
図３は、遅延部２２ｂ１の一構成例を示したブロック図である。本構成例の遅延部２２ｂ１は、インバータＡ（１）〜Ａ（ｉ）（ただしｉは４以上の偶数）と、論理積演算器Ｂ（１）〜Ｂ（ｊ）（ただしｊ＝（ｉ／２）−１）と、論理和演算器Ｃと、遅延量制御部Ｄと、を含む。

インバータＡ（１）〜Ａ（ｉ）は、第１出力スイッチ１１Ｈのオンタイミングを遅延させるために設けられた遅延段の一例であり、基準制御信号Ｓ１の入力端に対して直列に接続されている。インバータＡ（ｐ）の出力端（ただしｐ＝２，４，６，…，ｉ−２，ｉ）からは、遅延信号Ｓ１ｄ（ｑ）（ただしｑ＝１，２，３，…，ｊ，ｊ＋１）が各々出力されている。一組のインバータＡ（ｐ−１）及びＡ（ｐ）により与えられる１単位遅延時間をｄｕとした場合、遅延信号Ｓ１ｄ（ｑ）は、基準制御信号Ｓ１をｑ単位遅延時間（＝ｄｕ×ｑ）だけ遅らせた論理信号となる。具体的に述べると、遅延信号Ｓ１ｄ（ｑ）は、基準制御信号Ｓ１がハイレベルに立ち上がってからｑ単位遅延時間（＝ｄｕ×ｑ）が経過した時点でハイレベルに立ち上がり、基準制御信号Ｓ１がローレベルに立ち下がってからｑ単位遅延時間（＝ｄｕ×ｑ）が経過した時点でローレベルに立ち下がる。

論理積演算器Ｂ（ｒ）（ただしｒ＝１，２，３，…，ｊ）は、遅延信号Ｓ１ｄ（ｒ）と経路選択信号ＰＳ（ｒ）との論理積信号ＡＮＤ（ｒ）を生成する。なお、経路選択信号ＰＳ（ｒ）がハイレベルであるときには、遅延信号Ｓ１ｄ（ｒ）が論理積信号ＡＮＤ（ｒ）としてスルー出力される。一方、経路選択信号ＰＳ（ｒ）がローレベルであるときには、遅延信号Ｓ１ｄ（ｒ）の論理レベルに依ることなく論理積信号ＡＮＤ（ｒ）がローレベルに固定される。すなわち、論理積演算器Ｂ（ｒ）は、経路選択信号ＰＳ（ｒ）に応じて遅延信号Ｓ１ｄ（ｒ）を論理和演算器Ｃに伝達するか否かを切り替えるマスク手段である。

論理和演算器Ｃは、論理積信号ＡＮＤ（１）〜ＡＮＤ（ｊ）（マスク処理済みの遅延信号Ｓ１ｄ（１）〜Ｓ１ｄ（ｊ）に相当）と遅延信号Ｓ１ｄ（ｊ＋１）の論理和演算を行うことにより、遅延基準制御信号Ｓ１ｄを生成する。遅延基準制御信号Ｓ１ｄは、各入力信号の少なくとも一つがハイレベルであるときにハイレベルとなり、各入力信号がいずれもローレベルであるときにローレベルとなる。

例えば、経路選択信号ＰＳ（１）がハイレベルとされて経路選択信号ＰＳ（２）〜ＰＳ（ｊ）がいずれもローレベルとされている場合には、論理積信号ＡＮＤ（１）として遅延信号Ｓ１ｄ（１）がスルー出力される一方、論理積信号ＡＮＤ（２）〜ＡＮＤ（ｊ）がいずれもローレベルに固定される。従って、基準制御信号Ｓ１がハイレベルに立ち上げられてから１単位遅延時間ｄｕが経過し、論理積信号ＡＮＤ１（＝遅延信号Ｓ１ｄ（１））がハイレベルに立ち上がった時点で、遅延基準制御信号Ｓ１ｄがハイレベルに立ち上がる。すなわち、遅延基準制御信号Ｓ１ｄの立上りタイミングは、基準制御信号Ｓ１の立上りタイミングから１単位遅延時間（＝ｄｕ）だけ遅れる。この状態は、インバータ有効段数が最小値に設定された状態（最小遅延経路が選択された状態）に相当する。

また例えば、経路選択信号ＰＳ（２）がハイレベルとされて経路選択信号ＰＳ（１）及びＰＳ（３）〜ＰＳ（ｊ）がいずれもローレベルとされている場合には、論理積信号ＡＮＤ（２）として遅延信号Ｓ１ｄ（２）がスルー出力される一方、論理積信号ＡＮＤ（１）及びＡＮＤ（３）〜ＡＮＤ（ｊ）がいずれもローレベルに固定される。従って、基準制御信号Ｓ１がハイレベルに立ち上げられてから２単位遅延時間（＝ｄｕ×２）が経過し、論理積信号ＡＮＤ２（＝遅延信号Ｓ１ｄ（２））がハイレベルに立ち上がった時点で、遅延基準制御信号Ｓ１ｄがハイレベルに立ち上がる。すなわち、遅延基準制御信号Ｓ１ｄの立上りタイミングは、基準制御信号Ｓ１の立上りタイミングから２単位遅延時間（＝ｄｕ×２）だけ遅れる。この状態は、インバータ有効段数が最小値から１段階増加された状態に相当する。

経路選択信号ＰＳ（３）〜ＰＳ（ｊ）のいずれかがハイレベルとされている場合についても上記と同様であり、より後段のインバータ出力が選択されるほど、インバータ有効段数が大きくなり、遅延基準制御信号Ｓ１ｄの立上りタイミングがより遅れることになる。

なお、経路選択信号ＰＳ（１）〜ＰＳ（ｊ）がいずれもローレベルとされている場合には、論理積信号ＡＮＤ（１）〜ＡＮＤ（ｊ）が全てローレベルに固定される。従って、基準制御信号Ｓ１がハイレベルに立ち上げられてから、（ｊ＋１）単位遅延時間（＝ｄｕ×（ｊ＋１））が経過し、遅延信号Ｓ１ｄ（ｊ＋１）がハイレベルに立ち上がった時点で、ようやく遅延基準制御信号Ｓ１ｄがハイレベルに立ち上がる。すなわち、遅延基準制御信号Ｓ１ｄの立上りタイミングは、基準制御信号Ｓ１の立上りタイミングから（ｊ＋１）単位遅延時間（＝ｄｕ×（ｊ＋１））だけ遅れる。この状態は、インバータ有効段数が最大値に設定された状態（最大遅延経路が選択された状態）に相当する。

このように、論理積演算器Ｂ（１）〜Ｂ（ｊ）と論理和演算器Ｃは、経路選択信号ＰＳ（１）〜ＰＳ（ｊ）に応じてインバータＡ（１）〜Ａ（ｉ）の有効段数を切り替える段数切替部として機能する。

一方、基準制御信号Ｓ１がハイレベルからローレベルに立ち下がる際には、論理和演算器Ｃの各入力信号が全てローレベルとなるまで、遅延基準制御信号Ｓ１ｄがハイレベルに維持される。従って、遅延基準制御信号Ｓ１ｄの立下りタイミングは、経路選択信号ＰＳ（１）〜ＰＳ（ｊ）に依ることなく、基準制御信号Ｓ１の立下りタイミングから常に（ｊ＋１）単位遅延時間（＝ｄｕ×（ｊ＋１））だけ遅れる。

遅延量制御部Ｄは、第１デッドタイム検出信号Ｓｄｅｔ１の論理レベルに応じて経路選択信号ＰＳ（１）〜ＰＳ（ｊ）を生成することにより、基準制御信号Ｓ１に与える遅延量（＝第１出力スイッチ１１Ｈのオンタイミング遅延量に相当）を制御する。より具体的に述べると、遅延量制御部Ｄは、所定の周期毎に第１デッドタイム検出信号Ｓｄｅｔ１の論理レベルを確認し、第１デッドタイム検出信号Ｓｄｅｔ１がハイレベルであるとき（第１デッドタイムｄ１が目標値よりも長いとき）にはインバータ有効段数を減らし、第１デッドタイム検出信号Ｓｄｅｔ１がローレベルであるとき（第１デッドタイムｄ１が目標値よりも短いとき）にはインバータ有効段数を増やすように、経路選択信号ＰＳ（１）〜ＰＳ（ｊ）を生成する。なお、遅延量制御部Ｄとしては、例えば、基準制御信号Ｓ１に同期して動作するアップダウンカウンタを用いることができる。

図４は、遅延部２２ｂ１の一変形例を示すブロック図である。（ａ）欄の遅延部２２ｂ１は、先出の論理積演算器Ｂ（１）〜Ｂ（ｊ）及び論理和演算器Ｃに代えて、経路切替スイッチＥ（１）〜Ｅ（ｋ）（ただしｋ＝ｉ／２）を含む。経路切替スイッチＥ（ｓ）（ただしｓ＝１，２，…，ｋ）は、経路選択信号ＰＳ（ｓ）に応じて、インバータＡ（２ｓ−１）の入力端及びインバータＡ（２ｓ）の出力端の一方をインバータＡ（２ｓ＋１）の入力端に接続する。すなわち、経路切替スイッチＥ（ｓ）は、経路選択信号ＰＳ（ｓ）に応じて、一組のインバータＡ（２ｓ−１）及びＡ（２ｓ）を介する第１信号経路と、それらをバイパスする第２信号経路のいずれか一方を選択する。

（ｂ）欄の遅延部２２ｂ１は、先出のインバータＡ（１）〜Ａ（ｉ）に代えて、遅延段Ｆ（１）〜Ｆ（ｍ）を含むとともに、先出の論理積演算器Ｂ（１）〜Ｂ（ｊ）及び論理和演算器Ｃに代えて、短絡スイッチＧ（１）〜Ｇ（ｍ）を含む。短絡スイッチＧ（ｔ）（ただしｔ＝１，２，３，…，ｍ）は、経路選択信号ＰＳ（ｔ）に応じて、遅延段Ｆ（ｔ）の両端間をショートするか否かを決定する。

このように、基準制御信号Ｓ１に遅延を与える遅延素子としては何らインバータに限定されるものではなく、また、遅延素子の有効段数を切り替える段数切替部についても、任意の構成を採用することが可能である。

なお、図３及び図４では、遅延部２２ｂ１を例に挙げて説明を行ったが、遅延部２２ｂ２の構成及び動作についても基本的に同様である。すなわち、各図に関する説明のうち、「基準制御信号Ｓ１」を「反転基準信号Ｓ１Ｂ」とし、「第１デッドタイム検出信号Ｓｄｅｔ１」を「第２デッドタイム検出信号Ｓｄｅｔ２」とし、「遅延信号Ｓ１ｄ（１）〜Ｓ１ｄ（ｊ＋１）」を「遅延信号Ｓ２ｄ（１）〜Ｓ２ｄ（ｊ＋１）」とし、「遅延基準制御信号Ｓ１ｄ」を「遅延反転基準制御信号Ｓ１Ｂｄ」とするように、文言の読み替えを行えば、遅延部２２ｂ２の構成及び動作を理解することができる。

＜デッドタイム付与動作＞
図５は、デッドタイム付与動作の一例を示すタイミングチャートであり、上から順に、基準制御信号Ｓ１、反転基準制御信号Ｓ１Ｂ、遅延基準制御信号Ｓ１ｄ、遅延反転基準制御信号Ｓ１Ｂｄ、第１制御信号Ｓ２Ｈ、第２制御信号Ｓ２Ｌ、及び、スイッチ電圧Ｖｓｗが描写されている。なお、本図のデッドタイム付与動作は、遅延部２２ｂ１及び２２ｂ２として、図３の構成を採用した場合のものである。

時刻ｔ１において、基準制御信号Ｓ１がハイレベルに立ち上がると、反転基準制御信号Ｓ１Ｂが遅滞なくローレベルに立ち下がる。一方、遅延基準制御信号Ｓ１ｄは、基準制御信号Ｓ１がハイレベルに立ち上がった後、遅延部２２ｂ１で設定される第１デッドタイムｄ１（ｄｕ≦ｄ１≦ｄｕ×（ｊ＋１））が経過するまでローレベルに維持される。また、遅延反転基準制御信号Ｓ１Ｂｄは、反転基準制御信号Ｓ１Ｂがローレベルに立ち下がった後、遅延部２２ｂ２の最大遅延時間ｄｍａｘ（＝ｄｕ×（ｊ＋１））が経過するまでハイレベルに維持される。

反転基準制御信号Ｓ１Ｂがローレベルに立ち下がると、第２制御信号Ｓ２Ｌも遅滞なくローレベルに立ち下がるので、第２出力スイッチ１１Ｌがオフとなる。一方、時刻ｔ１の時点では、遅延基準制御信号Ｓ１ｄがローレベルに維持されるので、第１制御信号Ｓ２Ｈがローレベルに立ち下がらず、第１出力スイッチ１１Ｈがオフのままとなる。その結果、第１出力スイッチ１１Ｈと第２出力スイッチ１１Ｌが同時オフ状態となる。このとき、第２出力スイッチ１１Ｌに付随する寄生ダイオードには、接地端から出力インダクタ１２に向けて電流が流れる。従って、スイッチ電圧Ｖｓｗは、接地電圧ＧＮＤ（＝０Ｖ）から寄生ダイオードの順方向降下電圧Ｖｆを差し引いた負電圧（＝−Ｖｆ）まで低下する。

時刻ｔ１から第１デッドタイムｄ１が経過し、時刻ｔ２において、遅延基準制御信号Ｓ１ｄがハイレベルに立ち上がると、第１制御信号Ｓ２Ｈがローレベルに立ち下がるので、第１出力スイッチ１１Ｈがオンとなる。その結果、スイッチ電圧Ｖｓｗはほぼ入力電圧Ｖｉｎまで上昇する。

また、時刻ｔ１から最大遅延時間ｄｍａｘが経過すると、時刻ｔ３において、遅延反転基準制御信号Ｓ１Ｂｄがローレベルに立ち下がる。ただし、この時点では既に第２制御信号Ｓ２Ｌがローレベルに立ち下がっているので、第２出力スイッチ１１Ｌのオン／オフ状態に変化は生じない。

その後、時刻ｔ４において、基準制御信号Ｓ１がローレベルに立ち下がると、反転基準制御信号Ｓ１Ｂが遅滞なくハイレベルに立ち上がる。一方、遅延基準制御信号Ｓ１ｄは、基準制御信号Ｓ１がローレベルに立ち下がった後、遅延部２２ｂ１の最大遅延時間ｄｍａｘ（＝ｄｕ×（ｊ＋１））が経過するまでハイレベルに維持される。また、遅延反転基準制御信号Ｓ１Ｂｄは、反転基準制御信号Ｓ１Ｂがハイレベルに立ち上がった後、遅延部２２ｂ２で設定される第２デッドタイムｄ２（ｄｕ≦ｄ２≦ｄｕ×（ｊ＋１））が経過するまでローレベルに維持される。

基準制御信号Ｓ１がローレベルに立ち下がると、第１制御信号Ｓ２Ｈが遅滞なくハイレベルに立ち上がるので、第１出力スイッチ１１Ｈがオフとなる。一方、時刻ｔ４の時点では、遅延反転基準制御信号Ｓ１Ｂｄがローレベルに維持されるので、第２制御信号Ｓ２Ｌがハイレベルに立ち上がらず、第２出力スイッチ１１Ｌがオフのままとなる。その結果、第１出力スイッチ１１Ｈと第２出力スイッチ１１Ｌが同時オフ状態となる。このとき、第２出力スイッチ１１Ｌに付随する寄生ダイオードには、接地端から出力インダクタ１２に向けて電流が流れる。従って、スイッチ電圧Ｖｓｗは、接地電圧ＧＮＤ（＝０Ｖ）から寄生ダイオードの順方向降下電圧Ｖｆを差し引いた負電圧（＝−Ｖｆ）まで低下する。

時刻ｔ４から第２デッドタイムｄ２が経過し、時刻ｔ５において、遅延反転基準制御信号Ｓ１Ｂｄがハイレベルに立ち上がると、第２制御信号Ｓ２Ｌもハイレベルに立ち上がるので、第２出力スイッチ１１Ｌがオンとなる。その結果、第２出力スイッチ１１Ｌに付随する寄生ダイオードがバイパスされて、スイッチ電圧Ｖｓｗがほぼ接地電圧ＧＮＤまで上昇する。

また、時刻ｔ４から最大遅延時間ｄｍａｘが経過すると、時刻ｔ６において、遅延基準制御信号Ｓ１ｄがローレベルに立ち下がる。ただし、この時点では既に第１制御信号Ｓ２Ｈがハイレベルに立ち上がっているので、第１出力スイッチ１１Ｈのオン／オフ状態に変化は生じない。

時刻ｔ７以降についても、上記一連の信号生成処理により、同様のデッドタイム付与動作が繰り返される。

上記したように、デッドタイム調整回路２２は、基準制御信号Ｓ１と遅延基準制御信号Ｓ１ｄとを論理合成することにより、第２出力スイッチ１１Ｌがオフされてから第１デッドタイムｄ１の経過後に第１出力スイッチ１１Ｈがオンされるように第１制御信号Ｓ２Ｈを生成する一方、反転基準制御信号Ｓ１Ｂと遅延反転基準制御信号Ｓ１Ｂｄとを論理合成することにより、第１出力スイッチ１１Ｈがオフされてから第２デッドタイムｄ２の経過後に第２出力スイッチ１１Ｌがオンされるように第２制御信号Ｓ２Ｌを生成する。

このような構成とすることにより、第１出力スイッチ１１Ｈと第２出力スイッチ１１Ｌを相補的にオン／オフするに際して、両スイッチの同時オンを回避して貫通電流の発生を防止することが可能となる。

＜デッドタイム検出部＞
図６は、デッドタイム検出部２２ａの一構成例を示すブロック図である。本構成例のデッドタイム検出部２２ａは、第１ダイオードＸ１１及び第２ダイオードＸ１２と、第１検出スイッチＸ２１及び第２検出スイッチＸ２２と、第１積分部Ｘ３１及び第２積分部Ｘ３２と、第１コンパレータＸ４１及び第２コンパレータＸ４２と、を含む。

第１ダイオードＸ１１は、スイッチ電圧Ｖｓｗの印加端から第１積分部Ｘ３１に向けた電流経路を遮断する逆流防止素子である。その接続関係について具体的に述べると、第１ダイオードＸ１１のカソードは、スイッチ電圧Ｖｓｗの印加端に接続されている。第１ダイオードＸ１１のアノードは、第１検出スイッチＸ２１を介して第１積分部Ｘ３１の入力端に接続されている。

第２ダイオードＸ１２は、スイッチ電圧Ｖｓｗの印加端から第２積分部Ｘ３２に向けた電流経路を遮断する逆流防止素子である。その接続関係について具体的に述べると、第２ダイオードＸ１２のカソードは、スイッチ電圧Ｖｓｗの印加端に接続されている。第２ダイオードＸ１２のアノードは、第２検出スイッチＸ２２を介して第２積分部Ｘ３２の入力端に接続されている。

第１検出スイッチＸ２１は、第１ダイオードＸ１１のアノードと第１積分部Ｘ３１の入力端との間を導通／遮断するスイッチ素子である。第１検出スイッチＸ２１は、少なくとも第２出力スイッチ１１Ｌがオフされてから第１出力スイッチ１１Ｈがオンされるまでの間（すなわち第１デッドタイムｄ１）においてオンし、少なくとも第１出力スイッチ１１Ｈがオフされてから第２出力スイッチ１１Ｌがオンされるまでの間（すなわち第２デッドタイムｄ２）においてオフする。

第２検出スイッチＸ２２は、第２ダイオードＸ１２のアノードと第２積分部Ｘ３２の入力端との間を導通／遮断するスイッチ素子である。第２検出スイッチＸ２２は、少なくとも第１出力スイッチ１１Ｈがオフされてから第２出力スイッチ１１Ｌがオンされるまでの間（すなわち第２デッドタイムｄ２）においてオンし、少なくとも第２出力スイッチ１１Ｌがオフされてから第１出力スイッチ１１Ｈがオンされるまでの間（すなわち第１デッドタイムｄ１）においてオフする。

第１積分部Ｘ３１は、第１ダイオードＸ１１のアノードに現れる第１アノード電圧Ｖａ１を積分して第１誤差電圧Ｖｅｒｒ１を生成する回路ブロックであり、第１ローパスフィルタ部Ｘ３１ａと、第１反転増幅部Ｘ３１ｂと、第１オフセット部Ｘ３１ｃと、を含む。第１ローパスフィルタ部Ｘ３１ａは、第１時定数τ１で第１アノード電圧Ｖａ１を鈍らせる。第１反転増幅部Ｘ３１ｂは、第１ゲインα１で第１ローパスフィルタ部Ｘ３１ａの出力を反転増幅する。第１オフセット部Ｘ３１ｃは、第１反転増幅部Ｘ３１ｂの出力に第１オフセットＶｏｆｓ１を与えて第１誤差電圧Ｖｅｒｒ１を生成する。第１誤差電圧Ｖｅｒｒ１は、第１デッドタイムｄ１が長いほど高くなる。

第２積分部Ｘ３２は、第２ダイオードＸ１２のアノードに現れる第２アノード電圧Ｖａ２を積分して第２誤差電圧Ｖｅｒｒ２を生成する回路ブロックであり、第２ローパスフィルタ部Ｘ３２ａと、第２反転増幅部Ｘ３２ｂと、第２オフセット部Ｘ３２ｃと、を含む。第２ローパスフィルタ部Ｘ３２ａは、第２時定数τ２で第２アノード電圧Ｖａ２を鈍らせる。第２反転増幅部Ｘ３２ｂは、第２ゲインα２で第２ローパスフィルタ部Ｘ３２ａの出力を反転増幅する。第２オフセット部Ｘ３２ｃは、第２反転増幅部Ｘ３２ｂの出力に第２オフセットＶｏｆｓ２を与えて第２誤差電圧Ｖｅｒｒ２を生成する。第２誤差電圧Ｖｅｒｒ２は、第２デッドタイムｄ２が長いほど高くなる。

第１コンパレータＸ４１は、非反転入力端（＋）に入力される第１誤差電圧Ｖｅｒｒ１と、反転入力端（−）に入力される第１基準電圧Ｖｒｅｆ１とを比較して、第１デッドタイム検出信号Ｓｄｅｔ１を生成する。第１デッドタイム検出信号Ｓｄｅｔ１は、第１誤差電圧Ｖｅｒｒ１が第１基準電圧Ｖｒｅｆ１よりも高いときにハイレベルとなり、逆に、第１誤差電圧Ｖｅｒｒ１が第１基準電圧Ｖｒｅｆ１よりも低いときにローレベルとなる。

第２コンパレータＸ４２は、非反転入力端（＋）に入力される第２誤差電圧Ｖｅｒｒ２と、反転入力端（−）に入力される第２基準電圧Ｖｒｅｆ２とを比較して、第２デッドタイム検出信号Ｓｄｅｔ２を生成する。第２デッドタイム検出信号Ｓｄｅｔ２は、第２誤差電圧Ｖｅｒｒ２が第２基準電圧Ｖｒｅｆ２よりも高いときにハイレベルとなり、逆に、第２誤差電圧Ｖｅｒｒ２が第２基準電圧Ｖｒｅｆ２よりも低いときにローレベルとなる。

特に、本構成例のデッドタイム検出部２２ａは、スイッチ電圧Ｖｓｗを監視対象として第１デッドタイム検出信号Ｓｄｅｔ１及び第２デッドタイム検出信号Ｓｄｅｔ２を生成する。このような構成とすることにより、第１駆動信号Ｓ３Ｈや第２駆動信号Ｓ３Ｌを監視対象としていた従来構成と比べて、第１デッドタイムｄ１及び第２デッドタイムｄ２を直接的に検出することができる。従って、スイッチング周波数ｆｓｗが比較的高い場合（例えばｆｓｗ＝２０ＭＨｚ程度である場合）であっても、第１デッドタイムｄ１及び第２デッドタイムｄ２を各々の所望値（例えば数ｎｓ）に合わせ込むことが可能となる。

＜積分部＞
図７は、第１積分部Ｘ３１の一構成例を示す回路図である。本構成例の第１積分部Ｘ３１は、オペアンプＹ１と、キャパシタＹ２と、抵抗Ｙ３及びＹ４と、電流源Ｙ５と、ダイオードＹ６と、を含む。

オペアンプＹ１は、非反転入力端（＋）と反転入力端（−）とがイマジナリショートするように出力端から第１誤差電圧Ｖｅｒｒ１を出力する。キャパシタＹ２と抵抗Ｙ３は、それぞれ、オペアンプＹ１の反転入力端（−）と出力端との間に並列に接続されている。抵抗Ｙ４は、オペアンプＹ１の反転入力端（−）と第１検出スイッチＸ２１との間に接続されている。電流源Ｙ５は、電源端とオペアンプＹ１の非反転入力端（＋）との間に接続されている。ダイオードＹ６のアノードは、オペアンプＹ１の非反転入力端（＋）に接続されている。ダイオードＹ６のカソードは、接地端に接続されている。

なお、キャパシタＹ２と抵抗Ｙ４は、第１ローパスフィルタ部Ｘ３１ａに相当する。また、オペアンプＹ１と抵抗Ｙ３及びＹ４は、第１反転増幅部Ｘ３１ｂに相当する。また、電流源Ｙ５とダイオードＹ６は、第１オフセット部Ｘ３１ｃに相当する。

上記構成から成る第１積分部Ｘ３１において、オペアンプＹ１の非反転入力端（＋）には、ダイオードＹ６の順方向降下電圧Ｖｆが印加される。従って、オペアンプＹ１では、反転入力端（−）の印加電圧が順方向降下電圧Ｖｆと一致するように負帰還が掛かる。また、検出スイッチＸ２１がオンされる第１デッドタイムｄ１において、第１ダイオードＸ１１のカソードに印加されるスイッチ電圧Ｖｓｗは、接地電圧ＧＮＤ（＝０Ｖ）から第２出力スイッチ１１Ｌに付随する寄生ダイオードの順方向降下電圧Ｖｆを差し引いた負電圧（＝−Ｖｆ）となる。従って、第１ダイオードＸ１１のアノードから引き出される第１アノード電圧Ｖａ（＝Ｖｓｗ＋Ｖｆ）は、接地電圧ＧＮＤ（＝０Ｖ）と等しくなる。その結果、第１積分部Ｘ３１では、第１デッドタイムｄ１の長さに応じた第１誤差電圧Ｖｅｒｒ１（＝順方向降下電圧Ｖｆの時間積分に比例した電圧信号）が生成される。

なお、図７では、第１積分部Ｘ３１を例に挙げて説明を行ったが、第２積分部Ｘ３２の構成及び動作についても基本的に同様である。すなわち、第２積分部Ｘ３２では、第２デッドタイムｄ２の長さに応じた第２誤差電圧Ｖｅｒｒ２（＝順方向降下電圧Ｖｆの時間積分に比例した電圧信号）が生成される。

＜デッドタイム調整動作＞
図８は、遅延部２２ｂ１による第１デッドタイムｄ１の調整動作を示すタイミングチャートであり、上から順に、第１誤差電圧Ｖｅｒｒ１、第１デッドタイム検出信号Ｓｄｅｔ１、及び、経路選択信号ＰＳ（６）〜ＰＳ（１）が描写されている。また、図９は、時刻ｔ１０５周辺の部分拡大図であり、上から順に、スイッチ電圧Ｖｓｗ、第１誤差電圧Ｖｅｒｒ１、第１デッドタイム検出信号Ｓｄｅｔ１、並びに、経路選択信号ＰＳ（４）及びＰＳ（３）が描写されている。なお、両図のデッドタイム調整動作は、遅延部２２ｂ１として、図３の構成（ｊ＝６）を採用した場合のものである。

時刻ｔ１０１以前において、遅延部２２ｂ１の遅延量制御部Ｄ（図３を参照）は、第１デッドタイムｄ１の調整動作に先立ち、経路選択信号ＰＳ（１）〜ＰＳ（６）をいずれもローレベルとする。この状態は、インバータ有効段数が最大値に設定された状態（最大遅延経路が選択された状態）に相当する。すなわち、第１デッドタイムｄ１の調整動作は、第１デッドタイムｄ１を最大値に設定した状態から開始される。従って、第１出力スイッチ１１Ｈと第２出力スイッチ１１Ｌの同時オンを確実に回避することが可能となる。

時刻ｔ１０１〜ｔ１１１は、それぞれ、遅延量制御部Ｄによる第１デッドタイム検出信号Ｓｄｅｔ１の論理レベル確認タイミングに相当する。なお、時刻ｔ１０１〜ｔ１１１それぞれの間隔は、所定の周期Ｔに設定されている。

時刻ｔ１０１では、第１誤差電圧Ｖｅｒｒ１が第１基準電圧ｒｅｆ１よりも高いので、第１デッドタイム検出信号Ｓｄｅｔ１がハイレベルとなっている。このとき、遅延量制御部Ｄは、インバータ有効段数を１段減らすように経路選択信号ＰＳ（１）〜ＰＳ（６）を生成する。具体的には、経路選択信号ＰＳ（６）のみがハイレベルとされて、その余がいずれローレベルとされる。その結果、第１デッドタイムｄ１が１段階短縮されるので、第１誤差電圧Ｖｅｒｒ１が低下する。

時刻ｔ１０２では、第１誤差電圧Ｖｅｒｒ１が未だ第１基準電圧ｒｅｆ１よりも高いので、第１デッドタイム検出信号Ｓｄｅｔ１がハイレベルとなっている。このとき、遅延量制御部Ｄは、インバータ有効段数をさらに１段減らすように経路選択信号ＰＳ（１）〜ＰＳ（６）を生成する。具体的には、経路選択信号ＰＳ（５）のみがハイレベルとされて、その余がいずれローレベルとされる。その結果、第１デッドタイムｄ１がさらに１段階短縮されるので、第１誤差電圧Ｖｅｒｒ１がさらに低下する。

時刻ｔ１０３及びｔ１０４においても、第１誤差電圧Ｖｅｒｒ１は第１基準電圧ｒｅｆ１を下回っておらず、第１デッドタイム検出信号Ｓｄｅｔ１がハイレベルに維持されている。従って、遅延量制御部Ｄは、インバータ有効段数をさらに１段ずつ減らすように経路選択信号ＰＳ（１）〜ＰＳ（６）を生成する。具体的には、時刻ｔ１０３で経路選択信号ＰＳ（４）のみがハイレベルとされ、時刻ｔ１０４で経路選択信号ＰＳ（３）のみがハイレベルとされる。その結果、第１デッドタイムｄ１が順次短縮されるので、第１誤差電圧Ｖｅｒｒ１がさらに低下していく。

時刻ｔ１０５では、第１誤差電圧Ｖｅｒｒ１が第１基準電圧ｒｅｆ１よりも低いので、第１デッドタイム検出信号Ｓｄｅｔ１がローレベルとなっている。このとき、遅延量制御部Ｄは、インバータ有効段数を１段増やすように経路選択信号ＰＳ（１）〜ＰＳ（６）を生成する。具体的には、経路選択信号ＰＳ（４）のみがハイレベルとされて、その余がいずれローレベルとされる。その結果、第１デッドタイムｄ１が１段階延長されるので、第１誤差電圧Ｖｅｒｒ１が上昇に転じる。

時刻ｔ１０６では、第１誤差電圧Ｖｅｒｒ１が再び第１基準電圧ｒｅｆ１を上回っているので、第１デッドタイム検出信号Ｓｄｅｔ１がハイレベルとなっている。このとき、遅延量制御部Ｄは、インバータ有効段数を１段減らすように経路選択信号ＰＳ（１）〜ＰＳ（６）を生成する。具体的には、経路選択信号ＰＳ（３）のみがハイレベルとされて、その余がいずれローレベルとされる。その結果、第１デッドタイムｄ１が１段階短縮されるので、第１誤差電圧Ｖｅｒｒ１が再び低下に転じる。

時刻ｔ１０７以降においても、遅延量制御部Ｄは、第１デッドタイム検出信号Ｓｄｅｔ１の論理レベルに応じて、経路選択信号ＰＳ（１）〜ＰＳ（６）を適宜生成する。その結果、第１誤差電圧Ｖｅｒｒ１が第１基準電圧Ｖｒｅｆ１に収束していき、延いては、第１デッドタイムｄ１を目標値に合わせ込むことができる。

なお、第１デッドタイム検出信号Ｓｄｅｔ１の論理レベルを確認する間隔（＝周期Ｔ）が短過ぎると、第１デッドタイムｄ１の収束状態（第１誤差電圧Ｖｅｒｒ１が第１基準電圧Ｖｒｅｆ１を中心に上下変動を繰り返す状態）において、第１デッドタイム検出信号Ｓｄｅｔ１のハイレベルとローレベルが各々複数回ずつ交互に検出されてしまうので、第１デッドタイムｄ１の変動リップルが大きくなる。

そこで、第１デッドタイムｄ１の収束状態では第１デッドタイム検出信号Ｓｄｅｔ１のハイレベルとローレベルが原則１回ずつ切り替わるように、周期Ｔを適切な長さ（例えばＴ≧３τないしＴ≧４τ、ただしτはローパスフィルタ部Ｘ３１ａの時定数）に設定することが望ましい。

また、図８及び図９では、遅延部２２ｂ１による第１デッドタイムｄ１の調整動作を例示して説明を行ったが、遅延部２２ｂ２による第２デッドタイムｄ２の調整動作についても基本的に上記と同様である。すなわち、各図に関する説明のうち、「第１誤差電圧Ｖｅｒｒ１」を「第２誤差電圧Ｖｅｒｒ２」とし、「第１基準電圧Ｖｒｅｆ１」を「第２基準電圧Ｖｒｅｆ２」とし、「第１デッドタイム検出信号Ｓｄｅｔ１」を「第２デッドタイム検出信号Ｓｄｅｔ２」とするように、文言の読み替えを行えば、遅延部２２ｂ２による第２デッドタイムｄ２の調整動作を理解することができる。

＜電子機器への適用＞
図１０は、電子機器２００の一構成例を示すブロック図である。本構成例における電子機器２００は、バッテリ２１０と、レギュレータ２２０と、ＣＰＵ［central processing unit］パッケージ２３０と、を有する。

バッテリ２１０は、電子機器２００の電力供給源であり、例えば、リチウムイオン二次電池などを好適に用いることができる。

レギュレータ２２０は、バッテリ２１０から供給されるバッテリ電圧Ｖｂａｔを外部電源電圧Ｖｃｃ（例えば３．３Ｖ）に変換してＣＰＵパッケージ２３０に供給する。

ＣＰＵパッケージ２３０は、複数（本図では３つ）の電源チップ２３１〜２３３と、ＣＰＵチップ２３４と、を含むマルチチップ型パッケージである。

電源チップ２３１〜２３３は、それぞれ、外部電源電圧Ｖｃｃから内部電源電圧Ｖｃｃ１〜Ｖｃｃ３（例えば１．８Ｖ、１．５Ｖ、１．２Ｖ）を生成してＣＰＵチップ２３４の各部に供給する。

ＣＰＵチップ２３４は、外部電源電圧Ｖｃｃと内部電源電圧Ｖｃｃ１〜Ｖｃｃ３の供給を受けて動作し、電子機器２００の全体動作を統括的に制御する。

ところで、先出のスイッチング電源装置１００は、既に説明した通り、その回路規模を縮小するためにスイッチング周波数ｆｓｗを高めても、その出力動作に支障を来たさないための工夫が凝らされている。従って、スイッチング電源装置１００を電源チップ２３１〜２３３として組み込めば、パッケージサイズの不要な増大を招くことなく、単一のＣＰＵパッケージ２３０内に複数の電源チップ２３１〜２３３を搭載することができる。

このように、複数の電源チップ２３１〜２３３を搭載したＣＰＵパッケージ２３０であれば、その駆動に際して複数系統の電源供給を受けずに済む。従って、ＣＰＵパッケージ２３０の外部に複数のレギュレータを用意する必要がなくなるので、電子機器２００を小型化することが可能となる。

なお、本構成例では、電源チップ２３１〜２３３とＣＰＵチップ２３４とが別チップとされているが、これらを単一のチップに集約することにより、ＣＰＵパッケージ２３０をさらにシュリンクすることが可能となる。

図１１は、タブレット端末３００を示す外観図である。タブレット端末３００は、先に説明した電子機器２００の一具体例である。その軽薄化が強く要求されているタブレット端末２００は、スイッチング電源装置１００の搭載先として好適である。

＜その他の変形例＞
図１２は、本発明の適用対象例を示す図である。先の実施形態でも述べたように、本発明は、スイッチ出力段を駆動することにより入力電圧を降圧して出力電圧を生成する降圧型スイッチング電源装置ａ（本図（ａ）欄を参照）に適用することが可能である。

ただし、本発明の適用対象はこれに限定されるものではなく、本発明は、同期整流方式のスイッチング電源装置全般（例えば、スイッチ出力段を駆動することにより入力電圧を昇圧して出力電圧を生成する昇圧型スイッチング電源装置ｂ（本図（ｂ）欄を参照））に適用することが可能であり、更には、スイッチ出力段を駆動してモータに駆動電流を供給するモータ駆動装置ｃ（本図（ｃ）欄を参照）にも適用することが可能である。

また、本発明が適用されるアプリケーションについても、タブレット端末（図１１）のほか、種々の電子機器（例えば、スイッチング電源装置ａまたはｂの搭載先となるスマートフォンやパーソナルコンピュータ、或いは、モータ駆動装置ｃの搭載先となる車載機器など）を適用対象とすることができる。

このように、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えばバイポーラトランジスタとＭＯＳ電界効果トランジスタとの相互置換や、各種信号の論理レベル反転は任意である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本発明は、例えば、異なる２電位間に直列接続された第１出力スイッチと第２出力スイッチを相補的にオン／オフさせるスイッチ駆動回路全般に広く利用することが可能である。

１００ スイッチング電源装置
１０ スイッチ出力段
１１Ｈ 第１出力スイッチ（ＰＭＯＳＦＥＴ）
１１Ｌ 第２出力スイッチ（ＮＭＯＳＦＥＴ）
１２ 出力インダクタ
１３ 出力キャパシタ
２０ スイッチ駆動回路
２１ 制御回路
２２ デッドタイム調整回路
２２ａ デッドタイム検出部
２２ｂ１、２２ｂ２ 遅延部
２２ｃ 否定論理積演算器
２２ｄ 論理積演算器
２２ｅ インバータ
２３ ドライバ回路
２３Ｈ 第１ドライバ
２３Ｌ 第２ドライバ
Ａ（１）〜Ａ（ｉ） インバータ
Ｂ（１）〜Ｂ（ｊ） 論理積演算器
Ｃ 論理和演算器
Ｄ 遅延量制御部
Ｅ（１）〜Ｅ（ｋ） 経路切替スイッチ
Ｆ（１）〜Ｆ（ｍ） 遅延段
Ｇ（１）〜Ｇ（ｍ） 短絡スイッチ
Ｘ１１、Ｘ１２ ダイオード
Ｘ２１、Ｘ２２ 検出スイッチ
Ｘ３１、Ｘ３２ 積分部
Ｘ３１ａ、Ｘ３２ａ ローパスフィルタ部
Ｘ３１ｂ、Ｘ３２ｂ 反転増幅部
Ｘ３１ｃ、Ｘ３２ｃ オフセット部
Ｘ４１、Ｘ４２ コンパレータ
Ｙ１ オペアンプ
Ｙ２ キャパシタ
Ｙ３、Ｙ４ 抵抗
Ｙ５ 電流源
Ｙ６ ダイオード
２００ 電子機器
２１０ バッテリ
２２０ レギュレータ
２３０ ＣＰＵパッケージ
２３１〜１３３ 電源チップ
２３４ ＣＰＵチップ
３００ タブレット端末
ａ 降圧型スイッチング電源装置
ｂ 昇圧型スイッチング電源装置
ｃ モータ駆動装置

Claims (10)

1. 異なる２電位間に直列接続された第１出力スイッチと第２出力スイッチとの接続ノードに現れるスイッチ電圧を監視することにより、前記第２出力スイッチがオフされてから前記第１出力スイッチがオンされるまでの第１デッドタイムと、前記第１出力スイッチがオフされてから前記第２出力スイッチがオンされるまでの第２デッドタイムを各々検出し、前記第１及び第２デッドタイムが各々所定の目標値と一致するように帰還制御を行うことを特徴とするデッドタイム調整回路。
2. 前記スイッチ電圧を監視して前記第１及び第２デッドタイムが前記目標値よりも長いか否かを示す第１及び第２デッドタイム検出信号を生成するデッドタイム検出部と、
   前記第１及び第２デッドタイム検出信号に応じて前記第１及び第２出力スイッチのオンタイミング遅延量を増減する遅延部と、
   を有することを特徴とする請求項１に記載のデッドタイム調整回路。
3. 前記遅延部は、
   前記第１及び第２出力スイッチのオンタイミングを遅延させる複数段の遅延素子と、
   前記遅延素子の有効段数を切り替える段数切替部と、
   前記第１及び第２デッドタイム検出信号に応じて前記段数切替部を制御することにより前記第１及び前記第２出力スイッチのオンタイミング遅延量を制御する遅延量制御部と、
   を含むことを特徴とする請求項２に記載のデッドタイム調整回路。
4. 前記遅延量制御部は、所定の周期毎に前記第１及び第２デッドタイム検出信号の論理レベルを各々確認し、前記第１及び第２デッドタイムが前記目標値よりも長いときには前記遅延素子の有効段数を減らし、前記第１及び第２デッドタイムが前記目標値よりも短いときには前記遅延素子の有効段数を増やすように、前記段数切替部を制御することを特徴とする請求項３に記載のデッドタイム調整回路。
5. 前記デッドタイム検出部は、
   各々のカソードが前記スイッチ電圧の印加端に接続された第１及び第２ダイオードと、
   前記第１及び第２ダイオードのアノード電圧を積分して第１及び第２誤差電圧を各々生成する第１及び第２積分部と、
   前記第１及び第２ダイオードと前記第１及び第２積分部との間を各々導通／遮断する第１及び第２検出スイッチと、
   前記第１及び第２誤差電圧と所定の基準電圧とを比較して前記第１及び第２デッドタイム検出信号を生成する第１及び第２コンパレータと、
   を含むことを特徴とする請求項２〜請求項４のいずれか一項に記載のデッドタイム調整回路。
6. 前記第１及び第２積分部は、それぞれ、
   出力端から前記第１及び第２誤差電圧を出力するオペアンプと、
   前記オペアンプの反転入力端と出力端との間に接続されたキャパシタと、
   前記オペアンプの反転入力端と出力端との間に接続された第１抵抗と、
   前記オペアンプの反転入力端と前記第１及び第２検出スイッチとの間に接続された第２抵抗と、
   電源端と前記オペアンプの非反転入力端との間に接続された電流源と、
   アノードが前記オペアンプの非反転入力端に接続されてカソードが接地端に接続されたダイオードと、
   を含むことを特徴とする請求項５に記載のデッドタイム調整回路。
7. 基準制御信号を生成する制御回路と、
   前記基準制御信号に遅延を与えて第１及び第２制御信号を各々生成する請求項１〜請求項６のいずれか一項に記載のデッドタイム調整回路と、
   前記第１及び第２制御信号から第１及び第２駆動信号を各々生成して前記第１及び第２出力スイッチに供給するドライバ回路と、
   を有することを特徴とするスイッチ駆動回路。
8. 前記第１及び第２出力スイッチを含むスイッチ出力段と、
   前記スイッチ出力段を駆動する請求項７に記載のスイッチ駆動回路と、
   を有し、
   前記スイッチ出力段を駆動して入力電圧から出力電圧を生成することを特徴とするスイッチング電源装置。
9. 前記第１及び第２出力スイッチを含むスイッチ出力段と、
   前記スイッチ出力段を駆動する請求項７に記載のスイッチ駆動回路と、
   を有し、
   前記スイッチ出力段を駆動してモータに駆動電流を供給することを特徴とするモータ駆動装置。
10. 請求項８に記載のスイッチング電源装置、若しくは、請求項９に記載のモータ駆動装置を有することを特徴とする電子機器。

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