JP2016040794A - ゲルマニウム膜の成膜方法および成膜装置 - Google Patents

ゲルマニウム膜の成膜方法および成膜装置 Download PDF

Info

Publication number
JP2016040794A
JP2016040794A JP2014164183A JP2014164183A JP2016040794A JP 2016040794 A JP2016040794 A JP 2016040794A JP 2014164183 A JP2014164183 A JP 2014164183A JP 2014164183 A JP2014164183 A JP 2014164183A JP 2016040794 A JP2016040794 A JP 2016040794A
Authority
JP
Japan
Prior art keywords
film
germanium
forming
processing chamber
germanium film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2014164183A
Other languages
English (en)
Other versions
JP6258813B2 (ja
Inventor
岡田　充弘
Mitsuhiro Okada
充弘 岡田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Priority to JP2014164183A priority Critical patent/JP6258813B2/ja
Priority to KR1020150108966A priority patent/KR101913461B1/ko
Priority to US14/816,584 priority patent/US9607830B2/en
Priority to TW104125874A priority patent/TWI609982B/zh
Priority to CN201510494158.3A priority patent/CN105369212B/zh
Publication of JP2016040794A publication Critical patent/JP2016040794A/ja
Application granted granted Critical
Publication of JP6258813B2 publication Critical patent/JP6258813B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/02—Pretreatment of the material to be coated
    • C23C16/0272—Deposition of sub-layers, e.g. to promote the adhesion of the main coating
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/02—Pretreatment of the material to be coated
    • C23C16/0272—Deposition of sub-layers, e.g. to promote the adhesion of the main coating
    • C23C16/029—Graded interfaces
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45563—Gas nozzles
    • C23C16/45578—Elongated nozzles, tubes with holes
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/52—Controlling or regulating the coating process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

【課題】高濃度にＧｅを含有したＧｅリッチＳｉＧｅ膜、又はＧｅ膜を、被処理体の被処理面上に表面ラフネス良く成膜することを可能とすること。【解決手段】被処理体の被処理面上にゲルマニウム膜を成膜するゲルマニウム膜の成膜方法であって、(１)被処理体が収容された処理室内に、アミノシラン系ガスを供給する工程と、(２)処理室内に、ジシラン以上の高次シラン系ガスを供給する工程と、(３)処理室内に、ゲルマニウムソースガスを供給する工程とを備え、(３)工程における処理温度を、ゲルマニウムソースガスが熱分解する温度以上３００℃以下とする。【選択図】図２

Description

この発明は、ゲルマニウム膜の成膜方法および成膜装置に関する。
近時、半導体集積回路装置には、動作の高速化が要求されている。動作の高速化は、主にトランジスタ等の半導体デバイスの微細化、配線の低抵抗化、層間絶縁膜の低誘電率化等によって牽引されている。しかし、これらの技術による動作の高速化では、限界が近づきつつある。
そこで、更なる動作の高速化を図るために“チャネルのキャリア移動度改善”が模索されてきた。半導体集積回路装置に使われる半導体は、主にシリコン（Ｓｉ）である。トランジスタのチャネルを、キャリア移動度がＳｉよりも高い半導体材料に置き換える。そのようなチャネル材料として注目されているのがシリコンゲルマニウム（ＳｉＧｅ）やゲルマニウム（Ｇｅ）である（特許文献１）。
例えば、電子移動度μｎは、Ｓｉではμｎ≒１４５０〜１６００（ｃｍ２／Ｖ・ｓ）であるのに対し、Ｇｅではμｎ≒３９００（ｃｍ２／Ｖ・ｓ）である。また、正孔移動度μｐは、Ｓｉではμｐ≒４３０〜５０５（ｃｍ２／Ｖ・ｓ）であるが、Ｇｅではμｐ≒１９００（ｃｍ２／Ｖ・ｓ）である。
特開２００８−７１８１４号公報
このように、Ｇｅは、Ｓｉに比較して電子移動度も正孔移動度も高い。このため、Ｇｅや、Ｇｅを高濃度に含有したＧｅリッチＳｉＧｅは、次世代のチャネル材料として有望である。
ところで、チャネル材料の重要な評価項目として表面ラフネスがある。表面ラフネスが良好な範囲に収まっていないと、キャリア移動度が優れた材料であったとしても、表面の凹凸に起因したキャリアの散乱等を招き、チャネル材料としては満足に使用することは困難となる。
また、半導体集積回路装置の微細化も進展している。μｍオーダーでは十分に満足できた表面ラフネスであっても、ｎｍオーダーでは粗すぎて満足できなくなってしまうことがある。微細化が進んだ現在の半導体集積回路装置においては、現状のＧｅやＧｅリッチＳｉＧｅの表面ラフネスでは、メーカーが満足するような値が得られていない。つまり、ｎｍオーダーのＧｅやゲルマニウムリッチＳｉＧｅでは、ＳｉＯ２、ＳｉＮ、Ｃ、メタル等といった下地上に表面ラフネス良く成膜することが難しい、という事情がある。
この発明は、高濃度にＧｅを含有したＧｅリッチＳｉＧｅ膜、又はＧｅ膜を、被処理体の被処理面上に表面ラフネス良く成膜することが可能なゲルマニウム膜の成膜方法、およびその成膜方法を実施することが可能な成膜装置を提供する。
この発明の第１の態様に係るゲルマニウム膜の成膜方法は、被処理体の被処理面上にゲルマニウム膜を成膜するゲルマニウム膜の成膜方法であって、(１)前記被処理体が収容された処理室内に、アミノシラン系ガスを供給する工程と、(２)前記処理室内に、ジシラン以上の高次シラン系ガスを供給する工程と、(３)前記処理室内に、ゲルマニウムソースガスを供給する工程とを備え、前記(３)工程における処理温度を、ゲルマニウムソースガスが熱分解する温度以上３００℃以下とする。
この発明の第２の態様に係るゲルマニウム膜の成膜方法は、被処理体の被処理面上にゲルマニウム膜を成膜するゲルマニウム膜の成膜方法であって、(１)前記被処理体が収容された処理室内に、アミノシラン系ガスを供給する工程と、(２)前記処理室内に、ジシラン以上の高次シラン系ガスを供給する工程と、(３)前記処理室内に、シリコンソースガスとゲルマニウムソースガスとを供給する工程と、(４)前記処理室内に、ゲルマニウムソースガスを供給する工程とを備える。
この発明の第３の態様に係る成膜装置は、被処理体の被処理面上にゲルマニウム膜を成膜する成膜装置であって、前記被処理体を収容する処理室と、前記処理室内に、アミノシラン系ガス、ジシラン以上の高次シラン系ガス、シリコンソースガス、およびゲルマニウムソースガスを供給するガス供給機構と、前記処理室内を加熱する加熱装置と、前記処理室内を排気する排気装置と、前記ガス供給機構、前記加熱装置、前記排気装置を制御するコントローラと、を備え、前記コントローラが、前記処理室内において、上記第１または第２の態様に係るゲルマニウム膜の成膜方法が前記被処理体に対して実施されるように、前記ガス供給機構、前記加熱装置、前記排気装置を制御する。
この発明によれば、高濃度にＧｅを含有したＧｅリッチＳｉＧｅ膜、又はＧｅ膜を、被処理体の被処理面上に表面ラフネス良く成膜することが可能なゲルマニウム膜の成膜方法、およびその成膜方法を実施することが可能な成膜装置を提供できる。
この発明の第１の実施形態に係るゲルマニウム膜の成膜方法を用いて成膜されたゲルマニウム膜を持つ被処理体の断面図 Ｇｅ膜中のＧｅ濃度と表面ラフネスＲｍｓとの関係を、Ｇｅ膜の成膜温度ごとに示す図 Ｇｅ膜中のＧｅ濃度と表面ラフネスＲｍｓとの関係を、Ｇｅ膜の成膜温度ごとに示す図 Ｇｅ膜中のＧｅ濃度と表面ラフネスＲｍｓとの関係を、Ｇｅ膜の成膜温度ごとに示す図 成膜温度３００℃のＧｅ膜および成膜温度２７５℃のＧｅ膜の、成膜レートおよび表面ラフネスＲｍｓを示す図 成膜温度３００℃のＧｅ膜および成膜温度２７５℃のＧｅ膜の、成膜時間と膜厚との関係を示す図 インキュベーション時間Ｔｉｎｃが長い場合の核の成長を概略的に示す図 インキュベーション時間Ｔｉｎｃが長い場合の核の成長を概略的に示す図 インキュベーション時間Ｔｉｎｃが長い場合の核の成長を概略的に示す図 インキュベーション時間Ｔｉｎｃが長い場合の核の成長を概略的に示す図 インキュベーション時間Ｔｉｎｃが長い場合の核の成長を概略的に示す図 インキュベーション時間Ｔｉｎｃが短い場合の核の成長を概略的に示す図 インキュベーション時間Ｔｉｎｃが短い場合の核の成長を概略的に示す図 インキュベーション時間Ｔｉｎｃが短い場合の核の成長を概略的に示す図 この発明の第３の実施形態に係るゲルマニウム膜の成膜方法の一例を示す流れ図 図９に示すシーケンス中の被処理体の状態を概略的に示す断面図 図９に示すシーケンス中の被処理体の状態を概略的に示す断面図 図９に示すシーケンス中の被処理体の状態を概略的に示す断面図 図９に示すシーケンス中の被処理体の状態を概略的に示す断面図 図９に示すシーケンス中の被処理体の状態を概略的に示す断面図 Ｓｉ上へのＧｅ膜、およびバッファ層上へのＧｅ膜の、成膜時間と膜厚との関係を示す図 Ｇｅ膜の表面を撮像した図面代用写真 Ｇｅ膜の表面を撮像した図面代用写真 Ｇｅ膜の表面を撮像した図面代用写真 この発明の第３の実施形態に係るゲルマニウム膜の成膜方法の一例におけるガス供給およびパージ・排気のタイミングを示すタイミングチャート この発明の第４の実施形態に係るゲルマニウム膜の成膜方法の一例におけるガス供給およびパージ・排気のタイミングを示すタイミングチャート この発明の第４の実施形態に係るゲルマニウム膜の成膜方法に従って成膜されたＧｅ膜を持つウエハの断面図 この発明の第４の実施形態に従って成膜されたＧｅ膜を持つウエハの深さ方向の濃度プロファイルを示す図 この発明の第３の実施形態に従って成膜されたＧｅ膜を持つウエハの深さ方向の濃度プロファイルを示す図 この発明の実施形態に係るゲルマニウム膜の成膜方法を実施することが可能な成膜装置の一例を概略的に示す断面図
以下、この発明の実施形態のいくつかを、図面を参照して説明する。なお、全図にわたり、共通の部分には共通の参照符号を付す。
（第１の実施形態）
＜成膜方法＞
図１はこの発明の第１の実施形態に係るゲルマニウム膜の成膜方法を用いて成膜されたゲルマニウム膜を持つ被処理体の断面図である。
図１に示すように、被処理体、例えば、シリコンウエハ１（以下ウエハという）上には、シリコン酸化物膜２（以下ＳｉＯ２膜という）が形成されている。ＳｉＯ２膜２は、本例においては、ゲルマニウム膜（以下Ｇｅ膜という）が成膜される下地（被処理面）である。ＳｉＯ２膜２上には、アミノシラン系ガスを用いて形成されたアミノシランシード層３と、ジシラン以上の高次シラン系ガスを用いて形成された高次シランシード層４とが順次形成されている。高次シランシード層４上にはＧｅ膜５が形成されている。本例のＧｅ膜５は、Ｇｅ濃度が、例えば、７０％超であるＧｅリッチＳｉＧｅ膜、又はＧｅ濃度がほぼ１００％であるＧｅ膜である。
第１の実施形態に係るゲルマニウム膜５の成膜方法は、次の通りである。
最初に、例えば、表面にＳｉＯ２膜２が形成されたウエハ１を、成膜装置の処理室内に収容する。
次に、ウエハ１が収容された処理室内に、アミノシラン系ガスを供給する。これにより、ウエハ１の被処理面上、本例ではＳｉＯ２膜２上に、アミノシラン系ガスが吸着され、アミノシランシード層３が形成される。
次に、上記処理室内に、ジシラン以上の高次シラン系ガスを供給する。これにより、アミノシランシード層３上に、薄い層状の高次シランシード層４が形成される。
次に、上記処理室内に、ゲルマニウムソースガス＋シリコンソースガス、又はゲルマニウムソースガスを供給する。これにより、高次シランシード層４上に、Ｇｅ膜５が形成される。
図２はＧｅ膜５中のＧｅ濃度と表面ラフネスＲｍｓとの関係を、Ｇｅ膜５の成膜温度ごとに示す図である。
図２に示すように、Ｇｅ膜５中のＧｅ濃度を高めていくと、Ｇｅ膜５の表面ラフネスＲｍｓ（Ｒｍｓは二乗平均粗さである）が大きくなる傾向が分かった。例えば、Ｇｅ膜５中のＧｅ濃度が７０％以下であれば、成膜温度４００℃でＲｍｓ＝０．２７２ｎｍのようにＧｅ膜５の表面の凹凸は小さく、Ｇｅ膜５の平坦性は良好である。
しかしながら、表面ラフネスＲｍｓの値は、Ｇｅ濃度が７０％を超えて１００％に近づくにつれて大きくなり、Ｇｅ膜５の平坦性が悪化していく。このような傾向は、成膜温度４００℃、３５０℃、３００℃のいずれの場合にも生じている。
本例のＧｅ膜５は、例えば、チャネル材料としても使用することが可能なように、表面の凹凸はできる限り小さく、Ｇｅ濃度については７０％超、好ましくは８０％以上〜１００％以下とされる。
図２からは、もう一つの傾向が見てとれる。それは、Ｇｅ膜５の成膜温度が低いほど、表面ラフネスＲｍｓを小さくできることである。これは、Ｇｅ膜５の成膜温度が高いと成膜中にＧｅの結晶化が進み、結晶粒の大きな結晶が数多く成長する。大きな結晶が数多く成長すると、結晶粒の向きの違いによってＧｅ膜５の表面に凹凸が生じ、表面ラフネスが大きくなる。
これに対して、Ｇｅ膜５の成膜温度を低く抑えると、成膜中におけるＧｅの結晶化が抑制され、大きな結晶が形成され難くなる。この結果、Ｇｅ膜５の表面の凹凸を小さくできる、と考えることができる。
このような知見に基づき、第１の実施形態に係るゲルマニウム膜の成膜方法によれば、Ｇｅ膜５の成膜温度を、ゲルマニウムソースガスが熱分解する温度以上３００℃以下とする。これにより、高濃度にＧｅを含有したＧｅリッチＳｉＧｅ膜、例えば、Ｇｅ濃度が７０％を超える、好ましくは８０％以上のＧｅリッチＳｉＧｅ膜、又はＧｅ膜を、下地上に平坦性良く成膜することが可能なゲルマニウム膜の成膜方法を得ることができる。
（第２の実施形態）
第１の実施形態においては、Ｇｅ膜５の成膜温度を、ゲルマニウムソースガスが熱分解する温度以上３００℃以下とすることで、例えば、Ｇｅ濃度がほぼ１００％の場合でも、表面ラフネスＲｍｓ＝１．４７ｎｍ以下の良好な平坦性を有するＧｅ膜５が得られた。
現状の半導体集積回路装置においては、Ｇｅ膜の場合、表面ラフネスＲｍｓ＝１．４７ｎｍでも許容されるが、今後の半導体集積回路装置の微細化の進展によっては、例えば、Ｇｅ濃度がほぼ１００％のＧｅ膜でＲｍｓ＝１ｎｍ以下が要求される可能性も十分に考えられる。
そこで、第２の実施形態においては、更なる表面ラフネスＲｍｓの改善のため、Ｇｅ膜５の成膜温度を３００℃から２７５℃に下げた。この結果を図３に示す。
図３はＧｅ膜５中のＧｅ濃度と表面ラフネスＲｍｓとの関係を、Ｇｅ膜５の成膜温度ごとに示す図である。
図３に示すように、Ｇｅ膜５（本例ではＧｅ濃度が１００％のＧｅ膜）の成膜温度を２７５℃に下げたところ、表面ラフネスは、Ｒｍｓ＝０．８９ｎｍまで低下した。
このように、Ｇｅ膜５の成膜温度を更に下げ、ゲルマニウムソースガスが熱分解する温度以上２７５℃以下とすることで、例えば、Ｇｅ濃度がほぼ１００％のＧｅ膜であったとしても、表面ラフネスＲｍｓ＝１ｎｍ以下の、より良好な平坦性を有するＧｅ膜５を得ることができる。
（第３の実施形態）
図４はＧｅ膜５中のＧｅ濃度と表面ラフネスＲｍｓとの関係を、Ｇｅ膜５の成膜温度ごとに示す図である。
第２の実施形態においては、Ｇｅ膜５の成膜温度を第１の実施形態よりもさらに下げることで、例えば、Ｇｅ濃度がほぼ１００％のＧｅ膜５の場合でも、表面ラフネスＲｍｓ＝１ｎｍ以下のＲｍｓ＝０．８９ｎｍといった、より良好な平坦性を有するＧｅ膜５が得られた。
第３の実施形態は、表面ラフネスＲｍｓを更に小さくし、図４に示すように、例えば、成膜温度４００℃、Ｇｅ濃度７０％で得られた表面ラフネスＲｍｓ＝０．２７２ｎｍに迫る、あるいはそれよりも小さい表面ラフネスを持つＧｅ膜５を得ようとするものである。
このような成膜温度の工夫だけではなし得ない、より小さな表面ラフネスを実現するために、本願発明者は、成膜温度３００℃のＧｅ膜と、成膜温度２７５℃のＧｅ膜との物性を調べてみた。
図５は成膜温度３００℃のＧｅ膜および成膜温度２７５℃のＧｅ膜の、成膜レートおよび表面ラフネスＲｍｓを示す図、図６は成膜温度３００℃のＧｅ膜および成膜温度２７５℃のＧｅ膜の、成膜時間と膜厚との関係を示す図である。
図５に示すように、成膜温度３００℃のＧｅ膜のＳｉ膜上における成膜レートは０．８７ｎｍ／ｍｉｎ、成膜温度２７５℃のＧｅ膜のＳｉ膜上における成膜レートは０．２２ｎｍ／ｍｉｎである。表面ラフネスＲｍｓは、成膜温度３００℃の場合、１．４７ｎｍ、成膜温度２７５℃の場合、０．８９ｎｍであった。
また、図６に示すように、成膜温度３００℃では約６０ｍｉｎのＳｉ膜上への成膜で約２５ｎｍの膜厚、約７０ｍｉｎのＳｉ膜上への成膜で約３４ｎｍの膜厚のＧｅ膜が得られた。成膜レートは図５に示した通り、０．８７ｎｍ／ｍｉｎである。同様に、成膜温度２７５℃では約１８０ｍｉｎのＳｉ膜上への成膜で約３０ｎｍの膜厚のＧｅ膜が得られた。図６では膜厚は約１８０ｍｉｎにおける１点のみのプロットであるが、成膜レートは図５に示した通り、０．２２ｎｍ／ｍｉｎである。
図６に示す結果から、成膜温度３００℃のＧｅ膜のインキュベーション時間Ｔｉｎｃ３００は約３３ｍｉｎ、成膜温度２７５℃のＧｅ膜のインキュベーション時間Ｔｉｎｃ２７５は約４０ｍｉｎである、と推測される。
Ｇｅ膜の表面ラフネスを改善するには、インキュベーション時間Ｔｉｎｃを短くするとよい。例えば、成膜温度３００℃のＧｅ膜のインキュベーション時間Ｔｉｎｃ３００を約３３ｍｉｎ未満にできれば、Ｇｅ膜の表面ラフネスＲｍｓは１．４７ｎｍよりも小さくなるはずである。同様のことは、成膜温度２７５℃のＧｅ膜においても言え、インキュベーション時間Ｔｉｎｃ２７５を約４０ｍｉｎ未満にできれば、Ｇｅ膜の表面ラフネスＲｍｓは０．８９ｎｍよりも小さくなるはずである。これは、次のようなメカニズムに基づく。
図７Ａ〜図７Ｅはインキュベーション時間Ｔｉｎｃが長い場合の核の成長を概略的に示す図、図８Ａ〜図８Ｃはインキュベーション時間Ｔｉｎｃが短い場合の核の成長を概略的に示す図である。
＜インキュベーション時間Ｔｉｎｃが長い場合＞
インキュベーション時間Ｔｉｎｃが長い場合、図７Ａに示すように、最初に下地１０上へ発生する核１１が疎らであり、核１１の間には、大きな隙間が広がっている。
その後、時間の経過とともに、図７Ｂに示すように、発生していた核１１は成長し、また、隙間には新たな核１１が発生する。図７Ｃ〜図７Ｄに示すように、核１１の成長、新たな核１１の発生を繰り返しながら、核１１どうしが結合していき、やがて図７Ｅに示すように、一層の膜１２となり、膜成長が始まる。膜成長が始まった時間がインキュベーション時間Ｔｉｎｃである。
しかしながら、インキュベーション時間Ｔｉｎｃが長いため、膜成長が始まるまでに、核１１の成長、新たな核１１の発生を繰り返す。また、最初に発生した核１１と、最後に発生した核１１との発生時間差も大きく、核１１の大きさのバラツキも大きくなってしまう。このため、表面ラフネスＲは大きくなりがちとなる。
＜インキュベーション時間Ｔｉｎｃが短い場合＞
これに対し、インキュベーション時間Ｔｉｎｃが短い場合、図８Ａに示すように、最初に下地１０上へ発生する核１１は緻密である。このため、核１１の間の隙間は、狭いものとなる。
時間の経過とともに、図８Ｂに示すように、発生していた核１１は成長するが、図８Ｃに示すように、インキュベーション時間Ｔｉｎｃが長い場合に比較して、より短い時間で、一層の膜１２となって膜成長が始まる。インキュベーション時間Ｔｉｎｃが短くなれば、核１１の成長と、新たな核１１の発生との繰り返しが少なくなり、また、最初に発生した核１１と、最後に発生した核１１との発生時間差も小さく、核１１の大きさのバラツキをより小さくすることができる。この結果、表面ラフネスＲは、インキュベーション時間Ｔｉｎｃが長い場合に比較して、小さくすることが可能である。
＜成膜方法＞
そこで、インキュベーション時間Ｔｉｎｃを短くするために、第３の実施形態では、Ｇｅ膜５の下地を高次シランシード層（Ｓｉ層）４から変更し、以下に説明するようなシーケンスとした。
図９はこの発明の第３の実施形態に係るゲルマニウム膜の成膜方法の一例を示す流れ図、図１０Ａ〜図１０Ｅは図９に示すシーケンス中の被処理体の状態を概略的に示す断面図である。
まず、図１０Ａに示すように、ウエハ１上に、例えば、ＳｉＯ２膜２を形成する。これを被処理体とし、この被処理体を成膜装置の処理室内に収容する。
次に、図９のステップ１および図１０Ｂに示すように、ウエハ１が収容された処理室内に、アミノシラン系ガスを供給する。これにより、被処理面であるＳｉＯ２膜２には、アミノシランシード層３が形成される。具体的には、ウエハ１を加熱し、ＳｉＯ２膜２の表面にアミノシラン系ガスを流し、アミノシラン系ガスに含まれた少なくともＳｉを含む成分をＳｉＯ２膜２の表面上に吸着させる。このようにして、原子層レベル、例えば、原子が１層ほどのレベル（単原子層オーダー）で吸着したアミノシランシード層３を、ＳｉＯ２膜２上に形成する。
アミノシラン系ガスの例としては、
ＢＡＳ（ブチルアミノシラン）
ＢＴＢＡＳ（ビスターシャリブチルアミノシラン）
ＤＭＡＳ（ジメチルアミノシラン）
ＢＤＭＡＳ（ビスジメチルアミノシラン）
ＴＤＭＡＳ（トリスジメチルアミノシラン）
ＤＥＡＳ（ジエチルアミノシラン）
ＢＤＥＡＳ（ビスジエチルアミノシラン）
ＤＰＡＳ（ジプロピルアミノシラン）
ＤＩＰＡＳ（ジイソプロピルアミノシラン）
の少なくとも一つを含むガスを挙げることができる。本例では、ＤＩＰＡＳを用いた。
ステップ１の処理条件の一例は、
ＤＩＰＡＳ流量： ２００ｓｃｃｍ
処 理 時 間： １ｍｉｎ
処 理 温 度： ４００℃
処 理 圧 力： １３３．３Ｐａ（１Ｔｏｒｒ）
（本明細書においては１Ｔｏｒｒを１３３．３Ｐａと定義する）
である。
次に、処理室内をパージ・排気した後、図９のステップ２および図１０Ｃに示すように、ウエハ１が収容された処理室内に、ジシラン以上の高次シラン系ガスを供給する。これにより、アミノシランシード層３上には高次シランシード層（Ｓｉ層）４が形成される。具体的な一例としては、ウエハ１を加熱し、アミノシランシード層３の表面にジシラン以上の高次シラン系ガスを流し、ジシラン以上の高次シラン系ガスに含まれた少なくともＳｉをアミノシランシード層３上に堆積させる。このようにしてＳｉが、例えば、堆積させて得た高次シランシード層４を、アミノシランシード層３上に形成する。
ジシラン以上の高次シラン系ガスの例としては、
Ｓｉ２Ｈ６
ＳｉｍＨ２ｍ＋２（ただし、ｍは３以上の自然数）の式で表されるシリコンの水素化物
ＳｉｎＨ２ｎ（ただし、ｎは３以上の自然数）の式で表されるシリコンの水素化物
の少なくとも一つを含むガスを挙げることができる。
上記ＳｉｍＨ２ｍ＋２（ただし、ｍは３以上の自然数）の式で表されるシリコンの水素化物としては、
トリシラン（Ｓｉ３Ｈ８）
テトラシラン（Ｓｉ４Ｈ１０）
ペンタシラン（Ｓｉ５Ｈ１２）
ヘキサシラン（Ｓｉ６Ｈ１４）
ヘプタシラン（Ｓｉ７Ｈ１６）
の少なくとも一つから選ばれることが、実用上、好ましい。
また、上記ＳｉｎＨ２ｎ（ただし、ｎは３以上の自然数）の式で表されるシリコンの水素化物としては、
シクロトリシラン（Ｓｉ３Ｈ６）
シクロテトラシラン（Ｓｉ４Ｈ８）
シクロペンタシラン（Ｓｉ５Ｈ１０）
シクロヘキサシラン（Ｓｉ６Ｈ１２）
シクロヘプタシラン（Ｓｉ７Ｈ１４）
の少なくとも一つから選ばれることが、実用上、好ましい。
本例では、ジシラン以上の高次シラン系ガスとして、ジシラン（Ｓｉ２Ｈ６）を用いた。
ステップ２の処理条件の一例は、
Ｓｉ２Ｈ６流量： ２００ｓｃｃｍ
処 理 時 間 ： ４．３ｍｉｎ
処 理 温 度 ： ４００℃
処 理 圧 力 ： １３３．３Ｐａ（１Ｔｏｒｒ）
である。
次に、処理室内をパージ・排気した後、図９のステップ３および図１０Ｄに示すように、ウエハ１が収容された処理室内に、シリコンソースガスとゲルマニウムソースガスとを供給する。これにより、高次シランシード層４上に、ＧｅリッチのＳｉＧｅバッファ層６が形成される。具体的な一例としては、ウエハ１を加熱し、高次シランシード層４の表面にシリコンソースガスとゲルマニウムソースガスとを流し、シリコンソースガスに含まれたＳｉと、ゲルマニウムソースガスに含まれたＧｅとを高次シランシード層４上に堆積させる。このようにして、ＧｅリッチのＳｉＧｅバッファ層６を、高次シランシード層４上に形成する。
ステップ３に用いられるシリコンソースガスは、ステップ２において用いたジシラン以上の高次シラン系ガスよりも低次の、低次シラン系ガスを用いることが好ましい。これは、低次シラン系ガスは、高次シラン系ガスよりも成膜レートは遅くなるが、成膜される膜の表面ラフネスが良く、段差被覆性にも優れる、という傾向があることによる。本例では、ステップ２においてジシラン（Ｓｉ２Ｈ６）を用いたので、ステップ３に用いられるシリコンソースガスとしては、モノシラン（ＳｉＨ４）を用いた。もちろん、ステップ３に用いられるシリコンソースガスは、モノシラン（ＳｉＨ４）に限られるものではなく、ステップ２においてトリシラン（Ｓｉ３Ｈ８）を用いた場合には、ジシラン（Ｓｉ２Ｈ６）を用いることも可能である。
また、ステップ３に用いられるゲルマニウムソースガスは、モノゲルマン（ＧｅＨ４）を用いた。もちろん、ステップ３に用いられるゲルマニウムソースガスとしては、モノゲルマン（ＧｅＨ４）に限られるものではなく、ジゲルマン（Ｇｅ２Ｈ６）等の高次のゲルマン系ガスを用いることが可能である。
ステップ３の処理条件の一例は、
ＳｉＨ４流量 ： ７５ｓｃｃｍ
ＧｅＨ４流量 ： ３００ｓｃｃｍ
処 理 時 間：７．２ｍｉｎ
処 理 温 度： ４００℃
処 理 圧 力： １９９．９５Ｐａ（１．５Ｔｏｒｒ）
である。
このような処理条件であると、例えば、膜厚が約１０ｎｍの、Ｓｉ：Ｇｅ＝３０％：７０％であるＧｅリッチＳｉＧｅバッファ層６が形成される。Ｓｉ３０％：Ｇｅ７０％のＧｅリッチＳｉＧｅバッファ層６を選択した理由は、図２にも示したように、表面ラフネスがＲｍｓ＝０．２７２ｎｍと小さい値となることによる。本例では、次に形成されるＧｅ膜５の表面ラフネスＲｍｓの目標値を“０．２７２ｎｍ≦Ｒｍｓ≦１ｎｍ”としている。このため、Ｇｅ膜５の下地となる、ＧｅリッチＳｉＧｅバッファ層６の表面ラフネスＲｍｓは、目標値と同等となるような膜を選択した。
なお、ＧｅリッチＳｉＧｅバッファ層６のＳｉ：Ｇｅは３０％：７０％に限られるものではない。ＧｅリッチＳｉＧｅバッファ層６のＳｉ：Ｇｅは、Ｇｅ膜５よりもＧｅ濃度が低くなればよい。あえてＧｅ濃度の好ましい範囲を述べるならば、Ｇｅ濃度が６０％以上８０％未満である。Ｇｅ濃度を８０％未満とする理由は、Ｇｅ膜５をチャネル材料として用いるとき、Ｇｅ濃度が８０％以上１００％以下とする場合があり、ＧｅリッチＳｉＧｅバッファ層６のＧｅ濃度を、Ｇｅ膜５のＧｅ濃度よりも、低く抑えたいためである。さらに、Ｇｅ濃度の好ましい範囲を述べるならば、Ｇｅ濃度が６０％以上７０％以下である。これは、Ｇｅ膜５の表面ラフネスＲｍｓの目標値を、例えば、０．２７２ｎｍ以下に抑えたいためである。
次に、処理室内をパージ・排気した後、図９のステップ４および図１０Ｅに示すように、ウエハ１が収容された処理室内に、ゲルマニウムソースガスを供給する。これにより、ＧｅリッチＳｉＧｅバッファ層６上にはＧｅ膜（ゲルマニウム膜）５が形成される。具体的な一例としては、ウエハ１を加熱し、ＧｅリッチＳｉＧｅバッファ層６の表面に、ゲルマニウムソースガスを流し、ゲルマニウムソースガスに含まれた少なくともＧｅをＧｅリッチＳｉＧｅバッファ層６上に堆積させる。このようにしてＧｅが堆積することで得たＧｅ膜５を、ＧｅリッチＳｉＧｅバッファ層６上に形成する。本例では、ステップ４においてシリコンソースガスは流さないため、Ｇｅ膜５は、Ｇｅ濃度がほぼ１００％のＧｅ膜となる。
ステップ４に用いられるゲルマニウムソースガスとしては、ステップ３で用いたゲルマニウムソースガスと同じものを用いてよい。本例ではモノゲルマンを用いた。
また、ステップ４における成膜温度は、第１の実施形態においても説明したように、Ｇｅ膜５の結晶化を抑制するために、ゲルマニウムソースガスが熱分解する温度以上３００℃以下とする。本例ではＧｅ膜５の成膜温度を３００℃とした。
ステップ４の処理条件の一例は、
ＧｅＨ４流量 ： ７００ｓｃｃｍ
処 理 時 間： ５０ｍｉｎ
処 理 温 度： ３００℃
処 理 圧 力： １９９．９５Ｐａ（１．５Ｔｏｒｒ）
である。
＜インキュベーション時間＞
図１１はＳｉ上へのＧｅ膜、およびバッファ層６上へのＧｅ膜の、成膜時間と膜厚との関係を示す図である。
図１１に示すように、第１の実施形態に係る成膜方法により、高次シランシード層４上にＧｅ膜５を成膜した場合には、成膜温度３００℃のときのインキュベーション時間Ｔｉｎｃ３００は約３３ｍｉｎであった（図６参照）。これに対して、第３の実施形態に係る成膜方法により、Ｇｅ７０％：Ｓｉ３０％のＧｅリッチＳｉＧｅバッファ層６上にＧｅ膜５を成膜した場合には、成膜温度３００℃のときのインキュベーション時間Ｔｉｎｃ３００＊は約３ｍｉｎであった。なお、インキュベーション時間Ｔｉｎｃ３００＊は、次のようにして求めた。
成膜時間５０ｍｉｎのとき、Ｇｅ膜５の膜厚は、ＧｅリッチＳｉＧｅバッファ層６の膜厚を含めて約５２ｎｍであった。ＧｅリッチＳｉＧｅバッファ層６の膜厚分を差し引くと、成膜時間５０ｍｉｎのとき、Ｇｅ膜５の膜厚は約４２ｎｍである。第３の実施形態においては、Ｇｅ膜５を成膜する際の処理条件は、第１の実施形態と同じである。したがって、Ｇｅ膜５の成膜レートは、第１の実施形態と同じ０．８７ｎｍ／ｍｉｎであるとした。成膜時間５０ｍｉｎ、膜厚約４２ｎｍの交点から、傾き０．８７で直線を引き、膜厚０ｎｍの線に接する点をインキュベーション時間Ｔｉｎｃ３００＊とした。
このように、Ｇｅ膜５を成膜する前に、ＧｅリッチＳｉＧｅバッファ層６を形成する第３の実施形態によれば、ＧｅリッチＳｉＧｅバッファ層６を形成しない第１、第２の実施形態に比較して、Ｇｅ膜５のインキュベーション時間Ｔｉｎｃを短くすることができる。
＜Ｇｅ膜５の表面観察＞
図１２〜図１４はそれぞれ、Ｇｅ膜の表面を撮像した図面代用写真である。図１２は第１の実施形態に係るゲルマニウム膜の成膜方法により成膜したＧｅ膜５の表面、図１３は第２の実施形態に係るゲルマニウム膜の成膜方法により成膜したＧｅ膜５の表面、図１４は第３の実施形態に係るゲルマニウム膜の成膜方法により成膜したＧｅ膜５の表面を、それぞれ示している。
図１２に示すように、第１の実施形態により成膜温度３００℃で成膜したＧｅ膜５の表面には、明確な凹凸が視認される。表面ラフネスはＲｍｓ＝１．４７ｎｍである。
図１３に示すように、第２の実施形態により成膜温度２７５℃で成膜したＧｅ膜５の表面には、第１の実施形態に比較して凹凸が緩和されていることが視認される。表面ラフネスはＲｍｓ＝０．８９ｎｍである。
図１４に示すように、第３の実施形態により成膜温度３００℃で成膜したＧｅ膜５の表面には、明確な凹凸を視認することが困難である。表面の状態から、表面ラフネスはＲｍｓ＝０．８９未満であり、成膜温度４００℃のＧｅ：Ｓｉ＝７０％：３０％のＧｅリッチＳｉＧｅ膜の表面ラフネスＲｍｓ＝０．２７２ｎｍに限りなく近い値が得られている、と考えられる。
このように第３の実施形態によれば、第１、第２の実施形態に比較して、表面ラフネスＲｍｓを更に小さくすることができ、例えば、成膜温度４００℃、Ｇｅ濃度７０％で得られた表面ラフネスＲｍｓ＝０．２７２に迫る、あるいはそれよりも小さい表面ラフネスを持つＧｅ膜５を得ることができる。
このような表面ラフネスが小さいＧｅ膜５は、Ｓｉよりもキャリア移動度が高い、次世代のトランジスタのチャネル材として、特に有用である。
なお、第３の実施形態は、第１、第２の実施形態を否定するものではなく、例えば、表面ラフネスＲｍｓ＝１．４７ｎｍ〜０．８９ｎｍを許容できるプロセスであれば、第１、第２の実施形態も、例えば、トランジスタのチャネル材として有用に用いることができる。
（第４の実施形態）
図１５は、上記第３の実施形態に係るゲルマニウム膜の成膜方法の一例におけるガス供給およびパージ・排気のタイミングを示すタイミングチャートである。
図１５に示すように、第３の実施形態では、ステップ１において、アミノシランガスを成膜装置の処理室内に供給し、次いで、処理室内を不活性ガス、例えば、窒素（Ｎ２）ガスを用いてパージした後、処理室内を排気する（パージ・排気）。
次に、ステップ２において、ジシラン以上の高次シラン系ガスを処理室内に供給し、次いで、処理室内をパージ・排気する。
次に、ステップ３において、低次シラン系ガスとゲルマニウムソースガスとを処理室内に供給し、次いで、処理室内をパージ・排気する。
次に、ステップ４において、ゲルマニウムソースガスを処理室内に供給し、次いで、処理室内をパージ・排気する。
このように、第３の実施形態においては、ステップ１〜ステップ４を、例えば、パージ・排気工程を挟みつつ、互いに分離している。
しかしながら、例えば、ステップ３とステップ４とは、パージ・排気工程によって互いに分離される必要は必ずしもない。
図１６はこの発明の第４の実施形態に係るゲルマニウム膜の成膜方法の一例におけるガス供給およびパージ・排気のタイミングを示すタイミングチャートである。
図１６に示すように、第４の実施形態では、ステップ３において、低次シラン系ガスの供給量を徐々に下げ、最後は供給量を“０”とする。反対にゲルマニウムソースガスの供給量は徐々に上げ、最後はステップ４において用いられる供給量とする。
図１７は第４の実施形態に係るゲルマニウム膜の成膜方法に従って成膜されたＧｅ膜を持つウエハ１の断面図である。
図１７に示すように、第４の実施形態に従って成膜されたＧｅ膜５によれば、高次シランシード層４上に、Ｓｉ濃度とＧｅ濃度とが連続的に変化し、やがて互いに濃度が逆転する遷移的ＧｅリッチＳｉＧｅバッファ層６ａが形成される。Ｇｅ膜５は、遷移的ＧｅリッチＳｉＧｅバッファ層６ａの上に成膜される。
図１８Ａは、第４の実施形態に従って成膜されたＧｅ膜５を持つウエハ１の深さ方向の濃度プロファイルを示す図である。
図１８Ａに示すように、表面から深さ方向にかけてＧｅ濃度ほぼ１００％、Ｓｉ濃度がほぼ０％となる領域は、Ｇｅ膜５の領域である。深さ方向に進み、Ｇｅ濃度がほぼ１００％から低下し、反対にＳｉ濃度がほぼ０％から上昇しだす領域は、遷移的ＧｅリッチＳｉＧｅバッファ層６ａの領域である。さらに深さ方向に進み、Ｇｅ濃度がほぼ０％、Ｓｉ濃度がほぼ１００％となる領域は、高次シランシード層４やアミノシランシード層３の領域となる。アミノシランシード層３より下の領域については、図１８Ａにおいては省略する。
このように、第４の実施形態に従って成膜されたＧｅ膜５は、その下部の部分にＳｉ濃度とＧｅ濃度とが連続的に変化する、遷移的ＧｅリッチＳｉＧｅバッファ層６ａを有している。このように遷移的ＧｅリッチＳｉＧｅバッファ層６ａを有していても、第３の実施形態と同様に、第１、第２の実施形態に比較して、表面ラフネスＲｍｓを更に小さくすることができ、例えば、成膜温度４００℃、Ｇｅ濃度７０％で得られた表面ラフネスＲｍｓ＝０．２７２に迫る、あるいはそれよりも小さい表面ラフネスを持つＧｅ膜５を得ることができる、という利点を得ることができる。
参考までに、図１８Ｂに、上述した第３の実施形態に従って成膜されたＧｅ膜５を持つウエハ１の深さ方向の濃度プロファイルを示す。
図１８Ｂに示すように、第３の実施形態に従って成膜されたＧｅ膜５は、その下方の領域に、例えば、Ｓｉ濃度が３０％、Ｇｅ濃度が７０％に制御されたＧｅリッチＳｉＧｅバッファ層６を有している。
（第５の実施形態）
第５の実施形態は、上記第１〜第４の実施形態に係るゲルマニウム膜の成膜方法を実施することが可能な成膜装置の一例に関する。
図１９は第１〜第４の実施形態に係るゲルマニウム膜の成膜方法を実施することが可能な成膜装置の一例を概略的に示す断面図である。
図１９に示すように、成膜装置１００は、下端が開口された有天井の円筒体状の処理室１０１を有している。処理室１０１の全体は、例えば、石英により形成されている。処理室１０１内の天井には、石英製の天井板１０２が設けられている。処理室１０１の下端開口部には、例えば、ステンレススチールにより円筒体状に成形されたマニホールド１０３がＯリング等のシール部材１０４を介して連結されている。
マニホールド１０３は処理室１０１の下端を支持している。マニホールド１０３の下方からは、被処理体として複数枚、例えば、５０〜１００枚の半導体ウエハ、本例では、シリコンウエハ１を多段に載置可能な石英製のウエハボート１０５が処理室１０１内に挿入可能となっている。ウエハボート１０５は複数本の支柱１０６を有し、支柱１０６に形成された溝により複数枚のウエハ１が支持されるようになっている。
ウエハボート１０５は、石英製の保温筒１０７を介してテーブル１０８上に載置されている。テーブル１０８は、マニホールド１０３の下端開口部を開閉する、例えば、ステンレススチール製の蓋部１０９を貫通する回転軸１１０上に支持される。回転軸１１０の貫通部には、例えば、磁性流体シール１１１が設けられ、回転軸１１０を気密にシールしつつ回転可能に支持している。蓋部１０９の周辺部とマニホールド１０３の下端部との間には、例えば、Ｏリングよりなるシール部材１１２が介設されている。これにより処理室１０１内のシール性が保持されている。回転軸１１０は、例えば、ボートエレベータ等の昇降機構（図示せず）に支持されたアーム１１３の先端に取り付けられている。これにより、ウエハボート１０５および蓋部１０９等は、一体的に昇降されて処理室１０１内に対して挿脱される。
成膜装置１００は、処理室１０１内に、処理に使用するガスを供給する処理ガス供給機構１１４と、処理室１０１内に、不活性ガスを供給する不活性ガス供給機構１１５と、を有している。
処理ガス供給機構１１４は、アミノシラン系ガス供給源１１７ａ、ジシラン以上の高次シラン系ガス供給源１１７ｂ、低次シラン系ガス供給源１１７ｃ、およびゲルマニウムソースガス供給源１１７ｄを含んで構成されている。本例においては、アミノシラン系ガスにはＤＩＰＡＳ、高次シラン系ガスにはジシラン、低次シラン系ガスにはモノシラン、ゲルマニウムソースガスにはモノゲルマンを用いた。
不活性ガス供給機構１１５は、不活性ガス供給源１２０を含んで構成されている。不活性ガスはパージガス等に利用される。本例においては不活性ガスには窒素を用いた。
アミノシラン系ガス供給源１１７ａは流量制御器１２１ａ及び開閉弁１２２ａを介して、分散ノズル１２３ａに接続されている。同様に、ジシラン以上の高次シラン系ガス供給源１１７ｂは流量制御器１２１ｂ及び開閉弁１２２ｂを介して図示せぬ分散ノズル１２３ｂに、低次シラン系ガス供給源１１７ｃは流量制御器１２１ｃ及び開閉弁１２２ｃを介して図示せぬ分散ノズル１２３ｃに、ゲルマニウムソースガス供給源１１７ｄは流量制御器１２１ｄ及び開閉弁１２２ｄを介して分散ノズル１２３ｄに、それぞれ接続されている。
分散ノズル１２３ａ〜１２３ｄは石英管よりなり、マニホールド１０３の側壁を内側へ貫通して上方向へ屈曲されて垂直に延びる。分散ノズル１２３ａ〜１２３ｄの垂直部分には、複数のガス吐出孔１２４ａ〜１２４ｄが所定の間隔を隔てて形成されている。アミノシラン系ガス、ジシラン以上の高次シラン系ガス、低次シラン系ガス、およびゲルマニウムソースガスはそれぞれ、ガス吐出孔１２４ａ〜１２４ｄから処理室１０１内に向けて水平方向に略均一に吐出される。
不活性ガス供給源１２０は流量制御器１２１ｅ及び開閉弁１２２ｅを介して、ノズル１２８に接続されている。ノズル１２８は、マニホールド１０３の側壁を貫通し、その先端から不活性ガスを処理室１０１内に水平方向に向けて吐出させる。
処理室１０１内の、分散ノズル１２３ａ〜１２３ｄと反対側の部分には、処理室１０１内を排気するための排気口１２９が設けられている。排気口１２９は処理室１０１の側壁を上下方向へ削りとることによって細長く形成されている。処理室１０１の排気口１２９に対応する部分には、排気口１２９を覆うように断面がコの字状に成形された排気口カバー部材１３０が溶接により取り付けられている。排気口カバー部材１３０は、処理室１０１の側壁に沿って上方に延びており、処理室１０１の上方にガス出口１３１を規定している。ガス出口１３１には、真空ポンプ等を含む排気機構１３２が接続される。排気機構１３２は、処理室１０１内を排気することで処理に使用した処理ガスの排気、及び処理室１０１内の圧力を処理に応じた処理圧力とする。
処理室１０１の外周には筒体状の加熱装置１３３が設けられている。加熱装置１３３は、処理室１０１内に供給されたガスを活性化するとともに、処理室１０１内に収容された被処理体、本例ではウエハ１を加熱する。
成膜装置１００の各部の制御は、例えば、マイクロプロセッサ（コンピュータ）からなるコントローラ１５０により行われる。コントローラ１５０には、ユーザーインターフェース１５１が接続されている。ユーザーインターフェース１５１は、オペレータが成膜装置１００を管理するために、コマンドの入力操作等を行うためのタッチパネルディスプレイやキーボードなどを含む入力部、および成膜装置１００の稼働状況を可視化して表示するディスプレイなどを含む表示部が備えられている。
コントローラ１５０には記憶部１５２が接続されている。記憶部１５２は、成膜装置１００で実施される各種処理をコントローラ１５０の制御にて実現するための制御プログラムや、処理条件に応じて成膜装置１００の各構成部に処理を実施させるためのプログラムすなわちレシピが格納される。レシピは、例えば、記憶部１５２の中の記憶媒体に記憶される。記憶媒体は、ハードディスクや半導体メモリであってもよいし、ＣＤ-ＲＯＭ、ＤＶＤ、フラッシュメモリ等の可搬性のものであってもよい。また、他の装置から、例えば専用回線を介してレシピを適宜伝送させるようにしてもよい。レシピは、必要に応じて、ユーザーインターフェース１５１からの指示等にて記憶部１５２から読み出され、読み出されたレシピに従った処理をコントローラ１５０が実施することで、成膜装置１００は、コントローラ１５０の制御のもと、所望の処理が実施される。
本例では、コントローラ１５０の制御のもと、上記第１〜第４の実施形態に係るゲルマニウム膜の成膜方法を実施する。このように、上記第１〜第４の実施形態に係るゲルマニウム膜の成膜方法は、図１９に示すような成膜装置１００によって実施することができる。
以上、この発明をいくつかの実施形態に従って説明したが、この発明は、上記いくつかの実施形態に限定されることは無く、その趣旨を逸脱しない範囲で種々変形可能である。
例えば、上記実施形態においては、処理条件を具体的に例示したが、処理条件は、上記具体的な例示に限られるものではない。処理条件は、例えば、被処理体を収容する処理室の容積や、処理圧力の変更等に応じて変更することが可能である。
また、Ｇｅ膜５が成膜される下地としては、ＳｉＯ２膜２を例示したが、下地は、ＳｉＯ２膜２に限られるものではない。例えば、シリコン窒化物膜であっても良いし、チタンナイトライド膜、炭素膜、金属膜であってもよい。
また、第１、第２の実施形態におけるアミノシランシード層３および高次シランシード層４を形成する際の処理条件は、第３の実施形態において説明したアミノシランシード層３および高次シランシード層４を形成する際の処理条件と同じでよい。
なお、アミノシランシード層３上に、高次シランシード層４をさらに形成することによる利点は、アミノシランシード層３上にＧｅ膜５を成膜する場合に比較して、成膜されるＧｅ膜５の膜厚の面内均一性が向上することである。
また、アミノシラン系ガスとしては、分子式中のシリコン（Ｓｉ）が１つとなるものに限られるものではなく、分子式中のシリコンが２つとなるもの、例えば、ヘキサキス（エチルアミノ）ジシラン（Ｃ１２Ｈ３６Ｎ６Ｓｉ２）などの高次アミノシラン系ガスも用いることができる。
さらに、高次アミノシラン系ガスの例としては、ヘキサキス（エチルアミノ）ジシランの他、下記の式（Ａ）、（Ｂ）により表示される物質も用いることができる。
（（Ｒ１Ｒ２）Ｎ）ｎＳｉＸＨ２Ｘ＋２-ｎ-ｍ（Ｒ３）ｍ …（Ａ）、又は
（（Ｒ１Ｒ２）Ｎ）ｎＳｉＸＨ２Ｘ-ｎ-ｍ（Ｒ３）ｍ …（Ｂ）
ただし、（Ａ）および（Ｂ）式において、
ｎはアミノ基の数で１〜６の自然数
ｍはアルキル基の数で０および１〜５の自然数
Ｒ１、Ｒ２、Ｒ３＝ＣＨ３、Ｃ２Ｈ５、Ｃ３Ｈ７
Ｒ１＝Ｒ２＝Ｒ３、又は同じでなくてもよい
Ｒ３＝Ｃｌでもよい
Ｘは２以上の自然数
の式で表わされるシリコンのアミノ化合物を挙げることができる。そして、上記（Ａ）式、および上記（Ｂ）式で表わされるシリコンのアミノ化合物を少なくとも一種類含むガスを、ステップ１において使用される処理ガスとして選ぶことができる。
上記（Ａ）式で表わされる高次アミノシラン系ガスの例としては、
ジイソプロピルアミノジシラン（Ｓｉ２Ｈ５Ｎ（ｉＰｒ）２）
ジイソプロピルアミノトリシラン（Ｓｉ３Ｈ７Ｎ（ｉＰｒ）２）
ジイソプロピルアミノクロロジシラン（Ｓｉ２Ｈ４ＣｌＮ（ｉＰｒ）２）
ジイソプロピルアミノクロロトリシラン（Ｓｉ３Ｈ６ＣｌＮ（ｉＰｒ）２）
等を挙げることができる。処理ガスは、これらのガスの中から、少なくとも一つを選ぶことができる。
また、上記（Ｂ）式で表わされる高次アミノシラン系ガスの例としては、
ジイソプロピルアミノシクロトリシラン（Ｓｉ３Ｈ５Ｎ（ｉＰｒ）２）
ジイソプロピルアミノクロロシクロトリシラン（Ｓｉ３Ｈ４ＣｌＮ（ｉＰｒ）２）
等を挙げることができる。処理ガスは、これらのガスの中から、少なくとも一つを選ぶことができる。
アミノシランシード層３に高次アミノシラン系ガスを用いると、例えば、低次アミノシラン系ガスを用いる場合に比較して、例えば、Ｇｅ膜５の膜厚を薄くした場合に、Ｇｅ膜５へのピンホールの発生を抑制できる、という利点を得ることができる。
その他、この発明はその要旨を逸脱しない範囲で様々に変形することができる。
１…シリコンウエハ
２…シリコン酸化物膜
３…アミノシランシード層
４…高次シランシード層
５…ゲルマニウム膜

Claims (17)

  1. 被処理体の被処理面上にゲルマニウム膜を成膜するゲルマニウム膜の成膜方法であって、
    (１) 前記被処理体が収容された処理室内に、アミノシラン系ガスを供給する工程と、
    (２) 前記処理室内に、ジシラン以上の高次シラン系ガスを供給する工程と、
    (３) 前記処理室内に、ゲルマニウムソースガスを供給する工程と
    を備え、
    前記(３)工程における処理温度を、ゲルマニウムソースガスが熱分解する温度以上３００℃以下とすることを特徴とするゲルマニウム膜の成膜方法。
  2. 前記(１)工程は、前記被処理体の被処理面上に、アミノシランシード層を形成する工程であり、
    前記(２)工程は、シード層上に、高次シランシード層を形成する工程であり、
    前記(３)工程は、前記高次シランシード層上に、ゲルマニウム膜を形成する工程であることを特徴とする請求項１に記載のゲルマニウム膜の成膜方法。
  3. 前記(３)工程における処理温度を、ゲルマニウムソースガスが熱分解する温度以上２７５℃以下とすることを特徴とする請求項１又は請求項２に記載のゲルマニウム膜の成膜方法。
  4. 前記ゲルマニウム膜のゲルマニウム濃度は、７０％を超え１００％以下に制御されることを特徴とする請求項２又は請求項３に記載のゲルマニウム膜の成膜方法。
  5. 前記ゲルマニウム膜のゲルマニウム濃度は、８０％以上１００％以下に制御されることを特徴とする請求項２又は請求項３に記載のゲルマニウム膜の成膜方法。
  6. 被処理体の被処理面上にゲルマニウム膜を成膜するゲルマニウム膜の成膜方法であって、
    (１) 前記被処理体が収容された処理室内に、アミノシラン系ガスを供給する工程と、
    (２) 前記処理室内に、ジシラン以上の高次シラン系ガスを供給する工程と、
    (３) 前記処理室内に、シリコンソースガスとゲルマニウムソースガスとを供給する工程と、
    (４) 前記処理室内に、ゲルマニウムソースガスを供給する工程と
    を備えることを特徴とするゲルマニウム膜の成膜方法。
  7. 前記(１)工程は、前記被処理体の被処理面上に、アミノシランシード層を形成する工程であり、
    前記(２)工程は、シード層上に、高次シランシード層を形成する工程であり、
    前記(３)工程は、高次シランシード層上に、ゲルマニウムリッチのシリコン含有ゲルマニウムバッファ層を形成する工程であり、
    前記(４)工程は、前記シリコン含有ゲルマニウムバッファ層上に、ゲルマニウム膜を形成する工程であることを特徴とする請求項６に記載のゲルマニウム膜の成膜方法。
  8. 前記シリコン含有ゲルマニウムバッファ層のゲルマニウム濃度は、６０％以上８０％未満に制御されることを特徴とする請求項７に記載のゲルマニウム膜の成膜方法。
  9. 前記シリコン含有ゲルマニウムバッファ層のゲルマニウム濃度は、６０％以上７０％以下に制御されることを特徴とする請求項７に記載のゲルマニウム膜の成膜方法。
  10. 前記(４)工程における処理温度を、ゲルマニウムソースガスが熱分解する温度以上３００℃以下とすることを特徴とする請求項６から請求項９のいずれか一項に記載のゲルマニウム膜の成膜方法。
  11. 前記(４)工程における処理温度を、ゲルマニウムソースガスが熱分解する温度以上２７５℃以下とすることを特徴とする請求項６から請求項９のいずれか一項に記載のゲルマニウム膜の成膜方法。
  12. 前記ゲルマニウム膜のゲルマニウム濃度は、７０％を超え１００％以下に制御されることを特徴とする請求項７から請求項１１のいずれか一項に記載のゲルマニウム膜の成膜方法。
  13. 前記ゲルマニウム膜のゲルマニウム濃度は、８０％以上１００％以下に制御されることを特徴とする請求項７から請求項１１のいずれか一項に記載のゲルマニウム膜の成膜方法。
  14. 前記アミノシラン系ガスは、
    ＢＡＳ（ブチルアミノシラン）
    ＢＴＢＡＳ（ビスターシャリブチルアミノシラン）
    ＤＭＡＳ（ジメチルアミノシラン）
    ＢＤＭＡＳ（ビスジメチルアミノシラン）
    ３ＤＭＡＳ（トリスジメチルアミノシラン）
    ＤＥＡＳ（ジエチルアミノシラン）
    ＢＤＥＡＳ（ビスジエチルアミノシラン）
    ＤＰＡＳ（ジプロピルアミノシラン）
    ＤＩＰＡＳ（ジイソプロピルアミノシラン）
    （（Ｒ１Ｒ２）Ｎ）ｎＳｉＸＨ２Ｘ＋２-ｎ-ｍ（Ｒ３）ｍ …（Ａ）
    （（Ｒ１Ｒ２）Ｎ）ｎＳｉＸＨ２Ｘ-ｎ-ｍ（Ｒ３）ｍ …（Ｂ）
    ただし、前記（Ａ）および前記（Ｂ）式において、
    ｎはアミノ基の数で１〜６の自然数
    ｍはアルキル基の数で０および１〜５の自然数
    Ｒ１、Ｒ２、Ｒ３ ＝ ＣＨ３、Ｃ２Ｈ５、Ｃ３Ｈ７
    Ｒ１、Ｒ２、Ｒ３は互いに同じであっても異なっていてもよい
    Ｘは２以上の自然数
    から選ばれることを特徴とする請求項１から請求項１３のいずれか一項に記載のゲルマニウム膜の成膜方法。
  15. 前記ジシラン以上の高次シラン系ガスが、
    Ｓｉ２Ｈ６
    ＳｉｍＨ２ｍ＋２（ただし、ｍは３以上の自然数）の式で表されるシリコンの水素化物、及び
    ＳｉｎＨ２ｎ（ただし、ｎは３以上の自然数）の式で表されるシリコンの水素化物
    の少なくとも一つを含むガスから選ばれることを特徴とする請求項１から請求項１４のいずれか一項に記載のゲルマニウム膜の成膜方法。
  16. 前記ＳｉｍＨ２ｍ＋２（ただし、ｍは３以上の自然数）の式で表されるシリコンの水素化物が、
    トリシラン（Ｓｉ３Ｈ８）
    テトラシラン（Ｓｉ４Ｈ１０）
    ペンタシラン（Ｓｉ５Ｈ１２）
    ヘキサシラン（Ｓｉ６Ｈ１４）
    ヘプタシラン（Ｓｉ７Ｈ１６）
    の少なくとも一つから選ばれ、
    前記ＳｉｎＨ２ｎ（ただし、ｎは３以上の自然数）の式で表されるシリコンの水素化物が、
    シクロトリシラン（Ｓｉ３Ｈ６）
    シクロテトラシラン（Ｓｉ４Ｈ８）
    シクロペンタシラン（Ｓｉ５Ｈ１０）
    シクロヘキサシラン（Ｓｉ６Ｈ１２）
    シクロヘプタシラン（Ｓｉ７Ｈ１４）
    の少なくともいずれか一つから選ばれることを特徴とする請求項１５に記載のゲルマニウム膜の成膜方法。
  17. 被処理体の被処理面上にゲルマニウム膜を成膜する成膜装置であって、
    前記被処理体を収容する処理室と、
    前記処理室内に、アミノシラン系ガス、ジシラン以上の高次シラン系ガス、シリコンソースガス、およびゲルマニウムソースガスを供給するガス供給機構と、
    前記処理室内を加熱する加熱装置と、
    前記処理室内を排気する排気装置と、
    前記ガス供給機構、前記加熱装置、前記排気装置を制御するコントローラと、を備え、
    前記コントローラが、前記処理室内において、請求項１から請求項１６のいずれか一項に記載されたゲルマニウム膜の成膜方法が前記被処理体に対して実施されるように、前記ガス供給機構、前記加熱装置、前記排気装置を制御することを特徴とする成膜装置。
JP2014164183A 2014-08-12 2014-08-12 ゲルマニウム膜の成膜方法および成膜装置 Active JP6258813B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2014164183A JP6258813B2 (ja) 2014-08-12 2014-08-12 ゲルマニウム膜の成膜方法および成膜装置
KR1020150108966A KR101913461B1 (ko) 2014-08-12 2015-07-31 게르마늄 막의 성막 방법 및 성막 장치
US14/816,584 US9607830B2 (en) 2014-08-12 2015-08-03 Method of forming germanium film and apparatus therefor
TW104125874A TWI609982B (zh) 2014-08-12 2015-08-10 鍺膜之成膜方法及成膜裝置
CN201510494158.3A CN105369212B (zh) 2014-08-12 2015-08-12 锗膜的成膜方法和成膜装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014164183A JP6258813B2 (ja) 2014-08-12 2014-08-12 ゲルマニウム膜の成膜方法および成膜装置

Publications (2)

Publication Number Publication Date
JP2016040794A true JP2016040794A (ja) 2016-03-24
JP6258813B2 JP6258813B2 (ja) 2018-01-10

Family

ID=55302672

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014164183A Active JP6258813B2 (ja) 2014-08-12 2014-08-12 ゲルマニウム膜の成膜方法および成膜装置

Country Status (5)

Country Link
US (1) US9607830B2 (ja)
JP (1) JP6258813B2 (ja)
KR (1) KR101913461B1 (ja)
CN (1) CN105369212B (ja)
TW (1) TWI609982B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017224693A (ja) * 2016-06-15 2017-12-21 株式会社日立国際電気 半導体装置の製造方法、基板処理装置、およびプログラム

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108573851B (zh) * 2017-03-08 2021-05-07 上海新昇半导体科技有限公司 自对准晶种层及自对准薄膜的制备方法
CN108573852A (zh) * 2017-03-08 2018-09-25 上海新昇半导体科技有限公司 具有原子级平整表面的薄膜的制备方法
JP6952620B2 (ja) * 2018-02-23 2021-10-20 東京エレクトロン株式会社 シリコン膜またはゲルマニウム膜またはシリコンゲルマニウム膜を成膜する方法および装置
US11551736B2 (en) * 2020-07-30 2023-01-10 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for fabricating the same

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009164281A (ja) * 2007-12-28 2009-07-23 Fujitsu Microelectronics Ltd 半導体装置の製造方法
JP2013082986A (ja) * 2011-09-30 2013-05-09 Tokyo Electron Ltd 薄膜の形成方法及び成膜装置
JP2013095945A (ja) * 2011-10-28 2013-05-20 Tokyo Electron Ltd シード層の形成方法及びシリコン含有薄膜の成膜方法
JP2013181231A (ja) * 2012-03-02 2013-09-12 Tokyo Electron Ltd ゲルマニウム薄膜の成膜方法
JP2014138073A (ja) * 2013-01-16 2014-07-28 Tokyo Electron Ltd シリコン酸化物膜の成膜方法
JP2015126161A (ja) * 2013-12-27 2015-07-06 東京エレクトロン株式会社 凹部を充填する方法及び処理装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7273818B2 (en) 2003-10-20 2007-09-25 Tokyo Electron Limited Film formation method and apparatus for semiconductor process
JP4982355B2 (ja) 2004-02-27 2012-07-25 エーエスエム アメリカ インコーポレイテッド ゲルマニウム膜の形成方法
KR100763916B1 (ko) 2006-06-21 2007-10-05 삼성전자주식회사 ＧｅＳｂＴｅ 박막의 제조방법 및 이를 이용한 상변화메모리 소자의 제조방법
JP2008071814A (ja) 2006-09-12 2008-03-27 Fujitsu Ltd 半導体装置及びその製造方法
CN101866834B (zh) * 2009-12-11 2011-09-14 清华大学 高Ge组分SiGe材料的方法
JP5947710B2 (ja) * 2012-12-27 2016-07-06 東京エレクトロン株式会社 シード層の形成方法、シリコン膜の成膜方法および成膜装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009164281A (ja) * 2007-12-28 2009-07-23 Fujitsu Microelectronics Ltd 半導体装置の製造方法
JP2013082986A (ja) * 2011-09-30 2013-05-09 Tokyo Electron Ltd 薄膜の形成方法及び成膜装置
JP2013095945A (ja) * 2011-10-28 2013-05-20 Tokyo Electron Ltd シード層の形成方法及びシリコン含有薄膜の成膜方法
JP2013181231A (ja) * 2012-03-02 2013-09-12 Tokyo Electron Ltd ゲルマニウム薄膜の成膜方法
JP2014138073A (ja) * 2013-01-16 2014-07-28 Tokyo Electron Ltd シリコン酸化物膜の成膜方法
JP2015126161A (ja) * 2013-12-27 2015-07-06 東京エレクトロン株式会社 凹部を充填する方法及び処理装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017224693A (ja) * 2016-06-15 2017-12-21 株式会社日立国際電気 半導体装置の製造方法、基板処理装置、およびプログラム

Also Published As

Publication number Publication date
US20160049298A1 (en) 2016-02-18
CN105369212A (zh) 2016-03-02
JP6258813B2 (ja) 2018-01-10
KR101913461B1 (ko) 2018-10-30
KR20160019859A (ko) 2016-02-22
TW201619423A (zh) 2016-06-01
US9607830B2 (en) 2017-03-28
CN105369212B (zh) 2019-07-09
TWI609982B (zh) 2018-01-01

Similar Documents

Publication Publication Date Title
JP4967066B2 (ja) アモルファスシリコン膜の成膜方法および成膜装置
KR101813312B1 (ko) 실리콘막의 성막 방법, 박막의 성막 방법 및 단면 형상 제어 방법
JP5689398B2 (ja) 窒化シリコン膜の成膜方法及び成膜装置
JP6258813B2 (ja) ゲルマニウム膜の成膜方法および成膜装置
JP5925673B2 (ja) シリコン膜の成膜方法および成膜装置
KR101682747B1 (ko) 시드층의 형성 방법, 실리콘막의 성막 방법 및 성막 장치
JP5827384B2 (ja) アモルファスシリコン膜の成膜方法および成膜装置
JP6175541B2 (ja) シード層の形成方法、シリコン膜の成膜方法および成膜装置
JP2012138492A (ja) カーボン膜上への酸化物膜の成膜方法及び成膜装置
JP6322305B2 (ja) 薄膜の成膜方法
JP6247181B2 (ja) シリコン又はゲルマニウム又はシリコンゲルマニウム膜の成膜方法および成膜装置
JP2015065447A (ja) 薄膜の形成方法及び成膜装置
JP2015146430A (ja) アモルファスシリコン膜の成膜方法および成膜装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170126

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170627

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170822

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20171205

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20171207

R150 Certificate of patent or registration of utility model

Ref document number: 6258813

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250