TWI609982B - 鍺膜之成膜方法及成膜裝置 - Google Patents

鍺膜之成膜方法及成膜裝置 Download PDF

Info

Publication number
TWI609982B
TWI609982B TW104125874A TW104125874A TWI609982B TW I609982 B TWI609982 B TW I609982B TW 104125874 A TW104125874 A TW 104125874A TW 104125874 A TW104125874 A TW 104125874A TW I609982 B TWI609982 B TW I609982B
Authority
TW
Taiwan
Prior art keywords
film
germanium
forming
silane
processing chamber
Prior art date
Application number
TW104125874A
Other languages
English (en)
Other versions
TW201619423A (zh
Inventor
岡田充弘
Original Assignee
東京威力科創股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 東京威力科創股份有限公司 filed Critical 東京威力科創股份有限公司
Publication of TW201619423A publication Critical patent/TW201619423A/zh
Application granted granted Critical
Publication of TWI609982B publication Critical patent/TWI609982B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/02—Pretreatment of the material to be coated
    • C23C16/0272—Deposition of sub-layers, e.g. to promote the adhesion of the main coating
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/02—Pretreatment of the material to be coated
    • C23C16/0272—Deposition of sub-layers, e.g. to promote the adhesion of the main coating
    • C23C16/029—Graded interfaces
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45563—Gas nozzles
    • C23C16/45578—Elongated nozzles, tubes with holes
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/52—Controlling or regulating the coating process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

一種鍺膜之成膜方法，於被處理體之被處理面上形成鍺膜，其包含下述步驟：(1)對收容該被處理體之處理室內，供給胺基矽烷系氣體之步驟；(2)對該處理室內，供給二矽烷以上之高次矽烷系氣體之步驟；及(3)對該處理室內，供給鍺源氣體之步驟；將該(3)步驟中之處理溫度，設為該鍺源氣體產生熱分解之溫度以上、300℃以下。

Description

鍺膜之成膜方法及成膜裝置
本發明係關於鍺膜之成膜方法及成膜裝置。
近年來，對於半導體積體電路裝置，要求動作高速化。動作高速化主要藉由電晶體等半導體元件之微縮化、配線之低電阻化、層間絕緣膜之低介電常數化等而達成。然而，利用此等技術所達成之動作高速化，逐漸達到極限。
因此，為了達成更進一步之動作高速化，有人提案“通道之載子移動率改善”。半導體積體電路裝置所使用之半導體，主要為矽(Si)。可將電晶體之通道置換為載子移動率較Si為高之半導體材料。而作為如此之通道材料，以鍺化矽(SiGe)或鍺(Ge)受到矚目。
例如，電子移動率μn在Si中為μn≒1450～1600(cm2 ／V・s)；在Ge中為μn≒3900(cm2 ／V・s)。又，電洞移動率μp在Si中為μp≒430～505(cm2 ／V・s)；在Ge中為μp≒1900(cm2 ／V・s)。
【發明欲解決之問題】
如上所述，Ge相較於Si，不論電子移動率或電洞移動率皆較高。因此，Ge或者含高濃度Ge之富Ge的SiGe，可望成為下一世代之通道材料。
另一方面，通道材料之重要評價項目之一為表面平整度。表面平整度若未控制在可容許範圍內，則即使為載子移動率優良之材料，亦會造成因表面凹凸所導致之載子散射等問題，而難以用為通道材料。
又，半導體積體電路裝置之微縮化亦日益進展。即使於μm等級為充分滿足要求之表面平整度，有時於nm等級中因太粗而變得無法滿足要求。於目前日益微縮化之半導體積體電路裝置中，以現狀之Ge膜或富Ge的SiGe膜之表面平整度，並無法獲得讓製造者滿意之值。亦即，nm等級之Ge膜或富鍺之SiGe膜，難以表面平整度良好地成膜在如SiO2 、SiN、C、金屬等基底上。
本發明旨在提供一種鍺膜之成膜方法及可實施該成膜方法之成膜裝置，該鍺膜之成膜方法可將含高濃度Ge之富Ge的SiGe膜、或Ge膜，表面平整度良好地形成於被處理體之被處理面上。 【解決問題之方法】
本發明之第1態樣之鍺膜之成膜方法，其為於被處理體之被處理面上形成鍺膜之鍺膜之成膜方法，其包含下述步驟：(1)對收容該被處理體之處理室內，供給胺基矽烷系氣體之步驟；(2)對該處理室內，供給二矽烷以上之高次矽烷系氣體之步驟；及(3)對該處理室內，供給鍺源氣體之步驟；將該(3)步驟中之處理溫度，設為該鍺源氣體產生熱分解之溫度以上、300℃以下。
本發明之第2態樣之鍺膜之成膜方法，其為於被處理體之被處理面上形成鍺膜之鍺膜之成膜方法，其包含下述步驟：(1)對收容該被處理體之處理室內，供給胺基矽烷系氣體之步驟；(2)對該處理室內，供給二矽烷以上之高次矽烷系氣體之步驟；(3)對該處理室內，供給矽源氣體與鍺源氣體之步驟；及(4)對該處理室內，供給該鍺源氣體之步驟。
本發明之第3態樣之成膜裝置，其係於被處理體之被處理面上形成鍺膜之成膜裝置，其具備：處理室，收容該被處理體；氣體供給機構，對該處理室內，供給胺基矽烷系氣體、二矽烷以上之高次矽烷系氣體、矽源氣體、及鍺源氣體；加熱裝置，將該處理室內加熱；排氣裝置，使該處理室內排氣；及控制器，控制該氣體供給機構、該加熱裝置及該排氣裝置；該控制器控制該氣體供給機構、該加熱裝置及該排氣裝置，俾使得「於該處理室內，對該被處理體實施上述第1或第2態樣之鍺膜之成膜方法」。
以下，參考圖式，說明本發明之數種實施形態。又，於所有圖中，對於共同部分賦予共同之參考符號。於以下詳細說明中，為了能充分理解本發明，提供許多具體詳述。然而，即使無如此詳細之說明，熟悉該技藝者當可完成本發明係顯而易見。於其他例中，為避免難以理解各種實施形態，對於周知方法、順序、系統或構成要件，未進一步詳述。 (第1實施形態) ＜成膜方法＞
圖1係具有使用本發明之第1實施形態之鍺膜之成膜方法所形成之鍺膜的被處理體之剖面圖。
如圖1所示，於被處理體(例如矽晶圓1(以下簡稱晶圓)上，形成矽氧化物膜2(以下稱SiO2 膜)。於本例中，SiO2膜2為形成有鍺膜(以下稱Ge膜)之基底(被處理面)。於SiO2 膜2上，依序形成：胺基矽烷種晶層3，使用胺基矽烷系氣體而形成；及高次矽烷種晶層4，使用二矽烷以上之高次矽烷系氣體而形成。於高次矽烷種晶層4上形成Ge膜5。本例之Ge膜5為Ge濃度為如超過70%富Ge的SiGe膜，或為Ge濃度為約100%之實質的Ge膜。
第1實施形態之鍺膜5之成膜方法如下所述。首先，例如，將表面形成SiO2 膜2之晶圓1，收容於成膜裝置之處理室(後述)內。
其次，對收容晶圓1之處理室內，供給胺基矽烷系氣體。藉此，於晶圓1之被處理面上(本例中為SiO2 膜2上)，吸附胺基矽烷系氣體，而形成胺基矽烷種晶層3。
其次，對上述處理室內，供給二矽烷以上之高次矽烷系氣體。藉此，於胺基矽烷種晶層3上，形成薄層狀之高次矽烷種晶層4。
其次，對上述處理室內，供給鍺源氣體+矽源氣體，或僅供給鍺源氣體。藉此，於高次矽烷種晶層4上，形成Ge膜5。
圖2係依Ge膜5之各成膜溫度所示之Ge膜5中的Ge濃度與表面平整度Rms之關係圖。
如圖2所示，隨著Ge膜5中之Ge濃度變高，Ge膜5之表面平整度Rms(Rms為均方根粗糙度)有變大傾向。例如，若Ge膜5中之Ge濃度為70%以下，則如成膜溫度為400℃時Rms＝0.272nm所示，Ge膜5之表面凹凸小，Ge膜5之平坦性良好。
然而，當Ge濃度超過70%而接近100%時，表面平整度Rms值隨之變大，Ge膜5之平坦性逐漸惡化。此傾向於成膜溫度400℃、350℃、300℃中之任一情形時亦為如此。
本例之Ge膜5如亦可用為通道材料，故使其表面凹凸盡可能地小，而對於Ge濃度則設為超過70%，最好設為80%以上～100%以下。
從圖2可看出另一傾向。此傾向為：Ge膜5之成膜溫度愈低，愈可使表面平整度Rms變小。此係因Ge膜5之成膜溫度若較高，則於成膜中Ge之結晶化順利進展，而成長出多量結晶粒大之結晶。若成長出多量之大結晶，則因為結晶粒方向之差異，使得於Ge膜5表面產生凹凸，而使表面平整度變大。
相對於此，若將Ge膜5之成膜溫度抑制於較低溫度，則可抑制成膜中之Ge之結晶化，而不易形成大的結晶。結果，推測可使Ge膜5之表面凹凸變小。
基於如上見解，依據第1實施形態之鍺膜之成膜方法，將Ge膜5之成膜溫度設為：使鍺源氣體產生熱分解之溫度以上、300℃以下。藉此，可於基底上平坦性良好地形成含高濃度Ge之富Ge的SiGe膜5(例如，Ge濃度高於70%最好為80%以上之富Ge的SiGe膜5)或實質的Ge膜5。 (第2實施形態)
如前所述，第1實施形態中，藉由將Ge膜5之成膜溫度設為鍺源氣體產生熱分解之溫度以上、300℃以下，而即使於如Ge濃度約為100%之情形時，亦可得到表面平整度Rms＝1.47nm以下之具有良好平坦性之Ge膜5。
於現有之半導體積體電路裝置中，於使用Ge膜之情形時，即使表面平整度Rms＝1.47nm亦可容許，但隨著往後半導體積體電路裝置之微縮化進展，則如使用Ge濃度約100%之實質的Ge膜時，則相當可能要求Rms＝1nm以下。
因此，於第2實施形態中，為了更進一步改善表面平整度Rms，而使Ge膜5之成膜溫度從300℃降至275℃。此結果示於圖3。
圖3係依Ge膜5之各成膜溫度所示之Ge膜5中的Ge濃度與表面平整度Rms之關係圖。
如圖3所示，當使Ge膜5(本例中Ge濃度為100%之Ge膜)之成膜溫度降至275℃，則表面平整度降至Rms＝0.89nm。
如此，若使Ge膜5之成膜溫度更為降低，將其設為鍺源氣體產生熱分解之溫度以上、275℃以下，例如，即使Ge濃度為約100%之Ge膜，亦可得到表面平整度Rms＝1nm以下之具有更良好平坦性之Ge膜5。 (第3實施形態)
圖4係依Ge膜5之各成膜溫度所示之Ge膜5中的Ge濃度與表面平整度Rms之關係圖。
於第2實施形態中，藉由使Ge膜5之成膜溫度較第1實施形態更為降低，而即使於如Ge濃度為約100%之Ge膜5之情形時，亦可得到表面平整度Rms＝1nm以下之如Rms＝0.89nm之具有良好平坦性之Ge膜5。
第3實施形態旨在使表面平整度Rms為更小，而得到具有接近如圖4所示之以成膜溫度400℃、Ge濃度70%所得之表面平整度Rms＝0.272nm或較其為小之表面平整度之Ge膜5。
而為了達到僅以如此般調整成膜溫度而無法達成之更小表面平整度，本案發明人研究了成膜溫度300℃之Ge膜與成膜溫度275℃之Ge膜之物理性質。
圖5係成膜溫度300℃之Ge膜與成膜溫度275℃之Ge膜的成膜率與表面平整度Rms間之關係圖；圖6係成膜溫度300℃之Ge膜與成膜溫度275℃之Ge膜的成膜時間與膜厚之關係圖。
如圖5所示，成膜溫度300℃之Ge膜之Si膜上之成膜率為0.87nm／min，成膜溫度275℃之Ge膜之Si膜上之成膜率為0.22nm／min。如圖5中之記號「◆」所示，表面平整度Rms於成膜溫度300℃時為1.47nm，於成膜溫度275℃時為0.89nm。
又，如圖6所示，於成膜溫度300℃下，約60min之對Si膜上之成膜可得到約25nm膜厚之Ge膜；而約70min之對Si膜上之成膜則可得到約34nm膜厚之Ge膜。成膜率如圖5所示，為0.87nm／min。同樣地，於成膜溫度275℃下，約180min之對Si膜上之成膜可得到約30nm膜厚之Ge膜。於圖6中，膜厚為約180min中僅1點之繪圖，但其成膜率如圖5所示，為0.22nm／min。
從圖6之結果可推知：成膜溫度300℃之Ge膜之保溫時間Tinc300為約33min；成膜溫度275℃之Ge膜之保溫時間Tinc275為約40min。
為了改善Ge膜5之表面平整度，最好縮短保溫時間Tinc。例如，若可使成膜溫度300℃之Ge膜之保溫時間Tinc300為約未達33min，則Ge膜之表面平整度Rms應可成為小於1.47nm。同樣地，成膜溫度275℃之Ge膜亦為如此，若使保溫時間Tinc275為約未達40min，則Ge膜之表面平整度Rms應可成為小於0.89nm。此係基於如下機制。
圖7A～圖7E係保溫時間Tinc為較長之情形時之核成長概略圖，圖8A～圖8C係保溫時間Tinc為較短之情形時之核成長概略圖。 ＜保溫時間Tinc為較長之情形時＞
保溫時間Tinc為較長之情形時，如圖7A所示，最先於基底10上產生之核11稀疏，於核11間，有寬廣的間隙。
其後，隨著時間經過，如圖7B所示，產生的核11成長，且於間隙產生新的核11。如圖7C～圖7D所示，隨著核11之成長、新的核11重複產生，核11彼此相結合，最後如圖7E所示，成為一層的膜12，而開始膜成長。膜成長開始時間為保溫時間Tinc。
然而，因保溫時間Tinc長，故至膜成長開始為止，重複進行核11的成長、新核11的產生。又，最先產生之核11與最後產生之核11之產生時間差亦大，使得核11之大小偏異亦變大。因此，表面平整度R易變大。 ＜保溫時間Tinc為較短之情形時＞
相對於此，保溫時間Tinc為較短之情形時，如圖8A所示，最先於基底10上產生之核11緻密。因此，核11間之間隙較窄。
隨著時間經過，如圖8B所示，產生的核11成長，但如圖8C所示，與保溫時間Tinc為較長之情形時相比，可以較短時間，成為一層的膜13而開始膜成長。保溫時間Tinc若為較短，則核11的成長與新核11的產生之重複次數變少，又，最先產生之核11與最後產生之核11之產生時間差亦小，可使核11之大小之偏異更小。結果，與保溫時間Tinc為較長之情形時相比，可使表面平整度R變小。 ＜第4實施形態＞
據此，為了縮短保溫時間Tinc，於第4實施形態中，從高次矽烷種晶層(Si層)4起開始改變Ge膜5之基底，並設為如下說明之順序。
圖9係本發明之第4實施形態之鍺膜成膜方法的一例之順序流程圖，圖10A～圖10E係圖9之順序中之被處理體狀態之概略剖面圖。
首先，如圖10A所示，於晶圓1上，形成如SiO2 膜2。以此作為被處理體，將此被處理體收容於成膜裝置之處理室內。
其次，如圖9之步驟S1及圖10B所示，對已收容晶圓1之處理室內，供給胺基矽烷系氣體。藉此，於被處理面SiO2 膜2上，形成胺基矽烷種晶層3。具體而言，加熱晶圓1，於SiO2 膜2之表面流過胺基矽烷系氣體，使胺基矽烷系氣體所含之至少含Si成分，吸附於SiO2 膜2之表面上。如此，於SiO2 膜2上，形成以原子層等級(例如，原子為1層量之等級(單原子層級))吸附之胺基矽烷種晶層3。
作為胺基矽烷系氣體之例，可選自包含下述化合物之至少其一之氣體： BAS(丁胺基矽烷)、 BTBAS(雙第三丁胺基矽烷)、 DMAS(二甲胺基矽烷)、 BDMAS(雙二甲胺基矽烷)、 TDMAS(三(二甲胺基)矽烷)、 DEAS(二乙胺基矽烷)、 BDEAS(雙二乙胺基矽烷)、 DPAS(二丙胺基矽烷)、 DIPAS(二異丙胺基矽烷)。 本例中使用DIPAS。
步驟S1之處理條件之一例為： DIPAS流量：200sccm 處理時間：1min 處理溫度：400℃ 處理壓力：133.3Pa(1Torr) (本說明書中1Torr定義為133.3Pa)。
其次，於對處理室內進行沖洗・排氣後，如圖9之步驟S2及圖10C所示，對已收容晶圓1之處理室內，供給二矽烷以上之高次矽烷系氣體。藉此，於胺基矽烷種晶層3上，形成高次矽烷種晶層(Si層)4。具體之一例為：加熱晶圓1，使二矽烷以上之高次矽烷系氣體流過胺基矽烷種晶層3表面，使二矽烷以上之高次矽烷系氣體所含之至少Si，沉積於胺基矽烷種晶層3上。如此，於胺基矽烷種晶層3上，形成如由Si沉積所得之高次矽烷種晶層4。
二矽烷以上之高次矽烷系氣體之例，如為包含下述化合物之至少其一之氣體： Si2 H6 、 以Sim H2m+2 (但m為3以上之自然數)之式所表示之矽的氫化物、 Sin H2n (但n為3以上之自然數)之式所表示之矽的氫化物。
作為以上述Sim H2m+2 之式表示之矽的氫化物，實用上宜選自下述化合物中之至少一種： 三矽烷(Si3 H8 )、 四矽烷(Si4 H10 )、 五矽烷(Si5 H12 )、 六矽烷(Si6 H14 )、 七矽烷(Si7 H16 )。
又，作為以上述Sin H2n 之式所表示之矽的氫化物，實用上宜選自下述化合物中之至少一種： 環三矽烷(Si3 H6 )、 環四矽烷(Si4 H8 )、 環五矽烷(Si5 H10 )、 環六矽烷(Si6 H12 )、 環七矽烷(Si7 H14 )。
本例中，二矽烷以上之高次矽烷系氣體係使用二矽烷(Si2 H6 )。
步驟S2之處理條件之一例為： Si2 H6 流量：200sccm 處理時間：4.3min 處理溫度：400℃ 處理壓力：133.3Pa(1Torr)。
其次，於對處理室內進行沖洗・排氣後，如圖9之步驟S3及圖10D所示，對已收容晶圓1之處理室內，供給矽源氣體與鍺源氣體。藉此，於高次矽烷種晶層4上，形成富Ge的SiGe緩衝層6。具體之一例為：加熱晶圓1，使矽源氣體與鍺源氣體流過高次矽烷種晶層4表面，而使矽源氣體所含之Si與鍺源氣體所含之Ge沉積於高次矽烷種晶層4上。如此，於高次矽烷種晶層4上形成富Ge的SiGe緩衝層6。
步驟S3所使用之矽源氣體，最好使用較步驟S2中所使用之二矽烷以上之高次矽烷系氣體為低次之低次矽烷系氣體。此係因：低次矽烷系氣體相較於高次矽烷系氣體而言成膜率較慢，但具有所形成之膜之表面平整度佳且階梯覆蓋性亦優之傾向。於本例中，於步驟S2中因使用二矽烷(Si2 H6 )，故以單矽烷(SiH4 )作為步驟S3所使用之矽源氣體。當然，步驟S3所使用之矽源氣體不限於單矽烷(SiH4 )，於步驟S2中使用三矽烷(Si3 H8 )之情形時，亦可使用二矽烷(Si2 H6 )。
又，步驟S3所使用之鍺源氣體，使用單鍺烷(GeH4 )。當然，步驟S3所使用之鍺源氣體不限於單鍺烷(GeH4 )，亦可使用如二鍺烷(Ge2 H6 )等高次之鍺烷系氣體。
步驟S3之處理條件之一例為： SiH4 流量 ：75sccm GeH4 流量 ：300sccm 處理時間：7.2min 處理溫度：400℃ 處理壓力：199.95Pa(1.5Torr)。
若為如此之處理條件，則可形成如膜厚約10nm之Si：Ge＝30%：70%之富Ge的SiGe緩衝層6。選擇Si30%：Ge70%之富Ge的SiGe緩衝層6之理由，如圖2所示，係因表面平整度Rms＝0.272nm，為較小之值。於本例中，將其後形成之Ge膜5之表面平整度Rms之目標值設為“0.272nm≦Rms≦1nm”。因此，選擇成為Ge膜5基底之富Ge的SiGe緩衝層6之表面平整度Rms與目標值相同之膜。
又，富Ge的SiGe緩衝層6之Si：Ge不限於30%：70%。富Ge的SiGe緩衝層6之Si：Ge，只要相較於Ge膜5而言，Ge濃度為低即可。而Ge濃度之較佳範圍為：Ge濃度為60%以上、未達80%。將Ge濃度設為未達80%之理由為：於使用Ge膜5作為通道材料時，有時將Ge膜5之Ge濃度設為80%以上、100%以下，此係為了抑制富Ge的SiGe緩衝層6之Ge濃度，使其低於Ge膜5之Ge濃度。再者，Ge濃度之較佳範圍為：富Ge的SiGe緩衝層6之Ge濃度為60%以上、70%以下。此係為了將Ge膜5之表面平整度Rms之目標值抑制為如0.272nm以下。
其次，於對處理室內進行沖洗・排氣後，如圖9之步驟S4及圖10E所示，對已收容晶圓1之處理室內，供給鍺源氣體。藉此，於富Ge的SiGe緩衝層6上，形成Ge膜(鍺膜)5。具體之一例為：加熱晶圓1，使鍺源氣體流過富Ge的SiGe緩衝層6之表面，使鍺源氣體所含之至少Ge，沉積於富Ge的SiGe緩衝層6上。如此，於富Ge的SiGe緩衝層6上，形成由Ge沉積所得之Ge膜5。於本例中，因步驟S4中未流過矽源氣體，故Ge膜5成為Ge濃度約100%之Ge膜。
於步驟S4所使用之鍺源氣體，亦可使用與於步驟S3所使用之鍺源氣體為相同之氣體。於本例，使用單鍺烷。
又，步驟S4中之成膜溫度，如於第1實施形態中所述，為了抑制Ge膜5之結晶化，設為使鍺源氣體產生熱分解之溫度以上、300℃以下。於本例中，Ge膜5之成膜溫度設為300℃。
步驟S4之處理條件之一例為： GeH4 流量：700sccm 處理時間：50min 處理溫度：300℃ 處理壓力：199.95Pa(1.5Torr)。 ＜保溫時間＞
圖11係Ge膜5對高次矽烷種晶層4、及Ge膜對富Ge的SiGe緩衝層6上的成膜時間與膜厚之關係圖。
如圖11所示，利用第1實施形態之成膜方法，於高次矽烷種晶層4上形成Ge膜5之情形時，成膜溫度300℃時之保溫時間Tinc300為約33min(參考圖6)。相對於此，利用第4實施形態之成膜方法，於Si30%：Ge70%之富Ge的SiGe緩衝層6上形成Ge膜5之情形時，成膜溫度300℃時之保溫時間Tinc300＊ 為約3min。又，保溫時間Tinc300＊ 以如下方式求得。
於成膜時間50min時，Ge膜5之膜厚包含富Ge的SiGe緩衝層6之膜厚為約52nm。若減去富Ge的SiGe緩衝層6之膜厚(亦即10nm)，則成膜時間50min時，Ge膜5之膜厚為約42nm。於第4實施形態中，形成Ge膜5時之處理條件與第1實施形態相同。因此，Ge膜5之成膜率與第1實施形態同樣設為0.87nm／min。將從成膜時間50min、膜厚約42nm之交叉點起，以斜率0.87劃直線而與膜厚0nm之線相接之點，設為保溫時間Tinc300＊ 。
如此，依據於形成Ge膜5前先形成富Ge的SiGe緩衝層6之第4實施形態，與未形成富Ge的SiGe緩衝層6之第1、第3實施形態相較，可縮短Ge膜5之保溫時間Tinc。 ＜Ge膜5之表面觀察＞
圖12～圖14分別為拍攝Ge膜5表面所得之影像圖。圖12係顯示依據第1實施形態之鍺膜成膜方法所形成之Ge膜5表面；圖13係顯示依據第2實施形態之鍺膜成膜方法所形成之Ge膜5表面；圖14係顯示依據第3實施形態之鍺膜成膜方法所形成之Ge膜5表面。
如圖12所示，於依據第1實施形態以成膜溫度300℃所形成之Ge膜5表面，可目視確認明確的凹凸。表面平整度為Rms＝1.47nm。
如圖13所示，於依據第2實施形態以成膜溫度275℃所所形成之Ge膜5表面，可目視確認：與第1實施形態相較，其凹凸較平緩。表面平整度為Rms＝0.89nm。
如圖14所示，於依據第3實施形態以成膜溫度300℃所形成之Ge膜5表面，難以目視確認明確的凹凸。從表面狀態推知，表面平整度Rms為未達0.89，得到成膜溫度400℃之Si：Ge＝30%：70%之富Ge的SiGe膜6之表面平整度Rms為最接近0.272nm之值。
如此，依據第3實施形態，相較於第1、第2實施形態，可更減少表面平整度Rms，例如，可得到具有如下之表面平整度之Ge膜5：於成膜溫度400℃、Ge濃度70%下所得之表面平整度Rms為接近或小於0.272nm。
如此之表面平整度為小之Ge膜5，其載子移動率較基底Si為高，特別適用作為下一世代電晶體之通道材料。
又，第3實施形態並非否定第1、第2實施形態，例如，若為可容許表面平整度Rms＝1.47nm～0.89nm之製程，則第1、第2實施形態亦可有效地用於如電晶體之通道材料。
圖15係上述第4實施形態之鍺膜成膜方法之一例中，氣體供給及沖洗・排氣時機之時序圖。
如圖15所示，於第4實施形態之步驟S1中，將胺基矽烷系氣體供給至成膜裝置之處理室內，接著，以惰性氣體，例如氮(N2 )氣沖洗處理室內之後，對處理室內進行排氣(沖洗・排氣)。
其次，步驟S2中，將二矽烷以上之高次矽烷系氣體供給至處理室內，接著，對處理室內進行沖洗・排氣。
其次，於步驟S3中，將作為矽源氣體之低次矽烷系氣體與鍺源氣體供給至處理室內，接著，對處理室內進行沖洗・排氣。
其次，於步驟S4中，將鍺源氣體供給至處理室內，接著，對處理室內進行沖洗・排氣(未示於圖中)。
如此，於第4實施形態中，例如，插入沖洗・排氣步驟，而使步驟S1～步驟S4相互分隔。
然而，例如步驟S3與步驟S4並非一定要以沖洗・排氣步驟加以相互分隔離不可(後述)。
圖16係本發明第4實施形態之鍺膜成膜方法之一例中，氣體供給及沖洗・排氣時機之時序圖。
如圖16所示，於其他實施形態之步驟S3中，緩慢降低次矽烷系氣體之供給量，最後使供給量為“0”。相反地，緩慢提高鍺源氣體之供給量，最後使成為步驟S4中所用之供給量。 ＜第5實施形態＞
圖17係具有依第5實施形態之鍺膜成膜方法所形成之Ge膜的晶圓1剖面圖。
如圖17所示，依據第5實施形態所形成之Ge膜5，於高次矽烷種晶層4上，形成Si濃度與Ge濃度連續變化最後濃度相互逆轉之轉變性富Ge的SiGe緩衝層6a。Ge膜5形成於轉變性富Ge的SiGe緩衝層6a之上。
圖18A為具有依第5實施形態所形成之Ge膜5的晶圓1之深度方向之濃度分佈圖。
如圖18A所示，從表面朝向深度方向，Ge濃度約100%、Si濃度約0%之區域為Ge膜5之區域。越往深度方向前進，Ge濃度從約100%開始降低，反之，Si濃度從約0%開始上升之區域為轉變性富Ge的SiGe緩衝層6a之區域。再往深度方向前進，Ge濃度為約0%、Si濃度為約100%之區域，為高次矽烷種晶層4或胺基矽烷種晶層3之區域。而胺基矽烷種晶層3以下之區域，於圖18A中省略。
如此，依據第5實施形態所形成之Ge膜5，於其下部之部分，具有Si濃度與Ge濃度連續變化之轉變性富Ge的SiGe緩衝層6a。依據此第5實施形態，可得到如下優點：即使具有如此之轉變性富Ge的SiGe緩衝層6a，與第4實施形態相同，相較於第1、第2實施形態，可更減少表面平整度Rms，例如，可得到具有如下之表面平整度之Ge膜5：於成膜溫度400℃、Ge濃度70%下所得之表面平整度Rms為接近或小於0.272nm。
又，圖18B中，顯示具有依上述第4實施形態所形成之Ge膜5的晶圓1深度方向之濃度分佈。
如圖18B所示，依據第4實施形態所形成之Ge膜5，於其下方區域，具有如Si濃度控制為30%、Ge濃度控制為70%之富Ge的SiGe緩衝層6。 (第6實施形態)
第6實施形態係關於可實施依據上述第1～第5實施形態之鍺膜成膜方法之成膜裝置的一例。
圖19係可實施依據上述第1～第5實施形態之鍺膜成膜方法之成膜裝置的一例之概略剖面圖。
如圖19所示，成膜裝置100具有於下端開口且有頂棚之圓筒狀處理室101。處理室101整體如由石英所形成。於處理室101內之頂棚，設有石英製之頂板102。於處理室101之下端開口部，隔著如O型環等之密封構件104，與如由不鏽鋼成型為圓筒狀之歧管103相連結。
歧管103支撐著處理室101之下端。從歧管103之下方，將石英製之晶舟105插入處理室101內，該晶舟105可多層地載置複數片(例如50～100片)之半導體晶圓(本例中為矽晶圓1)作為被處理體。晶舟105具有複數根支柱106，藉由形成於支柱106之溝(未示於圖中)而支撐複數片晶圓1。
晶舟105隔著石英製保溫筒107，而載置於平台108上。平台108支撐於旋轉軸110上，該旋轉軸110貫通如不鏽鋼製之蓋部109，該蓋部109係用以開閉歧管103之下端開口部。於旋轉軸110之貫通部，設置如磁性流體密封件111，可氣密地密封並可旋轉地支撐旋轉軸110。於蓋部109之周邊部與歧管103之下端部之間，例如，插設由O型環所成之密封構件112。藉此，可保持處理室101內之密封性。旋轉軸110如安裝於由晶舟升降部等之升降機構(未示於圖中)所支撐之臂113之前端。藉此，晶舟105及蓋部109等可整體升降，對處理室101內進行插入/脫出。
成膜裝置100具有：處理氣體供給機構114，對處理室101內，供給處理所使用之氣體；及惰性氣體供給機構115，對處理室101內，供給惰性氣體。
處理氣體供給機構114構成為包含：胺基矽烷系氣體供給源117a、二矽烷以上之高次矽烷系氣體供給源117b、低次矽烷系氣體供給源117c、及鍺源氣體供給源117d。本例中，胺基矽烷系氣體係使用DIPAS；高次矽烷系氣體係使用二矽烷；低次矽烷系氣體係使用單矽烷；鍺源氣體係使用單鍺烷。
惰性氣體供給機構115構成為包含：惰性氣體供給源120。惰性氣體用作為沖洗氣體等。本例中，惰性氣體係使用氮。
胺基矽烷系氣體供給源117a經由流量控制器121a及開關閥122a，而連接至分散噴嘴123a。同樣地，二矽烷以上之高次矽烷系氣體供給源117b經由流量控制器121b及開關閥122b，連接至未圖示之分散噴嘴123b；低次矽烷系氣體供給源117c經由流量控制器121c及開關閥122c，連接至未圖示之分散噴嘴123c；鍺源氣體供給源117d經由流量控制器121d及開關閥122d，連接至分散噴嘴123d。
分散噴嘴123a～123d由石英管所構成，其往內側貫通歧管103之側壁後往上方彎曲再垂直延伸。於分散噴嘴123a～123d之垂直部分，以既定間隔形成複數個氣體噴注孔124a～124d。胺基矽烷系氣體、二矽烷以上之高次矽烷系氣體、低次矽烷系氣體及鍺源氣體分別從氣體噴注孔124a～124d於水平方向約略均勻地往處理室101內噴注。
惰性氣體供給源120經由流量控制器121e及開關閥122e，連接至噴嘴128。噴嘴128貫通歧管103之側壁，從其前端朝水平方向往處理室101內噴注惰性氣體。
於處理室101內之與分散噴嘴123a～123d為相反側之部分，設置用以使處理室101內排氣之排氣口129。排氣口129係利用將處理室101之側壁於上下方向切除而形成細長狀。於與處理室101之排氣口129相對應之部分，以覆蓋排氣口129之方式，利用焊接安裝著剖面成ㄈ字狀之排氣口蓋構件130。排氣口蓋構件130沿著處理室101之側壁往上方延伸，於處理室101之上方限定氣體出口131。氣體出口131連接著含真空泵等之排氣機構132。排氣機構132藉由使處理室101內排氣，而使得處理所使用之處理氣體之排氣、及處理室101內之壓力，成為與處理對應之處理壓力。
於處理室101之外周，設置筒體狀之加熱裝置133。加熱裝置133將供給至處理室101內之氣體予以活化，同時將收容於處理室101內之被處理體(本例中為晶圓1)加熱。
成膜裝置100之各部之控制，例如以由微處理機(電腦)所成之控制器150進行。控制器150連接著使用者介面151。為了使作業員管理成膜裝置100，使用者介面151具備：輸入部，包含用以進行指令輸入操作等之觸控面板顯示器或鍵盤等；及顯示部，包含可視化顯示成膜裝置100運轉狀況之顯示器等。
控制器150連接著記憶部152。記憶部152儲存著用以於控制器150之控制而實現於成膜裝置100所執行之各種處理之控制程式、或用以因應處理條件而使成膜裝置100之各構成部執行處理之程式(亦即配方)。配方例如記憶於記憶部152中之記錄媒體。記錄媒體可為硬碟或半導體記憶體，亦可為CD-ROM、DVD、快閃記憶體等可攜式媒體。又，從其他裝置例如經由專用線路適當傳送配方亦可。配方可依所需藉由來自使用者介面151之指示等從記憶部152讀出，依據所讀出之配方，控制器150執行處理，藉此，成膜裝置100依據控制器150之控制，執行所期望之處理。
本例中，依據控制器150之控制，實施上述第1～第5實施形態之鍺膜之成膜方法。如此，上述第1～第5實施形態之鍺膜之成膜方法，可依據如圖19所示之成膜裝置100而實施。
以上，依據幾種實施形態而說明本發明，然而本發明不限於上述幾種實施形態，於不超出其旨趣之範圍內可有各種變形。
例如，於上述實施形態中，具體例示處理條件，然而處理條件不限於上述具體之例示。處理條件亦可對應如收容被處理體之處理室容積或處理壓力之改變等而變更。
又，形成Ge膜5之基底，係以SiO2 膜2為例，然而基底不限於SiO2 膜2。例如，可為矽氮化物膜，亦可為氮化鈦膜、碳膜、金屬膜。
又，形成第1、第2實施形態之胺基矽烷種晶層3及高次矽烷種晶層4時之處理條件，亦可與形成第3實施形態中所說明之胺基矽烷種晶層3及高次矽烷種晶層4時之處理條件相同。
又，於胺基矽烷種晶層3上再形成高次矽烷種晶層4所得之優點為：與於胺基矽烷種晶層3上直接形成Ge膜5之情形時相比，可提升所形成之Ge膜5之膜厚之面內均勻性。
又，作為胺基矽烷系氣體，不限於分子式中之矽(Si)為1個者，亦可使用分子式中之矽為2個之如六(乙胺基)二矽烷(C12 H36 N6 Si2 )等高次胺基矽烷系氣體。
再者，作為高次胺基矽烷系氣體之例，除了六(乙胺基)二矽烷之外，可舉例如下述之矽的胺基化合物： 下記之式(A)、(B) ((R1R2)N)n SiX H2X+2-n-m (R3)m …(A)、或 ((R1R2)N)n SiX H2X-n-m (R3)m …(B) 但是，該(A)及該(B)式中， n為胺基之數目且為1～6之自然數， m為烷基之數目且為0～5之自然數， R1、R2、R3若從由CH3 、C2 H5 及C3 H7 所成之群組獨立選擇， 則R3＝Cl亦可， X表示2以上之自然數。又，可選擇至少包含一種上述(A)式及上述(B)式所表示之矽的胺基化合物之氣體，作為步驟S1中所使用之處理氣體。
作為以上述(A)式表示之高次胺基矽烷系氣體之例，如為： 二異丙基胺基二矽烷(Si2 H5 N(iPr)2 )、 二異丙基胺基三矽烷(Si3 H7 N(iPr)2 )、 二異丙基胺基氯二矽烷(Si2 H4 ClN(iPr)2 )、 二異丙基胺基氯三矽烷(Si3 H6 ClN(iPr)2 )等。 處理氣體可從此等氣體中選出至少一種。
又，作為以上述(B)式表示之高次胺基矽烷系氣體之例，如為： 二異丙基胺基環三矽烷(Si3 H5 N(iPr)2 )、 二異丙基胺基氯環三矽烷(Si3 H4 ClN(iPr)2 )等。 處理氣體可從此等氣體之中，至少選出一種。
胺基矽烷種晶層3若使用高次胺基矽烷系氣體，與例如使用低次胺基矽烷系氣體時相比，於例如使Ge膜5之膜厚變薄之情形時，具有抑制於Ge膜5產生針孔之優點。
依據本發明，可提供鍺膜之成膜方法及實施該成膜方法之成膜裝置，該鍺膜之成膜方法可將含高濃度Ge之富Ge的SiGe膜或Ge膜，表面平整度良好地形成於被處理體之被處理面上。
以上所揭露之實施形態皆為例示，而非以此為限。事實上，上述實施形態可以多樣形態具體實現。又，上述實施形態在不超出附加請求範圍及其主旨下，亦可以多樣形態進行省略、取代或改變。本發明之範圍包含所附加之專利請求範圍及在其均等意義及範圍內中之所有變更。
1‧‧‧晶圓
2‧‧‧矽氧化物膜
3‧‧‧胺基矽烷種晶層
4‧‧‧高次矽烷種晶層
5‧‧‧Ge膜
6、6a‧‧‧緩衝層
10‧‧‧基底
11‧‧‧核
12‧‧‧膜
13‧‧‧膜
100‧‧‧成膜裝置
101‧‧‧處理室
102‧‧‧頂板
103‧‧‧歧管
104‧‧‧密封構件
105‧‧‧晶舟
106‧‧‧支柱
107‧‧‧保溫筒
108‧‧‧平台
109‧‧‧蓋部
110‧‧‧旋轉軸
111‧‧‧磁性流體密封件
112‧‧‧密封構件
113‧‧‧臂
114‧‧‧處理氣體供給機構
115‧‧‧惰性氣體供給機構
117a‧‧‧胺基矽烷系氣體供給源
117b‧‧‧高次矽烷系氣體供給源
117c‧‧‧低次矽烷系氣體供給源
117d‧‧‧鍺源氣體供給源
120‧‧‧惰性氣體供給源
121a～121e‧‧‧流量控制器
122a～122e‧‧‧開關閥
123a～123d‧‧‧分散噴嘴
124a～124d‧‧‧氣體噴注孔
128‧‧‧噴嘴
129‧‧‧排氣口
130‧‧‧排氣口蓋構件
131‧‧‧氣體出口
132‧‧‧排氣機構
133‧‧‧加熱裝置
150‧‧‧控制器
151‧‧‧使用者介面
152‧‧‧記憶部
R‧‧‧表面平整度
S1～S4‧‧‧步驟
所附加之圖式係顯示本發明之實施形態而納入作為本說明書之一部分，與上述一般說明及後述實施形態之詳細內容，共同說明本發明之概念。
【圖1】具有使用本發明第1實施形態之鍺膜成膜方法所形成之鍺膜的被處理體之剖面圖。
【圖2】～【圖4】依Ge膜之各成膜溫度所示之Ge膜中的Ge濃度與表面平整度Rms之關係圖。
【圖5】成膜溫度300℃之Ge膜及成膜溫度275°C之Ge膜的成膜率與表面平整度Rms之示意圖。
【圖6】成膜溫度300°C之Ge膜及成膜溫度275°C之Ge膜的成膜時間與膜厚之關係圖。
【圖7A】～【圖7E】保溫時間Tinc為長之情形時之核成長概略圖。
【圖8A】～【圖8C】保溫時間Tinc為短之情形時之核成長概略圖。
【圖9】本發明第4實施形態之鍺膜成膜方法的一例之順序流程圖。
【圖10A】～【圖10E】圖9之順序中之被處理體狀態之概略剖面圖。
【圖11】Ge膜對Si上、及Ge膜對緩衝層上的成膜時間與膜厚之關係圖。
【圖12】～【圖14】拍攝Ge膜表面所得之影像圖。
【圖15】本發明第4實施形態之鍺膜成膜方法之一例中，氣體供給及沖洗・排氣時機之時序圖。
【圖16】本發明第4實施形態之鍺膜成膜方法之一例中，氣體供給及沖洗・排氣時機之時序圖。
【圖17】具有依本發明第5實施形態之鍺膜成膜方法所形成之Ge膜的晶圓剖面圖。
【圖18A】具有依本發明第5實施形態所形成之Ge膜的晶圓深度方向之濃度分佈圖。
【圖18B】具有依本發明第4實施形態所形成之Ge膜的晶圓深度方向之濃度分佈圖。
【圖19】可實施本發明實施形態之鍺膜成膜方法之第6實施形態之成膜裝置的一例之概略剖面圖。
S1~S4‧‧‧步驟

Claims (15)

  1. 一種鍺膜之成膜方法，於被處理體之被處理面上形成鍺膜，其包含下述步驟：(1)對收容該被處理體之處理室內供給胺基矽烷系氣體，以在該被處理體之被處理面上形成胺基矽烷種晶層之步驟；(2)對該處理室內供給二矽烷以上之高次矽烷系氣體，以在該胺基矽烷種晶層上形成高次矽烷種晶層之步驟；及(3)對該處理室內供給鍺源氣體，以在該高次矽烷種晶層上形成鍺膜之步驟；將該(3)步驟中之處理溫度，設為該鍺源氣體產生熱分解之溫度以上、300℃以下。
  2. 如申請專利範圍第1項之鍺膜之成膜方法，其中，將該(3)步驟中之處理溫度，設為該鍺源氣體產生熱分解之溫度以上、275℃以下。
  3. 如申請專利範圍第1項之鍺膜之成膜方法，其中，將該鍺膜之鍺濃度控制為超過70%、100%以下。
  4. 如申請專利範圍第1項之鍺膜之成膜方法，其中，將該鍺膜之鍺濃度控制為80%以上、100%以下。
  5. 一種鍺膜之成膜方法，於被處理體之被處理面上形成鍺膜，其包含下述步驟： (1)對收容該被處理體之處理室內供給胺基矽烷系氣體，以在該被處理體之被處理面上形成胺基矽烷種晶層之步驟；(2)對該處理室內供給二矽烷以上之高次矽烷系氣體，以在該胺基矽烷種晶層上形成高次矽烷種晶層之步驟；(3)對該處理室內供給矽源氣體與鍺源氣體，以在該高次矽烷種晶層上形成富鍺之含矽的鍺緩衝層之步驟；及(4)對該處理室內供給該鍺源氣體，以在該富鍺之含矽的鍺緩衝層上形成鍺膜之步驟。
  6. 如申請專利範圍第5項之鍺膜之成膜方法，其中，將該富鍺之含矽的鍺緩衝層之鍺濃度，控制為60%以上、未達80%。
  7. 如申請專利範圍第5項之鍺膜之成膜方法，其中，將該富鍺之含矽的鍺緩衝層之鍺濃度，控制為60%以上、70%以下。
  8. 如申請專利範圍第5項之鍺膜之成膜方法，其中，將該(4)步驟中之處理溫度，設為該鍺源氣體產生熱分解之溫度以上、300℃以下。
  9. 如申請專利範圍第5項之鍺膜之成膜方法，其中，將該(4)步驟中之處理溫度，設為該鍺源氣體產生熱分解之溫度以上、275℃以下。
  10. 如申請專利範圍第5項之鍺膜之成膜方法，其中， 將該鍺膜之鍺濃度控制為超過70%、100%以下。
  11. 如申請專利範圍第5項之鍺膜之成膜方法，其中，將該鍺膜之鍺濃度控制為80%以上、100%以下。
  12. 如申請專利範圍第1項之鍺膜之成膜方法，其中，該胺基矽烷系氣體係從下列中選出：BAS(丁胺基矽烷)、BTBAS(雙第三丁胺基矽烷)、DMAS(二甲胺基矽烷)、BDMAS(雙二甲胺基矽烷)、3DMAS(三(二甲胺基)矽烷)、DEAS(二乙胺基矽烷)、BDEAS(雙二乙胺基矽烷)、DPAS(二丙胺基矽烷)、DIPAS(二異丙胺基矽烷)、((R1R2)N)nSiXH2X+2-n-m(R3)m...(A)、及((R1R2)N)nSiXH2X-n-m(R3)m...(B)，但是，該(A)及該(B)式中，n為胺基之數目且為1~6之自然數；m為烷基之數目且為0~5之自然數；R1、R2、R3係從由CH3、C2H5及C3H7所成之群組獨立選出；X為2以上之自然數。
  13. 如申請專利範圍第1項之鍺膜之成膜方法，其中，該二矽烷以上之高次矽烷系氣體，係選自至少含有下列中之一種之氣體：Si2H6、以SimH2m+2(但是，m為3以上之自然數)之化學式表示之矽的氫化物、及以SinH2n(但是，n為3以上之自然數)之化學式表示之矽的氫化物。
  14. 如申請專利範圍第13項之鍺膜之成膜方法，其中，以該SimH2m+2之化學式表示之矽的氫化物，係自下列中之至少一種選出：三矽烷(Si3H8)、四矽烷(Si4H10)、五矽烷(Si5H12)、六矽烷(Si6H14)、及七矽烷(Si7H16)；而以該SinH2n之化學式表示之矽的氫化物，係自下列中之至少一種選出：環三矽烷(Si3H6)、環四矽烷(Si4H8)、環五矽烷(Si5H10)、環六矽烷(Si6H12)、及環七矽烷(Si7H14)。
  15. 一種成膜裝置，於被處理體之被處理面上形成鍺膜，其具備：處理室，收容該被處理體；氣體供給機構，對該處理室內，供給胺基矽烷系氣體、二矽烷以上之高次矽烷系氣體、矽源氣體、及鍺源氣體； 加熱裝置，將該處理室內加熱；排氣裝置，使該處理室內排氣；及控制器，控制該氣體供給機構、該加熱裝置及該排氣裝置；該控制器於控制該氣體供給機構、該加熱裝置及該排氣裝置，俾使得「於該處理室內，對該被處理體實施申請專利範圍第1項之鍺膜之成膜方法」。
TW104125874A 2014-08-12 2015-08-10 鍺膜之成膜方法及成膜裝置 TWI609982B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2014164183A JP6258813B2 (ja) 2014-08-12 2014-08-12 ゲルマニウム膜の成膜方法および成膜装置
JP2014-164183 2014-08-12

Publications (2)

Publication Number Publication Date
TW201619423A TW201619423A (zh) 2016-06-01
TWI609982B true TWI609982B (zh) 2018-01-01

Family

ID=55302672

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104125874A TWI609982B (zh) 2014-08-12 2015-08-10 鍺膜之成膜方法及成膜裝置

Country Status (5)

Country Link
US (1) US9607830B2 (zh)
JP (1) JP6258813B2 (zh)
KR (1) KR101913461B1 (zh)
CN (1) CN105369212B (zh)
TW (1) TWI609982B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6585551B2 (ja) * 2016-06-15 2019-10-02 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置、およびプログラム
CN108573851B (zh) * 2017-03-08 2021-05-07 上海新昇半导体科技有限公司 自对准晶种层及自对准薄膜的制备方法
CN108573852A (zh) * 2017-03-08 2018-09-25 上海新昇半导体科技有限公司 具有原子级平整表面的薄膜的制备方法
JP6952620B2 (ja) * 2018-02-23 2021-10-20 東京エレクトロン株式会社 シリコン膜またはゲルマニウム膜またはシリコンゲルマニウム膜を成膜する方法および装置
US11551736B2 (en) * 2020-07-30 2023-01-10 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for fabricating the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130084693A1 (en) * 2011-09-30 2013-04-04 Tokyo Electron Limited Thin film forming method and film forming apparatus

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7273818B2 (en) 2003-10-20 2007-09-25 Tokyo Electron Limited Film formation method and apparatus for semiconductor process
JP4982355B2 (ja) 2004-02-27 2012-07-25 エーエスエム アメリカ インコーポレイテッド ゲルマニウム膜の形成方法
KR100763916B1 (ko) 2006-06-21 2007-10-05 삼성전자주식회사 ＧｅＳｂＴｅ 박막의 제조방법 및 이를 이용한 상변화메모리 소자의 제조방법
JP2008071814A (ja) 2006-09-12 2008-03-27 Fujitsu Ltd 半導体装置及びその製造方法
JP5018473B2 (ja) * 2007-12-28 2012-09-05 富士通セミコンダクター株式会社 半導体装置の製造方法
CN101866834B (zh) * 2009-12-11 2011-09-14 清华大学 高Ge组分SiGe材料的方法
JP5793398B2 (ja) * 2011-10-28 2015-10-14 東京エレクトロン株式会社 シード層の形成方法及びシリコン含有薄膜の成膜方法
JP5780981B2 (ja) * 2012-03-02 2015-09-16 東京エレクトロン株式会社 ゲルマニウム薄膜の成膜方法
JP5947710B2 (ja) * 2012-12-27 2016-07-06 東京エレクトロン株式会社 シード層の形成方法、シリコン膜の成膜方法および成膜装置
JP6030455B2 (ja) * 2013-01-16 2016-11-24 東京エレクトロン株式会社 シリコン酸化物膜の成膜方法
JP6150724B2 (ja) * 2013-12-27 2017-06-21 東京エレクトロン株式会社 凹部を充填する方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130084693A1 (en) * 2011-09-30 2013-04-04 Tokyo Electron Limited Thin film forming method and film forming apparatus

Also Published As

Publication number Publication date
US20160049298A1 (en) 2016-02-18
CN105369212A (zh) 2016-03-02
JP6258813B2 (ja) 2018-01-10
JP2016040794A (ja) 2016-03-24
KR101913461B1 (ko) 2018-10-30
KR20160019859A (ko) 2016-02-22
TW201619423A (zh) 2016-06-01
US9607830B2 (en) 2017-03-28
CN105369212B (zh) 2019-07-09

Similar Documents

Publication Publication Date Title
JP5741382B2 (ja) 薄膜の形成方法及び成膜装置
KR101813312B1 (ko) 실리콘막의 성막 방법, 박막의 성막 방법 및 단면 형상 제어 방법
JP4967066B2 (ja) アモルファスシリコン膜の成膜方法および成膜装置
TWI609982B (zh) 鍺膜之成膜方法及成膜裝置
KR101682747B1 (ko) 시드층의 형성 방법, 실리콘막의 성막 방법 및 성막 장치
KR20120074208A (ko) 트렌치의 매입 방법 및 성막 장치
KR101672081B1 (ko) 실리콘막의 성막 방법 및 성막 장치
KR20130011926A (ko) 어모퍼스 실리콘막의 성막 방법 및 성막 장치
JP5330562B2 (ja) 成膜装置
KR20120074238A (ko) 카본막 상으로의 산화물막의 성막 방법 및 성막 장치
JP5854112B2 (ja) 薄膜の形成方法及び成膜装置
JP6247181B2 (ja) シリコン又はゲルマニウム又はシリコンゲルマニウム膜の成膜方法および成膜装置
JP2015146430A (ja) アモルファスシリコン膜の成膜方法および成膜装置