KR101682747B1 - 시드층의 형성 방법, 실리콘막의 성막 방법 및 성막 장치 - Google Patents

시드층의 형성 방법, 실리콘막의 성막 방법 및 성막 장치 Download PDF

Info

Publication number
KR101682747B1
KR101682747B1 KR1020130162913A KR20130162913A KR101682747B1 KR 101682747 B1 KR101682747 B1 KR 101682747B1 KR 1020130162913 A KR1020130162913 A KR 1020130162913A KR 20130162913 A KR20130162913 A KR 20130162913A KR 101682747 B1 KR101682747 B1 KR 101682747B1
Authority
KR
South Korea
Prior art keywords
seed layer
silicon
film
forming
silicon film
Prior art date
Application number
KR1020130162913A
Other languages
English (en)
Other versions
KR20140085343A (ko
Inventor
도모유키 오부
다카히로 미야하라
도모유키 나가타
Original Assignee
도쿄엘렉트론가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도쿄엘렉트론가부시키가이샤 filed Critical 도쿄엘렉트론가부시키가이샤
Publication of KR20140085343A publication Critical patent/KR20140085343A/ko
Application granted granted Critical
Publication of KR101682747B1 publication Critical patent/KR101682747B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/02—Pretreatment of the material to be coated
    • C23C16/0272—Deposition of sub-layers, e.g. to promote the adhesion of the main coating
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/24—Deposition of silicon only
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/02—Elements
    • C30B29/06—Silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02502—Layer structure consisting of two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Materials Engineering (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mechanical Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Vapour Deposition (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

한층 더한 성막 프로세스 저온화의 요구에 대해서도 대응 가능하고, 또한, 시드층 상에 형성되는 박막의 표면 거칠기 정밀도의 유지 향상과 한층 더한 면내 균일성의 향상을 달성하는 것도 가능한 시드층의 형성 방법을 제공한다. 가열한 기초층 표면 상에 아미노실란계 가스를 공급하여, 기초층 표면 상에 제1 시드층을 형성하는 공정(스텝 11)과, 가열한 기초층 표면 상에 디실란 이상의 고차 실란계 가스를 공급하여, 제1 시드층이 형성된 기초층 표면 상에 제2 시드층을 형성하는 공정(스텝 12)을 구비하고, 스텝 11에서의 처리 온도를 400℃ 미만, 아미노실란계 가스에 포함되어 있는 적어도 실리콘이, 기초층 표면 상에 흡착 가능한 온도 이상으로 하고, 스텝 12에서의 처리 온도를 400℃ 미만, 디실란 이상의 고차 실란계 가스에 포함되어 있는 적어도 실리콘이, 제1 시드층이 형성된 기초층 표면 상에 흡착 가능한 온도 이상으로 한다.

Description

시드층의 형성 방법, 실리콘막의 성막 방법 및 성막 장치{SEED LAYER FORMING METHOD, SILICON FILM FORMING METHOD AND FILM FORMING APPARATUS}
본 발명은, 시드층의 형성 방법, 실리콘막의 성막 방법 및 성막 장치에 관한 것이다.
반도체 집적 회로 장치의 콘택트 홀이나 라인의 매립, 소자나 구조를 형성하기 위한 박막 재료에는 실리콘, 예를 들어, 아몰퍼스 실리콘이 이용되고 있다. 아몰퍼스 실리콘의 성막 방법은, 예를 들어, 특허문헌 1에 기재되어 있다. 특허문헌 1에는, 디실란의 경우 400 내지 500℃에서 분해, 트리실란의 경우 350 내지 450℃에서 분해, 테트라실란의 경우 300 내지 400℃에서 분해하여, 아몰퍼스 실리콘막을 성막하는 방법이 기재되어 있다.
그러나, 아몰퍼스 실리콘으로, 미세화가 진행된 콘택트 홀이나 라인을 매립하고자 하면, 성막 후의 아몰퍼스 실리콘은 콘택트 홀부에서의 커버리지가 나빠, 큰 보이드(Void)가 발생하게 된다. 큰 보이드가 콘택트 홀이나 라인 내에 발생하면, 예를 들어, 저항값의 증대를 야기하는 요인의 하나로 된다. 이것은, 아몰퍼스 실리콘막의 표면 거칠기의 정밀도가 나쁜 것도 그 요인에 있다.
따라서, 아몰퍼스 실리콘막의 표면 거칠기의 정밀도를 개선하기 위해, 아몰퍼스 실리콘막을 성막하기 전에 기초층 표면상에 아미노실란계 가스를 공급하고, 기초층 표면상에 시드층을 미리 형성해 둔다고 하는 아몰퍼스 실리콘막의 성막 방법이, 특허문헌 2에 기재되어 있다.
일본 특허 출원 공개 평1-217956호 공보 일본 특허 출원 공개 제2011-249764호 공보
최근, 실리콘막, 예를 들어, 아몰퍼스 실리콘막의, 표면 거칠기 정밀도의 개선 요구와 함께, 성막 프로세스 저온화의 요구가 점점 심해지고 있다.
특허문헌 2에 있어서는, 표면 거칠기 정밀도의 개선이라고 하는 목적을 달성할 수 있지만, 성막 프로세스의 온도가 400℃ 이상인 경우에, 특히 바람직하다. 예를 들어, 성막 프로세스의 온도를 400℃ 미만, 예를 들어, 350℃를 상한으로 한 성막 프로세스에 적용하면, 시드층 상에 형성되는, 예를 들어, 아몰퍼스 실리콘막의 인큐베이션 시간이, 약간이기는 하지만 증대된다.
인큐베이션 시간의 약간의 증대는, 표면 거칠기의 정밀도를 약간 저하시킬 가능성이 있다. 현상에서는 영향이 없는 범위라고 해도, 금후의 전자 디바이스의 진전을 생각하면, 시드층 상에 형성되는 박막의 약간의 표면 거칠기 정밀도의 저하도, 허용할 수 없는 레벨로 발전해 가는 것도 충분히 생각된다.
이와 같이, 한층 더한 성막 프로세스 저온화의 요구를 고려한 경우에는, 시드층 상에 형성되는 박막의 표면 거칠기 정밀도의 유지 향상과 한층 더한 면내 균일성의 향상이 어렵게 된다고 하는 사정이 있다.
본 발명은, 상기 사정을 감안하여 이루어진 것으로, 한층 더한 성막 프로세스 저온화의 요구에 대해서도 대응 가능하고, 또한, 시드층 상에 형성되는 박막의 표면 거칠기 정밀도의 유지 향상과 한층 더한 면내 균일성의 향상을 달성하는 것도 가능한 시드층의 형성 방법, 그 시드층의 형성 방법을 이용한 실리콘막의 성막 방법 및 그 성막 방법을 실시하는 것이 가능한 성막 장치를 제공한다.
본 발명의 제1 형태에 따른 시드층의 형성 방법은, 기초층 상에, 실리콘막을 형성할 때의 시드로 되는 시드층을 형성하는 시드층의 형성 방법으로서, (1) 상기 기초층을 가열하고, 상기 가열한 기초층 표면 상에 아미노실란계 가스를 공급하여, 상기 기초층 표면 상에 제1 시드층을 형성하는 공정과, (2) 상기 기초층을 가열하고, 상기 가열한 기초층 표면 상에 디실란 이상의 고차 실란계 가스를 공급하여, 상기 제1 시드층이 형성된 상기 기초층 표면 상에 제2 시드층을 형성하는 공정을 구비하고, 상기 (1) 공정에서의 처리 온도를, 400℃ 미만, 상기 아미노실란계 가스에 포함되어 있는 적어도 실리콘이, 상기 기초층 표면 상에 흡착 가능한 온도 이상으로 하고, 상기 (2) 공정에서의 처리 온도를, 400℃ 미만, 상기 디실란 이상의 고차 실란계 가스에 포함되어 있는 적어도 실리콘이, 상기 제1 시드층이 형성된 상기 기초층 표면 상에 흡착 가능한 온도 이상으로 하고, 상기 제1 시드층과 상기 제2 시드층을 포함하는 시드층의 두께는, 0㎚를 초과하고 1㎚ 이하의 범위로 한다.
본 발명의 제2 형태에 따른 실리콘막의 성막 방법은, 피처리체의 기초층 상에 시드층을 형성하고, 상기 시드층 상에 실리콘막을 성막하는 실리콘막의 성막 방법으로서, (1) 상기 피처리체의 기초층 표면 상에, 상기 시드층을 형성하는 공정과, (2) 상기 시드층 상에, 상기 실리콘막을 형성하는 공정을 구비하고, 상기 (1) 공정을, 상기 제1 형태에 따른 시드층의 형성 방법을 이용해서 행한다.
본 발명의 제3 형태에 따른 성막 장치는, 기초층 상에 실리콘막을 성막하는 성막 장치로서, 상기 실리콘막이 형성되는 기초층을 가진 피처리체를 수용하는 처리실과, 상기 처리실 내에, 처리에 이용하는 가스를 공급하는 처리 가스 공급 기구와, 상기 처리실 내에 수용된 상기 피처리체를 가열하는 가열 장치와, 상기 처리실 내를 배기하는 배기 기구와, 상기 처리 가스 공급 기구, 상기 가열 장치 및 상기 배기 기구를 제어하는 컨트롤러를 구비하고, 상기 컨트롤러가, 제2 형태에 따른 실리콘막의 성막 방법의 (1) 공정 및 (2) 공정이 실시되도록 상기 처리 가스 공급 기구, 상기 가열 장치 및 상기 배기 기구를 제어한다.
본 발명에 따르면, 한층 더한 성막 프로세스 저온화의 요구에 대해서도 대응 가능하고, 또한, 시드층 상에 형성되는 박막의 표면 거칠기 정밀도의 유지 향상과 한층 더한 면내 균일성의 향상을 달성하는 것도 가능한 시드층의 형성 방법, 그 시드층의 형성 방법을 이용한 실리콘막의 성막 방법 및 그 성막 방법을 실시하는 것이 가능한 성막 장치를 제공할 수 있다.
도 1은 본 발명의 제1 및 제2 실시 형태에 따른 시드층의 형성 방법을 이용한 실리콘막의 성막 방법의 시퀀스의 일례를 나타내는 흐름도.
도 2의 (A) 내지 (D)는 시퀀스 중의 반도체 기판의 상태를 개략적으로 도시하는 단면도.
도 3은 실리콘막의 퇴적 시간과 막 두께와의 관계를 나타내는 도면.
도 4의 (A)는 종형 웨이퍼 보트의 종단면도, 도 4의 (B)는 종형 웨이퍼 보트의 수평 단면도.
도 5는 시드층 형성시의 처리 온도/처리 압력과 실리콘막의 면내 균일성과의 관계를 나타내는 도면.
도 6의 (A)는 반도체기판의 면내 전체 영역에 있어서의 실리콘막의 면내 균일성을 도시하는 평면도, 도 6의 (B)는 반도체기판의 로드 주변 부분을 제외한 영역에 있어서의 실리콘막의 면내 균일성을 도시하는 평면도.
도 7의 (A) 내지 (C)는 처리 온도/처리 압력의 변화와 실리콘막의 막 두께의 변화와의 관계를 개략적으로 도시하는 수평 단면도.
도 8의 (A) 내지 (B)는 처리 온도/처리 압력의 변화와 지지 홈 내에서의 처리 가스의 유속의 변화와의 관계를 개략적으로 도시하는 종단면도.
도 9는 보트 위치와 실리콘막의 면내 균일성과의 관계를 나타내는 도면.
도 10은 본 발명의 제3 실시 형태에 따른 성막 장치의 일례를 개략적으로 도시하는 단면도.
이하, 본 발명의 실시 형태를, 도면을 참조해서 설명한다. 또한, 전체 도면에 걸쳐, 공통 부분에는 공통의 참조 부호를 부여한다.
도 1은 본 발명의 제1 및 제2 실시 형태에 따른 시드층의 형성 방법을 이용한 실리콘막의 성막 방법의 시퀀스의 일례를 나타내는 흐름도, 도 2의 (A) 내지 도 2의 (D)는 시퀀스 중의 반도체 기판의 상태를 개략적으로 도시하는 단면도이다.
우선, 도 2의 (A)에 도시하는 바와 같이, 피처리체로서, 본 예에서는 실리콘 기판(실리콘 웨이퍼)(1)을 준비한다. 본 예에서는 실리콘 기판(1)을 예시하고, 실리콘막이 형성되는 기초층이 실리콘 기판, 즉 단결정 실리콘으로 되는 예를 나타내고 있지만, 기초로서는 단결정 실리콘에 한정되지 않고, 그 표면이 산화되어 있어도 되고, 실리콘 산화물막, 실리콘 질화물막, 금속막, 금속 산화물막, 금속 질화물막 등의 박막이 기초층의 산화면 상에 퇴적되어 있어도 된다.
다음에, 도 1의 스텝 1에 도시하는 바와 같이, 기초층, 본 예에서는 실리콘 기판(1) 상에 시드층을 형성한다. 본 예에서는 시드층을 2 단계로 나눠서 형성한다. 그 형성 방법의 일례는 다음과 같다.
<제1 시드층의 형성>
도 1의 스텝 11 및 도 2의 (B)에 도시하는 바와 같이, 기초층인 실리콘 기판(1)을 가열하고, 가열한 실리콘 기판(1)의 표면 상에 아미노실란계 가스를 공급하고, 이 아미노실란계 가스에 포함된 적어도 실리콘을 실리콘 기판(1)의 표면 상에 흡착시킨다. 또한, 스텝 11에서의 처리 온도를, 400℃ 미만, 아미노실란계 가스에 포함된 적어도 실리콘이 기초층 표면, 본 예에서는 실리콘 기판(1)의 표면 상에 흡착 가능한 온도 이상으로 한다. 이에 의해, 실리콘 기판(기초층)(1)의 표면 상에는 제1 시드층(2)이 형성된다.
아미노실란계 가스의 예로서는,
부틸아미노실란(BAS),
비스터셜부틸아미노실란(BTBAS),
디메틸아미노실란(DMAS),
비스디메틸아미노실란(BDMAS),
트리디메틸아미노실란(TDMAS),
디에틸아미노실란(DEAS),
비스디에틸아미노실란(BDEAS),
디프로필아미노실란(DPAS),
디이소프로필아미노실란(DIPAS), 및
헥사키스에틸아미노디실란
(1)((R1R2)N)nSiXH2X +2-n-m(R3)m
(2)((R1R2)N)nSiXH2X -n-m(R3)m
중 적어도 하나를 포함하는 가스로부터 선택할 수 있다.
단, 상기 (1), (2)식에 있어서,
n은 아미노기의 수로서 1 내지 6의 자연수이고,
m은 알킬기의 수로서 0 또는 1 내지 5 중 하나의 자연수이고,
R1, R2, R3=CH3, C2H5, C3H7이고,
R1=R2=R3, 또는 동일하지 않아도 되고,
R3=Cl, 또는 F이어도 되고,
X는 1 이상의 자연수이다.
본 예에 있어서는, 아미노실란계 가스로서 DIPAS를 이용하였다. 제1 시드층(2)을 형성할 때의 처리 조건의 일례는,
DIPAS 유량:200sccm
처리 시간:1min
처리 온도:350℃
처리 압력:133.3㎩(1Torr)
이다. 또한, 본 명세서에 있어서는 1Torr을 133.3㎩로 정의한다.
이와 같은 조건으로 성막 처리함으로써, 실리콘 기판(1)의 표면 상에는, DIPAS에 포함된 적어도 실리콘을 포함하는 성분이 흡착되고, 원자층 레벨, 예를 들어, 원자가 1층 정도의 레벨(단원자층 오더)로 흡착된 제1 시드층(2)이 형성된다. 제1 시드층(2)은 매우 얇은 층이고, 예를 들어, CVD 반응을 수반하지 않고 형성된다.
<제2 시드층의 형성>
이어서, 도 1의 스텝 12 및 도 2의 (C)에 도시하는 바와 같이, 기초층인 실리콘 기판(1)을 가열하고, 가열한 실리콘 기판(1)의 표면 상에 아미노기를 포함하지 않는 디실란 이상의 고차 실란계 가스를 공급하고, 이 고차 실란계 가스에 포함된 적어도 실리콘을, 제1 시드층(2)이 형성된 실리콘 기판(1)의 표면 상에 흡착시킨다. 또한, 스텝 12에서의 처리 온도를, 400℃ 미만, 디실란 이상의 고차 실란계 가스에 포함된 적어도 실리콘이, 제1 시드층(2)이 형성된 실리콘 기판(기초층)(1) 표면 상에 흡착 가능한 온도 이상으로 한다. 이에 의해, 제1 시드층(2)이 형성된 실리콘 기판(기초층)(1)의 표면 상에는 제2 시드층(3)이 형성된다.
아미노기를 포함하지 않는 디실란 이상의 고차 실란계 가스의 예로서는,
SimH2m +2(단, m은 2 이상의 자연수)의 식으로 표현되는 실리콘의 수소화물 및 SinH2n(단, n은 3 이상의 자연수)의 식으로 표현되는 실리콘의 수소화물 중 적어도 하나를 포함하는 가스로부터 선택할 수 있다.
또한, 상기 SimH2m +2의 식으로 표현되는 실리콘의 수소화물로서는,
디실란(Si2H6),
트리실란(Si3H8),
테트라실란(Si4H10),
펜타실란(Si5H12),
헥사실란(Si6H14), 및
헵타실란(Si7H16)
중 적어도 하나로부터 선택되는 것이 바람직하다.
또한, 상기 SinH2n의 식으로 표현되는 실리콘의 수소화물로서는,
시클로트리실란(Si3H6),
시클로테트라실란(Si4H8),
시클로펜타실란(Si5H10),
시클로헥사실란(Si6H12), 및
시클로헵타실란(Si7H14)
중 적어도 어느 하나로부터 선택되는 것이 바람직하다.
본 예에 있어서는, 아미노기를 포함하지 않는 디실란 이상의 고차 실란계 가스로서 Si2H6을 이용하였다. 제2 시드층(3)을 형성할 때의 처리 조건의 일례는,
Si2H6 유량:300sccm
처리 시간:60min
처리 온도:350℃
처리 압력:399.9㎩(3Torr)
이다.
이와 같은 조건에서 성막 처리함으로써, 제1 시드층(2)이 형성된 실리콘 기판(1)의 표면 상에는, Si2H6에 포함된 적어도 실리콘을 포함하는 성분이 흡착되고, 제1 시드층(2)과 마찬가지로, 원자층 레벨, 예를 들어, 원자가 1층 정도의 레벨(단원자층 오더)로 흡착된, 혹은 1㎚ 정도의 두께로 흡착된 제2 시드층(3)이 형성된다. 이 제2 시드층(3)도, 또한, 제1 시드층(2)과 마찬가지로, 예를 들어, CVD 반응을 수반하지 않고 형성된다.
이와 같이 하여, 본 예에서는, 시드층으로서, 제1 시드층(2)과, 제1 시드층(2) 상에 형성된 제2 시드층(3)을 포함하는 이중 시드층(4)이 형성된다. 이중 시드층(4)의 상태는, 예를 들어, 아몰퍼스 상태이다. 이어서, 이중 시드층(4) 상에는 박막이 형성된다. 이 때문에, 이중 시드층(4)의 두께로서는, 예를 들어, 이중 시드층(4)의 두께와 박막 본래의 막의 두께를 합계한 막 두께를 고려하여, 0㎚를 초과하고 1㎚ 이하의 범위로 되는 것이 된다.
<박막의 형성>
다음에, 도 1의 스텝 2 및 도 2의 (D)에 도시하는 바와 같이, 제1 시드층(2)과 제2 시드층(3)을 포함하는 이중 시드층(4) 상에 박막을 형성한다. 박막을 실리콘막(5)으로 하는 경우에는, 실리콘막(5)의 원료 가스로서, 아미노기를 포함하지 않는 실란계 가스가 이용된다. 아미노기를 포함하지 않는 실란계 가스의 예로서는, SimH2m +2(단, m은 1 이상의 자연수)의 식으로 표현되는 실리콘의 수소화물 및 SinH2n(단, n은 3 이상의 자연수)의 식으로 표현되는 실리콘의 수소화물 중 적어도 하나를 포함하는 가스로부터 선택할 수 있다.
또한, 상기 SimH2m +2의 식으로 표현되는 실리콘의 수소화물로서는, 모노실란(SiH4)이나, 제2 시드층(3)의 형성에 이용된 실리콘의 수소화물을 들 수 있다.
또한, SinH2n의 식으로 표현되는 실리콘의 수소화물에 대해서도, 제2 시드층(3)의 형성에 이용된 실리콘의 수소화물을 들 수 있다.
본 예에 있어서는, 아미노기를 포함하지 않는 실란계 가스로서 디실란(Si2H6)을 이용하였다. 실리콘막(5)을 형성할 때의 처리 조건의 일례는,
Si2H6 유량:100sccm
처리 시간:90min
처리 온도:350℃
처리 압력:133.3㎩(1Torr)
이다.
상기 처리 조건에 있어서는, 예를 들어, 막 두께가 약 15㎚인 실리콘막(5)이, 이중 시드층(4) 중, 제2 시드층(3) 상에 형성된다.
또한, 실리콘막(5)의 형성시에서는 CVD법을 채용해도 되고, ALD법을 채용해도 된다.
또한, 실리콘막(5)에는, 도펀트를 도프할 수도 있다. 실리콘막(5)에 도펀트를 도프할 때에는, 도 1의 스텝 S2 및 도 2의 (D)에 도시하는 성막 공정에 있어서, 아미노기를 포함하지 않는 실란계 가스와 함께, 도펀트를 포함하는 가스를 공급하면 된다.
도펀트의 예로서는,
붕소(B),
인(P),
비소(As),
산소(O),
탄소(C), 및
질소(N)
를 들 수 있다.
이들 도펀트에 대해서는 혼합되어도 된다. 즉, 스텝 2의 성막 공정에 있어서, 상기 6 종류의 도펀트로부터 선택되는 적어도 하나의 도펀트를 포함하는 가스를, 아미노기를 포함하지 않는 실란계 가스와 함께 공급함으로써, 실리콘막(5)에 도펀트를 도프할 수 있다.
실리콘막(5)의 성막 후의 상태는,
아몰퍼스 상태
아몰퍼스 상태와 나노 결정 상태가 혼재된 상태
나노 결정 상태
다결정 상태
중 어느 하나로 된다. 이 실리콘막(5)의 성막 후의 상태는, 실리콘막(5)의 성막 중에 결정되거나, 또는 실리콘막(5)의 성막 후의 처리에 의해 결정할 수 있다. 예를 들어, 실리콘막(5)의 성막 중에 상태를 결정하는 경우에는, 처리 온도, 처리 압력, 원료 가스 유량 등을 조절하면 된다. 또한, 실리콘막(5)의 성막 후에 상태를 결정하는 경우에는, 실리콘막(5)이 형성된 실리콘 기판(1)에 어닐 처리를 실시하면 된다. 상세하게는, 어닐 처리시의 처리 온도, 처리 압력, 처리 시간 등을 조절함으로써, 실리콘막(5)의 상태를, 상기 4개의 상태 중 어느 하나로 제어할 수 있다.
실리콘막(5)은, 본래, 형성하고자 하는 박막 본래의 막이다. 이 때문에, 실리콘막(5)의 두께는 이용자의 요구에 의해 결정되지만, 실용적인 관점을 고려하면, 실리콘막(5)의 두께는, 0㎚를 초과하고 100㎚ 이하의 범위로 되는 것이 양호할 것이다.
이와 같이 하여, 실리콘 기판(1) 상에는, 제1 시드층(2)과 제2 시드층(3)을 포함한 이중 시드층(4)을 개재하여, 실리콘막(5)이 형성된다.
이와 같은 제1 및 제2 실시 형태에 따른 시드층의 형성 방법을 이용한 실리콘막의 성막 방법에 따르면, 다음과 같은 이점을 얻을 수 있다.
(인큐베이션 시간)
우선, 성막 프로세스 온도의 상한을 400℃ 미만으로 한 경우의, 실리콘막(5)의 인큐베이션 시간에 대해서 설명한다.
도 3은, 퇴적 시간(X축)과 실리콘막(5)의 막 두께(Y축)와의 관계를 나타내는 도면이다.
도 3에는, 참고예로서, 성막 프로세스의 상한 온도를 350℃로 하고, DIPAS만을 이용해서 단일 시드층을 형성하고, 이 단일 시드층 상에 실리콘막을 성막한 예가 “●”로 표시되어 있다. 참고예에서의 단일 시드층 형성시의 처리 조건은 이하와 같다.
DIPAS 유량:500sccm
처리 시간:0.5min
처리 온도:350℃
처리 압력:53.3㎩(0.4Torr)
도 3의 참고예로부터 알 수 있듯이, 약 90min의 성막 처리에 의해 약 11㎚, 약 143min의 성막 처리에 의해 약 18㎚의 실리콘막이 성막되었다. 측정된 2개의 막 두께를 최소 제곱법으로 직선 근사한 직선의 식은 다음과 같다.
선 I:y=1.565x-34.593
상기 식을 y=0, 즉 실리콘막의 막 두께를 “0”으로 하였을 때, 선 I와 퇴적 시간과의 교점을 구한 결과, 약 22min으로 되었다. 따라서, 참고예에서의 실리콘막의 인큐베이션 시간 Tinc1은, 약 22min이다.
다음에, 제1 및 제2 실시 형태에 따른 도 1에 도시한 스텝 11 및 스텝 12의 처리 조건(도면 중, 「○」 참조)에 의해, 제1 시드층(2)과 제2 시드층(3)을 포함하는 이중 시드층(4) 상에 실리콘막(5)을 형성한 경우에는, 약 63min의 성막에 의해 약 11㎚, 약 90min의 성막에 의해 약 15㎚의 실리콘막(5)이 성막되었다. 측정된 2개의 막 두께를 최소 제곱법으로 직선 근사한 직선의 식은 다음과 같다.
선 II:y=1.6784x-1.9063
상기 식을 y=0, 즉 실리콘막의 막 두께를 “0”으로 하였을 때, 선 II와 퇴적 시간과의 교점을 구한 결과, 약 1.1min으로 되었다. 따라서, 제1 및 제2 실시 형태에서의 실리콘막(5)의 인큐베이션 시간 Tinc2는, 약 1.1min이다.
이와 같이 제1 및 제2 실시 형태에 따르면, 성막 프로세스 온도를 400℃ 미만으로 한 경우, 예를 들어, 350℃로 한 경우, DIPAS를 이용해서 단일의 시드층만을 형성하는 경우와 비교하여, 실리콘막(5)의 인큐베이션 시간을 단축할 수 있다. 이 때문에, 한층 더한 성막 프로세스 저온화의 요구에 대해서도 대응 가능하다고 하는 이점을 얻을 수 있다.
또한, 제1 및 제2 실시 형태에 따르면, 상술한 바와 같이 인큐베이션 시간을 단축할 수 있는 결과, 상술한 DIPAS를 이용해서 단일의 시드층만을 형성하는 경우와 비교하여, 상기 이중 시드층(4) 상에 형성되는 박막, 본 예에서는 실리콘막(5)의 표면 거칠기 정밀도의 유지와 한층 더한 향상을 달성하는 것도 가능하다.
(면내 균일성)
다음에, 성막 프로세스 온도의 상한을 400℃ 미만으로 한 경우의, 실리콘막(5)의 면내 균일성에 대해서 설명한다.
도 4의 (A)는 종형 웨이퍼 보트의 종단면도, 도 4의 (B)는 도 4의 (A) 중의 Ⅰ-Ⅰ선을 따르는 수평 단면도이다. 또한, 도 4의 (A)의 종단면도는, 도 4의 (B) 중의 Ⅱ-Ⅱ선을 따른 것이다.
도 4의 (A)에 도시하는 바와 같이, 종형 웨이퍼 보트(105)는, 예를 들어, 석영제이며, 복수개의 보트 로드(106), 예를 들어, 3개의 보트 로드(106)를 갖고 있다. 보트 로드(106)의 각각에는 복수개의 지지 홈(106a)이 형성되어 있다. 이들 지지 홈(106a)의 각각에, 실리콘 기판(1)을 1매씩, 그 주연부의 일부를 지지시킴으로써, 종형 웨이퍼 보트(105)에는 실리콘 기판(1)이 다단으로 재치된다. 종형 웨이퍼 보트(105)는, 실리콘 기판(1)을 다단으로 재치한 상태에서, 후술하는 성막 장치의 처리실 내에 삽입되고, 처리실 내에 있어서, 제1 및 제2 실시 형태에 따른 시드층의 형성 방법을 이용한 실리콘막의 성막이 행해진다.
이와 같이 실리콘 기판(1)을 종형 웨이퍼 보트(105)에 재치하였을 때에는, 그 주연부의 일부가 지지 홈(106a)에 지지된다. 지지 홈(106a)에 지지되어 있는 실리콘 기판(1)의 부분[이하 로드 주변 부분(20)이라고 함]은, 실리콘 기판(1)의 중앙 부분과는 달리, 그 상면 상방에 보트 로드(106)가 존재하게 된다. 이 때문에, 실리콘 기판(1)의 로드 주변 부분(20)과, 로드 주변 부분(20)을 제외한 실리콘 기판(1)의 중앙 부분에서는, 성막 처리시에, 처리 가스의 흐름이 다르게 된다.
따라서, 이중 시드층(4)을 형성시의 처리 온도/처리 압력과 실리콘막(5)의 면내 균일성과의 관계를 조사해 보았다. 도 5는 이중 시드층(4) 형성시의 처리 온도/처리 압력과 실리콘막(5)의 면내 균일성과의 관계를 나타내는 도면이다. 도 5에 있어서, “●”는 면내 전체 영역에서의 실리콘 기판(1)의 면내 균일성을 나타내고[도 6의 (A) 참조], “○”은 실리콘 기판(1)의, 로드 주변 부분(20)을 제외한 영역에 있어서의 실리콘막(5)의 면내 균일성을 나타내고 있다[도 6의 (B) 참조].
<제1예:처리 온도 400℃/처리 압력 133.3㎩>
제1예는, 기본적으로, 처리 온도 400℃, 처리 압력을 133.3㎩(1Torr)로 한 경우이다. 구체적인 처리 조건은 이하와 같다. 또한, 실리콘막(5)은 성막 온도를 400℃로서 성막하였다.
<제1 시드층(2)의 형성>
처리 가스:DIPAS
처리 가스 유량:200sccm
처리 시간:1min
처리 온도:400℃
처리 압력:133.3㎩(1Torr)
<제2 시드층(3)[=실리콘막(5)]의 형성>
이 공정은, 제1 실시 형태에서의 제2 시드층(3)의 형성에 대응하는 공정이지만, 처리 온도가 400℃인 경우에는 디실란(Si2H6)은 열 분해된다. 이 때문에, 제1예에 있어서는 실리콘이 CVD 반응에 의해 성장하여, 실리콘막(5)이 형성되게 된다.
처리 가스:Si2H6
처리 가스 유량:300sccm
처리 시간:30min
처리 온도:400℃
처리 압력:133.3㎩(1Torr)
도 5에 도시하는 바와 같이, 제1예에 있어서는, 도 6의 (A)에 도시하는 면내 전체 영역에서의 실리콘막(5)의 막 두께의 면내 균일성은 약 2.8％이다. 또한, 도 6의 (B)에 도시하는 로드 주변 부분(20)을 제외한 영역에서의 실리콘막(5)의 막 두께의 면내 균일성은 약 1.2％이다. 그 차는 약 1.6％이다. 이것은, 실리콘막(5)의 로드 주변 부분(20)에서의 막 두께는, 로드 주변 부분(20)을 제외한 영역에서의 막 두께와의 차가 큰 것을 나타내고 있다. 즉, 실리콘막(5)의 로드 주변 부분(20)에서의 막 두께는, 로드 주변 부분(20)을 제외한 영역에서의 막 두께에 비교하여 얇아지는 경향을 보인다.
<제2예:처리 온도 350℃/처리 압력 133.3㎩>
제2예는, 처리 압력은 제1예와 동일하게 한 상태에서, 처리 온도를 400℃에서 350℃로 내린 경우이다. 구체적인 처리 조건은 이하와 같다. 또한, 실리콘막(5)은 성막 온도를 350℃로 하여 성막하였다.
<제1 시드층(2)의 형성>
처리 가스:DIPAS
처리 가스 유량:200sccm
처리 시간:1min
처리 온도:350℃
처리 압력:133.3㎩(1Torr)
<제2 시드층(3)의 형성>
처리 가스:Si2H6
처리 가스 유량:300sccm
처리 시간:30min
처리 온도:350℃
처리 압력:133.3㎩(1Torr)
도 5에 도시하는 바와 같이, 제2예에 있어서는, 면내 전체 영역에서의 실리콘막(5)의 막 두께의 면내 균일성은 약 1.9％이다. 또한, 로드 주변 부분(20)을 제외한 영역에서의 실리콘막(5)의 막 두께의 면내 균일성은 약 1.4％이다. 그 차는 약 0.5％이다. 이것은, 실리콘막(5)의 로드 주변 부분(20)에서의 막 두께와 로드 주변 부분(20)을 제외한 영역에서의 막 두께와의 차가, 처리 온도 400℃/처리 압력 133.3㎩로 한 제1예에 비교하여, 작게 되어, 개선되어 있는 것을 보이고 있다. 즉, 처리 온도를 400℃ 미만으로 내림으로써, 실리콘막(5)의 막 두께의 면내 균일성을 향상시킬 수 있다.
<제3예:처리 온도 350℃/처리 압력 399.9㎩>
제3예는, 처리 온도는 제2예와 동일하게 한 상태에서, 처리 압력을 133.3㎩(1Torr)로부터 399.9㎩(3Torr)로 올린 경우이다. 구체적인 처리 조건은 이하와 같다. 또한, 실리콘막(5)은 성막 온도를 350℃로 하여 성막하였다.
<제1 시드층(2)의 형성>
처리 가스:DIPAS
처리 가스 유량:200sccm
처리 시간:1min
처리 온도:350℃
처리 압력:399.9㎩(3Torr)
<제2 시드층(3)의 형성>
처리 가스:Si2H6
처리 가스 유량:300sccm
처리 시간:30min
처리 온도:350℃
처리 압력:399.9㎩(3Torr)
도 5에 도시하는 바와 같이, 제3예에 있어서는, 면내 전체 영역에서의 실리콘막(5)의 막 두께의 면내 균일성은 약 0.8％이다. 또한, 로드 주변 부분(20)을 제외한 영역에서의 실리콘막(5)의 막 두께의 면내 균일성은 약 0.7％이다. 그 차는 약 0.1％이다. 이것은, 실리콘막(5)의 로드 주변 부분(20)에서의 막 두께와 로드 주변 부분(20)을 제외한 영역에서의 막 두께와의 차가, 처리 온도 350℃/처리 압력 133.3㎩로 한 제2예에 비교하여, 더 작게 되어, 보다 개선되어 있는 것을 보이고 있다. 즉, 처리 온도를 400℃ 미만으로 내리고, 또한, 처리 압력을 133.3㎩를 초과하는 압력으로 함으로써, 실리콘막(5)의 막 두께의 면내 균일성은, 더욱 향상된다. 처리 온도 350℃/처리 압력 399.9㎩의 제3예에 있어서는, 전술한 바와 같이 막 두께의 차가 0.1％이다. 이것은, 실리콘막(5)의 로드 주변 부분(20)에서의 막 두께와 로드 주변 부분(20)을 제외한 영역에서의 막 두께가 거의 바뀌지 않는다고 하는 것을 나타내고 있다.
상기 고찰을 정리하면, 도 7의 (A)에 도시하는 처리 온도 400℃/처리 압력 133.3㎩(제1예)의 처리 조건보다는, 처리 온도를 400℃ 미만, 예를 들어, 도 7의 (B)에 도시하는 처리 온도 350℃/처리 압력 133.3㎩(제2예)로 한 것이, 로드 주변 부분(20)에서의 실리콘막(5)의 막 두께를, 로드 주변 부분(20)을 제외한영역에서의 실리콘막(5)의 막 두께에 대해서 상대적으로 두껍게 할 수 있어, 실리콘막(5)의 면내 균일성이 향상된다고 하는 이점을 얻을 수 있다. 즉, 이것은, 처리 온도 400℃에서는 디실란(Si2H6)이 열 분해되므로, 제2 시드층(3)(즉, 해당 디실란에 포함된 실리콘)이 CVD 반응에 의해 성장하고, 로드 주변 부분(20)을 제외한영역에서, 특히 두껍게 형성되어 버리는 것이 원인일 것이라고 추측된다.
이 점, 처리 온도를 400℃ 미만의, 예를 들어, 350℃로 하면, 디실란이 열 분해되는 것이 방지되므로, 제2 시드층(3)은 CVD 반응을 수반하는 일 없이, 디실란에 포함되는 실리콘의 흡착만으로 퇴적된다. 이 때문에, CVD 반응에 의한 성장에 비교하여, 로드 주변 부분(20)을 제외한영역에서, 제2 시드층(3)이 특히 두껍게 형성되어 버리는 것을 억제할 수 있다.
또한, 400℃ 미만, 예를 들어, 350℃의 실리콘막(5)의 성막에서는, 실리콘막(5)의 CVD 반응에 의한 성장이, 성막 온도 400℃의 경우에 비교하여, 예를 들어, CVD 성장을 낮게 억제할 수 있어, 로드 주변 부분(20)을 제외한 영역에서의 CVD 반응의 속도를 억제할 수 있다. 이들 점으로부터, 로드 주변 부분(20)에서의 실리콘막(5)의 막 두께를, 로드 주변 부분(20)을 제외한 영역에서의 실리콘막(5)의 막 두께에 대해서 상대적으로 두껍게 할 수 있는 것으로 추측된다.
또한, 도 7의 (B)에 도시하는 처리 온도 350℃/처리 압력 133.3㎩(제2예)보다는, 처리 압력을 133.3㎩ 초과, 예를 들어, 도 7의 (C)에 도시하는 처리 온도 350℃/처리 압력 399.9㎩(제3예)로 한 것이, 로드 주변 부분(20)에서의 실리콘막(5)의 막 두께를, 더 두껍게 형성할 수 있어, 실리콘 기판(1)에 있어서의 실리콘막(5)의 실리콘 기판(1)의 면내 균일성이, 더욱 향상된다고 하는 이점을 얻을 수 있다. 이것은, 처리 압력이 높은 쪽이, 도 8의 (A) 및 도 8의 (B)에 도시하는 바와 같이, 지지 홈(106a) 내에서의 처리 가스의 유속을 느리게 할 수 있기 때문이라고 추측된다. 처리 가스의 유속이 느려짐으로써, 지지 홈(106a) 내나 그 주변의 영역에는, 처리 가스, 예를 들어, 제2 시드층(3)의 형성에 이용되는 디실란을 장시간 머물게 할 수 있다. 디실란이, 장시간 머무를 수 있는 만큼, 디실란에 포함된 실리콘이 제1 시드층(2) 상에 흡착되는 확률을 높일 수 있다. 이 결과, 로드 주변 부분(20)에서의 실리콘막(5)의 막 두께를, 로드 주변 부분(20)을 제외한 영역에서의 실리콘막(5)의 막 두께에 대해서 상대적으로 보다 두껍고, 예를 들어, 거의 동등한 막 두께까지 두껍게 할 수 있는 것으로 추측된다.
(면내 균일성의 보트 위치 의존성)
도 5에 도시한 결과는, 도 4에 도시한 종형 웨이퍼 보트(105)의 중단에 재치된 실리콘 기판(1)으로부터 얻어진 것이었다. 종형 웨이퍼 보트(105)에서는, 종형 웨이퍼 보트(105) 내의 실리콘 기판(1)의 재치 위치에 따라 면내 균일성이 변화된다고 하는 면내 균일성의 보트 위치 의존성이 있다. 다음에, 이 면내 균일성의 보트 위치 의존성을 조사해 보았다.
도 9는, 보트 위치와 실리콘막(5)의 면내 균일성과의 관계를 나타내는 도면이다. 도 9에 있어서는, 도 5를 참조해서 설명한 제1예(“▲” 및”△” 참조) 및 제3예(“●” 및 “○” 참조)에 대한 보트 위치와 실리콘막(5)의 면내 균일성과의 관계가 도시되어 있다.
<제1예:처리 온도 400℃/처리 압력 133.3㎩>
<상단>
도 9에 도시하는 바와 같이, 제1예에 있어서는 면내 전체 영역에서의 실리콘막(5)의 막 두께의 면내 균일성은 약 2.9％, 로드 주변 부분(20)을 제외한 영역에서의 실리콘막(5)의 막 두께의 면내 균일성은 약 1.5％, 그 차는 약 1.4％이다.
<중단>
도 5를 참조해서 설명한 바와 같지만, 면내 전체 영역에서의 실리콘막(5)의 막 두께의 면내 균일성은 약 2.8％, 로드 주변 부분(20)을 제외한 영역에서의 실리콘막(5)의 막 두께의 면내 균일성은 약 1.2％, 그 차는 약 1.6％이다.
<하단>
면내 전체 영역에서의 실리콘막(5)의 막 두께의 면내 균일성은 약 3.4％, 로드 주변 부분(20)을 제외한 영역에서의 실리콘막(5)의 막 두께의 면내 균일성은 약 2.5％, 그 차는 약 0.9％이다.
이와 같은 결과로부터, 처리 온도 400℃/처리 압력 133.3㎩로 하는 제1예에 있어서는, 보트 위치에 의해서도, 실리콘막(5)의 막 두께의 면내 균일성은 개선된다고는 말하기 어렵고, 보트 위치에 관계없이, 실리콘막(5)의 로드 주변 부분(20)에서의 막 두께는 로드 주변 부분(20)을 제외한 영역에서의 막 두께와의 차가 크다.
또한, 실리콘막(5)의 로드 주변 부분(20)을 제외한 영역에서는, 막 두께의 면내 균일성은, 면내 전체 영역에 비교하면 양호하지만, 그런데도, 약 1.2 내지 2.5％의 범위에 그치고 있다.
<제3예:처리 온도 350℃/처리 압력 399.9㎩>
<상단>
제3예에 있어서는 면내 전체 영역에서의 실리콘막(5)의 막 두께의 면내 균일성은 약 1.2％, 로드 주변 부분(20)을 제외한 영역에서의 실리콘막(5)의 막 두께의 면내 균일성도 또 약 1.2％, 그 차는 약 0％이다. 거의 동등한 막 두께이다.
<중단>
도 5를 참조해서 설명한 바와 같다. 면내 전체 영역에서의 실리콘막(5)의 막 두께의 면내 균일성은 약 0.8％, 로드 주변 부분(20)을 제외한 영역에서의 실리콘막(5)의 막 두께의 면내 균일성은 약 0.7％, 그 차는 약 0.1％이다. 양 영역에서의 실리콘막(5)의 두께는 거의 동등하다.
<하단>
면내 전체 영역에서의 실리콘막(5)의 막 두께의 면내 균일성은 약 2.3％, 로드 주변 부분(20)을 제외한 영역에서의 실리콘막(5)의 막 두께의 면내 균일성도 또 약 2.3％, 그 차는 약 0％이다. 양 영역에서의 실리콘막(5)의 두께는 거의 동등하다.
이와 같은 결과로부터, 처리 온도 350℃/처리 압력 399.9㎩로 하는 제3예에 있어서는, 보트 위치에 의해서도, 면내 전체 영역에서의 면내 균일성과, 로드 주변 부분(20)을 제외한 영역에서의 면내 균일성과의 차는, 거의 변화되지 않는다. 즉, 보트 위치에 관계없이, 실리콘막(5)의 로드 주변 부분(20)에서의 막 두께는, 로드 주변 부분(20)을 제외한 영역에서의 막 두께와의 차를 거의 없애는 것이 가능하다.
게다가, 실리콘막(5)의 로드 주변 부분(20)을 제외한 영역에서의 막 두께의 면내 균일성에 대해서도, 제1예에 비교하여, 약 0.7 내지 2.3％의 범위에까지 개선되어 있다.
이와 같이 제1 및 제2 실시 형태에 따른 시드층의 형성 방법을 이용한 실리콘막의 성막 방법에 따르면, 한층 더한 성막 프로세스 저온화의 요구에 대해서도 대응하는 것이 가능하다고 하는 이점을 얻을 수 있다.
또한, 제1 및 제2 실시 형태에 따른 시드층의 형성 방법을 이용한 실리콘막의 성막 방법에 따르면, 이중 시드층(4) 상에 형성되는 박막의 표면 거칠기 정밀도의 유지와 한층 더한 향상을 달성하는 것도 가능하다고 하는 이점을 얻을 수 있다.
다음에, 본 발명의 제1 및 제2 실시 형태에 따른 시드층의 형성 방법을 이용한 실리콘막의 성막 방법을 실시하는 것이 가능한 성막 장치의 예를, 본 발명의 제3 실시 형태로서 설명한다.
<성막 장치>
도 10은 본 발명의 제3 실시 형태에 따른 성막 장치의 일례를 개략적으로 도시하는 단면도이다.
도 10에 도시하는 바와 같이, 베티식의 성막 장치(100)는 복수의 피처리 기판을 일괄해 처리하는 것으로, 하단이 개방된 천장을 갖는 원통체 형상의 처리실(101)을 갖고 있다. 처리실(101)의 전체는, 예를 들어, 석영에 의해 형성되어 있다. 처리실(101) 내의 천장에는, 석영제의 천장판(102)이 설치되어 있다. 처리실(101)의 하단 개구부에는, 예를 들어, 스테인리스 스틸에 의해 원통체 형상으로 성형된 매니폴드(103)가 O링 등의 시일 부재(104)를 개재하여 연결되어 있다.
매니폴드(103)는 처리실(101)의 하단을 지지하고 있다. 매니폴드(103)의 하방으로부터는, 도 4를 참조해서 설명한 종형 웨이퍼 보트(105)가 처리실(101) 내에 삽입된다. 종형 웨이퍼 보트(105)는, 복수개의 지지 홈(106a)이 형성된 로드(106)를 복수개 갖고 있고(도 4의 (B) 참조), 상기 지지 홈에 피처리체로서 복수매, 예를 들어, 50 내지 100매의 반도체 기판, 본 예에서는, 실리콘 기판(1)의 주연부의 일부를 지지시킨다. 이에 의해, 종형 웨이퍼 보트(105)에는, 실리콘 기판(1)이 다단으로 재치된다.
종형 웨이퍼 보트(105)는 석영제의 보온통(107)을 통해서 테이블(108) 상에 재치된다. 테이블(108)은 매니폴드(103)의 하단 개구부를 개폐하는, 예를 들어, 스테인리스 스틸제의 덮개부(109)를 관통하는 회전축(110) 상에 지지된다. 회전축(110)의 관통부에는, 예를 들어, 자성 유체 시일(111)이 설치되고, 회전축(110)을 기밀하게 시일하면서 회전 가능하게 지지하고 있다. 덮개부(109)의 주변부와 매니폴드(103)의 하단부 사이에는, 예를 들어, O링으로 이루어지는 시일 부재(112)가 개재하여 설치되어 있다. 이에 의해 처리실(101) 내의 시일성이 유지되어 있다. 회전축(110)은, 예를 들어, 보트 엘리베이터 등의 승강 기구(도시하지 않음)에 지지된 아암(113)의 선단에 설치되어 있다. 이에 의해, 웨이퍼 보트(105) 및 덮개부(109) 등은, 일체적으로 승강되어 처리실(101) 내에 대해서 삽입 분리된다.
성막 장치(100)는, 처리실(101) 내에 처리에 이용하는 가스를 공급하는 처리 가스 공급 기구(114) 및 처리실(101) 내에 불활성 가스를 공급하는 불활성 가스 공급 기구(115)를 갖고 있다.
본 예의 처리 가스 공급 기구(114)는 아미노실란계 가스 공급원(117a), 디실란 이상의 고차 실란계 가스 공급원(117b)(이하, 고차 실란계 가스 공급원으로 약칭함) 및 아미노기를 포함하지 않는 실란계 가스 공급원(117c)[이하, 실란계 가스 공급원(117c)으로 약칭함]을 포함하고 있다.
또한, 불활성 가스 공급 기구(115)는 불활성 가스 공급원(120)을 포함하고 있다. 아미노실란계 가스는 제1 시드층(2)의 형성에 이용되고, 그 일례는 DIPAS이다. 디실란 이상의 고차 실란계 가스는 제2 시드층(3)의 형성에 이용되고, 그 일례는 디실란(Si2H6)이다. 아미노기를 포함하지 않는 실란계 가스는 실리콘막(5)의 성막에 이용되고, 그 일례는 디실란(Si2H6)이다. 불활성 가스의 일례는 질소 가스이다. 불활성 가스는 퍼지 가스 등에 이용된다.
아미노실란계 가스 공급원(117a)은 유량 제어기(121a) 및 개폐 밸브(122a)를 통해서, 분산 노즐(123a)에 접속되어 있다. 마찬가지로, 고차 실란계 가스 공급원(117b)은 유량 제어기(121b) 및 개폐 밸브(122b)를 통해서 분산 노즐(123b)(도 10에는 도시의 편의상, 참조 부호만이 나타나고 있다)에 접속되어 있다. 마찬가지로, 실란계 가스 공급원(117c)은 유량 제어기(121c) 및 개폐 밸브(122c)를 통해서 분산 노즐(123c)에 접속되어 있다.
분산 노즐(123a 내지 123c)은 석영관으로 이루어지고, 매니폴드(103)의 측벽을 내측으로 관통해서 상방향으로 굴곡되어 수직으로 연장된다. 분산 노즐(123a 내지 123c)의 수직 부분에는, 복수의 가스 토출 구멍(124)이 소정의 수직 간격을 두고 형성되어 있다. 이에 의해, 각 가스는, 가스 토출 구멍(124)으로부터 수평 방향으로 처리실(101) 내를 향해서 대략 균일하게 토출된다.
불활성 가스 공급원(120)은 유량 제어기(121d) 및 개폐 밸브(122d)를 통해서, 노즐(128)에 접속되어 있다. 노즐(128)은 매니폴드(103)의 측벽을 관통하고, 그 선단으로부터 불활성 가스를, 수평 방향으로 처리실(101) 내를 향해서 토출시킨다.
처리실(101) 내의, 분산 노즐(123a 내지 123c)에 대해서 반대측의 부분에는, 처리실(101) 내를 배기하기 위한 배기구(129)가 형성되어 있다. 배기구(129)는 처리실(101)의 측벽을 상하 방향으로 깎아 냄으로써 가늘고 길게 형성되어 있다. 처리실(101)의 배기구(129)에 대응하는 부분에는, 배기구(129)를 덮도록 단면이 역ㄷ자 형상으로 성형된 배기구 커버 부재(130)가 용접에 의해 설치되어 있다. 배기구 커버 부재(130)는 처리실(101)의 측벽을 따라 상방으로 연장되어 있고, 처리실(101)의 상방에 가스 출구(131)를 규정하고 있다. 가스 출구(131)에는, 진공 펌프 등을 포함하는 배기 기구(132)가 접속된다. 배기 기구(132)는, 처리실(101) 내를 배기함으로써 처리에 이용한 처리 가스의 배기 및 처리실(101) 내의 압력을 처리에 따른 처리 압력으로 한다.
처리실(101)의 외주에는 통체 형상의 가열 장치(133)가 설치되어 있다. 가열 장치(133)는 처리실(101) 내에 공급된 가스를 활성화함과 함께, 처리실(101) 내에 수용된 피처리체, 본 예에서는 실리콘 기판(1)을 가열한다.
성막 장치(100)의 각 부의 제어는, 예를 들어 마이크로프로세서(컴퓨터)로 이루어지는 컨트롤러(150)에 의해 행해진다. 컨트롤러(150)에는, 오퍼레이터가 성막 장치(100)를 관리하기 위해 커맨드의 입력 조작 등을 행하는 터치 패널이나, 성막 장치(100)의 가동 상황을 가시화하여 표시하는 디스플레이 등으로 이루어지는 유저 인터페이스(151)가 접속되어 있다.
컨트롤러(150)에는 기억부(152)가 접속되어 있다. 기억부(152)는, 성막 장치(100)에서 실행되는 각종 처리를 컨트롤러(150)의 제어로 실현하기 위한 제어 프로그램이나, 처리 조건에 따라서 성막 장치(100)의 각 구성부에 처리를 실행시키기 위한 프로그램 즉 레시피가 저장된다. 레시피는, 예를 들어, 기억부(152) 중의 기억 매체에 기억된다. 기억 매체는 하드 디스크나 반도체 메모리이어도 되고, CD-ROM, DVD, 플래시 메모리 등의 가반성이 것이어도 된다. 또한, 다른 장치로부터, 예를 들어 전용 회선을 통해서 레시피를 적절하게 전송시키도록 해도 된다. 레시피는, 필요에 따라서, 유저 인터페이스(151)로부터의 지시 등으로 기억부(152)로부터 판독되고, 판독된 레시피에 따른 처리를 컨트롤러(150)가 실행함으로써, 성막 장치(100)는 컨트롤러(150)의 제어 하에, 원하는 처리가 실시된다.
본 예에서는, 컨트롤러(150)의 제어 하에, 상기 제2 실시 형태에 따른 실리콘막의 성막 방법에 따른 성막 처리가 순차적으로 실시된다.
상기 제1 및 제2 실시 형태에 따른 시드층의 형성 방법을 이용한 실리콘막의 성막 방법은, 도 10의 성막 장치(100)와 같은, 1대의 성막 장치로 실시할 수 있다.
또한, 성막 장치로서는 도 10에 도시하는 바와 같은 뱃치식에 한정되지 않고, 매엽식의 성막 장치이어도 된다.
이상, 본 발명을 실시 형태에 따라서 설명하였지만, 본 발명은, 상기 실시 형태에 한정되지 않고, 다양하게 변형 가능하다.
예를 들어, 상기 실시 형태에 있어서는, 처리 조건을 구체적으로 예시하였지만, 상기 실시 형태에 기재한 구체적인 예시에 한정되는 것이 아니라, 실리콘 기판(1)의 크기, 처리실(101)의 용적 변화 등에 따라서, 상기 이점을 손상시키지 않는 범위에서 변경할 수 있는 것은 물론이다.
또한, 상기 실시 형태에 기재한 성막 방법은, 성막 프로세스의 저온 하에, 예를 들어, 상한 온도를 400℃ 미만으로 한 성막 프로세스라도, 실리콘막(5)의 막 두께의 면내 균일성의 향상 및 인큐베이션 시간의 단축에 의한 실리콘막(5)의 표면 거칠기의 정도의 한층 더한 개선을 달성할 수 있는 것이다. 이 때문에, 상기 실시 형태에 기재한 성막 방법은, 미세화의 진전이 진행되고 있는 전자 제품의 제조 방법, 예를 들어, 반도체 장치의 제조 프로세스나, 플랫 패널 디스플레이의 제조 프로세스에 적절하게 이용할 수 있다.
또한, 제1 시드층(2)과 제2 시드층(3)을 포함하는 이중 시드층(4)의 막 두께를 두껍게 하면, 이중 시드층(4)을 포함한 실리콘막(5)의 막 두께를 증가시키게 된다. 실리콘막(5)의 박막화의 관점으로부터는, 제1 시드층(2)의 두께는 얇은 것이 바람직하다. 바람직하게는 단원자층 레벨의 두께 정도인 것이 좋다. 구체적인 이중 시드층(4)의 두께를 언급하면, 0㎚를 초과하고 1.0㎚ 이하의 유한값의 두께로 하는 것이 바람직하다.
그러나, 상술한 바와 같이, 제1 및 제2 실시 형태에 따른 실리콘막의 성막 방법에 따르면, 인큐베이션 시간을 더욱 개선할 수 있는 결과, 표면 거칠기의 정밀도를 더욱 향상시킬 수 있는 이점이 있다. 이 점으로부터, 실리콘막(5)을 비교적 두꺼운 막으로 하는 경우에도 적절하게 이용할 수 있다. 예를 들어, 반도체 장치의 제조에서 일반적으로 이용되고 있는 50㎚ 이상 100㎚ 이하의 실리콘막(5)에도, 그보다도 막 두께가 얇은, 예를 들어, 2㎚를 초과하고 50㎚ 미만의 범위의 두께로 하는 것도 가능하다.
또한, 아미노실란계 가스는 분해시키지 않고, 예를 들어, 실리콘 기판(기초층)(1) 상에 흡착시키도록 하는 것이 좋다. 예를 들어, DIPAS는 450℃ 이상에서 열 분해한다. 아미노실란이 열 분해되면, 성막되는 막 중에 탄소(C), 질소(N) 등의 도펀트가 말려 들어가게 되는 경우가 있다. 아미노실란계 가스는 분해시키지 않고, 예를 들어, 실리콘 기판(기초층)(1) 상에 흡착시키도록 함으로써, 성막되는 막 중에 도펀트가 말려 들어가게 되는 사정을 억제할 수 있다고 하는 이점을 얻을 수 있다.
또한, 상기 실시 형태에 있어서는, 제1 시드층(2) 및 제2 시드층(3)을 형성할 때의 처리 압력으로서는, 실리콘막(5)의 면내 균일성을 개선한다고 하는 관점으로부터, 133.3㎩(1Torr)를 초과하는 압력으로 하는 것이 좋다고 하였다. 구체적인 압력의 일례로서는, 399.9㎩(3Torr)를 예시하였다. 제1 시드층(2) 및 제2 시드층(3)을 형성할 때의 처리 압력의 상한으로서는, 실용상의 관점으로부터 1333㎩(10Torr)이하가 적절한 값일 것이다.
그 외, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변형시킬 수 있다.
1 : 실리콘 기판
2 : 제1 시드층
3 : 제2 시드층
4 : 이중 시드층
5 : 실리콘막

Claims (13)

  1. 기초층 상에, 실리콘막을 형성할 때의 시드로 되는 시드층을 형성하는 시드층의 형성 방법으로서,
    (1) 상기 기초층을 가열하고, 상기 가열한 기초층 표면 상에 아미노실란계 가스를 공급하여, 상기 기초층 표면 상에 제1 시드층을 형성하는 공정과,
    (2) 상기 기초층을 가열하고, 상기 가열한 기초층 표면 상에 디실란 이상의 고차 실란계 가스를 공급하여, 상기 제1 시드층이 형성된 상기 기초층 표면 상에 제2 시드층을 형성하는 공정을 구비하고,
    상기 (1) 공정에서의 처리 온도를, 상기 아미노실란계 가스에 포함되어 있는 적어도 실리콘이, 상기 기초층 표면 상에 흡착 가능한 온도 이상 400℃ 미만으로 하고,
    상기 (2) 공정에서의 처리 온도를, 상기 디실란 이상의 고차 실란계 가스에 포함되어 있는 적어도 실리콘이, 상기 제1 시드층이 형성된 상기 기초층 표면 상에 흡착 가능한 온도 이상 400℃ 미만으로 하고,
    상기 제1 시드층과 상기 제2 시드층을 포함하는 시드층의 두께는, 0㎚를 초과하고 1㎚ 이하의 범위로 하는 시드층의 형성 방법.
  2. 제1항에 있어서,
    상기 (1) 공정에 있어서, 상기 제1 시드층은, 상기 기초층 표면 상에, 상기 아미노실란계 가스에 포함되어 있는 적어도 실리콘을 흡착시킴으로써 형성되고,
    상기 (2) 공정에 있어서, 상기 제2 시드층은, 상기 제1 시드층이 형성된 기초층 표면 상에, 상기 디실란 이상의 고차 실란계 가스에 포함되어 있는 적어도 실리콘을 흡착시킴으로써 형성되는 시드층의 형성 방법.
  3. 제2항에 있어서,
    상기 (1) 공정에서의 적어도 실리콘의 흡착 및 상기 (2) 공정에서의 적어도 실리콘의 흡착의 각각을, CVD 반응을 수반하지 않고 행하는 시드층의 형성 방법.
  4. 삭제
  5. 삭제
  6. 제1항에 있어서,
    상기 (1) 공정에서의 적어도 실리콘의 흡착 및 상기 (2) 공정에서의 적어도 실리콘의 흡착의 각각을, 단원자층 오더의 두께의 범위에서 행하는 시드층의 형성 방법.
  7. 제1항에 있어서,
    상기 제1 시드층과 상기 제2 시드층을 포함하는 시드층은, 아몰퍼스인 시드층의 형성 방법.
  8. 제1항에 있어서,
    상기 (2) 공정에서의 처리 압력을, 133.3㎩를 초과하고, 1333㎩ 이하로 하는 시드층의 형성 방법.
  9. 제1항에 있어서,
    상기 아미노실란계 가스가,
    부틸아미노실란,
    비스터셜부틸아미노실란,
    디메틸아미노실란,
    비스디메틸아미노실란,
    트리디메틸아미노실란,
    디에틸아미노실란,
    비스디에틸아미노실란,
    디프로필아미노실란,
    디이소프로필아미노실란, 및
    헥사키스에틸아미노디실란
    (1)((R1R2)N)nSiXH2X +2-n-m(R3)m
    (2)((R1R2)N)nSiXH2X -n-m(R3)m
    [단, (1), (2)식에 있어서,
    n은 아미노기의 수로 1 내지 6의 자연수이고,
    m은 알킬기의 수로 0 또는 1 내지 5 중 하나의 자연수이고,
    R1, R2, R3=CH3, C2H5, C3H7이고,
    R1=R2=R3, 또는 동일하지 않아도 되고,
    R3=Cl, 또는 F이어도 되고,
    X는 1 이상의 자연수이다]
    중 적어도 하나를 포함하는 가스로부터 선택되는 시드층의 형성 방법.
  10. 제1항에 있어서,
    상기 디실란 이상의 고차 실란계 가스가,
    SimH2m +2(단, m은 2 이상의 자연수)의 식으로 표현되는 실리콘의 수소화물 및
    SinH2n(단, n은 3 이상의 자연수)의 식으로 표현되는 실리콘의 수소화물 중 적어도 하나를 포함하는 가스로부터 선택되는 시드층의 형성 방법.
  11. 제10항에 있어서,
    상기 SimH2m +2의 식으로 표현되는 실리콘의 수소화물이,
    디실란(Si2H6),
    트리실란(Si3H8),
    테트라실란(Si4H10),
    펜타실란(Si5H12),
    헥사실란(Si6H14), 및
    헵타실란(Si7H16)
    중 적어도 하나로부터 선택되고,
    상기 SinH2n의 식으로 표현되는 실리콘의 수소화물이,
    시클로트리실란(Si3H6),
    시클로테트라실란(Si4H8),
    시클로펜타실란(Si5H10),
    시클로헥사실란(Si6H12), 및
    시클로헵타실란(Si7H14)
    중 적어도 어느 하나로부터 선택되는 시드층의 형성 방법.
  12. 피처리체 상에 실리콘막을 성막하는 실리콘막의 성막 방법으로서,
    (1) 상기 피처리체의 기초층의 표면 상에, 시드층을 형성하는 공정과,
    (2) 상기 시드층 상에, 상기 실리콘막을 형성하는 공정을 구비하고,
    상기 (1) 공정을, 제1항 내지 제3항 및 제6항 내지 제11항 중 어느 한 항에 기재된 시드층의 형성 방법을 이용해서 행하는 실리콘막의 성막 방법.
  13. 기초층 상에 실리콘막을 성막하는 성막 장치로서,
    상기 실리콘막이 형성되는 기초층을 가진 피처리체를 수용하는 처리실과,
    상기 처리실 내에, 처리에 이용하는 가스를 공급하는 처리 가스 공급 기구와,
    상기 처리실 내에 수용된 상기 피처리체를 가열하는 가열 장치와,
    상기 처리실 내를 배기하는 배기 기구와,
    제12항의 실리콘막의 성막 방법이 실시되도록 상기 처리 가스 공급 기구, 상기 가열 장치 및 상기 배기 기구를 제어하는 컨트롤러를 구비하는 성막 장치.
KR1020130162913A 2012-12-27 2013-12-24 시드층의 형성 방법, 실리콘막의 성막 방법 및 성막 장치 KR101682747B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2012-285701 2012-12-27
JP2012285701A JP5947710B2 (ja) 2012-12-27 2012-12-27 シード層の形成方法、シリコン膜の成膜方法および成膜装置

Publications (2)

Publication Number Publication Date
KR20140085343A KR20140085343A (ko) 2014-07-07
KR101682747B1 true KR101682747B1 (ko) 2016-12-05

Family

ID=50990165

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130162913A KR101682747B1 (ko) 2012-12-27 2013-12-24 시드층의 형성 방법, 실리콘막의 성막 방법 및 성막 장치

Country Status (5)

Country Link
US (1) US9263256B2 (ko)
JP (1) JP5947710B2 (ko)
KR (1) KR101682747B1 (ko)
CN (1) CN103898601B (ko)
TW (1) TWI557803B (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5544343B2 (ja) * 2010-10-29 2014-07-09 東京エレクトロン株式会社 成膜装置
US9978585B2 (en) 2012-06-01 2018-05-22 Versum Materials Us, Llc Organoaminodisilane precursors and methods for depositing films comprising same
US9337018B2 (en) 2012-06-01 2016-05-10 Air Products And Chemicals, Inc. Methods for depositing films with organoaminodisilane precursors
JP5947710B2 (ja) * 2012-12-27 2016-07-06 東京エレクトロン株式会社 シード層の形成方法、シリコン膜の成膜方法および成膜装置
JP5925673B2 (ja) * 2012-12-27 2016-05-25 東京エレクトロン株式会社 シリコン膜の成膜方法および成膜装置
JP6258813B2 (ja) * 2014-08-12 2018-01-10 東京エレクトロン株式会社 ゲルマニウム膜の成膜方法および成膜装置
KR101706747B1 (ko) * 2015-05-08 2017-02-15 주식회사 유진테크 비정질 박막의 형성방법
US10115892B2 (en) * 2015-11-23 2018-10-30 Headway Technologies, Inc. Multilayer structure for reducing film roughness in magnetic devices
JP6902958B2 (ja) 2017-08-02 2021-07-14 東京エレクトロン株式会社 シリコン膜の形成方法および形成装置
JP7058520B2 (ja) * 2018-03-05 2022-04-22 東京エレクトロン株式会社 シリコン膜の成膜方法及び基板処理装置
JP7058575B2 (ja) 2018-09-12 2022-04-22 株式会社Kokusai Electric 半導体装置の製造方法、基板処理方法、基板処理装置、およびプログラム
JP2020132904A (ja) * 2019-02-13 2020-08-31 東京エレクトロン株式会社 基板処理方法及び基板処理装置
CN115260222B (zh) * 2022-09-26 2023-01-31 江苏南大光电材料股份有限公司 一种二烷基氨基硅烷的制备方法及其用途

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011176095A (ja) * 2010-02-24 2011-09-08 Hitachi Kokusai Electric Inc 半導体装置の製造方法及び基板処理方法及び基板処理装置
JP2012028741A (ja) * 2010-06-22 2012-02-09 Tokyo Electron Ltd 成膜方法及び成膜装置
JP2012049509A (ja) * 2010-07-29 2012-03-08 Tokyo Electron Ltd トレンチの埋め込み方法および成膜システム
US8945339B2 (en) 2010-10-29 2015-02-03 Tokyo Electron Limited Film formation apparatus

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2835723B2 (ja) 1988-02-26 1998-12-14 富士通株式会社 キャパシタ及びキャパシタの製造方法
JP2900497B2 (ja) * 1990-04-17 1999-06-02 日本電気株式会社 Ｓｉのエピタキシアル成長方法
JP4967066B2 (ja) * 2010-04-27 2012-07-04 東京エレクトロン株式会社 アモルファスシリコン膜の成膜方法および成膜装置
JP5675331B2 (ja) * 2010-12-27 2015-02-25 東京エレクトロン株式会社 トレンチの埋め込み方法
JP5588856B2 (ja) * 2010-12-27 2014-09-10 東京エレクトロン株式会社 カーボン膜上への酸化物膜の成膜方法及び成膜装置
JP5514162B2 (ja) * 2011-07-22 2014-06-04 東京エレクトロン株式会社 アモルファスシリコン膜の成膜方法および成膜装置
JP5977002B2 (ja) * 2011-08-25 2016-08-24 東京エレクトロン株式会社 トレンチの埋め込み方法および半導体集積回路装置の製造方法
JP5741382B2 (ja) * 2011-09-30 2015-07-01 東京エレクトロン株式会社 薄膜の形成方法及び成膜装置
JP5793398B2 (ja) 2011-10-28 2015-10-14 東京エレクトロン株式会社 シード層の形成方法及びシリコン含有薄膜の成膜方法
JP5829196B2 (ja) * 2011-10-28 2015-12-09 東京エレクトロン株式会社 シリコン酸化物膜の成膜方法
US9353442B2 (en) * 2011-10-28 2016-05-31 Tokyo Electron Limited Apparatus for forming silicon-containing thin film
JP5792101B2 (ja) * 2012-03-15 2015-10-07 東京エレクトロン株式会社 積層半導体膜の成膜方法
JP2013219114A (ja) * 2012-04-05 2013-10-24 Toshiba Corp 半導体装置の製造方法および半導体装置
JP5947710B2 (ja) * 2012-12-27 2016-07-06 東京エレクトロン株式会社 シード層の形成方法、シリコン膜の成膜方法および成膜装置
JP6030455B2 (ja) * 2013-01-16 2016-11-24 東京エレクトロン株式会社 シリコン酸化物膜の成膜方法
JP6082712B2 (ja) * 2013-07-31 2017-02-15 東京エレクトロン株式会社 シリコン膜の成膜方法および薄膜の成膜方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011176095A (ja) * 2010-02-24 2011-09-08 Hitachi Kokusai Electric Inc 半導体装置の製造方法及び基板処理方法及び基板処理装置
JP2012028741A (ja) * 2010-06-22 2012-02-09 Tokyo Electron Ltd 成膜方法及び成膜装置
JP2012049509A (ja) * 2010-07-29 2012-03-08 Tokyo Electron Ltd トレンチの埋め込み方法および成膜システム
US8945339B2 (en) 2010-10-29 2015-02-03 Tokyo Electron Limited Film formation apparatus

Also Published As

Publication number Publication date
TWI557803B (zh) 2016-11-11
KR20140085343A (ko) 2014-07-07
US9263256B2 (en) 2016-02-16
JP2014127693A (ja) 2014-07-07
US20140187024A1 (en) 2014-07-03
JP5947710B2 (ja) 2016-07-06
CN103898601B (zh) 2018-03-27
TW201443997A (zh) 2014-11-16
CN103898601A (zh) 2014-07-02

Similar Documents

Publication Publication Date Title
KR101682747B1 (ko) 시드층의 형성 방법, 실리콘막의 성막 방법 및 성막 장치
KR101813312B1 (ko) 실리콘막의 성막 방법, 박막의 성막 방법 및 단면 형상 제어 방법
JP5741382B2 (ja) 薄膜の形成方法及び成膜装置
KR101527465B1 (ko) 반도체 장치의 제조 방법, 기판 처리 장치 및 기록 매체
KR102072270B1 (ko) 오목부 내의 결정 성장 방법 및 처리 장치
KR20160002613A (ko) 질화 실리콘막의 성막 방법 및 성막 장치
KR101672081B1 (ko) 실리콘막의 성막 방법 및 성막 장치
KR101559816B1 (ko) 반도체 장치의 제조 방법, 기판 처리 장치 및 기록 매체
JP2014222777A (ja) アモルファスシリコン膜の成膜方法および成膜装置
US9353442B2 (en) Apparatus for forming silicon-containing thin film
JP6175541B2 (ja) シード層の形成方法、シリコン膜の成膜方法および成膜装置
KR20130105512A (ko) 적층 반도체막의 성막 방법
KR101913461B1 (ko) 게르마늄 막의 성막 방법 및 성막 장치
KR20120074238A (ko) 카본막 상으로의 산화물막의 성막 방법 및 성막 장치
JP5854112B2 (ja) 薄膜の形成方法及び成膜装置
JP6322305B2 (ja) 薄膜の成膜方法
KR20180107729A (ko) 반도체 장치의 제조 방법, 기판 처리 장치 및 프로그램

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
FPAY Annual fee payment

Payment date: 20191118

Year of fee payment: 4