JP2015511073A - モジュールとして構成されるマルチレベルリードフレームを有するパッケージングされた半導体デバイス - Google Patents

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Abstract

半導体システム（１００）が、第１のリード（１０２）と、取り付けられた電子的構成要素（１２０）を有するパッド（１０３）とを備えた第１の平坦リードフレーム（１０１）を有する。第１のリードフレームは、第１のリードフレームの平面から離れた角度に曲げられた伸長されたリード（１０４）のセットを含む。半導体システム（１００）は更に、第２のリード（１１２）と、取り付けられた電子的構成要素（１１４）を有するパッド（１１３）とを備えた第２の平坦リードフレーム（１１０）を有する。第１のリードフレームの曲げられたリードは、第２のリードフレームに導電的に接続され、２つの平面における構成要素及びリード間の導電的にリンクされた三次元ネットワークを形成する。半導体システム（１００）は更に、この三次元ネットワークを封止するパッケージング材料（１４０）を有する。

Description

本願は、概して半導体デバイス及びプロセスの分野に関し、更に具体的には相互接続されるモジュラーマルチレベルリードフレームを有する電子的システムの構造及び製造方法に関する。
半導体技術における長期トレンドの中で、小型化、インテグレーション、及びスピードに向かうトレンドは未だ衰えることがない。これらのトレンドに加えて、近年、製品のカスタマイズを満たすための更なる柔軟性、及びこれらの製品を市場にとどけるために必要とされる時間を短縮するための、製品需要が生じてきている。特定の製品例がこれらの需要を例証し得る。
テレコム、家庭用オーディオ、及びレギュレータ製品などの商業用途における電子的製品は、電源をスイッチすること、電圧をレギュレート及び安定化させること、及び１つのＤＣ電圧から別のＤＣ電圧へのコンバータとして機能することが可能なシステムを必要とする場合がある。これらのシステムは、適切に動作するために高効率を有する必要があるだけでなく、好ましくは更に、小さな横方向寸法及び厚み寸法を有する必要があり、コストを非常に低くすべきである。
一般的なパワースイッチシステムは、約１０ｍｍ〜２０ｍｍの寸法を備えた金属リードフレームを含み、その上に、複数の個別の電子的構成要素が、ユニットとしてアセンブル及びオーバーモールドされる。オーバーモールドされた電力システムの高さは現在は２ｍｍ〜３ｍｍである。電源の構成要素は、ハーフブリッジ（又はＰｏｗｅｒ Ｂｌｏｃｋ）、レジスタ及びキャパシタの組み合わせ、及びエネルギー蓄積のためのパッケージングされた負荷インダクタを含み得る。オペレーションにおいて、これらの構成要素は、それらが高速にスイッチング（高速過渡応答）し得るように熱をヒートシンクへ効果的に放散させることによって冷えたままである必要がある。
ハーフブリッジ（又はＰｏｗｅｒ Ｂｌｏｃｋ）の構成要素は、低抵抗及び大電流処理能力を備え、共通スイッチノードにより直列に接続及び共に結合される、２つのＭＯＳ電界効果トランジスタ（ＦＥＴ）、更なるレジスタ及びキャパシタの組み合わせ、及びエネルギー蓄積のためのパッケージングされた負荷インダクタを含み得る。レギュレートドライバが付加される場合、アッセンブリはＰｏｗｅｒ Ｓｔａｇｅ又は同期バックコンバータと呼ばれる。同期バックコンバータにおいて、ハイサイドスイッチと呼ぶこともある制御ＦＥＴチップは、供給電圧ＶＩＮとＬＣ出力フィルタとの間に接続され、ローサイドスイッチと呼ぶこともある同期（ｓｙｎｃ）ＦＥＴチップは、ＬＣ出力フィルタと接地電位との間に接続される。制御ＦＥＴチップ及び同期ＦＥＴチップのゲートは半導体チップに接続され、半導体チップは、コンバータ及びコントローラのドライバのための回路要素を含み、半導体チップは更に接地電位に接続される。
電力供給アッセンブリのスイッチノードは、電力供給回路のエネルギー蓄積として機能する出力負荷インダクタに接続され、インダクタは、一定出力電圧を維持するように信頼性をもって機能するように充分に大きい必要がある。従来のパッケージングされたインダクタが、めっきされた銅リードフレームに溶接され、且つ、磁気フェライト材料にモールディングされた、被覆された銅ワイヤのらせん状構成のコイルを含む。インダクタは、直方体形状のパッケージング化合物により封止される。その寸法に起因して、パッケージ負荷インダクタは、リードフレームの及びその後の印刷回路マザーボード（ＰＣＢ）の両方の体積に及びリアルエステート消費に関連して、電力供給アッセンブリの主要構成要素である。インダクタとＦＥＴの間、及び回路要素キャパシタに対する近接でも接続トレースがあり、これらは必然的に寄生抵抗及びインダクタンスを導入する。
異なる電力入力及び異なる電力出力に対する顧客需要を満足させる際に更なる柔軟性を有すること、及び迅速なターンアラウンド時間における改変を達成することは利点となり得る。
消費するボード面積のリアルエステートがより少なく、そのため、最終製品の貴重な寸法を温存する電力コンバータのアッセンブリを有することは利点となり得る。
上記目的を満たしつつ製造コストを低減することは利点となり得る。
垂直にスタックされるデバイス内の低コストの垂直の電気的相互接続の問題は、２つの平坦リードフレームを用いるデバイス構造において対処される。この構造において、第１のリードフレームは、リードフレームの平面から離れて曲げられる伸長されたリードの第１のセットを含み、それらが第２のリードフレームに導電的に接続され得るようになっている。また、第１のリードフレームは、それがモジュールとしてプリアセンブルされ得るように構成され得、取り付けられた構成要素は顧客仕様に従って容易に変更され得る。モジュールはデバイスと同じフットプリントを有し得るが、異なる内容を提供し得る。
リードフレームの平面から離れてリードを曲げる概念は、リードの第１のセットの方向とは反対の方向にリードフレームの平面から離れた方向に曲げられる、第１のリードフレームの伸長されたリードの第２のセットを含むように拡張され得る。第２のセットリードにより、取り付けられた電子的構成要素を有するパッドを備えた第３の平坦リードフレームへの導電性接続が可能となる。
例示の説明される実施例は、２つの垂直にスタックされる平坦ＱＦＮタイプ（Quad Flat No-Leads）リードフレームを備えたパッケージングされたデバイスである。第１のリードフレームは、レジスタ、キャパシタ及び大型の封止されるインダクタを取り付けるためのパッドを有する。リードフレームの平面における標準的なＱＦＮ型リードに加えて、第１のリードフレームは、リードフレームの平面から離れた方向に曲げられた伸長されたリードのセットを有する。曲げられたリードは、第２のリードフレームに（例えば、はんだにより）導電性接続されるのに適切である。第２の平坦リードフレームは、半導体チップ、レジスタ、及びキャパシタを取り付けるためのパッドを有する。リードフレームは、幾つかのデバイスにおいて、ＱＦＮタイプリードを有し、これはカンチレバータイプのリードも有し得る。第１のリードフレームの曲げられたリードの第２のリードフレームへの導電性の取り付けのプロセスの後、アセンブルされたデバイスはパッケージング材料に封止される。
別の説明される実施例が、垂直にスタックされるリードフレームベースの半導体デバイスを製造するための方法である。一時的な工程として、この方法はモジュールのアッセンブリとなり、これは、後から来る顧客仕様に従って容易に改変され得る。第１の平坦リードフレームのパッド上に、電子的構成要素、特に大型の及びインダクタなどの主要な部品、がアセンブルされる。第１のリードフレームは、伸長されたリードの第１のセットを含み、これらは、第１のリードフレームの平面から離れて第１の方向に曲げられる。第２の平坦リードフレームのパッド上に、電子的構成要素、特にパッケージを備えた又は備えない半導体チップ、がアセンブルされる。第１のリードフレームの曲げられた伸長されたリードの第１のセットが、第２のリードフレームと接触させられるように、アセンブルされた第１のリードフレームは、アセンブルされた第２のリードフレームと整合される。伸長されたリードの第１のセットは第２のリードフレームに、好ましくははんだ付けにより、導電的に接続され、それにより、構成要素及びリードの三次元の導電的にリンクされたネットワークがつくられる。
図１は、他の平坦リードフレームへの接続を提供する１つの平坦リードフレームの曲げられたリードを備え、モジュールとして構成されるマルチレベル平坦リードフレームを有するパッケージングされた半導体デバイスの斜視図を図示する。
図２〜図６は、モジュールとして構成され、三次元に相互接続される、２つの平坦リードフレームを備えた例示のパッケージングされた半導体デバイスを製造するためのプロセスフローの工程を示す。
図２は、第１の平坦リードフレームのストリップの一部の斜視図を示し、ユニットが、第１のリードフレームの平面から離れて第１の方向に曲げられる伸長されたリードの第１のセットを有する。
図３Ａは、取り付けられた電気的構成要素を備えた図２のリードフレームストリップの斜視図を示し、各ユニットがモジュールを表す。
図３Ｂは、取り付けられた電気的構成要素を備えた第１の平坦リードフレームの別の部分の斜視図を示し、伸長されたリードの第１のセットが、第１のリードフレームの平面から離れて第１の方向に曲がっていることを強調している。
図４は、パッケージングされた電子的構成要素の取り付けに適したパッドを備えた第２の平坦リードフレームのストリップの一部の斜視図を示す。
図５は、取り付けられた電気的構成要素を備えた図４のリードフレームストリップの斜視図を示し、各ユニットがモジュールを表す。
図６は、第１のリードフレームの曲げられた伸長されたリードを第２のリードフレームと接触させるため、アセンブルされた第１のリードフレームをアセンブルされた第２のリードフレームと整合する処理工程を示す。
図７は、別の第１の平坦リードフレームのストリップの一部の斜視図を示し、ユニットが、第１のリードフレームの平面から離れて第１の方向に曲げられる伸長されたリードの第１のセット、及び第１のリードフレームの平面から離れて第２の方向に曲げられた伸長されたリードの第２のセットを有する。
図８は、モジュールとして構成されるマルチレベル平坦リードフレームを有するパッケージングされた半導体デバイスの斜視図を示し、両方の平坦リードフレームによって提供される曲げられたリードが、１つの平坦リードフレームから他の平坦リードフレームへの接続を確立している。
図９は、１つのリードフレームの曲げられたリードがヒートスプレッダとしてゆだねられる、モジュールの斜視図を示す。
図１０は、モジュールとして構成される３つの平坦リードフレームを有するパッケージングされた半導体デバイスの斜視図を示し、各平坦リードフレームにより提供される曲げられたリードが、１つの平坦リードフレームから別の平坦リードフレームへの接続を確立している。
図１は、概して１００で示す例示のパッケージングされた電子的システムを示す。このシステムは、２つのＱＦＮ／ＳＯＮタイプ平坦金属リードフレームに基づき、第１の平坦リードフレームは１０１で示され、第２の平坦リードフレームは１１０で示される。両方のリードフレームは、構成要素を取り付けるためのパッド、及び相互接続のためのリードを含む。両方のリードフレームは、好ましくは約１００μｍ〜２５０μｍの厚み範囲の、金属のシートからエッチングされるか又は打ち抜かれる。好ましい金属は、これらに限らないが、銅、銅合金、鉄ニッケル合金、アルミニウム、及びＫｏｖａｒ（ＴＭ）材料を含む。第１のリードフレームの金属は第１の金属と呼ばれ、第２のリードフレームの金属は第２の金属と呼ばれる。パッケージングされたシステムの用途では、第２のリードフレームの金属が第１の金属とは異なるように選択され得ることは技術的利点である。また、第２のリードフレームの金属厚みは、第１のリードフレームの金属厚みと同じであってもよく、又は異なるように選択されてもよい。
図１に示す例示のデバイスにおいて、第１の平坦リードフレーム１０１は、第１のリード１０２及び第１のパッド１０３を有する。パッドは、電子的構成要素の取り付けに適するように設計され、図１は、クリップ１２１によってパッド１０３に取り付けられる大型のインダクタ１２０を図示する。他のデバイスは、レジスタ、キャパシタ、及び半導体チップなど、パッケージングされた及びパッケージングされない受動及び能動構成要素を含む、小型の又は大型の、１つ又は複数の構成要素を取り付けるように設計されたパッドを有し得る。第１のリードフレームが、パッケージング材料に又は構成要素の表面にさえ取り付けら得る、外部ヒートシンクに対する偶発的な近接に起因する熱生成構成要素を搬送するために特に適切であることは技術的利点である。第１のリードフレームのパッドは、リードにより相互接続され得る。その結果、第１のリードフレーム１０１は、内蔵（self-contained）ユニットとして製造され得る、サブアッセンブリ又はモジュールとして構成され得る。
更に、平坦な第１のリードフレーム１０１は、伸長されたリード１０４のセットを含み、これらは、第１のリードフレーム１０１の平面から離れた方向に曲げられる。伸長されたリード１０４のセットを、本明細書において第１のセットと称し、曲げられたリードの方向を、本明細書において第１の方向と称する。これは、リードフレーム１０１が、図７に図示するように、異なる方向に曲げられたリードの付加的なセットを含み得るためである。以下で説明するように、リードの第１のセットの向きは、湾曲又は形成のプロセスにより得られ、これは、リードフレームを製造するフェーズにおいて伸長されたリードに作用する外部力により成される。
図１に示す実施例において、第２のリードフレーム１１０は、概してクワッドフラットノーリード（ＱＦＮ）及びスモールアウトラインノーリード（ＳＯＮ）デバイスに対するものなど、デバイスパッケージから突出し得るカンチレバーとして形作られる金属性の第２のリードを有さない。そうではなく、電気的接続のため及びボード取り付けのための（圧力又ははんだによる）金属性コンタクトは、平坦な金属端子１１１により提供される。図１が示すように、平坦な端子として形作られるリード端１１１は、リードフレーム１１０の周囲に沿って配置される。第２のリードフレーム１１０は更に、リードフレーム、及び取り付けられた電子的構成要素を支持するのに適切な複数のパッド１１３（図４に更に詳細に示される）内の相互接続のための第２のリード１１２を有する。図１は、構成要素の例として、パッケージングされた半導体チップ１１４と、レジスタ及びキャパシタなどの幾つかのパッケージされた又はパッケージングされない受動構成要素１１５とを示す。その結果、第２のリードフレーム１１０は、内蔵ユニットとして製造され得るモジュールとして構成される。
図１は、第１のリードフレーム１０１の曲げられた伸長されたリード１０４が、接続材料１３０により第２のリードフレーム１１０に導電的に接続されることを図示する。好ましい接続材料には、はんだが含まれ、他の材料には、銀充填エポキシ及びｚ軸導電性接着剤が含まれる。平坦リードフレーム１０１及び１１０間の導電性接続に起因して、曲げられたリード１０４により、モジュールとして設計される２つの平坦リードフレームにより画定される２つの平面における構成要素とリードとの間の導電的にリンクされた三次元ネットワークの形成が可能となる。
図１が更に示すように、電子的システム１００は、重合体材料でつくられるパッケージ１４０を含み、パッケージ１４０は、封止されずそのためにシステム１００の電子デバイス端子及びコンタクトとして動作し得る、平坦な端子１１１の１つの表面など、第１及び第２のリードの一部を残して３次元ネットワークを封止する。その結果、システム１００のパッケージ１４０は、システム端子を提供する第２のリード１１１の表面を備えた直方体として形作られる。
図１は、ストリップからユニットをシンギュレーションした後、第１のリードフレーム１０１の幾つかのリード端１０５が封止材料から露出されることを示している。そのためリード端１０５は、第２のリードフレームのリード１１１の平面とは異なる平面に位置するデバイス端子として動作し得る。デバイス封止の異なる複数平面におけるデバイス端子の可能性は、或る製品用途のための技術的利点を表す。
上記のように、第１及び第２のリードフレームは金属の平坦なシートから作られることが好ましい。図２〜図６は、モジュールとして構成され、三次元に相互接続される、２つの平坦リードフレームを備えた例示のパッケージングされた半導体システムを製造するためのプロセスフローの工程を示す。例示の第１の平坦リードフレーム１０１のストリップを図２に示す。この例示は、第１のリード１０２、第１のパッド１０３、及び伸長されたリード１０４の例を示す。セット（第１のセットと呼ばれる）として、伸長されたリード１０４は、平坦な第１のリードフレームの元の平面から離れて第１の方向に曲げられる。湾曲、又は形成のプロセスは、平坦な伸長されたリードに作用する外部力により成される。ストリップが水平平面にクランプされる一方、力がリードの第１のセットにそれらを所望の方向に押すように印加される。伸長されたリードは、ストレッチによりこの力を吸収する必要がある。印加された力が長さ方向にリードをストレッチする一方、幅の寸法はわずかにのみ低減されて新たな形状が何らかの付加的な伸長を有するように見えるようになる。元の長さに比して小さく、材料特性により与えられる弾性限界と呼ばれる限界までの付加的な伸長では、付加的な伸長の量は、力に線形に比例する。強いられたストレッチは、浅い角度（約３０度又はそれより小さい）をカバーし得る。必要な場合、より広い距離をカバーするために約４０度又はそれより小さい角度のマルチステップ構成が採用され得る。副次的利点として、これらの構成は、トランスファモールディングされたプラスチックパッケージにおけるリードフレームに対するプラスチックのモールドロッキングを高める。
図３Ａ及び図３Ｂは、例示の構成要素を、複数のモジュールサイトを含む第１のリードフレームストリップのパッド上に取り付ける処理工程を図示するために第１の平坦リードフレーム１０１のストリップを示す。第１のリードフレーム１０１の平面は、図３Ｂにおいてリードフレームの平坦なフレーム３０１によりハイライトされている。図３Ａにおいて、それ自体のハウジングに封止されるインダクタ１２０が、クランプ１２１の助けを借りて第１のパッド１０３に取り付けられる。図３Ｂでは、キャパシタ１１５などの付加的な構成要素がインダクタに付加されている。取り付けの好ましい方法は、はんだ付けであり、代替の方法は導電性接着剤を用いる。構成要素を取り付ける処理工程は、個別のアッセンブリサイトで実行され得、内蔵モジュールとなり、これは、更なる処理のため別のアッセンブリサイトに搬送され得る。図３Ａ及び図３Ｂは、伸長されたリード１０４の第１のセットを示し、これらは、第１のリードフレームストリップの平面から離れて第１の方向に曲げられる。
例示の第２の平坦リードフレーム１１０のストリップを図４に示す。図は、端子１１１、第２のリード１１２、及び第２のパッド１１３の例を示す。図４の例において、第２のリードフレーム１１０の平面から離れた方向に曲げられたるリードはない。しかし、他の用途のため（図８も参照）第２のリードフレーム１１０は、第２のリードフレーム１１０の平面から離れた角度に曲げられた伸長されたリードの１つ又はそれ以上、又は伸張されたリードのセット、を含んでいてもよい。よく用いられるアプリケーションには、回路基板への表面実装取り付けのためのカンチレバーとして曲げられ得る伸長されたリードが含まれる。
図５は、例示の構成要素を、複数のモジュールサイトを含む図４の第２のリードフレームストリップのパッド上に取り付ける処理工程を図示するために、第２の平坦リードフレーム１１０のストリップを示す。図５において、半導体チップ１１４がそれ自体のハウジングに封止され、キャパシタ及びレジスタなどの複数の付加的な構成要素が第２のリードフレームストリップ１１０に取り付けられる。取り付けの好ましい方法は、はんだ付けであり、代替の方法は導電性接着剤を用いる。構成要素を取り付ける処理工程は、個別のアッセンブリサイトで実行され得、内蔵モジュールとなり、これは、更なる処理のため別のアッセンブリサイトに搬送され得る。
矢印６００により示される図６は、第１のリードフレーム１０１の曲げられた伸長された第１のリード１０４のセットを、第２のリードフレーム１１０と接触させるために、第１のリードフレーム１０１のアセンブルされたストリップを、第２のリードフレーム１１０のアセンブルされたストリップと整合する処理工程を図示する。
次の処理工程において、第１のリードフレーム１０１の伸長された第１のリード１０４のセットは、第２のリードフレーム１１０に導電的に接続される。好ましい接続材料は、はんだであり、他の材料は、ｚ軸導電性接着剤など、銀充填エポキシ及び導電性接着材を含む。平坦リードフレーム１０１及び１１０間の導電性接続に起因して、曲げられたリード１０４により、モジュールとして設計される２つの平坦リードフレームにより画定される２つの平面における構成要素及びリード間の導電的にリンクされた三次元ネットワークの形成が可能となる。
次の処理工程において、三次元ネットワークはパッケージング化合物に封止される。好ましい方法は、無機充填材粒子で充填されるエポキシベースのモールディング化合物を用いるトランスファモールド技術である。上述したように、デバイス端子として意図される金属部品は封止されないままである。幾つかの製品用途では、第１のリードフレームに取り付けられる構成要素を完全に封止することが必要であり、他の製品では、ヒートシンクが取り付けられ得るように図１に示すインダクタなどの主要な構成要素の少なくとも頂部表面を封止されないまま残すことは技術的利点である。
ハンドヘルド製品を備えたワイヤレス通信、及び温度の急なスイングを備えたオートモーティブ制御など、広範に異なる環境において急速に増大する製品用途は、マルチレベルリードフレームを備えたモジュール概念の変形を必要とする。図７〜図１０は、これらの用途の幾つかに対し有効であることが分かっているリードフレーム変形の幾つかの例を図示する。図７は、平坦リードフレーム７０１（平坦アッセンブリパッドにより示される平面）の一例を示し、これは、リードフレーム７０１の平面から離れて第１の方向に曲げられる伸長されたリード７０４の第１のセットを有するだけでなく、リードフレーム７０１の平面から離れて第２の方向に曲げられた伸長されたリード７５０の第２のセットも有する。第２の方向は、湾曲の角度に応じ、第１の方向とほぼ反対である。図１のシステムに類似するシステムにおいてリードフレーム１０１の代わりに第１のリードフレームとしてリードフレーム７０１を用いることにより、新たに形成される代替のパッケージングされたデバイスが、別の集積回路チップ、又は受動ヒートシンクなど、付加的なデバイス機能に利用可能な別の平面へのアクセスを得ることが可能となる。
電子的構成要素間の三次元ネットワーク８００を構築するために設計された平坦リードフレームの別の例を図８に示す。第１のリードフレーム８０１は、第１のリードフレームの平面から離れて第１の方向に曲げられる伸長されたリード８０４の第１のセットを有する。図示するように、これらのリード８０４は、第１のリードフレーム８０１及び第２のリードフレーム８１０上にアセンブルされる構成要素（図８には示していない）を導電的に相互接続するために用いられる。更に、第２の平坦リードフレーム８１０は、第２のリードフレームの平面から離れて第２の方向に曲げられた伸長されたリード８１４の第２のセットを有する。図８の例において、第２の方向は第１の方向と同じ方向にある。従って、リード８１４は、第１のリードフレーム８０１及び第２のリードフレーム８１０上にアセンブルされる構成要素の導電性相互接続をサポートする。
図９は、例示の第１のリードフレーム９０１を図示し、第１のリードフレーム９０１は、第２のリードフレーム９１０に接続するために曲げられたリード９０４を有するだけでなく、更に、熱を放散するために熱エネルギーを拡散するのに適切なジオメトリを備えた、パッド及び伸長されたリードを有するようにも設計される。図９において、インダクタ９２０を取り付けるためパッドの一つは、エリア９５０まで広がり、エリア９５０は、直方体形状のパッケージの側面の主要部を通って拡がり、デバイスパッケージ（図９には示していない）により封止されないままであることが意図されている。従って、エリア９５０は、熱エネルギーを発するため、又はヒートシンクを取り付けるために利用可能であり得る。また、図９は、直方体形状のパッケージの別の表面を通って拡がる別の冷却エリア９５１への潜在的な接続９５１ａを示す。エリア９５１は、熱エネルギーを発するため、又はヒートシンクを取り付けるためにも利用可能である。
図１０は、モジュールとして構成されるマルチレベルリードフレームを備えた別の例示のデバイス１０００を示す。第１の平坦リードフレーム１００１及び第２の平坦リードフレーム１０１０に加えて、デバイス１０００は、電子的構成要素１０２０を取り付けるためのパッドを備えた第３の平坦リードフレーム１０６０を含む。図１０が示すように、第３のリードフレーム１０６０は、曲げられた伸長されたリード１０６４により第２のリードフレーム１０１０に、及び曲げられた伸長されたリード１０６５により第１のリードフレーム１００１に導電的に接続される。第１のリードフレーム１００１はリード１００２を有し、第３のリードフレーム１０６０はリード１０６２を有し、これらは、それらのそれぞれのリードフレーム内で相互接続するためだけではなく、封止パッケージによる最終的な露出のためにも利用可能である。そのため、リード１００２及び１０６２は外部電気的端子に結合されるのに適切である。
本発明は、大型及び小型の、パッケージングされた及びパッケージングされない構成要素の任意の組み合わせを備えた、リードフレーム上にアセンブルされる任意の数の構成要素に適用する。この方法は、スタックの下又はスタックの頂部上に位置する並列のリードフレーム及び構成要素とのコンタクトを成すようにリードフレームが垂直にスタックされ得るように曲げられたリードを備えた、任意の数のリードフレームに拡張され得る。複数のリードフレームの幾つかのリードは、デバイスがパッケージング材料に封止されるとき露出されたままであり得る。露出されたリードは、パッケージングされたスタックの種々の側から、スタックされたシステムへの、電気的アクセスを提供し得る。また、多くのリード及びパッドがヒートスプレッド用に設計され得るため、熱エネルギーが、アセンブルされたスタックの種々のレベルから放散され得、システムの熱的特性を最適化する。
当業者であれば、本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得ること、及び多くの他の実施例が可能であることが分かるであろう。

Claims (18)

  1. 半導体デバイスであって、
    第１のリードと、取り付けられた電子的構成要素を有するパッドとを備えた第１の平坦リードフレームであって、前記第１のリードフレームの平面から離れて第１の方向に曲げられる伸長されたリードの第１のセットを含む、前記第１のリードフレーム、
    第２のリードと、取り付けられた電子的構成要素を有するパッドとを備えた第２の平坦リードフレーム、
    前記第２のリードフレームに導電的に接続される前記第１のリードフレームの前記曲げられたリードであって、２つの平面における要素とリードとの間の導電的にリンクされた三次元ネットワークを形成する、前記曲げられたリード及び
    前記三次元ネットワークを封止するパッケージング材料、
    を含む、デバイス。
  2. 請求項１に記載のデバイスであって、前記第１及び第２のリードの少なくとも一部が前記パッケージング材料により封止されておらず、前記封止されていないリード部分が電気的デバイス端子として動作し得る、デバイス。
  3. 請求項２に記載のデバイスであって、前記端子が前記デバイスの封止の一つ以上の平面に位置する、デバイス。
  4. 請求項１に記載のデバイスであって、前記第１のリードフレームの伸長されたリードの第２のセットを更に含み、前記リードの第２のセットが前記第１のリードフレームの前記平面から離れて第２の方向に曲げられ、前記第２の方向が前記第１の方向とは反対である、デバイス。
  5. 請求項２に記載のデバイスであって、取り付けられた電子的構成要素を有するパッドを備えた第３の平坦リードフレームを更に含み、前記第３のリードフレームが、第３のセットの曲げられた伸長されたリードにより前記第２のリードフレームに導電的に接続される、デバイス。
  6. 請求項１に記載のデバイスであって、前記第１のリードフレームが第１の金属でつくられ、前記第２のリードフレームが第２の金属とは異なる前記第１の金属でつくられる、デバイス。
  7. 請求項１に記載のデバイスであって、前記伸長されたリードが熱を拡散及び放散するために適切なジオメトリを有する、デバイス。
  8. 請求項１に記載のデバイスであって、前記第１のリードフレームのリードが、外部電気的端子に結びつけられるのに適切である、デバイス。
  9. 請求項４に記載のデバイスであって、前記第３のリードフレームのリードが、外部電気的端子に結びつけられるのに適切である、デバイス。
  10. 請求項１に記載のデバイスであって、前記電子的構成要素が、熱生成構成要素を含む、パッケージングされた及びパッケージングされない能動及び受動半導体構成要素を含む、デバイス。
  11. 請求項１０に記載のデバイスであって、前記受動構成要素が、インダクタ、キャパシタ、及びレジスタを含む、デバイス。
  12. 請求項１に記載のデバイスであって、前記第１のリードフレームが、モジュラーサブアッセンブリとして構成される、デバイス。
  13. 請求項１に記載のデバイスであって、前記パッケージング材料が、ヒートシンクの取り付けを可能にするように構成される、デバイス。
  14. パッケージングされた半導体デバイスを製造するための方法であって、
    リードフレームパッド上にアセンブルされた電子的構成要素を備えた第１の平坦リードフレームを提供する工程であって、前記第１のリードフレームが、前記第１のリードフレームの平面から離れて第１の方向に曲げられる伸長されたリードの第１のセットを含む、工程、
    前記リードフレームパッド上にアセンブルされた電子的構成要素を備えた第２の平坦リードフレームを提供する工程、
    前記第１のリードフレームの前記曲げられた伸長されたリードの第１のセットを前記第２のリードフレームと接触させるように、前記アセンブルされた第１のリードフレームを前記アセンブルされた第２のリードフレームと整合させる工程、及び
    前記伸長されたリードの第１のセットを前記第２のリードフレームに導電的に接続する工程であって、それにより、構成要素及びリードの三次元の導電的にリンクされたネットワークをつくる工程、
    を含む、方法。
  15. 請求項１４に記載の方法であって、前記三次元ネットワークをパッケージング材料に封止する工程を更に含む、方法。
  16. 請求項１５に記載の方法であって、前記第１の平坦リードフレームが更に、前記第１のリードフレームの前記平面から離れて第２の方向に曲げられた伸長されたリードの第２のセットを含み、前記第２の方向が前記第１の方向とは反対である、方法。
  17. 請求項１６に記載の方法であって、
    第３の平坦リードフレームの前記パッド上の電子的構成要素のアッセンブリを提供する工程、
    前記アセンブルされた第３のリードフレームを、前記曲げられた伸長されたリードの前記第２のセットを前記第３のリードフレームと接触させるように、前記アセンブルされた第１のリードフレームと整合させる工程、及び
    前記伸長されたリードの第２のセットを前記第３のリードフレームにはんだ付けする工程、
    を更に含む、方法。
  18. 請求項１４に記載の方法であって、前記電子的構成要素が、パッケージングされた及びパッケージングされない能動及び受動半導体構成要素を含む、方法。
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Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI438792B (zh) * 2011-01-04 2014-05-21 Cyntec Co Ltd 電感器
US8426952B2 (en) * 2011-01-14 2013-04-23 International Rectifier Corporation Stacked half-bridge package with a common conductive leadframe
US10840005B2 (en) 2013-01-25 2020-11-17 Vishay Dale Electronics, Llc Low profile high current composite transformer
US9515014B2 (en) 2014-10-08 2016-12-06 Infineon Technologies Americas Corp. Power converter package with integrated output inductor
US9496206B2 (en) * 2015-04-10 2016-11-15 Texas Instruments Incorporated Flippable leadframe for packaged electronic system having vertically stacked chips and components
CN106571354B (zh) * 2015-10-09 2018-11-16 台达电子工业股份有限公司 电源变换器及其制造方法
US9922908B2 (en) * 2015-12-18 2018-03-20 Texas Instruments Incorporated Semiconductor package having a leadframe with multi-level assembly pads
WO2017189224A1 (en) * 2016-04-26 2017-11-02 Linear Technology Corporation Mechanically-compliant and electrically and thermally conductive leadframes for component-on-package circuits
US10998124B2 (en) 2016-05-06 2021-05-04 Vishay Dale Electronics, Llc Nested flat wound coils forming windings for transformers and inductors
JP6607571B2 (ja) * 2016-07-28 2019-11-20 株式会社東海理化電機製作所 半導体装置の製造方法
KR102464202B1 (ko) 2016-08-31 2022-11-04 비쉐이 데일 일렉트로닉스, 엘엘씨 낮은 직류 저항을 갖는 고전류 코일을 구비한 인덕터
US10340210B2 (en) * 2016-09-16 2019-07-02 Texas Instruments Incorporated System in package device including inductor
US10396016B2 (en) * 2016-12-30 2019-08-27 Texas Instruments Incorporated Leadframe inductor
US9935041B1 (en) * 2017-04-06 2018-04-03 Texas Instruments Incorporated Multi-chip module clips with connector bar
CN107611119A (zh) * 2017-08-24 2018-01-19 杰群电子科技（东莞）有限公司 一种半导体封装器件及其加工方法及电子产品
US10896869B2 (en) * 2018-01-12 2021-01-19 Amkor Technology Singapore Holding Pte. Ltd. Method of manufacturing a semiconductor device
US10497635B2 (en) 2018-03-27 2019-12-03 Linear Technology Holding Llc Stacked circuit package with molded base having laser drilled openings for upper package
US11410977B2 (en) 2018-11-13 2022-08-09 Analog Devices International Unlimited Company Electronic module for high power applications
DE102019207012A1 (de) * 2019-05-15 2020-11-19 Zf Friedrichshafen Ag Elektronikmodul zur Leistungssteuerung
JP7211267B2 (ja) * 2019-05-29 2023-01-24 株式会社デンソー 半導体パッケージの製造方法
JP7286450B2 (ja) * 2019-07-10 2023-06-05 新光電気工業株式会社 電子装置及び電子装置の製造方法
US20210043466A1 (en) 2019-08-06 2021-02-11 Texas Instruments Incorporated Universal semiconductor package molds
US11158567B2 (en) 2019-08-09 2021-10-26 Texas Instruments Incorporated Package with stacked power stage and integrated control die
US11715679B2 (en) 2019-10-09 2023-08-01 Texas Instruments Incorporated Power stage package including flexible circuit and stacked die
US11302615B2 (en) 2019-12-30 2022-04-12 Texas Instruments Incorporated Semiconductor package with isolated heat spreader
US11844178B2 (en) 2020-06-02 2023-12-12 Analog Devices International Unlimited Company Electronic component
CN111725173A (zh) * 2020-06-05 2020-09-29 杰群电子科技（东莞）有限公司 一种堆叠封装结构及堆叠封装结构的制造方法
GB2603920B (en) * 2021-02-18 2023-02-22 Zhuzhou Crrc Times Electric Uk Innovation Center Power Semiconductor package
US11495549B2 (en) * 2021-02-25 2022-11-08 Texas Instruments Incorporated Electronic device with crack arrest structure
US11611170B2 (en) 2021-03-23 2023-03-21 Amkor Technology Singapore Holding Pte. Ltd Semiconductor devices having exposed clip top sides and methods of manufacturing semiconductor devices
US11948724B2 (en) 2021-06-18 2024-04-02 Vishay Dale Electronics, Llc Method for making a multi-thickness electro-magnetic device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04277668A (ja) * 1991-03-06 1992-10-02 Nec Corp 樹脂封止型半導体装置
JPH09129819A (ja) * 1995-11-01 1997-05-16 Hitachi Ltd 半導体装置およびその製造方法
JP2011060927A (ja) * 2009-09-09 2011-03-24 Hitachi Ltd 半導体装置
WO2011155165A1 (ja) * 2010-06-11 2011-12-15 パナソニック株式会社 樹脂封止型半導体装置及びその製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5965936A (en) 1997-12-31 1999-10-12 Micron Technology, Inc. Multi-layer lead frame for a semiconductor device
US6072228A (en) 1996-10-25 2000-06-06 Micron Technology, Inc. Multi-part lead frame with dissimilar materials and method of manufacturing
KR100470897B1 (ko) * 2002-07-19 2005-03-10 삼성전자주식회사 듀얼 다이 패키지 제조 방법
TWI292617B (en) 2006-02-03 2008-01-11 Siliconware Precision Industries Co Ltd Stacked semiconductor structure and fabrication method thereof
US8198710B2 (en) 2008-02-05 2012-06-12 Fairchild Semiconductor Corporation Folded leadframe multiple die package
US20090212405A1 (en) * 2008-02-26 2009-08-27 Yong Liu Stacked die molded leadless package
US8450149B2 (en) * 2009-10-16 2013-05-28 Texas Instruments Incorporated Stacked leadframe implementation for DC/DC convertor power module incorporating a stacked controller and stacked leadframe construction methodology
US8222716B2 (en) 2009-10-16 2012-07-17 National Semiconductor Corporation Multiple leadframe package
US20110108974A1 (en) * 2009-11-06 2011-05-12 Mediatek Inc. Power and signal distribution of integrated circuits

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04277668A (ja) * 1991-03-06 1992-10-02 Nec Corp 樹脂封止型半導体装置
JPH09129819A (ja) * 1995-11-01 1997-05-16 Hitachi Ltd 半導体装置およびその製造方法
JP2011060927A (ja) * 2009-09-09 2011-03-24 Hitachi Ltd 半導体装置
WO2011155165A1 (ja) * 2010-06-11 2011-12-15 パナソニック株式会社 樹脂封止型半導体装置及びその製造方法

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