KR20120076811A - 반도체 패키지 - Google Patents

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Abstract

반도체 패키지는 반도체 칩, 소스 단자 연결부, 리드 프레임, 몰딩부를 포함한다. 반도체 칩은 소스 단자, 드레인 단자 및 게이트 단자를 갖는 전계효과 트랜지스터를 구비한다. 소스 단자 연결부는 도전성 물질로 이루어지고, 전계효과 트랜지스터의 소스 단자에 판상 구조로 구비된다. 리드 프레임은 그 일단이 직접적으로 소스 단자 연결부와 전기적으로 연결되고, 그 타단이 외부 기기와 전기적으로 연결되게 구비된다. 몰딩부는 리드 프레임의 타단만 노출되도록 반도체 칩 및 리드 프레임을 몰딩한다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 관한 것으로써, 보다 상세하게는 소스 단자, 드레인 단자 및 게이트 단자를 갖는 전계효과 트랜지스터가 구비되는 반도체 칩을 포함하는 반도체 패지키에 관한 것이다.
최근, 휴대폰, 태블릿 PC 등과 같은 모바일 전자 기기의 성장에 따라, 크기가 작으면서 성능이 우수한 반도체 패키지에 대한 수요가 증가하고 있다. 이에, 반도체 패키지의 개발 방향은 종래의 DIP(Dual In line Package) 형태의 삽입 실장형으로부터 근래의 QFN(Quad Flat Non-lead) 형태의 표면 실장형으로 전환되고 있다. 특히, QFN 형태의 반도체 패키지는 외부와 전기적으로 연결하기 위한 리드, 즉 리드 프레임이 몰드 아래쪽에서 외부로 돌출되어 있지 않기 때문에 크기와 무게를 줄일 수 있는 이점이 있다. 그리고 QFN 형태의 반도체 패키지의 경우 반도체 칩과 리드 프레임 사이를 주로 도전성 와이어를 사용하여 전기적으로 연결한다.
그러나 언급한 QFN 형태의 반도체 패키지에서 반도체 칩으로써 소스 단자, 드레인 단자 및 게이트 단자를 갖는 전계효과 트랜지스터가 구비될 경우 소스 단자와 리드 프레임 사이를 도전성 와이어를 사용하여 연결하면 열의 발생과 함께 내부 임피던스가 상승하는 단점이 있다. 이는, 언급한 소스 단자의 경우 전류가 항상 흐르기 때문이다.
이와 같이 종래의 반도체 패키지의 경우에는 소스 단자와 리드 프레임 사이에서 열의 발생과 함께 내부 임피던스가 상승함에 의해 반도체 패키지의 전기적 신뢰도를 저하시키는 문제점이 있다.
이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 전계효과 트랜지스터의 소스 단자를 도전성 와이어를 사용하지 않고 리드 프레임과 직접적으로 연결하는 반도체 패키지를 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 반도체 패키지는 소스 단자, 드레인 단자 및 게이트 단자를 갖는 전계효과 트랜지스터가 구비되는 반도체 칩과, 도전성 물질로 이루어지고, 상기 전계효과 트랜지스터의 소스 단자에 판상 구조로 구비되는 소스 단자 연결부와, 일단은 직접적으로 상기 소스 단자 연결부와 전기적으로 연결되고, 타단은 외부 기기와 전기적으로 연결되게 구비되는 리드 프레임과, 상기 리드 프레임의 타단만 노출되도록 상기 반도체 칩 및 상기 리드 프레임을 몰딩하는 몰딩부를 포함한다.
본 발명의 일 실시예에 따른 반도체 패키지에서, 상기 소스 단자 연결부는 구리, 은, 금 및 알루미늄으로 이루어지는 그룹으로부터 선택되는 적어도 어느 하나를 포함하는 도전성 물질로 이루어질 수 있다.
본 발명의 일 실시예에 따른 반도체 패키지에서, 상기 소스 단자 연결부와 상기 리드 프레임의 일단은 솔더링에 의해 연결될 수 있다.
언급한 본 발명의 일 실시예에 따른 반도체 패키지에 의하면, 전계효과 트랜지스터의 소스 단자에 판상 구조로 구비되는 소스 단자 연결부를 마련하여 직접적으로 소스 단자와 리드 프레임 사이를 전기적으로 연결한다.
따라서 소스 단자와 리드 프레임이 연결되는 부위가 면접촉할 수 있기 때문에 열이 발생하더라도 분산시킬 수 있기 때문에 열의 발생으로 인한 내부 임피던스의 상승을 최소화시킬 수 있다. 이에, 본 발명의 일 실시예에 따른 반도체 패키지는 전기적 신뢰도를 안정적으로 확보할 수 있는 효과를 기대할 수 있다.
또한, 언급한 바와 같이 열의 발생을 분산시킬 수 있기 때문에 반도체 패키지에 구비되는 반도체 칩의 열적 특성을 보다 안정적으로 향상시킬 수 있고, 그 결과 반도체 패키지의 전체 시스템에 대한 열적 특성을 보다 안정적으로 확보할 수 있다.
아울러, 언급한 소스 단자와 리드 프레임 사이를 연결하는 도전성 와이어의 사용을 생략할 수 있기 때문에 반도체 패키지의 제조에 따른 비용을 절감하는 효과까지도 기대할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 개략적인 구성도이다.
도 2는 도 1의 소스 단자와 리드 프레임의 연결 구조를 나타내는 개략적인 도면이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지를 나타내는 개략적인 구성도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 실시예들을 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성 요소에 대해 사용하였다. 제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "이루어진다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예에 따른 반도체 패키지를 보다 상세하게 설명하고자 한다.
실시예
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 개략적인 구성도이고, 도 2는 도 1의 소스 단자와 리드 프레임의 연결 구조를 나타내는 개략적인 도면이다.
도 1 및 도 2를 참조하면, 반도체 패키지(100)는 반도체 칩(11), 리드 프레임(15), 몰딩부(17), 소스 단자 연결부(13) 등을 포함한다. 특히, 언급한 반도체 패키지(100)는 몰딩부(17)로부터 리드 프레임(15)의 타단만이 노출되는 QFN(Quad Flat Non-Lead) 형태의 구조를 갖는 것으로 이해할 수 있다. 그러나 본 발명의 일 실시예에 따른 반도체 패키지(100)가 QFN 형태의 구조에 한정되는 것은 아니다.
구체적으로, 반도체 칩(11)은 주로 실리콘 웨이퍼 상에 형성되는 직접 회로 소자를 포함한다. 특히, 본 발명의 일 실시예에서는 집적 회로 소자로써 전계효과 트랜지스터(FET : Field Effect Transistor)를 포함한다. 이에, 반도체 칩(11)은 소스(source) 단자, 드레인(drain) 단자 및 게이트(gate) 단자를 갖는다. 언급한 반도체 칩(11)의 경우에는 전계효과 트렌지스터의 소스 단자와 게이트 단자 사이의 전압에 의해 발생하는 정전계로 소스 단자와 드레인 단자 사이의 전류를 제어, 즉 소스 단자와 게이트 단자 그리고 소스 단자와 드레인 단자 사이의 채널 저항을 변화시켜 다수 캐리어의 흐름을 제어하는 것으로써, 주로 램(RAM) 등과 같은 기억 소자를 형성하는데 사용된다. 따라서 언급한 반도체 칩(11)에 구비되는 전계효과 트랜지스터의 경우에는 소스 단자에 전류가 항상 흐르기 때문에 소스 단자에 열이 발생함과 더불어 내부 임피던스가 높아지는 특징이 있다.
아울러, 언급한 반도체 칩(11)에는 전계효과 트랜지스터 이외에도 커패시터, 저항 소자 등의 각종 소자가 더 구비될 수 있다.
그리고 반도체 칩(11)에 구비되는 전계효과 트랜지스터에서 소스 단자에는 소스 단자 연결부(13)가 구비된다. 소스 단자 연결부(13)는 도전성 물질로 이루어지고, 판상 구조를 갖는다. 즉, 소스 단자 연결부(13)는 소스 단자에 판상 구조를 갖는 형태를 구비되는 것이다. 아울러, 소스 단자 연결부(13)로 사용할 수 있는 도전성 물질의 예로서는 구리, 은, 금, 알루미늄 등을 들 수 있고, 이들은 단독으로 사용할 수 있을 뿐만 아니라 둘 이상을 혼합하여 사용할 수도 있다.
이와 같이, 반도체 칩(11)에 구비되는 전계효과 트랜지스터에서 소스 단자에 소스 단자 연결부(13)를 구비함으로써 소스 단자의 경우 리드 프레임(15)과 직접적으로 연결할 수 있다. 이에, 리드 프레임(15)은 그 일단은 직접적으로 소스 단자 연결부(13)와 전기적으로 연결되고, 그 타단은 외부 기기와 전기적으로 연결되게 구비될 수 있다. 즉, 언급한 소스 단자와 리드 프레임(15) 사이를 도전성 와이어가 아닌 소스 단자에 구비되고, 판상 구조를 갖는 소스 단자 연결부(13)를 이용하여 전기적으로 연결시키는 것이다. 그리고 리드 프레임(15)과 소스 단자 연결부(13)의 일단은 솔더링에 의해 연결될 수 있다.
여기서, 언급한 리드 프레임(15)과의 직접적인 연결은 소스 단자에 한정할 수 있고, 경우에 따라서 게이트 단자, 드레인 단자 등도 리드 프레임(15)과 직접적으로 연결할 수도 있다. 다만, 반도체 칩(11)의 집적도를 고려할 경우에는 소스 단자만을 리드 프레임(15)과 집적적으로 연결하고, 게이트 단자, 드레인 단자 등은 도전성 와이어를 사용하여 리드 프레임(15)에 연결할 수 있다.
그리고 몰딩부(17)는 외부 환경으로부터 반도체 칩(11), 리드 프레임(15) 등을 보호하기 위한 것으로써, 외부 기기와 연결되는 부분인 리드 프레임(15)의 타단만 노출되도록 반도체 칩(11) 및 리드 프레임(13) 등을 몰딩한다. 여기서, 몰딩부(17)는 에폭시 몰딩 콤파운드(epoxy molding compound: EMC) 등과 같은 몰딩 수지로 이루어질 수 있다.
또한, 언급한 반도체 패키지(100)에서 반도체 칩(11)은 다이 패들(19) 상에 위치할 수 있다. 즉, 반도체 칩(11)은 다이 패들(19) 상에 실장될 수 있는 것이다. 여기서 반도체 칩(11)은 전계효과 트랜지스터 등과 같은 회로 패턴이 형성되는 활성화면과 활성화면의 반대쪽에 비활성화면을 갖는데, 언급한 비활성화면이 다이 패들(19)을 향하게 위치함에 의해 다이 패들(19) 상에 실장되는 것이다. 특히, 반도체 칩(11)을 다이 패들(19) 상에 실장할 때에는 주로 전기적 절연 특성을 갖는 에폭시 물질을 포함하는 접착 테이프, 폴리이미드(polyimide) 물질을 포함하는 접착 테이프 등을 사용할 수 있다.
언급한 바와 같이, 본 발명의 일 실시예에 따른 반도체 패키지(100)는 전계효과 트랜지스터의 소스 단자와 리드 프레임(15)을 직접적으로 연결하는 구조를 갖는다. 특히, 도전성 물질로 이루어지고, 판상 구조를 갖는 소스 단자 연결부(13)를 사용하여 소스 단자와 리드 프레임(15) 사이를 직접적으로 연결한다.
여기서, 소스 단자와 리드 프레임(15) 사이를 직접적으로 연결하는 소스 단자 연결부(13)가 판상 구조를 가지기 때문에 소스 단자와 리드 프레임이 접촉하는 접촉 부위가 도전성 와이어를 사용할 경우보다 충분하게 확장된다. 따라서 소스 단자와 리드 프레임(15) 사이에서 발생하는 열을 확장된 접촉 부위에 의해 충분하게 분산시킬 수 있다. 이에, 소스 단자와 리드 프레임(15) 사이에서 열이 발생하더라도 판상 구조를 갖는 소스 단자 연결부(13)에 의해 충분하게 분산시킬 수 있고, 그 결과 내부 임피던스가 상승하는 것을 효과적으로 억제할 수 있다. 특히, 전류가 항상 흐르는 소스 단자에 언급한 소스 단자 연결부(13)를 적용하여 리드 프레임(15)과 직접적으로 연결함으로써 열의 발생으로 인한 반도체 패키지(100)의 전체 시스템에 미치는 영향을 충분하게 억제할 수 있는 것이다.
아울러, 소스 단자 연결부(13)가 언급한 바와 같이 판상 구조를 가지기 때문에 소스 단자와 리드 프레임(15)의 직접적인 연결을 위한 솔더링 양의 증대를 통하여 소스 단자와 리드 프레임(15) 사이를 연결하는 연결 강도를 향상시킬 수 있어 반도체 패키지(100)의 안정성을 보다 효율적으로 확보할 수 있다.
또한, 언급한 소스 단자와 리드 프레임(15) 사이를 연결하는 도전성 와이어의 사용을 생략할 수 있기 때문에 반도체 패키지의 제조(100)에 따른 비용의 절감까지도 기대할 수 있다.
그리고 도 1의 반도체 패키지(100)의 구조를 살펴보면, 리드 프레임(15)을 'ㄴ' 구조를 갖도록 마련하고, 전계효과 트랜지스터가 구비되는 반도체 칩(11)을 뒤집어서 패키징한 것으로 이해할 수 있다. 즉, 전계효과 트랜지스터 등과 같은 회로 패턴이 형성된 반도체 칩(11)의 활성화면이 리드 프레임(15)의 내부를 향하게 위치시키고, 특히 소스 단자 연결부(13)와 리드 프레임(15)이 직접적으로 연결되게 반도체 칩(11)을 리드 프레임(15)의 내부를 향하게 위치시켜서 패키징하는 구조로 이해할 수 있는 것이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지를 나타내는 개략적인 구성도이다. 여기서 도 3에서의 반도체 패키지를 나타내는 각 구성 요소의 경우 도 1에서의 반도체 패키지를 나타내는 각 구성 요소와 동일한 경우에는 동일 부호를 사용하여 나타낸다.
도 3의 반도체 패키지(300)의 구조를 살펴보면, 리드 프레임(15)을 'ㄱ' 구조를 갖도록 마련하고, 전계효과 트랜지스터가 구비되는 반도체 칩(11)을 'ㄱ' 구조의 리드 프레임(15)의 일단 상부에 올려놓은 형태로 패키징한 것으로 이해할 수 있다. 즉, 전계효과 트랜지스터 등과 같은 회로 패턴이 형성된 반도체 칩(11)의 활성화면이 리드 프레임(15)의 일단 상부를 향하게 위치시키고, 특히 소스 단자 연결부(13)와 리드 프레임(15)이 직접적으로 연결되게 반도체 칩(11)을 리드 프레임(15)의 단부 상부를 향하게 위치시켜서 패키징하는 구조로 이해할 수 있는 것이다.
이와 같이, 언급한 소스 단자 연결부(13)를 갖는 반도체 패키지(100, 300)의 경우에는 다양한 형태를 갖도록 패키징이 이루어질 수 있다.
이상에서는 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 300 : 반도체 패키지 11 : 반도체 칩
13 : 소스 단자 연결부 15 : 리드 프레임
17 : 몰딩부 19 : 다이 패들

Claims (3)

  1. 소스 단자, 드레인 단자 및 게이트 단자를 갖는 전계효과 트랜지스터가 구비되는 반도체 칩;
    도전성 물질로 이루어지고, 상기 전계효과 트랜지스터의 소스 단자에 판상 구조로 구비되는 소스 단자 연결부;
    일단은 직접적으로 상기 소스 단자 연결부와 전기적으로 연결되고, 타단은 외부 기기와 전기적으로 연결되게 구비되는 리드 프레임; 및
    상기 리드 프레임의 타단만 노출되도록 상기 반도체 칩 및 상기 리드 프레임을 몰딩하는 몰딩부를 포함하는 반도체 패키지.
  2. 제1 항에 있어서, 상기 소스 단자 연결부는 구리, 은, 금 및 알루미늄으로 이루어지는 그룹으로부터 선택되는 적어도 어느 하나를 포함하는 도전성 물질로 이루어지는 것을 특징으로 하는 반도체 패키지.
  3. 제1 항에 있어서, 상기 소스 단자 연결부와 상기 리드 프레임의 일단은 솔더링에 의해 연결되는 것을 특징으로 하는 반도체 패키지.
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