JP2015511027A - 高密度に実装された光インターコネクトを有するチップアセンブリ構成 - Google Patents

Abstract

チップアセンブリ構成は基板を含み、基板の一方側に集積回路があり他方側に変換機構がある。集積回路と変換機構とは、基板を通る短距離電気伝送線によって電気的に結合される。加えて、変換機構は、信号を電気ドメインと光ドメインとの間で変換し、それにより、集積回路とその他のコンポーネントおよび装置との間で、光通信を用いて（たとえば光ファイバまたは光導波路で）高速通信を行なうことができる。

Description

背景
分野
本開示は、概して、半導体チップを収容するチップアセンブリ構成に関する。より具体的には、本開示は、高密度に実装された光インターコネクトを容易にする短距離伝送線を有する基板を含むチップアセンブリ構成に関する。

関連技術
集積回路（ＩＣ）技術は臨界寸法（critical dimension)の縮小化を進めており、それに伴い、高帯域幅、低レイテンシ、低消費電力、信頼性、および低コスト等の好適な通信および集積化特性を既存の配線で得ることが益々困難になっている。これら課題は、多数のマルチコアプロセッサおよびメモリ間の高速通信を必要とする次世代マルチプロセッサアーキテクチャを含むコンピュータシステムでは特に厳しい。

コンピュータシステム内のコンポーネント間におけるより高い帯域幅での通信は、インターコネクトの信号線の数の増大および／または１信号線当たりのデータレートの増大によって実現できる。しかしながら、半導体チップ上のピンの数は今のところ、限定されたレチクルサイズ、チップ構成、製造、およびアセンブリの制約によって、制限されている。また、このピンの数の制約は、プロセッサの入出力（Ｉ／Ｏ）ポートの性能の改善を制限している。たとえば、データレート２０Ｇｂｐｓ以上の場合、高帯域幅通信に必要な差動ピンの数は１０００を超えると予測される。

加えて、伝送線におけるデータレートが増すと、有効通信距離が減少する。その原因は、反射、吸収、散乱、クロストーク、トレースの交差、およびチャネル間におけるスキューのばらつきによって生じる、損失である。たとえ低損失（および高コスト）の誘電材料を使用しても、電気伝送線は、有限伝送距離帯域幅の製品である。送信機ＦＩＲフィルタ、アナログ線形等化、適応判定帰還等化、およびタイミングリカバリ等のその他の通信技術を用いて通信性能を改善することは可能であるが、これら通信技術では一般的に消費電力およびレイテンシが増大する。結果として、伝送線のデータレートが制限され、それによって計算システムの性能が一層制限される。

基本的に、光インターコネクトは、上記電気インターコネクトの障害を克服する方法を提供することによって、高帯域幅、長距離にわたる通信、低損失、低クロストーク、低消費電力、および電磁耐性を可能にする。図１は、コンポーネント（プロセッサ、メモリ、ルータ、スイッチ等）間の通信を容易にする光インターコネクトを用いる既存のチップアセンブリ構成１００の上面図を示すブロック図を示している。

しかしながら、このチップアセンブリ構成にはいくつかの短所がある。特に、光インターコネクトはチップアセンブリ構成における貴重なスペースを占めるので、コストが増す可能性がある。加えて、コンポーネントの密度に制約があるので、コンポーネント間の距離が大きくなる可能性があり、そのためにレイテンシが増す可能性がある。さらに、チップアセンブリ構成内の隣接する光学要素と電気要素の熱管理が難しくなる可能性がある。

よって、必要なのは上記の問題のないチップアセンブリ構成である。

概要
本開示の一実施の形態は、基板を含むチップアセンブリ構成を提供する。基板は、第１の表面と、この基板の、第１の表面と反対側の第２の表面とを有する。基板はまた、第１の表面上に配置された第１のコネクタと、第２の表面上に配置された第２のコネクタとを含み、第１のコネクタおよび第２のコネクタは、基板を通るインターコネクタによって電気的に結合されている。加えて、チップアセンブリ構成は、第１の表面に隣接するように配置され第１のコネクタに電気的に結合された集積回路を含む。さらに、チップアセンブリ構成は、第２の表面に隣接するように配置され第２のコネクタに電気的に結合された変換機構を含む。この変換機構は、集積回路からの電気信号を、対応する第１の光信号に変換し、集積回路への第２の光信号を、対応する第２の電気信号に変換する。なお、第１の光信号および第２の光信号は、チップアセンブリ構成の中で光インターコネクトを用いて伝達される。

加えて、基板は、プリント回路基板および／またはインターポーザを含み得る。たとえば、基板は、半導体、有機材料、セラミック、ガラス、および／またはプラスチックを含み得る。

いくつかの実施の形態において、チップアセンブリ構成は、光インターコネクトに光学的に結合された光源および検出器を含む。これに代えて、光インターコネクトに関連付けられた光源および検出器がチップアセンブリ構成の外部にあってもよい。

さらに、光インターコネクトは、光ファイバおよび／または光導波路を含み得る。
なお、第１のコネクタと集積回路とは、半田、ボールグリッドアレイ、ソケット、インターポーザ、および／またはランドグリッドアレイによって電気的に結合されてもよい。加えて、第２のコネクタと変換機構とは、半田、ボールグリッドアレイ、ソケット、インターポーザ、および／またはランドグリッドアレイによって電気的に結合されてもよい。

いくつかの実施の形態において、第１のコネクタ、第２のコネクタ、およびインターコネクタと関連付けられた電気経路の平均インピーダンスは、集積回路および変換機構内のドライバの平均インピーダンスとほぼ一致する。たとえば、この平均インピーダンスは約５０Ωであってもよい。さらに、第１のコネクタ、第２のコネクタ、およびインターコネクタに関連する伝達特性におけるドミナントポールは、集積回路と変換機構との間の１０Ｇｂｐｓを超えるデータレートでの通信を容易にし得る。

加えて、チップアセンブリ構成は、集積回路の、基板と反対側において、集積回路に熱的に結合されたヒートシンクを含み得る。

いくつかの実施の形態において、所定のインターコネクタは、第１の表面および第２の表面のうちの一方にほぼ平行な領域を含む信号線によって電気的に結合された２つのビアを含む。これらのビアは、その一部が基板を通って延びていてもよい。さらに、上記領域の長さは１ｍｍ以下であってもよい。

ある実施の形態において、所定のコネクタは、第１の表面および第２の表面からの信号線によって電気的に結合された直線状のビアを含み、このビアは、第１の表面から第２の表面まで基板を通って延びている。

別の実施の形態は、チップアセンブリ構成を含むシステムを提供する。このシステムはプロセッサとメモリを含んでもよいし含まなくてもよい。
１８ もう１つの実施の形態は、チップアセンブリ構成において情報を伝達する方法を提供する。動作中、集積回路からの電気信号を、チップアセンブリ構成内の集積回路に隣接する基板を通る電気経路に駆動する。この電気経路は、基板の第１の表面上に配置された第１のコネクタと、基板の、第１の表面と反対側の第２の表面上に配置された第２のコネクタと、第１のコネクタと第２のコネクタとを電気的に結合する、基板を通るインターコネクタとを含む。次に、電気信号を、第２の表面に隣接するように配置され第２のコネクタに電気的に結合された変換機構が受ける。加えて、この変換機構を用いて、電気信号を光信号に変換する。次に、この光信号をチップアセンブリ構成の光インターコネクトで伝達する。

既存のチップパッケージの上面図を示すブロック図である。 本開示のある実施の形態に従うチップアセンブリ構成の側面図を示すブロック図である。 本開示のある実施の形態に従う図２のチップアセンブリ構成の底面図を示すブロック図である。 本開示のある実施の形態に従うマルチチップモジュール（multi-chip module）（ＭＣＭ）の側面図を示すブロック図である。 本開示のある実施の形態に従う図２のチップアセンブリ構成を含むシステムを示すブロック図である。 本開示のある実施の形態に従うチップアセンブリ構成において情報を伝達する方法を示すフロー図である。２５ なお、これら図面を通して、対応する部分には同様の参照番号が付されている。加えて、同一部分が複数ある場合は冒頭部分を共通にしダッシュ記号の後に数字を付して区別している。

詳細な説明
チップアセンブリ構成、このチップアセンブリ構成を含むマルチチップモジュール（ＭＣＭ）、このチップアセンブリ構成を含むシステム、および、このチップアセンブリ構成において情報を伝達する技術の実施の形態について説明する。このチップアセンブリ構成は基板を含み、基板の一方側に集積回路があり他方側に変換機構がある。集積回路と変換機構とは、基板を通る短距離電気伝送線によって電気的に結合される。加えて、変換機構は、信号を電気ドメインと光ドメインとの間で変換し、それにより、集積回路とその他のコンポーネントおよび装置との間で、光通信を用いて（たとえば光ファイバまたは光導波路で）高速通信を行なうことができる。

変換機構（すなわち光入出力またはＩ／Ｏポート）を集積回路の極めて近くであるが集積回路の反対側に配置することによって、チップアセンブリ構成は、無駄に使用されるスペース、レイテンシ、および熱管理に関連する課題に対処することができ、それによって、光Ｉ／Ｏポートの高密度の構成を利用できる。結果として、このチップアセンブリ構成は、既存の実装例に関連する問題を伴わない光インターコネクトに関連する利点をもたらすことができる。よって、このチップアセンブリ構成は、高性能コンピュータシステムにおける次世代マルチプロセッサアーキテクチャに利用される好適な通信および集積化特性を提供することができる。

次にチップアセンブリ構成について説明する。図２は、チップアセンブリ構成２００−１の側面図を示すブロック図を示している。このチップアセンブリ構成は基板２１０（プリント回路基板、ガラス基板、無機基板、セラミック基板、またはプラスチック基板等）を含む。基板２１０の両側に表面２１２があり、コネクタ２１４−１が表面２１２−１上に配置され、コネクタ２１４−２が表面２１２−２上に配置される。これらコネクタは、基板２１０を通るインターコネクタ２１６（伝送線等）によって電気的に結合されている。所定のインターコネクタと一対のコネクタ２１４との組合せが、電気経路を構成し得る。

なお、所定のインターコネクタは、表面２１２のうちの一方にほぼ平行である領域２０４（すなわち近接した横方向の飛越し（hop）を与える）を含む信号線２０８によって電気的に結合された２つのビア２０６を含み得る。これらビアは、その一部が基板２１０を通っていてもよい。さらに、領域２０４の長さは１ｍｍ以下でもよく、それによって、シグナルインテグリティが良好な高速通信を容易にする。

なお、所定のコネクトが、表面２１２−１から表面２１２−２までまたはその逆に、直線状に信号線によって電気的に結合された１つのビアを含んでもよい。

加えて、チップアセンブリ構成２００−１は、表面２１２−１に隣接するように配置されコネクタ２１４−１に（たとえば半田および／またはボールグリッドアレイによって）電気的に結合された集積回路２１８を含む。さらに、チップアセンブリ構成２００−１は、表面２１２−２に隣接するように配置されコネクタ２１４−２に（たとえば半田および／またはボールグリッドアレイによって）電気的に結合された変換機構２２０を含む。これら変換機構は、集積回路２１８からの電気信号を対応する光信号２２２−１に変換し、集積回路２１８への光信号２２２−２を対応する電気信号に変換する。なお、光信号２２２は、チップアセンブリ構成２００−１内において、光ファイバおよび／または光導波路等（シリコンオンーインシュレータ技術を用いて実装される光導波路等）の１つ以上の光インターコネクト２２４を用いて伝達される。

いくつかの実施の形態において、チップアセンブリ構成は、１つ以上の光インターコネクト２２４に光学的に結合された光源２２６および／または光検出器２２８を含む。これに代えて、１つ以上の光インターコネクト２２４と関連付けられた光源および検出器がチップアセンブリ構成２００−１の外部にあってもよい。

コネクタ２１４−１、コネクタ２１４−２、およびインターコネクタ２１６と関連付けられた電気経路の平均インピーダンスは、集積回路２１８におけるおよび変換機構２２０のうちの１つにおけるドライバの平均インピーダンスとほぼ一致してもよい。たとえば、この平均インピーダンスは、関連するキャパシタンスが大きい状態で、約５０Ωであってもよい。さらに、コネクタ２１４−１、コネクタ２１４−２、およびインターコネクタ２１６に関連する伝達特性におけるドミナントポールは、集積回路２１８と変換機構２２０との間の１０Ｇｂｐｓを超えるデータレートでの通信を容易にし得る。

さらに、チップアセンブリ構成２００−１は、集積回路２１８の、基板２１０と反対側において、集積回路２１８に熱的に結合された省略可能なヒートシンク２３０を含み得る。光学要素にとって熱安定性は重要なので、これは有用であろう。この構成はまた、クロストークの低減および／またはコンポーネント密度の増大のために使用できる、表面２１２−１上の貴重なスペースを空ける。

ある代表的な実施の形態において、変換機構２２０のうちの所定の１つの変換機構における各光−チャネルドライバまたは受信機Ｉ／Ｏは、対応する、集積回路２１８上の高速ドライバ／受信機ピンに、電気的に結合される（経路＃１）。加えて、電源への接続(経路＃２）および接地への接続(経路＃３）がなされる。先に述べたように、これら接続は、２つの短いビア（高さ約１５０〜３００μｍ）と、プラットフォームボード層上の、関連する伝送線の小さな方向転換部分（たとえば長さ１ｍｍ未満）とによって可能になるであろう。（すべての接続には適さないかもしれない、表面２１２−１から表面２１２−２までのビアを介した降下（drop）を除いて）この電気的な飛越し（hop）は、表面２１２同士を物理的に相互接続できる最小の電気的な飛越しであろう。このような小さな電気的な接続によって、集積回路２１８におけるシリアライザ／デシリアライザＩ／Ｏブロックへのおよびそこからの最高データレートでのシグナリングが容易になるであろう。たとえば、必要な追加のビアに関連する電気的な交差および信号劣化を回避できる。加えて、Ｉ／Ｏドライバについての電力要求を減じることができ、および／またはその他の通信技術（プリエンファシスおよび等化等）の使用を減じるかまたはなくすことができる。

いくつかの実施の形態において、変換機構２２０のうちの所定の１つにおける光サブアセンブリの各光Ｉ／Ｏポートは、４、８、１２または１６のチャネルをサポートできる。一般的には、各レーンについて可能な最大データレートを想定した場合、必要な空間チャネルの数は通常、集積回路２１８へのインターフェイスに必要な空間的多重化または集約によって必然的に決まる。これら光Ｉ／Ｏポートを集積回路２１８等の集積回路の極めて近くに設けつつ、変換機構２２０は各々、小さな面積の中で複数のチャネル（たとえば一次元または二次元フォーマットにおいて４、８、１２、または１６のチャネル）をサポートするのに十分な幅を有し得る。

さらに、このレイアウトにおいて可能なシグナルインテグリティに応じて、各レーンをシングルエンドと差動のうちのいずれかにしてもよい。なお、変換機構２２０のうちの所定の１つにおける光Ｉ／Ｏポートは、光源（電流または電圧モードで動作する一次元または二次元垂直キャビティ面発光レーザアレイ等）、検出器（一次元または二次元フォトダイオードアレイ、たとえば逆バイアスｐｎ接合ダイオード、ｐｉｎダイオード、金属−半導体−金属検出器または共振キャビティ強化検出器等）、ならびに（光ファイバリボンによって光学要素に結合し得る）４０Ｇｂｐｓまでのデータレートに対応できる電気集積回路の形態の、関連するドライバおよび受信機（トランスインピーダンス増幅器および制限増幅器等）を含み得る。光学要素は、基材としてＩＩＩ−Ｖ半導体化合物（ＧａＡｓまたはＩｎＰ等）を用いて実現してもよい。

さらに、光学要素は、電気集積回路と同一基板上にあってもよい。たとえば、変換機構２２０における光Ｉ／Ｏポートは、リフローアセンブリプロセスまたはマイクロピングリッドアレイ（μ−ＰＧＡ)コネクタのMEG-array(登録商標）コネクタ（ＦＣｉ社、Guyancourt、フランス）等の再結合可能な接続を用いて、基板２１０に物理的に装着されてもよい。加えて、光コネクタ／光ヘッダを用いて、個々の送信または受信チャネルに対するパッシブアライメント（passive alignment）を介し、標準ＭＰＯ／ＭＴＰコネクタ（Molex（登録商標）社、Lisle、イリノイ）上の光インターコネクト２２４における光ファイバリボンに結合してもよい。これら光ヘッダは、適切な光多重／多重分離素子を用いた空間分割多重（たとえば光ファイバの並列チャネル）および／または波長分割多重をサポートしてもよい。

熱的な制約があるので、変換機構２２０における光Ｉ／Ｏポートは、動作中に集積回路２１８から生じる熱から分離してもよい。同時に、変換機構２２０における電気集積回路内のドライバおよび受信機から熱を取り除く必要がある。さもなければ、熱的ロールオフが高温での光源の出力を低下させるかもしれない。ゆえに、変換機構２２０は、フィンを備える機械加工されたアルミニウムまたは銅ブロック等の省略可能なヒートシンク２３２に熱的に結合されてもよい。

集積回路２１８がプロセッサである実施の形態では、数十の高速シリアライザ／デシリアライザの電気的Ｉ／Ｏ伝送線をなくすことができる。たとえば、典型的なプロセッサは、チップの周囲にシリアライザ／デシリアライザＩ／Ｏブロックを含み、差動伝送線がシリアライザ／デシリアライザＩ／Ｏピンに接続されている。典型的には、必要な差動対線の数は、二分割帯域幅をピン１本当たりの最大データレートで除算したものに等しい。一例として、必要な、プロセッサに対する集約帯域幅が、２Ｔｂｐｓ（二分割帯域幅は４Ｔｂｐｓ）であり、各シリアライザ／デシリアライザＩ／Ｏピンが２０Ｇｂｐｓをサポートする場合、必要なピンまたは伝送線の数は、２Ｔｂｐｓを２０Ｇｂｐｓで除算したもの、すなわち１００である。差動シグナリングのために２で乗算すると、２００のピンまたは伝送線となる。

チップアセンブリ構成２００−１の底面図を示すブロック図を示している図３に示される構成を用いて、変換機構２２０における光アセンブリの複数のアレイは、ピンまたは伝送線の数を大幅に減じることができる。加えて、この構成によって、基板２１０の上面上に１つ以上のプロセッサおよびメモリチップをより高密度に実装することで、ルーティングの輻輳をなくしまたは減じ、シグナルインテグリティを改善する。

代表的な実施の形態において、チップアセンブリ構成２００−１は、送信チャネルおよび受信チャネルが変換機構２２０にある全二重実装例である。この構成における、送信機（Ｔｘ）および受信機（Ｒｘ）光Ｉ／Ｏポート（または光アセンブリ）は、（たとえば変換機構２２０−１および２２０−２各々において）隣り合っていてもよい。加えて、この構成によって２〜１６のチャネルが容易になる。しかしながら、いくつかの実施の形態では、送信または受信チャネルが所定の変換機構の所定の光Ｉ／Ｏポートにある半二重実装例を用いる。なお、変換機構２２０における送信機および受信機光アセンブリは物理的に分離してもよく、多岐にわたるやり方で配置し得る（たとえばＴｘとＲｘを交互にする、Ｔｘ、Ｔｘ、Ｔｘ、Ｔｘに続いてＲｘ、Ｒｘ、Ｒｘ，Ｒｘを配置する等）。

図２において、チップアセンブリ構成２００−１の表面２１２−２上の光Ｉ／Ｏポートを、数個の列にまたはジグザグの列に配置することができる。集積回路２１８はこれらの経路を妨げずインターコネクタ２１６は基板２１０を通る垂直経路に沿っているので、物理空間にこれらを配置できる。なお、インターコネクタ２１６はこの垂直経路に沿っているので、シリアライザ／デシリアライザＩ／Ｏブロックは、集積回路２１８の周囲に限定されなくてもよい。結果として、設計者は、プロセッサチップの周囲近くにシリアライザ／デシリアライザＩ／Ｏブロックを配置することを選択することができ、変換機構２２０−１等の所定の変換機構に、対応する垂直方向のインターコネクト経路を設けなくてもよくなる。さらに、プロセッサの下のいくつかの領域は、ボルスタープレートがプロセッサパッケージを基板２１０に接続する場所のために空けておくことができる。

ある代表的な実施の形態において、変換機構２２０における光Ｉ／Ｏポートは、波長８５０、１３０１、または１５５０ｎｍの垂直キャビティ面発光レーザ技術、および、対応するＧａＡｓまたはＩｎＰ検出器技術に基づいている。さらに、変換機構２２０における光Ｉ／Ｏポートは、数を減らした分布帰還型レーザアレイを用いてシングルモード（すなわち波長分割多重）および／またはマルチモード（すなわち空間分割多重）光ファイバをサポートできるシリコンフォトニクス技術に基づいていてもよい。

チップアセンブリ構成２００−１の複数のインスタンスがマルチチップモジュール（ＭＣＭ）に含まれていてもよい。これは図４に示されている。図４は、チップアセンブリ構成２００がバックプレーン４１０に接続されているマルチチップモジュールＭＣＭ４００の側面図を示すブロック図を示している。なお、変換機構における光Ｉ／Ｏポートを基板の下側に配置し、厚い銅ケーブルを、すべて高密度でコンパクトな光ファイバコネクタパッチパネルに集約させることができる、薄い光ファイバリボンに置換えてもよい。

この構成により、電気および／または光スイッチを用いて、光信号をＭＣＭ４００内部でおよび／または外部からＭＣＭ４００に再分配することができる。加えて、この構成によって、集積回路に対しても変換機構に対しても、基板と基板との間に自然な空気の流れを生じさせることができる。さらに、厚い銅ケーブルを取り除くことによって、追加のケーブル管理サポートハーネスは不要になるであろう。（よってチップアセンブリ構成２００の信頼性を高めることができる）。加えて、変換機構における光Ｉ／Ｏポートをその他のチップ、スイッチ、メモリ等の直下に配置することによって、これらコンポーネントへの電気信号線の長さを減じることができる。

このチップアセンブリ構成は、さまざまな用途で使用できる。これは図５に示されている。図５は、チップアセンブリ構成２００−１（図２）等のチップアセンブリ構成５０８を含むシステム５００を示すブロック図を示している。チップアセンブリ構成５０８内の変換機構上のまたは変換機構に光学的に結合された光インターコネクト５０６は、１つ以上のプロセッサ５１０、メモリ５２４および／または通信インターフェイス５１２を結合し得る。加えて、１つ以上のプロセッサ５１０を、１本以上の信号線５２２によってユーザインターフェイス５１４に結合してもよい。なお、１つ以上のプロセッサ（またはプロセッサコア）５１０は並列処理および／またはマルチスレッドオペレーションをサポートしてもよく、通信インターフェイス５１２は永続通信接続を有していてもよく、１本以上の信号線５２２は通信バスを構成してもよい。さらに、ユーザインターフェイス５１４は、ディスプレイ５１６、キーボード５１８、および／またはマウス等のポインタ５２０を含み得る。

システム５００内のメモリ５２４は、揮発性メモリおよび／または不揮発性メモリを含み得る。より具体的には、メモリ５２４は、ＲＯＭ、ＲＡＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュ、１つ以上のスマートカード、１つ以上の磁気ディスク記憶装置、および／または１つ以上の光記憶装置を含み得る。メモリ５２４は、ハードウェア依存タスクを実行するためのさまざまな基本システムサービスを扱うための手順（または命令セット）を含むオペレーティングシステム５２６を格納してもよい。加えて、メモリ５２４はまた、通信モジュール５２８に通信手順（または命令セット）を格納してもよい。これら通信手順は、システム５００から離れた場所に位置するコンピュータ、装置、および／またはサーバを含む、１つ以上のコンピュータ、装置、および／またはサーバと通信するために使用してもよい。

メモリ５２４はまた、１つ以上のプログラムモジュール５３０（または命令セット）を含み得る。なお、プログラムモジュール５３０のうちの１つ以上がコンピュータプログラム機構を構成してもよい。メモリ５２４内のさまざまなモジュールにおける命令は、高レベル手続型言語、オブジェクト指向プログラミング言語、および／またはアセンブリもしくはマシン言語で実現されてもよい。プログラミング言語は、１つ以上のプロセッサ（またはプロセッサコア）５１０による実行のために、コンパイルまたは解釈されてもよい、すなわち構成可能または構成されてもよい。

システム５００は、ＶＬＳＩ回路、スイッチ、ハブ、ブリッジ、ルータ、通信システム（波長分割多重等）、ストレージエリアネットワーク、データセンター、ネットワーク（ローカルエリアネットワーク等）、および／またはコンピュータシステム（マルチコアプロセッサコンピュータシステム等）を含み得る。たとえば、チップアセンブリ構成は、複数のプロセッサブレードに結合されたバックプレーンに含まれるものであってもよく、または、図４に示されるように、種類が異なるコンポーネント（プロセッサ、メモリ、Ｉ／Ｏデバイス、および／または周辺装置等）を結合するＭＣＭに含まれるものであってもよい。いくつかの実施の形態において、このＭＣＭは、スイッチ、ハブ、ブリッジ、および／またはルータの機能を果たす。

さらに、このコンピュータシステムは、サーバ（マルチソケット、マルチラックサーバ等）、ラップトップコンピュータ、通信装置またはシステム、パーソナルコンピュータ、ワークステーション、メインフレームコンピュータ、ブレード、エンタープライズコンピュータ、データセンター、携帯型計算装置、タブレット、スーパーコンピュータ、ネットワークアッタッチトストレージ（network-attached-storage）（ＮＡＳ）システム、ストレージエリアネットワーク（storage-area-network）（ＳＡＮ）システム、および／または別の電子計算装置を含み得るが、これらに限定されない。

一般的に、システム５００は、１つの場所にあってもよく、または、地理的に分散した複数の場所にまたがっていてもよい。加えて、システム５００の機能のうちの一部またはすべてを、１つ以上の特定用途向け集積回路（ＡＳＩＣ）および／または１つ以上のデジタル信号プロセッサ（ＤＳＰ）に実装してもよい。さらに、当該技術では周知のように、上記実施の形態における機能の、ハードウェアで実装する部分をソフトウェアで実装する部分より多くしてもよく、または、ハードウェアで実装する部分をソフトウェアで実装する部分より少なくしてもよい。

前述の実施の形態には、より少ないコンポーネントが含まれていてもよく、または追加のコンポーネントが含まれていてもよい。加えて、チップアセンブリ構成およびシステムは多数のディスクリート部品を有するものとして示されているが、これら実施の形態は、本明細書に記載の実施の形態の構造的模式図ではなく、存在し得るさまざまな特徴の機能的説明となることを意図している。よって、これら実施の形態において、２つ以上のコンポーネントを組み合わせて１つのコンポーネントにしてもよく、および／または１つ以上のコンポーネントの位置を変更してもよい。さらに、前述の実施の形態の２つ以上における特徴を互いに組み合わせてもよい。

次にこの方法の実施の形態について説明する。図６は、チップアセンブリ構成２００−１（図２）であってもよいチップアセンブリ構成において情報を伝達する方法６００を示すフロー図を示している。動作中、集積回路からの電気信号を、チップアセンブリ構成内の集積回路に隣接する基板を通る電気経路に駆動する（動作６１０）。この電気経路は、基板の第１の表面上に配置された第１のコネクタと、基板の、第１の表面と反対側の第２の表面上に配置された第２のコネクタと、第１のコネクタと第２のコネクタとを電気的に結合する、基板を通るインターコネクタとを含む。次に、電気信号を、第２の表面に隣接するように配置され第２のコネクタに電気的に結合された変換機構が受ける（動作６１２）。加えて、この変換機構を用いて、電気信号を光信号に変換する（動作６１４）。次に、この光信号をチップアセンブリ構成内の光インターコネクトで伝達する（動作６１６）。

実施の形態によっては、方法６００はこれよりも多いまたは少ない動作を含む。加えて、上記動作の順序は変更してもよく、および／または２つ以上の動作を組み合わせて１つの動作にしてもよい。

上記説明は、この開示を当業者が利用できるようにすることを意図しており、特定の用途およびその必要条件という文脈の中で行なっている。加えて、本開示の実施の形態に関する上記説明は、例示と説明のみを目的としてなされている。上記説明はすべてを網羅することを意図している訳でも本開示を開示された形態に限定することを意図している訳でもない。よって、数多くの変更および変形が当業者には明らかであろう。また、本明細書で定義されている一般的な原理は、本開示の精神および範囲から逸脱することなくその他の実施の形態および用途に適用し得る。加えて、上記実施の形態に関する記載は本開示を限定することを意図しているのではない。よって、本開示は、示されている実施の形態に限定されることを意図しているのではなく、本明細書に開示された原理および特徴に従う最も広い範囲に即してなされている。

Claims (20)

1. チップアセンブリ構成であって、
   基板を備え、前記基板は、第１の表面と、前記基板の、前記第１の表面と反対側の第２の表面とを有し、第１のコネクタが前記第１の表面上に配置され、第２のコネクタが前記第２の表面上に配置され、前記第１のコネクタおよび前記第２のコネクタは、前記基板を通るインターコネクタによって電気的に結合され、
   前記第１の表面に隣接するように配置され前記第１のコネクタに電気的に結合された集積回路と、
   前記第２の表面に隣接するように配置され前記第２のコネクタに電気的に結合された変換機構とを備え、前記変換機構は、前記集積回路からの電気信号を対応する第１の光信号に変換し前記集積回路への第２の光信号を対応する第２の電気信号に変換するように構成され、
   前記第１の光信号および前記第２の光信号は、前記チップアセンブリ構成の中で光インターコネクトを用いて伝達される、チップアセンブリ構成。
2. 前記基板は、プリント回路基板およびインターポーザのうちの１つを含む、請求項１に記載のチップアセンブリ構成。
3. 前記基板は、半導体、有機材料、セラミック、ガラス、およびプラスチックのうちの１つを含む、請求項２に記載のチップアセンブリ構成。
4. 前記光インターコネクトに光学的に結合された光源および検出器をさらに備える、請求項１に記載のチップアセンブリ構成。
5. 前記光インターコネクトに関連付けられた光源および検出器は、前記チップアセンブリ構成の外部にある、請求項１に記載のチップアセンブリ構成。
6. 前記光インターコネクトは、光ファイバおよび光導波路のうちの１つを含む、請求項１に記載のチップアセンブリ構成。
7. 前記第１のコネクタと前記集積回路とは、半田およびボールグリッドアレイのうちの１つによって電気的に結合されている、請求項１に記載のチップアセンブリ構成。
8. 前記第２のコネクタと前記変換機構とは、半田、ボールグリッドアレイ、ソケット、インターポーザ、およびランドグリッドアレイのうちの１つによって電気的に結合されている、請求項１に記載のチップアセンブリ構成。
9. 前記第１のコネクタ、前記第２のコネクタ、および前記インターコネクタと関連付けられた電気経路の平均インピーダンスは、前記集積回路および前記変換機構内のドライバの平均インピーダンスとほぼ一致する、請求項１に記載のチップアセンブリ構成。
10. 前記平均インピーダンスは約５０Ωである、請求項９に記載のチップアセンブリ構成。
11. 前記第１のコネクタおよび前記第２のコネクタのうちの１つを含み得る所定のコネクタは、前記第１の表面および前記第２の表面からの信号線によって電気的に結合された１つの直線状のビアを含み、
    前記ビアは、前記第１の表面から前記第２の表面まで前記基板を通って延びている、請求項１に記載のチップアセンブリ構成。
12. 前記集積回路の、前記基板と反対側において、前記集積回路に熱的に結合されたヒートシンクをさらに備える、請求項１に記載のチップアセンブリ構成。
13. 所定のインターコネクタは、前記第１の表面および前記第２の表面のうちの一方にほぼ平行な領域を含む信号線によって電気的に結合された２つのビアを含み、
    前記ビアは、その一部が前記基板を通って延びている、請求項１に記載のチップアセンブリ構成。
14. 前記領域の長さは１ｍｍ以下である、請求項１３に記載のチップアセンブリ構成。
15. システムであって、
    プロセッサと、
    前記プロセッサによって実行されるように構成されたプログラムモジュールを格納するメモリと、
    チップアセンブリ構成とを備え、前記チップアセンブリ構成は、
    基板を備え、前記基板は、第１の表面と、前記基板の、前記第１の表面と反対側の第２の表面とを有し、第１のコネクタが前記第１の表面上に配置され、第２のコネクタが前記第２の表面上に配置され、前記第１のコネクタおよび前記第２のコネクタは、前記基板を通るインターコネクタによって電気的に結合され、
    前記第１の表面に隣接するように配置され前記第１のコネクタに電気的に結合された集積回路と、
    前記第２の表面に隣接するように配置され前記第２のコネクタに電気的に結合された変換機構とを備え、前記変換機構は、前記集積回路からの電気信号を対応する第１の光信号に変換し前記集積回路への第２の光信号を対応する第２の電気信号に変換するように構成され、
    前記第１の光信号および前記第２の光信号は、前記チップアセンブリ構成の中で光インターコネクトを用いて伝達される、システム。
16. 前記光インターコネクトに光学的に結合された光源および検出器をさらに備える、請求項１５に記載のシステム。
17. 前記光インターコネクトに関連付けられた光源および検出器は、前記チップアセンブリ構成の外部にある、請求項１５に記載のシステム。
18. 前記第１のコネクタ、前記第２のコネクタ、および前記インターコネクタと関連付けられた電気経路の平均インピーダンスは、前記集積回路および前記変換機構内のドライバの平均インピーダンスとほぼ一致する、請求項１５に記載のシステム。
19. 前記第１のコネクタおよび前記第２のコネクタのうちの１つを含み得る所定のコネクタは、前記第１の表面および前記第２の表面からの信号線によって電気的に結合された１つの直線状のビアを含み、
    前記ビアは、前記第１の表面から前記第２の表面まで前記基板を通って延びている、請求項１５に記載のシステム。
20. チップアセンブリ構成において情報を伝達する方法であって、前記方法は、
    集積回路からの電気信号を、前記チップアセンブリ構成内の集積回路に隣接する基板を通る電気経路に駆動することを含み、前記電気経路は、前記基板の第１の表面上に配置された第１のコネクタと、前記基板の、前記第１の表面と反対側の第２の表面上に配置された第２のコネクタと、前記第１のコネクタと前記第２のコネクタとを電気的に結合する、前記基板を通るインターコネクタとを含み、
    前記電気信号を、前記第２の表面に隣接するように配置され前記第２のコネクタに電気的に結合された変換機構で受けることと、
    前記変換機構を用いて、前記電気信号を光信号に変換することと、
    前記光信号を前記チップアセンブリ構成内の光インターコネクトで伝達することとを含む、方法。

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