CN105608298B - 一种基于阵列封装的fpga芯片 - Google Patents

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Abstract

本发明提供一种基于阵列封装的FPGA芯片。所述FPGA芯片的最外两圈引脚为I/O引脚，最外行I/O引脚及次外行I/O引脚在纵向组成差分对，最外列I/O引脚及次外列I/O引脚在横向组成差分对。本发明能够使得I/O扇出更容易，减少了PCB设计的层数；同时I/O电源的滤波电容放置更容易、更合理，并且滤波的效果更好。

Description

一种基于阵列封装的FPGA芯片
技术领域
本发明涉及集成电路设计技术领域，尤其涉及一种基于阵列封装的FPGA芯片。
背景技术
FPGA(Field Programmable Gate Array，现场可编程门阵列)作为专用集成电路领域中的一种半定制电路，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。随着FPGA技术的发展，I/O数目不断增加，目前大部分的FPGA芯片都采用了BGA(Ball Grid Array，焊球阵列封装)封装，这种封装的引脚的数量少则几十个，多则一千多个，并且绝大部分的I/O都是可以组成差分对使用。FPGA芯片一般有若干个组(BANK)，每个组的I/O电源的电压值相同，要想在I/O上获得较好的信号完整性，必须对I/O电源进行滤波。采用了BGA封装的FPGA芯片引脚的排布对PCB板级设计有着重大的影响，如果引脚排布不合理，会导致PCB走线时扇出困难而增加PCB板的层数，同时还会导致I/O电源的滤波电容放置的位置不理想而影响了电源滤波效果。因此BGA封装的FPGA芯片如果不对引脚合理排布，最终会导致PCB成本的增加及产品性能的下降。
在实现本发明的过程中，发明人发现现有技术中至少存在如下技术问题：
传统的BGA封装的FPGA芯片的最外围引脚排布无规律，没有充分考虑焊盘的排布对PCB板级设计时I/O的扇出及I/O电源的滤波电容布局所产生的影响，往往造成在PCB板级设计时I/O扇出困难或需要增加PCB层数才能将所有I/O扇出，并且I/O电源的滤波电容的放置也存在困难。
发明内容
本发明提供的一种基于阵列封装的FPGA芯片，能够减少PCB设计的层数，I/O电源的滤波电容放置更容易、更合理，并且滤波的效果更好。
本发明提供一种基于阵列封装的FPGA芯片，所述FPGA芯片的最外两圈引脚为I/O引脚，最外行I/O引脚及次外行I/O引脚在纵向组成差分对，最外列I/O引脚及次外列I/O引脚在横向组成差分对。
可选地，同一行的I/O引脚差分极性相同，同一列的I/O引脚差分极性相同。
可选地，所述FPGA芯片的引脚从外倒数第三圈为I/O电源引脚及地引脚，I/O电源引脚及地引脚成对出现。
可选地，所述FPGA芯片位于PCB板的顶层，在所述PCB板的底层、与每个I/O电源引脚或地引脚对应设置有一个滤波电容。
可选地，以FPGA芯片的中心为原点，横向为横轴，纵向为纵轴组成的直角坐标系中，第1象限的滤波电容位于对应的I/O电压引脚或地引脚相邻的I/O引脚的右上方对应位置。
可选地，第2象限的滤波电容位于对应的I/O电压引脚或地引脚相邻的I/O引脚的左上方对应位置。
可选地，第3象限的滤波电容位于对应的I/O电压引脚或地引脚相邻的I/O引脚的左下方对应位置。
可选地，第4象限的滤波电容位于对应的I/O电压引脚或地引脚相邻的I/O引脚的右下方对应位置。
可选地，所述阵列封装为BGA封装、PGA封装、LGA封装。
本发明实施例提供的一种基于阵列封装的FPGA芯片，优化阵列封装的FPGA芯片的外围引脚排布，使得阵列封装的FPGA芯片在PCB板级设计时I/O扇出更容易，最外围的两行和两列I/O可以在PCB的元件面(即FPGA芯片所在面)直接进行引出，减少PCB设计的层数。同时，FPGA芯片外围两圈I/O引脚规律排布使得I/O电源的滤波电容放置更容易、更合理，从而滤波的效果更好。
附图说明
图1为本发明一实施例阵列封装的FPGA芯片外围三行三列引脚排布结构示意图；
图2为本发明另一实施例阵列封装的FPGA芯片外围三行三列引脚排布结构示意图；
图3为本发明一实施例阵列封装的FPGA芯片外围三行三列引脚的滤波电容排布结构示意图；
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明提供一种基于阵列封装的FPGA芯片，如附图1所示，所述FPGA芯片的最外两圈引脚为I/O引脚，最外行I/O引脚及次外行I/O引脚在纵向组成差分对，最外列I/O引脚及次外列I/O引脚在横向组成差分对。
本发明实施例提供的一种基于阵列封装的FPGA芯片，优化阵列封装的FPGA芯片的外围引脚排布，使得阵列封装的FPGA芯片在PCB板级设计时I/O扇出更容易，最外围的两行和两列I/O可以在PCB的元件面(即FPGA芯片所在面)直接进行引出，减少PCB设计的层数。
可选地，同一行的I/O引脚差分极性相同，同一列的I/O引脚差分极性相同。
具体地，如附图1所示，假设FPGA芯片引脚为m行，即A、B、C、D、E、F……m行，FPGA芯片引脚为n列，及1、2、3、4、5……n列。FPGA芯片的最外两圈引脚为I/O引脚，即第A行、B行、m行、m-1行、1列、2列、n列、n-1列引脚为I/O引脚。最外行I/O引脚及次外行I/O引脚在纵向组成差分对，如附图1中所示，第A行及第B行组成差分对，例如A1和B1是一对差分对，A2和B2是一对差分对，A3和B3是一对差分对，以此类推，An和Bn是一对差分对。A1、A2、A3……An在差分对中极性相同，B1、B2、B3……Bn在差分对中极性相同，在附图1中A1、A2、A3……An在差分对中极性为正极，B1、B2、B3……Bn在差分对中极性为负极，A行及B行的差分极性可以互换，如A1、A2、A3……An在差分对中极性为负极，B1、B2、B3……Bn在差分对中极性为正极。以此类推，第m行(假设芯片有m行)和第m-1行与第1行和第2行排布类似。
FPGA芯片的最外列I/O引脚及次外列I/O引脚在横向组成差分对。如附图1中所示，C1和C2是一对差分对，D1和D2是一对差分对，E1和E2是一对差分对，以此类推，(m-2)1和(m-2)2是一对差分对。C1、D1、E1……(m-2)1在差分对中极性相同，C2、D2、E2……(m-2)2在差分对中极性相同，在附图1中C1、D1、E1……(m-2)1在差分对中极性为正极，C2、D2、E2……(m-2)2在差分对中极性为负极，第1列及第2列的差分极性可以互换，如C1、D1、E1……(m-2)1在差分对中极性为负极，C2、D2、E2……(m-2)2在差分对中极性为正极。以此类推，第n列和第n-1列与第1列和第2列类似。
FPGA芯片引脚的每个边角处的四个I/O引脚的组成的差分对排布方式与其紧邻的行的差分对排布方式保持一致，或者与其紧邻的列的差分对排布方式保持一致。以FPGA芯片左上角处的四个I/O引脚，即A1、A2、B1、B2为例说明，在附图1中，A1、A2、B1、B2四个I/O引脚组成的差分对排布方式与A行及B行的差分排布方式保持一致，即A1、A2与A3的极性保持一致，B1、B2与B3的极性保持一致。A1、A2、B1、B2四个I/O引脚组成的差分对排布方式也可以与列的差分排布方式保持一致，即A1、B1与C1的差分极性保持一致，A2、B2与C2的差分极性保持一致，如附图2所示，A1、B1与C1的差分极性保持一致为正极，A2、B2与C2的差分极性保持一致为负极，A1与A2组成一组差分对，B1与B2组成一组差分对。以此类推，FPGA芯片引脚左下角、右上角及右下角的I/O引脚组成的差分对排布方式既可以与行的差分排布方式保持一致，也可以与列的差分排布方式保持一致。
可选地，所述FPGA芯片的引脚从外倒数第三圈为I/O电源引脚及地引脚，I/O电源引脚及地引脚成对出现。
如附图1及附图2所示，第3行、第m-2行、第3列及第n-2列引脚适当排布对应I/O引脚各分组的I/O电源和地，I/O电源和地的引脚成对排布，也就是一个电源引脚和一个地引脚相邻。例如C3排布A3、B3、A4、B4这些I/O引脚所在组的I/O电源VCCIO，C4排布GND。
可选地，所述FPGA芯片位于PCB板的顶层，在所述PCB板的底层、与每个I/O电源引脚或地引脚对应设置有一个滤波电容。
可选地，以FPGA芯片的中心为原点，横向为横轴，纵向为纵轴组成的直角坐标系中，第1象限的滤波电容位于对应的I/O电压引脚或地引脚相邻的I/O引脚的右上方对应位置。
可选地，第2象限的滤波电容位于对应的I/O电压引脚或地引脚相邻的I/O引脚的左上方对应位置。
可选地，第3象限的滤波电容位于对应的I/O电压引脚或地引脚相邻的I/O引脚的左下方对应位置。
可选地，第4象限的滤波电容位于对应的I/O电压引脚或地引脚相邻的I/O引脚的右下方对应位置。
FPGA芯片位于PCB板的顶层，在所述PCB板的底层、与每个I/O电源引脚或地引脚对应设置有一个滤波电容。如附图3所示，以16行16列的FPGA芯片为例说明，I/O电源引脚或地引脚通过一个过孔连接到PCB背面的滤波电容，在图3中未示出PCB板。滤波电容临近对应的I/O电源引脚或地引脚设置，在FPGA芯片上，以芯片的中心为原点，横向为横轴，纵向为纵轴组成的直角坐标系中，第1象限的滤波电容位于对应的I/O电源引脚或地引脚相邻的I/O引脚的右上方对应位置，第2象限的滤波电容位于对应的I/O电源引脚或地引脚相邻的I/O引脚的左上方对应位置，第3象限的滤波电容位于对应的I/O电源引脚或地引脚相邻的I/O引脚的左下方对应位置，第4象限的滤波电容位于对应的I/O电源引脚或地引脚相邻的I/O引脚的右下方对应位置。FPGA芯片外围两圈I/O引脚规律排布使得I/O电源的滤波电容放置更容易、更合理，从而滤波的效果更好。
本发明的FPGA芯片外围引脚的排布方式适用于FPGA芯片的阵列封装方式，可选地，所述阵列封装为BGA封装、PGA封装、LGA封装。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。

Claims (6)

1.一种基于阵列封装的FPGA芯片，其特征在于，所述FPGA芯片的最外两圈引脚为I/O引脚，最外行I/O引脚及次外行I/O引脚在纵向组成差分对，最外列I/O引脚及次外列I/O引脚在横向组成差分对，其中，同一行的I/O引脚差分极性相同，同一列的I/O引脚差分极性相同，所述FPGA芯片引脚的每个边角处的四个I/O引脚的组成的差分对排布方式与其紧邻的行的差分对排布方式保持一致，或者与其紧邻的列的差分对排布方式保持一致，所述FPGA芯片的引脚从外倒数第三圈为I/O电源引脚及地引脚，I/O电源引脚及地引脚成对出现，所述FPGA芯片位于PCB板的顶层，在所述PCB板的底层、与每个I/O电源引脚或地引脚对应设置有一个滤波电容。
2.根据权利要求1所述的基于阵列封装的FPGA芯片，其特征在于，以FPGA芯片的中心为原点，横向为横轴，纵向为纵轴组成的直角坐标系中，第1象限的滤波电容位于对应的I/O电压引脚或地引脚相邻的I/O引脚的右上方对应位置。
3.根据权利要求2所述的基于阵列封装的FPGA芯片，其特征在于，第2象限的滤波电容位于对应的I/O电压引脚或地引脚相邻的I/O引脚的左上方对应位置。
4.根据权利要求2所述的基于阵列封装的FPGA芯片，其特征在于，第3象限的滤波电容位于对应的I/O电压引脚或地引脚相邻的I/O引脚的左下方对应位置。
5.根据权利要求2所述的基于阵列封装的FPGA芯片，其特征在于，第4象限的滤波电容位于对应的I/O电压引脚或地引脚相邻的I/O引脚的右下方对应位置。
6.根据权利要求1-5任一项所述的基于阵列封装的FPGA芯片，其特征在于，所述阵列封装为BGA封装、PGA封装、LGA封装。
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