CN107798183B - 一种pcb设计中用于检查插件电容连接层面数的方法及系统 - Google Patents

Abstract

本发明提供了一种PCB设计中用于检查插件电容连接层面数的方法及系统，二者均通过对应获取各插件电容对象各自对应的pin脚的pin脚信息，对应获取上述各pin脚上所连接的对象，从而对应获取上述各pin脚上所连接的对象各自对应的PCB层面信息，进而对应统计上述各pin脚上所连接的PCB层面数；之后分别将上述对应统计出的各pin脚上所连接的PCB层面数，各自与预先设定的层面数阈值进行大小比较，并依据比较结果输出错误插件电容列表。本发明用于快速检查PCB设计中连接层面数不符合要求的插件电容，进而提高PCB设计的效率和准确度。

Description

一种PCB设计中用于检查插件电容连接层面数的方法及系统

技术领域

本发明涉及PCB设计领域，具体是一种PCB设计中用于检查插件电容连接层面数的方法及系统，专用于检查基于Cadence的PCB设计中插件电容所连接PCB层面数。

背景技术

目前，市场上存在多款PCB设计软件。Cadence是业界应用最广泛的PCB设计软件，拥有强大的功能和多款相关软件做支撑，还为PCB设计提供了开放式的二次开发接口和较为完善的开发语言库（skill语言库），方便用户依据实际需要进行PCB设计。

但在PCB设计的后期，尤其是在基于Cadence 的PCB设计中，工程师需要对PCB板进行全面细致的检查，其中包括对插件电容连接PCB层面数的检查。插件电容一般体积大、重量重，连接PCB层面过多会造成上锡不良，发生掉件，影响PCB板的质量。

而在现有技术中，PCB设计中的每个插件电容都需要质量工程师手动逐个PCB层面查看连接情况，操作复杂、耗时长且容易发生遗漏现象。

发明内容

本发明所要解决的技术问题是，针对现有技术中存在的问题，提供一种新的PCB设计中用于检查插件电容连接层面数的方法及系统，用于在基于Cadence的PCB设计中，实现对各插件电容所连接PCB层面数的检查。

为解决上述技术问题，本发明提供了一种PCB设计中用于检查插件电容连接层面数的方法，包括步骤：

分别获取PCB设计中所涉及的各插件电容对象，形成插件电容列表；

遍历上述形成的插件电容列表，对应获取各插件电容对象各自对应的pin脚的pin脚信息；

基于上述获取的各pin脚信息，对应获取上述各pin脚上所连接的对象；

基于上述获取的各pin脚上所连接的对象，对应获取上述各pin脚上所连接的对象各自对应的PCB层面信息；

基于上述获取的各pin脚上所连接的对象各自对应的PCB层面信息，对应统计上述各pin脚上所连接的PCB层面数；

分别将上述对应统计出的各pin脚上所连接的PCB层面数，各自与预先设定的层面数阈值进行大小比较，并依据比较结果输出错误插件电容列表；所述的错误插件电容列表包含各相应插件电容对象；其中上述错误插件电容列表中所包含的每个插件电容对象，其至少一pin脚上所连接的PCB层面数大于所述的层面数阈值。

其中，所述的基于上述获取的各pin脚上所连接的对象各自对应的PCB层面信息，对应统计上述各pin脚上所连接的PCB层面数，具体包括：

采用去重函数，分别去除上述获取的各pin脚上所连接的PCB层面信息中的重复的PCB层面信息；

基于上述各pin脚在去除重复的相应PCB层面信息后所连接的PCB层面信息，对应统计上述各pin脚上所连接的PCB层面数。

其中，该PCB设计中用于检查插件电容连接层面数的方法还包括步骤：

分别获取上述错误插件电容列表中的各插件电容对象所对应的位置坐标；

建立上述获取到的各位置坐标的超链接；

将上述建立的各超链接对应写入上述错误插件电容列表。

其中，所述的PCB设计中用于检查插件电容连接层面数的方法还包括步骤：将所述的错误插件电容列表生成错误插件电容报告。

其中，所述的PCB设计中用于检查插件电容连接层面数的方法还包括步骤：高亮显示上述错误插件电容列表中的各插件电容对象所对应的各相应插件电容。

另外，本发明还提供了一种PCB设计中用于检查插件电容连接层面数的系统，包括：

信息采集单元，与Cadence软件的二次开发接口相连，用于分别获取PCB设计中所涉及的各插件电容对象，形成插件电容列表；

第一决策单元，用于与所述的信息采集单元相连，用于遍历上述信息采集单元形成的插件电容列表，对应获取各插件电容对象各自对应的pin脚的pin脚信息；还用于基于上述获取的各pin脚信息，对应获取上述各pin脚上所连接的对象；还用于基于上述获取的各pin脚上所连接的对象，对应获取上述各pin脚上所连接的对象各自对应的PCB层面信息；

第二决策单元，与所述的第一决策单元相连，用于基于上述第一决策单元获取的各pin脚上所连接的对象各自对应的PCB层面信息，对应统计上述各pin脚上所连接的PCB层面数；

错误插件电容输出单元，与所述的第二决策单元相连，分别用于将上述第二决策单元统计出的各pin脚上所连接的PCB层面数，各自与预先设定的层面数阈值进行大小比较，并用于依据比较结果输出错误插件电容列表；其中所述的错误插件电容列表包含各相应插件电容对象；上述错误插件电容列表中所包含的每个插件电容对象，其至少一pin脚上所连接的PCB层面数大于所述的层面数阈值。

其中，所述的第二决策单元基于上述第一决策单元获取的各pin脚上所连接的对象各自对应的PCB层面信息，对应统计上述各pin脚上所连接的PCB层面数，具体包括：

采用去重函数，分别去除上述第一决策单元获取的各pin脚上所连接的PCB层面信息中的重复的PCB层面信息；

基于上述各pin脚在去除重复的相应PCB层面信息后所连接的PCB层面信息，对应统计上述各pin脚上所连接的PCB层面数。

其中，该PCB设计中用于检查插件电容连接层面数的系统还包括：

超链接单元，与所述的错误插件电容输出单元相连，用于分别获取上述错误插件电容列表中的各插件电容对象所对应的位置坐标；还用于建立上述获取到的各位置坐标的超链接；并用于将上述建立的各超链接对应写入上述错误插件电容列表。

其中，该PCB设计中用于检查插件电容连接层面数的系统，还包括：

错误插件电容报告生成单元，与所述的错误插件电容输出单元相连，用于将错误插件电容输出单元所输出的错误插件电容列表生成错误插件电容报告。

其中，该PCB设计中用于检查插件电容连接层面数的系统，还包括：

高亮显示单元，与所述的错误插件电容输出单元相连，用于高亮显示上述错误插件电容列表中的各插件电容对象所对应的各相应插件电容。

与现有技术相比，本发明的优点在于：

(1)本发明能够弥补现有技术中操作复杂、耗时长且容易发生遗漏现象的不足，可快速检查出PCB设计中连接层面数不符合要求的插件电容，从而可提高工作效率、准确度，以及提高PCB设计质量；

(2)本发明能够提供含有坐标信息的错误插件电容列表，且点击错误插件电容列表中的位置坐标可定位到具体位置处的插件电容，进一步提高了PCB设计工作的效率和准确度；

(3)本发明能够高亮显示出错误插件电容列表中所涉及的各插件电容，即能够高亮显示出当前PCB设计中连接层面数不符合要求的插件电容，这在一定程度上进一步提高了PCB设计工作的效率和准确度。

由此可见，本发明与现有技术相比，具有突出的实质性特点和显著的进步，其实施的有益效果也是显而易见的。

附图说明

图1为本发明所述PCB设计中用于检查插件电容连接层面数的方法的流程示意图；

图2为本发明所述PCB设计中用于检查插件电容连接层面数的系统的结构框图示意图。

具体实施方式

为使本发明的技术方案和优点更加清楚，下面将结合附图，对本发明的技术方案进行清楚、完整地描述。

图1为本发明所述PCB设计中用于检查插件电容连接层面数的方法的一种具体实施方式。在该具体实施方式中，所述的PCB设计中用于检查插件电容连接层面数的方法，包括以下步骤A-I。

步骤A、分别获取PCB设计中所涉及的各插件电容对象，形成插件电容列表。

本发明中所述的PCB设计为基于Cadence的PCB设计，每个所述的插件电容对象对应一特定的插件电容。

在本实施方式中，步骤A分别获取PCB设计中所涉及的各插件电容对象，形成插件电容列表，具体包括：

步骤s1、通过Cadence的二次开发接口获取PCB设计中所有的symbols对象，其中各symbols对象的属性均包括当前symbols（器件）的名称和ID信息（如插件电容对象的属性包括其对应插件电容的名称和ID信息）；

步骤s2、遍历上述步骤s1中获取的各symbols对象，查找并获取各插件电容对象，形成插件电容列表。

具体地，在本实施方式中，为便于实现，PCB设计中的各插件电容名称均以字母“C”开头、而其他器件均不以字母“C”开头，上述步骤s2通过查找名称以“C”开头的各相关symbols对象的方法分别获取各相应插件电容对象。

步骤B、遍历上述形成的插件电容列表，对应获取各插件电容对象各自对应的pin脚的pin脚信息。

步骤C、基于上述获取的各pin脚信息，对应获取上述各pin脚上所连接的对象。

步骤D、基于上述获取的各pin脚上所连接的对象，对应获取上述各pin脚上所连接的对象各自对应的PCB层面信息。

步骤E、基于上述获取的各pin脚上所连接的对象各自对应的PCB层面信息，对应统计上述各pin脚上所连接的PCB层面数。

其中，该所述的基于上述获取的各pin脚上所连接的对象各自对应的PCB层面信息，对应统计上述各pin脚上所连接的PCB层面数，具体包括：采用去重函数，分别去除上述获取的各pin脚上所连接的PCB层面信息中的重复的PCB层面信息；基于上述各pin脚在去除重复的相应PCB层面信息后所连接的PCB层面信息，对应统计上述各pin脚上所连接的PCB层面数。

其中，在本发明中，上述各pin脚上所连接的对象，包括PCB设计中使用的线、孔、铜皮等对象。而在PCB设计中，插件电容的pin脚上所连接的各相关对象可以全部位于同一PCB层上，也可以不全部位于同一PCB层上。使用时，通过所述的去重函数，去除上述步骤D中获取的各pin脚上重复连接的PCB层面信息，从而提高检查精度与检查速率。

步骤F、分别将上述对应统计出的各pin脚上所连接的PCB层面数，各自与预先设定的层面数阈值进行大小比较，并依据比较结果输出错误插件电容列表；所述的错误插件电容列表包含各相应插件电容对象；其中上述错误插件电容列表中所包含的每个插件电容对象，其至少一pin脚上所连接的PCB层面数大于所述的层面数阈值。

可见，本发明通过检查PCB设计中所涉及的各插件电容的pin脚的连接层面数进行PCB设计中各插件电容连接层面数（即各插件电容连接PCB层面数）的检查；且对于每一个插件电容，其上各个pin脚各自所连接的PCB层面数互不干扰，任何一个不符合要求，都会将当前不符合要求的pin脚所对应的插件电容对象在错误插件电容列表显示出来，可见本发明的检查精度在一定程度上得到了保障。

步骤G、分别获取上述错误插件电容列表中的各插件电容对象所对应的位置坐标，建立上述获取到的各位置坐标的超链接，并将上述建立的各超链接对应写入上述错误插件电容列表。点击错误插件电容列表中的位置坐标即可定位到具体位置处的插件电容。

步骤H、将上述步骤G中所述的错误插件电容列表生成错误插件电容报告。

所述的错误插件电容报告包括上述步骤G中所述的错误插件电容列表，点击错误插件电容报告中的位置坐标也可直接定位到具体位置处的插件电容，提高了PCB设计工作的效率和准确度。

其中，在本实施方式中，该所述的PCB设计中用于检查插件电容连接层面数的方法还包括步骤I：高亮显示上述错误插件电容列表中的各插件电容对象所对应的各相应插件电容。该步骤I的使用，进一步提高了PCB设计工作的效率和准确度。

综上，本发明所述PCB设计中用于检查插件电容连接层面数的方法，弥补了现有技术中操作复杂、耗时长且容易发生遗漏现象的不足，能够快速检查出PCB设计中连接层面数不符合要求的插件电容，提高了PCB设计的工作效率、准确度、以及设计质量。

图2为本发明所述PCB设计中用于检查插件电容连接层面数的系统的一种具体实施方式。该PCB设计中用于检查插件电容连接层面数的系统运行于Cadence软件，整个系统通过脚码的形式进行实现。在该具体实施方式中，该系统包括：

信息采集单元，与Cadence软件的二次开发接口相连，用于分别获取PCB设计中所涉及的各插件电容对象，形成插件电容列表；

第一决策单元，用于与所述的信息采集单元相连，用于遍历上述信息采集单元形成的插件电容列表，对应获取各插件电容对象各自对应的pin脚的pin脚信息；还用于基于上述获取的各pin脚信息，对应获取上述各pin脚上所连接的对象；还用于基于上述获取的各pin脚上所连接的对象，对应获取上述各pin脚上所连接的对象各自对应的PCB层面信息；

第二决策单元，与所述的第一决策单元相连，用于基于上述第一决策单元获取的各pin脚上所连接的对象各自对应的PCB层面信息，对应统计上述各pin脚上所连接的PCB层面数；

错误插件电容输出单元，与所述的第二决策单元相连，分别用于将上述第二决策单元统计出的各pin脚上所连接的PCB层面数，各自与预先设定的层面数阈值进行大小比较，并用于依据比较结果输出错误插件电容列表；其中所述的错误插件电容列表包含各相应插件电容对象；上述错误插件电容列表中所包含的每个插件电容对象，其至少一pin脚上所连接的PCB层面数大于所述的层面数阈值。

使用时，首先通过信息采集单元分别获取PCB设计中所涉及的各插件电容对象，形成插件电容列表；之后基于第一决策单元遍历上述信息采集单元形成的插件电容列表，对应获取各插件电容对象各自对应的pin脚的pin脚信息；并在第一决策单元的控制下，基于上述获取的各pin脚信息，对应获取上述各pin脚上所连接的对象，继而对应获取上述各pin脚上所连接的对象各自对应的PCB层面信息；之后通过第二决策单元，基于上述第一决策单元获取的各pin脚上所连接的对象各自对应的PCB层面信息，对应统计上述各pin脚上所连接的PCB层面数；之后通过错误插件电容输出单元，将上述第二决策单元统计出的各pin脚上所连接的PCB层面数，各自与预先设定的层面数阈值进行大小比较，并用于依据比较结果输出错误插件电容列表。通过错误插件电容列表可快速查看表内对应的各相关插件电容，即通过错误插件电容列表可快速查看当前PCB设计中不符合要求的插件电容。可见本发明弥补了现有技术中操作复杂、耗时长且容易发生遗漏现象的不足，能够快速检查出PCB设计中连接层面数不符合要求的插件电容，这在一定程度上提高了PCB设计的工作效率、准确度、以及设计质量。

其中，第二决策单元基于上述第一决策单元获取的各pin脚上所连接的对象各自对应的PCB层面信息，对应统计上述各pin脚上所连接的PCB层面数，具体包括：采用去重函数，分别去除上述第一决策单元获取的各pin脚上所连接的PCB层面信息中的重复的PCB层面信息；基于上述各pin脚在去除重复的相应PCB层面信息后所连接的PCB层面信息，对应统计上述各pin脚上所连接的PCB层面数。这提高了检查精度与检查速率。

在本实施方式中，该系统还包括：超链接单元，与所述的错误插件电容输出单元相连，用于分别获取上述错误插件电容列表中的各插件电容对象所对应的位置坐标；还用于建立上述获取到的各位置坐标的超链接；并用于将上述建立的各超链接对应写入上述错误插件电容列表。使用时，在上述错误插件电容输出单元输出错误插件电容列表后，超链接单元分别获取该输出的错误插件电容列表中的各插件电容对象所对应的位置坐标、之后建立上述获取到的各位置坐标的超链接、并将上述建立的各超链接对应写入上述错误插件电容列表。点击错误插件电容列表中的位置坐标可定位到具体位置处的插件电容，从而有该超链接单元的使用，便于实现PCB设计中连接层面数不符合要求的插件电容的快速定位，进而提高PCB设计的工作效率。

在本实施方式中，该系统还包括：错误插件电容报告生成单元，与所述的错误插件电容输出单元相连，用于将错误插件电容输出单元所输出的错误插件电容列表生成错误插件电容报告。使用时，在上述超链接单元建立的各超链接对应写入上述错误插件电容列表后，调用错误插件电容报告生成单元生成错误插件电容报告。所述的错误插件电容报告包括上述超链接单元建立的各超链接，便于工作人员通过上述生成的错误插件电容报告，快速查看PCB设计中连接层面数不符合要求的插件电容，从而提高工作效率。

在本实施方式中，该系统还包括：高亮显示单元，与所述的错误插件电容输出单元相连，用于高亮显示上述错误插件电容列表中的各插件电容对象所对应的各相应插件电容。使用时，在上述错误插件电容输出单元输出错误插件电容列表后，调用该高亮显示单元高亮显示出当前PCB设计中连接层面数不符合要求的插件电容，这在一定程度上进一步提高了PCB设计工作的效率和准确度。

其中，在本实施方式中，所述的信息采集单元、第一决策单元、第二决策单元、错误插件电容输出单元和错误插件电容报告生成单元，以及所述的高亮显示单元和超链接单元，均采用SKILL脚本形式进行实现。当需要修改所述的层面数阈值时，相关人员依据实际情况，在对应的SKILL脚本中直接修改即可，使用方便且灵活。

综上，通过本发明，能够快速检查并高亮出PCB设计中连接层面数不符合要求的插件电容，并提供含有位置坐标信息的结果报告（即错误插件电容报告），大大提高了PCB设计的工作效率和准确度，有利于提高PCB设计的设计质量。

以上实施方式仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施方式对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施方式所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施方式技术方案的范围。

Claims (12)

1.一种PCB设计中用于检查插件电容连接层面数的方法，其特征在于，包括步骤：

分别获取PCB设计中所涉及的各插件电容对象，形成插件电容列表；

遍历上述形成的插件电容列表，对应获取各插件电容对象各自对应的pin脚的pin脚信息；基于上述获取的各pin脚信息，对应获取上述各pin脚上所连接的对象；

基于上述获取的各pin脚上所连接的对象，对应获取上述各pin脚上所连接的对象各自对应的PCB层面信息；

基于上述获取的各pin脚上所连接的对象各自对应的PCB层面信息，对应统计上述各pin脚上所连接的PCB层面数；

分别将上述对应统计出的各pin脚上所连接的PCB层面数，各自与预先设定的层面数阈值进行大小比较，并依据比较结果输出错误插件电容列表；所述的错误插件电容列表包含各相应插件电容对象；其中上述错误插件电容列表中所包含的每个插件电容对象，其至少一pin脚上所连接的PCB层面数大于所述的层面数阈值。

2.根据权利要求1所述的PCB设计中用于检查插件电容连接层面数的方法，其特征在于，所述的基于上述获取的各pin脚上所连接的对象各自对应的PCB层面信息，对应统计上述各pin脚上所连接的PCB层面数，具体包括：

采用去重函数，分别去除上述获取的各pin脚上所连接的PCB层面信息中的重复的PCB层面信息；

基于上述各pin脚在去除重复的相应PCB层面信息后所连接的PCB层面信息，对应统计上述各pin脚上所连接的PCB层面数。

3.根据权利要求1或2所述的PCB设计中用于检查插件电容连接层面数的方法，其特征在于，该PCB设计中用于检查插件电容连接层面数的方法还包括步骤：

分别获取上述错误插件电容列表中的各插件电容对象所对应的位置坐标；

建立上述获取到的各位置坐标的超链接；

将上述建立的各超链接对应写入上述错误插件电容列表。

4.根据权利要求3所述的PCB设计中用于检查插件电容连接层面数的方法，其特征在于，还包括步骤：将所述的错误插件电容列表生成错误插件电容报告。

5.根据权利要求1或2所述的PCB设计中用于检查插件电容连接层面数的方法，其特征在于，还包括步骤：高亮显示上述错误插件电容列表中的各插件电容对象所对应的各相应插件电容。

6.根据权利要求3所述的PCB设计中用于检查插件电容连接层面数的方法，其特征在于，还包括步骤：高亮显示上述错误插件电容列表中的各插件电容对象所对应的各相应插件电容。

7.一种PCB设计中用于检查插件电容连接层面数的系统，其特征在于，包括：

信息采集单元，与Cadence软件的二次开发接口相连，用于分别获取PCB设计中所涉及的各插件电容对象，形成插件电容列表；

第一决策单元，用于与所述的信息采集单元相连，用于遍历上述信息采集单元形成的插件电容列表，对应获取各插件电容对象各自对应的pin脚的pin脚信息；还用于基于上述获取的各pin脚信息，对应获取上述各pin脚上所连接的对象；还用于基于上述获取的各pin脚上所连接的对象，对应获取上述各pin脚上所连接的对象各自对应的PCB层面信息；

第二决策单元，与所述的第一决策单元相连，用于基于上述第一决策单元获取的各pin脚上所连接的对象各自对应的PCB层面信息，对应统计上述各pin脚上所连接的PCB层面数；错误插件电容输出单元，与所述的第二决策单元相连，分别用于将上述第二决策单元统计出的各pin脚上所连接的PCB层面数，各自与预先设定的层面数阈值进行大小比较，并用于依据比较结果输出错误插件电容列表；其中所述的错误插件电容列表包含各相应插件电容对象；上述错误插件电容列表中所包含的每个插件电容对象，其至少一pin脚上所连接的PCB层面数大于所述的层面数阈值。

8.根据权利要求7所述的PCB设计中用于检查插件电容连接层面数的系统，其特征在于，第二决策单元基于上述第一决策单元获取的各pin脚上所连接的对象各自对应的PCB层面信息，对应统计上述各pin脚上所连接的PCB层面数，具体包括：

采用去重函数，分别去除上述第一决策单元获取的各pin脚上所连接的PCB层面信息中的重复的PCB层面信息；

基于上述各pin脚在去除重复的相应PCB层面信息后所连接的PCB层面信息，对应统计上述各pin脚上所连接的PCB层面数。

9.根据权利要求7或8所述的PCB设计中用于检查插件电容连接层面数的系统，其特征在于，该系统还包括：

超链接单元，与所述的错误插件电容输出单元相连，用于分别获取上述错误插件电容列表中的各插件电容对象所对应的位置坐标；还用于建立上述获取到的各位置坐标的超链接；并用于将上述建立的各超链接对应写入上述错误插件电容列表。

10.根据权利要求9所述的PCB设计中用于检查插件电容连接层面数的系统，其特征在于，该系统还包括：

错误插件电容报告生成单元，与所述的错误插件电容输出单元相连，用于将错误插件电容输出单元所输出的错误插件电容列表生成错误插件电容报告。

11.根据权利要求7或8所述的PCB设计中用于检查插件电容连接层面数的系统，其特征在于，该系统还包括：

高亮显示单元，与所述的错误插件电容输出单元相连，用于高亮显示上述错误插件电容列表中的各插件电容对象所对应的各相应插件电容。

12.根据权利要求9所述的PCB设计中用于检查插件电容连接层面数的系统，其特征在于，该系统还包括：

高亮显示单元，与所述的错误插件电容输出单元相连，用于高亮显示上述错误插件电容列表中的各插件电容对象所对应的各相应插件电容。

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