JP2015508238A - 交流ｌｅｄのためのシリコン基板上における窒化ガリウムｌｅｄの窒化アルミニウムガリウム／窒化ガリウムデバイスとの集積化 - Google Patents

交流ｌｅｄのためのシリコン基板上における窒化ガリウムｌｅｄの窒化アルミニウムガリウム／窒化ガリウムデバイスとの集積化 Download PDF

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Abstract

エピタキシャル構造体を製造する方法が、基板１０２，２０２，３０２，４０２及び該基板の第１面上にヘテロ接合積層部を設けるステップと、上記基板の第２面上にＧａＮ発光ダイオード積層部１３４を形成するステップとを含む。上記ヘテロ接合積層部は、非ドープ窒化ガリウム（ＧａＮ）層、及び該非ドープＧａＮ層上のドープ窒化アルミニウムガリウム（ＡｌＧａＮ）層を含む。上記ＧａＮ発光ダイオード積層部１３４は、上記基板上のｎ型ＧａＮ層１３６、該ｎ型ＧａＮ層上のＧａＮ／窒化インジウムガリウム（ＩｎＧａＮ）多量子井戸（ＭＱＷ）構造部１３８、該ｎ型ＧａＮ／ＩｎＧａＮ ＭＱＷ構造部上のｐ型ＡｌＧａＮ層１４０、及び該ｐ型ＡｌＧａＮ層上のｐ型ＧａＮ層１４２を含む。

Description

本発明は、半導体発光ダイオードに係り、更に詳細には基板上の窒化アルミニウムガリウム／窒化ガリウムデバイスを備えた窒化ガリウム発光ダイオードに関する。
発光ダイオード（ＬＥＤ）は、定電圧源を必要とする直流（ＤＣ）デバイスである。しかしながら、ＬＥＤ型照明器具は交流電圧（ＡＣ）の主電源で動作する。結果として、ＬＥＤ型照明器具は、大きなＡＣを扱うことができると共に該ＡＣをＤＣ電圧に変換することが可能なＬＥＤドライバを含んでいる。斯かるＬＥＤドライバは、通常、横方向拡散金属酸化物半導体（ＬＤＭＯＳ）又は電力金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）等のシリコンデバイスから作製される。
本発明は、以下に示すようなエピタキシャル構造体を製造する方法及びエピタキシャル構造体を提供する。
本開示の１以上の実施態様において、エピタキシャル構造体を製造する方法は、基板及び該基板の第１面上にヘテロ接合積層部を設けるステップと、前記基板の第２面上にＧａＮ発光ダイオード積層部を形成するステップとを含む。前記ヘテロ接合積層部は、前記基板の第１面上の非ドープ窒化ガリウム（ＧａＮ）層、及び該非ドープＧａＮ層上のドープ窒化アルミニウムガリウム（ＡｌＧａＮ）層を含む。前記ＧａＮ発光ダイオード積層部は、前記基板の第２面上のｎ型ＧａＮ層、該ｎ型ＧａＮ層上のＧａＮ／窒化インジウムガリウム（ＩｎＧａＮ）多量子井戸（ＭＱＷ）構造部、該ｎ型ＧａＮ／ＩｎＧａＮ ＭＱＷ構造部上のｐ型ＡｌＧａＮ層、及び該ｐ型ＡｌＧａＮ層上のｐ型ＧａＮ層を含む。
尚、異なる図において同一の符号を使用するものは、同様の又は同一のエレメントを示す。
図１は、シリコン基板上において窒化ガリウム（ＧａＮ）発光ダイオード（ＬＥＤ）を窒化アルミニウムガリウム（ＡｌＧａＮ）／ＧａＮデバイスと統合するためのエピタキシャル構造の断面図である。 図２は、サファイア基板上においてＧａＮ ＬＥＤをＡｌＧａＮ／ＧａＮデバイスと統合するためのエピタキシャル構造の断面図である。 図３は、炭化ケイ素（ＳｉＣ）基板上においてＧａＮ ＬＥＤをＡｌＧａＮ／ＧａＮデバイスと統合するためのエピタキシャル構造の断面図である。 図４は、ＧａＮ基板上においてＧａＮ ＬＥＤをＡｌＧａＮ／ＧａＮデバイスと統合するためのエピタキシャル構造の断面図である。 図５は、ＡｌＧａＮ／ＧａＮヘテロ接合電界効果トランジスタ（ＨＦＥＴ）及びＡｌＧａＮ／ＧａＮショットキダイオードを形成するための追加の処理を受けた図２の構造から得られる構造の断面図を示す。 図６は、ＬＥＤと直列に接続されたブリッジ整流器回路の回路図である。 図７は、全てが本発明の実施態様に従って配置された図６のブリッジ整流器回路を形成するための追加の処理を受けた図２の構造から得られる構造の断面図を示す。
窒化ガリウム（ＧａＮ）はシリコン（Ｓｉ）よりも高いバンドギャップを有するので、ＧａＮトランジスタはＳｉトランジスタよりも大幅に高い降伏電圧を有し、従ってＧａＮトランジスタは大幅に高い電圧及び電流密度を扱うことができる。このことは、一層小さなＧａＮトランジスタが一層大きなＳｉ型電力トランジスタと同じ電圧を扱うことを可能にする。Ｓｉ上ＧａＮ技術の出現により、１５０mm（６インチ）シリコン基板上に成長されたＧａＮトランジスタは、シリコン型電力デバイスと価格的に競合すると共に、一層良好な性能を提供する。シリコン基板上においてＧａＮ発光ダイオード（ＬＥＤ）をＧａＮトランジスタと統合（集積化）することにより、該組み合わせアーキテクチャは一層経済的になると共に、ＧａＮ ＬＥＤを個別のＳｉ型電気ドライバと組み合わせる従来の方法よりも一層高いＡＣ−ＤＣ変換効率を有するであろう。
本開示の実施態様によれば、基板の一方の側（面）にＧａＮ ＬＥＤを形成すると共に、該基板の他方の側（面）に窒化アルミニウムガリウム（ＡｌＧａＮ）／ＧａＮデバイス（又はその逆）を形成することにより、エピタキシャル構造体が作製される。上記ＡｌＧａＮ／ＧａＮデバイスは、ＡＣ−ＤＣ変換又はＤＣ−ＤＣ降圧変換（高電圧／低電圧変換）のために使用されるショットキダイオード及びヘテロ接合電界効果トランジスタ（ＨＦＥＴ）とすることができる。変換方式に依存して、幾つかのＬＥＤ及びＡｌＧａＮ／ＧａＮデバイスを直列に又は並列に接続することができる。
“上に（上の）”なる用語の使用は、或る層又は積層を他の層又は積層上に直に形成することを含むことに注意されたい。構造が基板の上面に位置されるか又は背面上に位置されるかに依存して、“上に（上の）”は他の層又は積層より、各々、上又は下の或る層又は積層を示し得る。積層又は層の積層なる用語は入れ替え可能に使用することができる。
図１は、本開示の１以上の実施態様において、シリコン（Ｓｉ）基板１０２上においてＧａＮ ＬＥＤをＡｌＧａＮ／ＧａＮデバイスと統合（集積化）するためのエピタキシャル構造体１００の断面図である。Ｇａ及びＳｉはＳｉ基板を損なう共晶物質を形成するという事実により、ＧａＮはＳｉ基板上での直のエピタキシャル成長には余り適していないので、シリコン基板１０２の第１面１０５（例えば、図示された上面）上に、ＧａＮとシリコンとの間の障壁として働く非ドープ窒化アルミニウム（ＡｌＮ）緩衝層１０４が先ず形成される。欠陥密度を減少させるために、薄いＡｌＮ緩衝層１０４（例えば、１００オングストローム〜２ミクロン）が用いられる。ＳｉとＧａＮとの間の更なる分離を行うために、非ドープＡｌＮ緩衝層１０４上に非ドープＡｌｘＧａ１−ｘＮ層１０６を形成することができる。
ＡｌｘＧａ１−ｘＮ層１０６上には、歪処理（strain engineered）積層部１０８を形成することができる。歪処理積層部１０８は、構造体１００におけるＳｉとＧａＮとの間の熱膨張差による歪を調整する。歪処理積層部１０８は、非ドープ又はドープＧａＮ層１１０、及び該ＧａＮ層１１０上の非ドープ又はドープＡｌＮ歪解放層１１２を含む。積層部１０８のＧａＮ層１１０はＡｌｘＧａ１−ｘＮ層１０６上に直に形成される。該第１歪処理積層部１０８上には、第２歪処理積層部１０８Ａ（図示略）を形成することができる。
歪処理積層部１０８をＡｌＧａＮ／ＧａＮヘテロ接合積層部１１６から分離するために、歪処理積層部１０８のＡｌＮ歪解放層１１２上に非ドープＧａＮ層１１４が形成される。他の例として、ＧａＮ層１１４は、自身の抵抗値を増加させるために鉄（Ｆｅ）等のｎ型ドーパントによりドーピングすることができる。ＧａＮ層１１４は非導電層であり、該非導電層は該ＧａＮ層１１４上のＡｌＧａＮ／ＧａＮヘテロ接合積層部１１６（後述する）に形成される如何なるＨＦＥＴからの該ＨＦＥＴがオフされた場合の横方向漏れ電流も防止する。ＧａＮ層１１４上に形成されるデバイスを電気的に絶縁するために、分離溝をＧａＮ層１１４までエッチング形成することができる。
ＡｌＧａＮ／ＧａＮヘテロ接合積層部１１６はＧａＮ層１１４上に形成される。ＡｌＧａＮ／ＧａＮヘテロ接合積層部１１６は、非ドープＧａＮ層１１８、該非ドープＧａＮ層１１８上の強くドーピングされたｎ型ＡｌｘＧａ１−ｘＮ層１２０、及び該ｎ型ＡｌｘＧａ１−ｘＮ層１２０上のパシベーション（不動態化）層１２２（例えば、ｎ型ＧａＮ）を含む。ヘテロ接合積層部１１６の非ドープＧａＮ層１１８は、ＧａＮ層１１４上に直に位置する。ＡｌＧａＮ／ＧａＮヘテロ接合積層部１１６は、ＨＦＥＴ及びショットキダイオードを含むデバイスを形成するために更に処理（加工）することができる。追加の回路素子を、ＡｌＧａＮ／ＧａＮヘテロ接合積層部１１６と集積化し、又は該積層部上に層として構築することができる。例えば、抵抗を、２つの金属接点を或る距離隔てて形成することによりＡｌＧａＮ／ＧａＮヘテロ接合積層部１１６の半導体層（例えば、ＧａＮ層１１８）を用いて作製することができる。また、コンデンサを、ＡｌＧａＮ／ＧａＮヘテロ接合積層部１１６上に堆積されると共に２つの金属層の間に挟まれた誘電体層（二酸化シリコン又は窒化シリコン）から作製することができ、インダクタを、ＡｌＧａＮ／ＧａＮヘテロ接合積層部１１６の半導体層（例えば、ＧａＮ層１１８）上に長い螺旋金属パターンを形成することにより作製することができる。
シリコン基板１０２の第２面１２５上に、ＧａＮとシリコンとの間の障壁として働く非ドープＡｌＮ緩衝層１２４が形成される。該非ドープＡｌＮ緩衝層１２４上には、ＧａＮとＳｉとの間の熱膨張及び格子定数の差による歪の解放を行うために非ドープＡｌｘＧａ１−ｘＮ層１２６が形成される。
非ドープＡｌｘＧａ１−ｘＮ層１２６上には歪処理積層部１２８を形成することができる。該歪処理積層部１２８は、非ドープＧａＮ層１３０、及び該非ドープＧａＮ層１３０上の非ドープＡｌＮ歪解放層１３２を含む。積層部１２８の非ドープＧａＮ層１３０はＡｌｘＧａ１−ｘＮ層１２６の直に上にある。歪処理積層部１２８の構造は他の処理積層部１２８上で繰り返すことができる。
上記歪処理積層部１２８の非ドープＡｌＮ歪解放層１３２上には、ＧａＮ ＬＥＤ積層部１３４が形成される。該ＧａＮ ＬＥＤ積層部１３４は、ｎ型ＧａＮ層１３６、該ｎ型ＧａＮ層１３６上のＧａＮ／ＩｎｙＧａ１−ｙＮ多量子井戸（ＭＱＷ）層１３８、該ＧａＮ／ＩｎｙＧａ１−ｙＮ ＭＱＷ層１３８上のｐ型ＡｌｘＧａ１−ｘＮ層１４０、及び該ｐ型ＡｌｘＧａ１−ｘＮ層１４０上のｐ型ＧａＮ層１４２を含む。異なる層におけるＡｌｘＧａ１−ｘＮ及びＩｎｙＧａ１−ｙＮは異なる組成のものとすることができ、広くＡｌＧａＮ及びＩｎＧａＮとして各々示すことができることに注意されたい。積層部１３４のｎ型ＧａＮ層１３６は、非ドープＡｌＮ歪解放層１３２の直ぐ上に位置する。ＧａＮ ＬＥＤ積層部１３４は、ｎ及びｐ接点を形成すべくｎ型ＧａＮ層１３６及びｐ型ＧａＮ層１４２の領域を露出させるために更に加工することができる。追加の回路素子を、ＧａＮ ＬＥＤ積層部１３４と統合し、又は該積層部上に層として構築することができる。
ＬＥＤは垂直デバイスであるので横方向漏れ電流は大きな問題とはならない故にＧａＮ ＬＥＤ積層部１３４はヘテロ接合積層部１１６のように非導電性ＧａＮ層上には形成されないことに注意されたい。
図２は、本開示の１以上の実施態様におけるサファイア基板２０２上においてＧａＮ ＬＥＤをＡｌＧａＮ／ＧａＮデバイスと集積化するためのエピタキシャル構造２００の断面図である。他の層を成長させるための種を設けるために、サファイア基板２０２の第１面２０５（例えば、図示された上面）上に非ドープ緩衝層２０４が先ず形成される。該非ドープ緩衝層２０４はＧａＮ又はＡｌＮからなることができる。次に、非ドープ緩衝層２０４上に非ドープＧａＮ層２０６が形成される。他の例として、ＧａＮ層２０６は、自身の抵抗値を増加させるためにＦｅ等のｎ型ドーパントによりドーピングすることもできる。ＧａＮ層２０６は、非導電性であるので、該層上の如何なるＨＦＥＴデバイスからの該ＨＦＥＴがオフされた場合の横方向漏れ電流も防止する。該層上に形成されたデバイスを電気的に絶縁するために、分離溝をＧａＮ層２０６までエッチング形成することができる。
ＡｌＧａＮ／ＧａＮヘテロ接合積層部１１６（前述した）が、ＧａＮ層２０６上に形成される。ヘテロ接合積層部１１６の非ドープＧａＮ層１１８は、ＧａＮ層２０６上に直に位置する。ＡｌＧａＮ／ＧａＮヘテロ接合積層部１１６は、ＨＦＥＴ及びショットキダイオードを含むデバイスを形成するために更に処理することができる。追加の回路素子を、ＡｌＧａＮ／ＧａＮヘテロ接合積層部１１６と集積化し、又は該積層部上に層として構築することができる。
他の層の種とするために、サファイア基板２０２の第２面２０９（例えば、図示のように背面）上に非ドープ核生成層２０８が形成される。該非ドープ核生成層２０８はＧａＮ又はＡｌＮからなることができる。ＧａＮ ＬＥＤ積層部１３４（前述した）が該非ドープ核生成層２０８上に形成される。該積層部１３４のｎ型ＧａＮ層１３６が、非ドープ核生成層２０８の直ぐ上に位置する。ＧａＮ ＬＥＤ積層部１３４は、ｎ及びｐ接点を形成すべくｎ型ＧａＮ層１３６及びｐ型ＧａＮ層１４２の領域を露出させるために更に加工することができる。追加の回路素子を、ＧａＮ ＬＥＤ積層部１３４と統合し、又は該積層部上に層として構築することができる。
図３は、本開示の１以上の実施態様における炭化ケイ素（ＳｉＣ）基板３０２上においてＧａＮ ＬＥＤをＡｌＧａＮ／ＧａＮデバイスと集積化するためのエピタキシャル構造３００の断面図である。他の層の種とするために、ＳｉＣ基板３０２の第１面３０５（例えば、図示された上面）上に非ドープ核生成層３０４が先ず形成される。該非ドープ核生成層３０４はＡｌＮ又はＡｌｘＧａ１−ｘＮからなることができる。次に、非ドープ核生成層３０４上に非ドープＧａＮ層３０６が形成される。他の例として、ＧａＮ層３０６は、自身の抵抗値を増加させるためにＦｅ等のｎ型ドーパントによりドーピングすることもできる。ＧａＮ層３０６は、非導電性であるので、該層上の如何なるＨＦＥＴデバイスからの該ＨＦＥＴがオフされた場合の横方向漏れ電流も防止する。該層上に形成されたデバイスを電気的に絶縁するために、分離溝をＧａＮ層３０６までエッチング形成することができる。
ＡｌＧａＮ／ＧａＮヘテロ接合積層部１１６（前述した）が、ＧａＮ層３０６上に形成される。ヘテロ接合積層部１１６の非ドープＧａＮ層１１８は、ＧａＮ層３０６上に直に位置する。ＡｌＧａＮ／ＧａＮヘテロ接合積層部１１６は、ＨＦＥＴ及びショットキダイオードを含むデバイスを形成するために更に処理することができる。追加の回路素子を、ＡｌＧａＮ／ＧａＮヘテロ接合積層部１１６と集積化し、又は該積層部上に層として構築することができる。
他の層の種とするために、ＳｉＣ基板３０２の第２面（例えば、図示のように背面）３０９上に非ドープ核生成層３０８が形成される。該非ドープ核生成層３０８はＡｌＮ又はＡｌｘＧａ１−ｘＮからなることができる。ＧａＮ ＬＥＤ積層部１３４（前述した）が該非ドープ核生成層３０８上に形成される。該積層部１３４のｎ型ＧａＮ層１３６が、非ドープ核生成層３０８の直ぐ上に位置する。ＧａＮ ＬＥＤ積層部１３４はｎ及びｐ接点を形成すべくｎ型ＧａＮ層１３６及びｐ型ＧａＮ層１４２の領域を露出させるために更に加工することができる。追加の回路素子を、ＧａＮ ＬＥＤ積層部１３４と統合し、又は該積層部上に層として構築することができる。
図４は、本開示の１以上の実施態様におけるＧａＮ基板４０２上においてＧａＮ ＬＥＤをＡｌＧａＮ／ＧａＮデバイスと集積化するためのエピタキシャル構造４００の断面図である。ＧａＮ基板４０２の第１面４０５（例えば、図示された上面）上に非ドープＧａＮ層４０４を形成することができる。他の例として、ＧａＮ層４０４は、自身の抵抗値を増加させるためにＦｅ等のｎ型ドーパントによりドーピングすることもできる。ＧａＮ層４０４は、非導電性であるので、該層上の如何なるＨＦＥＴデバイスからの該ＨＦＥＴがオフされた場合の横方向漏れ電流も防止する。該層上に形成されたデバイスを電気的に絶縁するために、分離溝をＧａＮ層４０４までエッチング形成することができる。
ＡｌＧａＮ／ＧａＮヘテロ接合積層部１１６（前述した）が、ＧａＮ層４０４上に形成される。ヘテロ接合積層部１１６の非ドープＧａＮ層１１８は、ＧａＮ層４０４上に直に位置する。ＡｌＧａＮ／ＧａＮヘテロ接合積層部１１６は、ＨＦＥＴ及びショットキダイオードを含むデバイスを形成するために更に処理することができる。追加の回路素子を、ＡｌＧａＮ／ＧａＮヘテロ接合積層部１１６と集積化し、又は該積層部上に層として構築することができる。
ＧａＮ ＬＥＤ積層部１３４（前述した）が、ＧａＮ基板４０２の第２面（例えば、図示された背面）４０６上に形成される。該積層部１３４のｎ型ＧａＮ層１３６が、該ＧａＮ基板４０２上に直に位置する。ＧａＮ ＬＥＤ積層部１３４は、ｎ及びｐ接点を形成すべくｎ型ＧａＮ層１３６及びｐ型ＧａＮ層１４２の領域を露出させるために更に加工することができる。追加の回路素子を、ＧａＮ ＬＥＤ積層部１３４と統合し、又は該積層部上に層として構築することができる。
図５は、本開示の１以上の実施態様におけるＡｌＧａＮ／ＧａＮ ＨＦＥＴ５０６及びＡｌＧａＮ／ＧａＮショットキダイオード５０８を形成するための追加の処理を受けた構造体２００（図２）から得られる構造体５００の断面図を示す。
ＧａＮ ＬＥＤ積層部１３４におけるｐ型ＧａＮ層１４２は、光の抽出を改善するために粗面化することができる。ｐ接点５０１がｐ型ＧａＮ層１４２上に形成される。前記構造体２００（図２）の１以上の部分が、ＧａＮ ＬＥＤ積層部１３４におけるＬＥＤのためのｎ接点５０２を形成するために、ｎ型ＧａＮ層１３６まで除去される。代わりに、ｎ接点５０２を形成するために層１１６、２０６、２０４、２０２及び２０８の一部を除去することもできる。更に他の例では、ｐ接点５０１を形成するために、層２０６、２０４、２０２、２０８、及びｐ型ＧａＮ層１４２を除くＧａＮ ＬＥＤ積層部１３４の全ての層を除去することもできる。全ての接点を当該デバイスの一方の側に配置することは、フリップチップ構造を可能にする。
ＨＦＥＴ５０６及びショットキダイオード５０８を電気的に絶縁するために、分離溝５０４がＡｌＧａＮ／ＧａＮヘテロ接合積層部１１６、ＧａＮ層２０６及びＧａＮ又はＡｌＮ緩衝層２０４を介してサファイア基板２０２までエッチング形成される。ＨＦＥＴ５０６及びショットキダイオード５０８は、ＧａＮ ＬＥＤ積層部１３４におけるＬＥＤのためのドライバ回路を形成するために相互接続部（図示略）により接続される。抵抗、コンデンサ及びインダクタ等の他の回路素子を、ＡｌＧａＮ／ＧａＮヘテロ接合積層部１１６に形成することもできる。
ＨＦＥＴ５０６は、ゲート５１２並びに該ゲート５１２の両側のソース５１４及びドレイン５１６を含んでいる。ゲート５１２はｎ型ＡｌｘＧａ１−ｘＮ層１２０に接触し、ソース５１４及びドレイン５１６は非ドープＧａＮ層１１８に接触している。ゲート５１２のために、ｎ型ＧａＮパシベーション層１２２に開口がエッチング形成され、ｎ型ＡｌｘＧａ１−ｘＮ層１２０上に金属が堆積される。ソース５１４及びドレイン５１６のために、ｎ型ＧａＮパシベーション層１２２上に金属が堆積されると共にアニーリング（焼き鈍し）により非ドープＧａＮ層１１８まで拡散される。
ショットキダイオード５０８は、アノード電極５１８及びカソード電極５２０を含む。アノード電極５１８はｎ型ＡｌｘＧａ１−ｘＮ層１２０に接触する。アノード電極５１８を形成するために、ｎ型ＧａＮパシベーション層１２２に開口がエッチング形成され、ｎ型ＡｌｘＧａ１−ｘＮ層１２０上に金属が堆積される。カソード電極５２０は非ドープＧａＮ層１１８に接触する。カソード電極５２０を形成するために、ｎ型ＧａＮパシベーション層１２２上に金属が堆積されると共にアニーリングにより非ドープＧａＮ層１１８まで拡散される。
図６は、ＬＥＤ６０４に接続されるブリッジ整流器回路６０２の回路図である。ブリッジ整流器回路６０２は、本開示の１以上の実施態様におけるＬＥＤに給電するためにＡＣ供給電圧をＤＣ電圧に変換する。回路６０２は典型的なダイヤモンド構成に配置されたダイオードＤ１、Ｄ２、Ｄ３及びＤ４を含み、その場合において、ダイオードＤ１のカソードはダイオードＤ２のアノード及びＡＣ供給電圧の一方の側に接続され、ダイオードＤ４のカソードはダイオードＤ３のアノード及びＡＣ供給電圧の他方の側に接続される。ダイオードＤ１及びＤ４のアノードはＬＥＤ６０４のための整流供給電圧の負側であって、ＬＥＤ６０４のカソードに接続される。ダイオードＤ２及びＤ３のカソードは上記整流供給電圧の正側であって、ＬＥＤ６０４のアノードに接続される。
図７は、本開示の１以上の実施態様におけるブリッジ整流器回路６０２（図６）を形成するための追加の処理を受けた構造体２００（図２）から得られる構造体７００の断面図を示す。回路６０２における各ダイオードは、ヘテロ接合積層部１１６においてＡｌＧａＮ／ＧａＮショットキダイオードとして実施化される。ダイオードＤ１はアノード電極７０２及びカソード電極７０４を含む。ダイオードＤ２はアノード電極７０６を有すると共に、ダイオードＤ３とカソード電極７０８を共有する。何故なら、これらダイオードは非ドープＧａＮ層１１８を介して直列に接続されるからである。ダイオードＤ３はアノード電極７１０及びカソード電極７０８を有する。ダイオードＤ４はアノード電極７１２及びカソード電極７１４を有する。各アノード電極はｎ型ＡｌｘＧａ１−ｘＮ層１２０に接触し、各カソード電極は非ドープＧａＮ層１１８に接触する。ダイオードＤ１、Ｄ２、Ｄ３及びＤ４は、構造体５００（図５）においてダイオード５０８を形成することに関して説明した方法により形成される。
ＡｌＧａＮ／ＧａＮヘテロ接合積層部１１６、ＧａＮ層２０６及びＧａＮ又はＡｌＮ緩衝層２０４の一部は、サファイア基板２０２の領域を露出させるために除去される。１つの露出領域においては、ｎ接点７２２が、サファイア基板２０２及びＧａＮ又はＡｌＮ緩衝層２０８を経ると共に部分的にＧａＮ ＬＥＤ積層部１３４におけるｎ型ＧａＮ層１３６内に開口をエッチング形成する一方、該開口内に金属を堆積することにより形成される。他の露出領域では、ｐ接点７２６が、サファイア基板２０２、ＧａＮ又はＡｌＮ緩衝層２０８及びＧａＮ ＬＥＤ積層部１３４を介して孔をエッチング形成すると共に、該孔内にＧａＮ ＬＥＤ積層部１３４におけるｐ型ＧａＮ層１４２に接触するように金属を堆積することにより形成される。図示されていないが、ｎ接点７２２及びｐ接点７２６のための上記孔の側壁は酸化物等の絶縁物により被覆される。他の実施態様では、ｎ接点７２２及びｐ接点７２６のための上記開口は、各々、当該開口の“側面”に接触することなく金属の柱が堆積されることを可能にするのに十分なほど広い。他の代替例では、当該開口の底部においてｐ型ＧａＮ層１４２の一部が残され、ｐ接点７２６はｐ型ＧａＮ層１４２の粗面化されていない面上に堆積される。この最後の実施態様においては、ＧａＮ ＬＥＤ積層部１３４により形成されるＬＥＤからの光の如何なる部分を妨害するｐ接点も存在しない。
ダイオードＤ１、ダイオードＤ２，Ｄ３及びダイオードＤ４は、分離溝７１６により互いから絶縁されている。ダイオードＤ１、ダイオードＤ２，Ｄ３の対及びダイオードＤ４を互いから電気的に絶縁するために、分離溝７１６はＡｌＧａＮ／ＧａＮヘテロ接合積層部１１６、ＧａＮ層２０６及びＧａＮ又はＡｌＮ緩衝層２０４を介してサファイア基板２０２までエッチング形成される。相互接続部が、ダイオードＤ１、Ｄ２、Ｄ３及びＤ４を図６に示されるように接続する。特に、相互接続部は、カソード電極７０８（Ｄ２及びＤ３のカソード）をＧａＮ ＬＥＤ積層部１３４におけるＬＥＤのｐ接点７２６（アノード）に、アノード電極７０２及び７１２をＧａＮ ＬＥＤ積層部１３４におけるＬＥＤのｎ接点７２２（カソード）に接続する。ＡＣ電圧の一方の側はダイオードＤ１のカソード電極７０４及びダイオードＤ２のアノード電極７０６に供給される。ＡＣ電圧の他方の側は、ダイオードＤ３のアノード電極７１０及びダイオードＤ４のカソード電極７１４に供給される。
本開示の実施態様は従来のＬＥＤ型照明器具を越える下記の利点を提供する。本開示の実施態様は同一の基板型上においてＬＥＤをＬＥＤドライバ回路と集積化する。別個のＬＥＤ及びＬＥＤドライバ回路を個別に作製すると共に、これらをダイレベルで組み合わせるという従来の方法に代えて、デバイスはウェファレベルで金属相互接続部により統合される。
本開示の実施態様は、ＡＣ−ＤＣ変換効率を改善する。ＧａＮトランジスタスイッチはＳｉ型デバイスよりも小さな固有オン抵抗を有し、スイッチングによる抵抗損失が小さくなる。
本開示の実施態様は、より小さなフットプリント（占有面積）を有する。ＧａＮトランジスタはＳｉ型デバイスよりも一層高い動作電圧を扱うことができるので、スイッチングトランジスタを一層小さくすることができる。必要なコンデンサ又はインダクタもウェファレベルで作製することができ、従って全体の面積を減少させる。
本開示の実施態様は一層経済的である。ＬＥＤドライバ回路とＬＥＤとの間では、相互接続はウェファレベルで実施されるので、ワイヤボンディング及び半田付け等のダイレベルでの相互接続は、最早、必要とされない。
本開示の実施態様は、より良好な温度安定性を提供し、熱暴走を防止する。ＬＥＤが暖まると、ＬＥＤのオン電圧は小さくなるので、一定電圧で駆動される場合、ＬＥＤ電流は正の温度係数を有する傾向がある。対照的に、電界効果トランジスタ（ＦＥＴ）は、暖まるにつれての電荷移動度の低下により、負の温度係数を有する傾向がある。ＬＥＤ及びＬＥＤドライバ回路を同一の基板上に配置することにより、温度効果は自己相殺され、これにより温度暴走を防止する。
本開示の実施態様は、ＬＥＤ企業にとり一層容易な製造を可能にする。ＬＥＤ企業は他社からＳｉ、サファイア又はＳｉＣ基板上に成長されたＡｌＧａＮ／ＧａＮトランジスタ構造を備えたエピタキシャルウェファを入力して、上記トランジスタ構造の最適化に関して心配することなく斯かる基板の他方の面上のＬＥＤ構造の改善に集中することができる。更に、ＬＥＤ構造の厚さは、基板の他方の面上に成長されるトランジスタ構造と干渉することがない。言い換えると、ＬＥＤ及びトランジスタの処理は厳しく影響し合うことはない。
尚、開示された実施態様の他の適合化及びフィーチャの組み合わせは、本発明の範囲内である。また、多数の実施態様が後述する請求項により含まれる。

Claims (20)

  1. エピタキシャル構造体を製造する方法であって、
    基板及び該基板の第１面上にヘテロ接合積層部を設けるステップであって、前記ヘテロ接合積層部が前記基板の第１面上の非ドープ窒化ガリウム（ＧａＮ）層及び該非ドープＧａＮ層上のドープ窒化アルミニウムガリウム（ＡｌＧａＮ）層を有するステップと、
    前記基板の第２面上にＧａＮ発光ダイオード積層部を形成するステップであって、前記ＧａＮ発光ダイオード積層部が、前記基板の第２面上のｎ型ＧａＮ層、該ｎ型ＧａＮ層上のＧａＮ／窒化インジウムガリウム（ＩｎＧａＮ）多量子井戸（ＭＱＷ）構造部、該ｎ型ＧａＮ／ＩｎＧａＮ ＭＱＷ構造部上のｐ型ＡｌＧａＮ層及び該ｐ型ＡｌＧａＮ層上のｐ型ＧａＮ層を有するステップと、
    を有する、方法。
  2. 前記基板がシリコン基板であり、
    前記基板及び該基板の第１面上にヘテロ接合積層部を設けるステップが、
    前記基板の第１面上に、シリコンとＧａＮとの間の歪を調整する第１歪処理積層部を形成するステップと、
    前記第１第１歪処理積層部上に前記ヘテロ接合積層部を形成するステップと、
    を有し、
    当該方法が前記基板の第２面上に第２歪処理積層部を形成するステップを更に有し、前記ＧａＮ発光ダイオード積層部が該第２歪処理積層部上に形成される、
    請求項１に記載の方法。
  3. 前記第１歪処理積層部が、
    前記基板の第１面上の第１ＧａＮ層と、
    該第１ＧａＮ層上の第１窒化アルミニウム（ＡｌＮ）歪解放層と、
    を有し、
    前記第２歪処理積層部が、
    前記基板の第２面上の第２ＧａＮ層と、
    該第２ＧａＮ層上の第２ＡｌＮ歪解放層と、
    を有する、
    請求項２に記載の方法。
  4. 前記基板の第１面上に第１非ドープＡｌＮ緩衝層を形成するステップと、
    前記第１非ドープＡｌＮ緩衝層上に第１非ドープＡｌＧａＮ層を形成するステップであって、前記第１歪処理積層部が該第１非ドープＡｌＧａＮ層上に形成されるステップと、
    前記基板の第２面上に第２非ドープＡｌＮ緩衝層を形成するステップと、
    該第２非ドープＡｌＮ緩衝層上に第２非ドープＡｌＧａＮ層を形成するステップであって、前記第２歪処理積層部が該第２非ドープＡｌＧａＮ層上に形成されるステップと、
    を更に有する、請求項３に記載の方法。
  5. 前記第１歪処理積層部と前記ヘテロ接合積層部との間に、非導電性ＧａＮ層を形成するステップを更に有する、請求項４に記載の方法。
  6. 前記基板がサファイア基板を有し、
    当該方法が、
    前記基板の第１面上に第１のＧａＮ又はＡｌＮの核生成層を形成するステップと、
    該第１ＧａＮ又はＡｌＮ核生成層上に非導電性ＧａＮ層を形成するステップであって、前記ヘテロ接合積層部が該非導電性ＧａＮ層上に形成されるステップと、
    前記基板の第２面上に第２のＧａＮ又はＡｌＮの核生成層を形成するステップであって、前記ＧａＮ発光ダイオード積層部が該第２ＧａＮ又はＡｌＮ核生成層上に形成されるステップと、
    を更に有する、請求項１に記載の方法。
  7. 前記基板が炭化ケイ素（ＳｉＣ）基板を有し、
    当該方法が、
    前記基板の第１面上に第１のＡｌＮ又はＡｌＧａＮの核生成層を形成するステップと、
    該第１ＡｌＮ又はＡｌＧａＮ核生成層上に非導電性ＧａＮ層を形成するステップであって、前記ヘテロ接合積層部が該非導電性ＧａＮ層上に形成されるステップと、
    前記基板の第２面上に第２のＡｌＮ又はＡｌＧａＮの核生成層を形成するステップであって、前記ＧａＮ発光ダイオード積層部が該第２ＡｌＮ又はＡｌＧａＮ核生成層上に形成されるステップと、
    を更に有する、請求項１に記載の方法。
  8. 前記基板がＧａＮ基板を有し、
    当該方法が、
    前記基板の第１面上に非導電性ＧａＮ層を形成するステップであって、該非導電性ＧａＮ層上に前記ヘテロ接合積層部が形成されるステップ、
    を更に有する、請求項１に記載の方法。
  9. 前記発光ダイオード積層部に結合された１以上のデバイスを形成するために前記ヘテロ接合積層部を処理するステップを更に有し、該１以上のデバイスがＡｌＧａＮ／ＧａＮヘテロ接合電界効果トランジスタ（ＨＦＥＴ）及びＡｌＧａＮ／ＧａＮショットキダイオードの１以上を含む、請求項１に記載の方法。
  10. 前記ヘテロ接合積層部を処理するステップが、
    前記非ドープＧａＮ層に接触する前記ＡｌＧａＮ／ＧａＮ ＨＦＥＴのソースを形成するステップと、
    前記非ドープＧａＮ層に接触する前記ＡｌＧａＮ／ＧａＮ ＨＦＥＴのドレインを形成するステップと、
    前記ドープＡｌＧａＮ層に接触する前記ＡｌＧａＮ／ＧａＮ ＨＦＥＴのゲートを形成するステップと、
    前記ドープＡｌＧａＮ層に接触する前記ＡｌＧａＮ／ＧａＮショットキダイオードのアノードを形成するステップと、
    前記非ドープＧａＮ層に接触する前記ＡｌＧａＮ／ＧａＮショットキダイオードのカソードを形成するステップと、
    を有する、請求項９に記載の方法。
  11. 基板と、
    前記基板の第１面上のヘテロ接合積層部であって、前記基板の第１面上の非ドープＧａＮ層及び該非ドープＧａＮ層上のドープＡｌＧａＮ層を有するヘテロ接合積層部と、
    前記基板の第２面上のＧａＮ発光ダイオード積層部であって、前記基板の第２面上のｎ型ＧａＮ層、該ｎ型ＧａＮ層上のＧａＮ／ＩｎＧａＮ ＭＱＷ構造部、該ｎ型ＧａＮ／ＩｎＧａＮ ＭＱＷ構造部上のｐ型ＡｌＧａＮ層及び該ｐ型ＡｌＧａＮ層上のｐ型ＧａＮ層を有するＧａＮ発光ダイオード積層部と、
    を有する、エピタキシャル構造体。
  12. 前記基板がシリコン基板であり、
    前記基板の第１面上の第１歪処理積層部であって、該第１歪処理積層部がシリコンとＧａＮとの間の歪を調整し、前記ヘテロ接合積層部が該第１第１歪処理積層部上に位置する積層部と、
    前記基板の第２面上の第２歪処理積層部であって、前記ＧａＮ発光ダイオード積層部が該第２歪処理積層部上に位置する積層部と、
    を更に有する、請求項１１に記載のエピタキシャル構造体。
  13. 前記第１歪処理積層部が、
    前記基板の第１面上の第１ＧａＮ層と、
    該第１ＧａＮ層上の第１窒化アルミニウム（ＡｌＮ）歪解放層と、
    を有し、
    前記第２歪処理積層部が、
    前記基板の第２面上の第２ＧａＮ層と、
    該第２ＧａＮ層上の第２ＡｌＮ歪解放層と、
    を有する、
    請求項１２に記載のエピタキシャル構造体。
  14. 前記基板の第１面上の第１非ドープＡｌＮ緩衝層と、
    前記第１非ドープＡｌＮ緩衝層上の第１非ドープＡｌＧａＮ層であって、前記第１歪処理積層部が該第１非ドープＡｌＧａＮ層上に位置する層と、
    前記基板の第２面上の第２非ドープＡｌＮ緩衝層と、
    該第２非ドープＡｌＮ緩衝層上の第２非ドープＡｌＧａＮ層であって、前記ＧａＮ発光ダイオード積層部が該第２非ドープＡｌＧａＮ層上に位置する層と、
    を更に有する、請求項１３に記載のエピタキシャル構造体。
  15. 前記第１歪処理積層部上の非導電性ＧａＮ層であって、前記ヘテロ接合積層部が該非導電性ＧａＮ層上に位置する層を更に有する、請求項１４に記載のエピタキシャル構造体。
  16. 前記基板がサファイア基板を有し、
    前記基板の第１面上の第１のＧａＮ又はＡｌＮの核生成層と、
    該第１ＧａＮ又はＡｌＮ核生成層上の非導電性ＧａＮ層であって、前記ヘテロ接合積層部が該非導電性ＧａＮ層上に位置する層と、
    前記基板の第２面上に第２のＧａＮ又はＡｌＮの核生成層であって、前記ＧａＮ発光ダイオード積層部が該第２ＧａＮ又はＡｌＮ核生成層上に位置する層と、
    を更に有する、請求項１１に記載のエピタキシャル構造体。
  17. 前記基板がＳｉＣ基板を有し、
    前記基板の第１面上の第１のＡｌＮ又はＡｌＧａＮの核生成層と、
    該第１ＡｌＮ又はＡｌＧａＮ核生成層上の非導電性ＧａＮ層であって、前記ヘテロ接合積層部が該非導電性ＧａＮ層上に位置する層と、
    前記基板の第２面上の第２のＡｌＮ又はＡｌＧａＮの核生成層であって、前記ＧａＮ発光ダイオード積層部が該第２ＡｌＮ又はＡｌＧａＮ核生成層上に位置する層と、
    を更に有する、請求項１１に記載のエピタキシャル構造体。
  18. 前記基板がＧａＮ基板を有し、
    前記基板の第１面上の非導電性ＧａＮ層であって、前記ヘテロ接合積層部が該非導電性ＧａＮ層上に位置する層、
    を更に有する、請求項１１に記載のエピタキシャル構造体。
  19. 前記ヘテロ接合積層部が、前記発光ダイオード積層部に結合された１以上のデバイスを有し、該１以上のデバイスがＡｌＧａＮ／ＧａＮヘテロ接合電界効果トランジスタ（ＨＦＥＴ）及びＡｌＧａＮ／ＧａＮショットキダイオードの１以上を含む、請求項１１に記載のエピタキシャル構造体。
  20. 前記ヘテロ接合積層部が、
    前記非ドープＧａＮ層に接触する前記ＡｌＧａＮ／ＧａＮ ＨＦＥＴのソースと、
    前記非ドープＧａＮ層に接触する前記ＡｌＧａＮ／ＧａＮ ＨＦＥＴのドレインと、
    前記ドープＡｌＧａＮ層に接触する前記ＡｌＧａＮ／ＧａＮ ＨＦＥＴのゲートと、
    前記ドープＡｌＧａＮ層に接触する前記ＡｌＧａＮ／ＧａＮショットキダイオードのアノードと、
    前記非ドープＧａＮ層に接触する前記ＡｌＧａＮ／ＧａＮショットキダイオードのカソードと、
    を有する、請求項１９に記載のエピタキシャル構造体。
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