JP2015231043A - 改質処理方法及び半導体装置の製造方法 - Google Patents

改質処理方法及び半導体装置の製造方法 Download PDF

Info

Publication number
JP2015231043A
JP2015231043A JP2014118271A JP2014118271A JP2015231043A JP 2015231043 A JP2015231043 A JP 2015231043A JP 2014118271 A JP2014118271 A JP 2014118271A JP 2014118271 A JP2014118271 A JP 2014118271A JP 2015231043 A JP2015231043 A JP 2015231043A
Authority
JP
Japan
Prior art keywords
gas
processing
pressure
wafer
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2014118271A
Other languages
English (en)
Other versions
JP6418794B2 (ja
Inventor
保 森本
Tamotsu Morimoto
保 森本
雄介 村木
Yusuke Muraki
雄介 村木
西村　和晃
Kazuaki Nishimura
和晃 西村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Priority to JP2014118271A priority Critical patent/JP6418794B2/ja
Priority to KR1020150074837A priority patent/KR20150141135A/ko
Priority to US14/725,656 priority patent/US9443724B2/en
Priority to TW104117776A priority patent/TWI733651B/zh
Publication of JP2015231043A publication Critical patent/JP2015231043A/ja
Priority to US15/232,260 priority patent/US9911596B2/en
Application granted granted Critical
Publication of JP6418794B2 publication Critical patent/JP6418794B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02334—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment in-situ cleaning after layer formation, e.g. removing process residues
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76892—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances modifying the pattern
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66818—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the channel being thinned after patterning, e.g. sacrificial oxidation on fin

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Plasma & Fusion (AREA)
  • Ceramic Engineering (AREA)
  • Drying Of Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Inorganic Chemistry (AREA)

Abstract

【課題】サーマルバジェットの増大や、パターン崩れを生じさせることなく、基板上のプラズマダメージを効率良く除去し得る方法を提供する。
【解決手段】改質処理方法は、ＳＴＥＰ１〜ＳＴＥＰ３の工程を含む。ＳＴＥＰ１の表面酸化膜除去処理工程では、例えばＨＦガスとＮＨ３を含む処理ガスを用い、ＳｉＯ２を、ケイフッ化アンモニウム［（ＮＨ４）２ＳｉＦ６］や水に変化させた後、ＰＨＴ処理を行う。ＳＴＥＰ２のダメージ層除去工程では、例えばＦ２ガス及び必要によりＮＨ３を含む処理ガスを用い、ダメージ層を構成するＳｉを、気化しやすいＳｉＦ４に変化させて除去する。ＳＴＥＰ３の表面酸化防止処理では、ＨＦ及びＮＨ３を含む処理ガスを用い、シリコン壁表面のＳｉ−Ｆ結合を解離させ、代わりに水素原子で終端したＳｉ−Ｈを生成させることにより、酸化が進行しにくい安定化した表面状態を形成する。
【選択図】図７

Description

本発明は、例えば半導体ウエハなどの基板上のダメージを修復する改質処理方法、及びそれを利用した半導体装置の製造方法に関する。
半導体基板、液晶ディスプレイ（ＬＣＤ）に代表されるフラットパネルディスプレイ（ＦＰＤ）、太陽電池などの製造過程においては、基板に対し、プラズマを利用したエッチングや成膜等のプラズマ処理が施される。このようなプラズマ処理によって、シリコン層を構成するシリコンにダメージ層が形成されることが知られている。例えば、次世代の３次元デバイスであるＦｉｎＦＥＴ（Ｆｉｎ型チャネル電界効果型トランジスタ）におけるＦｉｎチャネル（シリコンの立設壁）は、異方性の高いプラズマエッチングによって形成することができる。このプラズマエッチング工程では、垂直方向に異方的に入射するイオンが、基板への衝突により多方向に広がり、Ｆｉｎチャネルの側壁にもプラズマダメージを与えると考えられている。
プラズマ処理などによってシリコン層に形成されたダメージ層を修復するために、９００〜１０００℃程度の高温で長時間のアニール処理を行う方法や、一旦、ダメージ層以上の深さでシリコンを熱酸化して犠牲酸化膜を形成した後、下地層との選択性を有する薬液によって犠牲酸化膜を除去する方法が採用されている。しかし、いずれの方法も高温での熱処理を必要とするため、サーマルバジェットを増大させる原因となっている。また、後者の方法では、薬液による処理の際に、基板上に形成されている微細なパターンの倒壊（いわゆるパターン崩れ）を引き起こすことが懸念されている。従って、３次元デバイスを含む次世代デバイスの製造過程では、プラズマダメージを修復させるために、高温かつ長時間のアニールプロセスや犠牲酸化プロセスが適用できない可能性が高い。さらに、Ｆｉｎチャネルのような微細なパターンに形成されたダメージの除去には、高精度の寸法制御性が求められる。
なお、半導体基板上に、３次元構造トランジスタなどに利用可能な微細なパターンを形成する方法として、特許文献１では、異方性エッチングによって形成したシリコンのパターンの表面に薄い酸化膜を形成する工程と、この酸化膜をＨＦ及びＮＨ３の混合ガスに曝すことによって除去する工程と、を繰り返す方法が提案されている。
米国出願公開２０１２／００８３１２７ Ａ１
本発明は、サーマルバジェットの増大や、パターン崩れを生じさせることなく、基板上のプラズマダメージを効率良く除去し得る方法を提供することを目的とする。
本発明の改質処理方法は、プラズマ処理によるダメージ層が形成されたシリコン層を有する基板を準備する工程と、前記基板を、フッ素ガスを含む第１の処理ガスで処理することによって、前記シリコン層に形成された前記ダメージ層を除去するダメージ層除去工程と、を含んでいる。
本発明の改質処理方法において、前記ダメージ層除去工程は、第１の圧力による処理と、前記第１の圧力とは異なる第２の圧力による処理と、を含んでいてもよい。この場合、前記第１の圧力による処理と、前記第２の圧力による処理とを、交互に複数回繰り返し行うことが好ましい。また前記第１の圧力が、４００Ｐａ以上６６７Ｐａ以下の範囲内であり、前記第２の圧力が、１３３Ｐａ以上４００Ｐａ以下の範囲内であることがより好ましい。
本発明の改質処理方法は、前記第１の処理ガスが、フッ素ガスと希ガスを含み、窒素ガスを含まないものであってもよい。
本発明の改質処理方法は、前記第１の処理ガスが、さらに、アンモニアを含んでいてもよい。
本発明の改質処理方法は、前記シリコン層が、凹部又は凸部を有する立体的形状をなすとともに、前記ダメージ層が前記凹部又は前記凸部の側面に形成されているものであってもよい。
本発明の改質処理方法は、前記ダメージ層除去工程の前に、前記基板を、フッ化水素を含む第２の処理ガスで処理することによって前記シリコン層の表面の酸化膜を除去する工程を含んでいてもよい。
本発明の改質処理方法は、さらに、前記ダメージ層除去工程の後で、前記基板を、フッ化水素を含む第３の処理ガスで処理することによって、前記シリコン層の表面の酸化防止処理を行う工程を含んでいてもよい。
本発明の半導体装置の製造方法は、上記いずれかの改質処理方法を含むものである。
本発明の改質処理方法によれば、サーマルバジェットの増大や、パターン崩れを生じさせることなく、基板上のプラズマダメージを効率良く除去することができる。従って、本発明の改質処理方法を、例えば３次元デバイスの製造過程における微細なシリコンパターンのダメージ層の除去に適用することによって、信頼性の高い半導体デバイスを提供できる。
本発明の一実施形態に係る改質処理方法に利用可能な基板処理システムの概略構成を示す図面である。 図１の基板処理システムにおけるＰＨＴ処理装置を示す断面図である。 図１の基板処理システムにおける改質処理装置の概略構成を示す断面図である。 図１の基板処理システムにおける制御部のハードウェア構成の一例を示すブロック図である。 図１の基板処理システムによって処理される半導体ウエハの表面部分の要部断面図である。 図５の状態から、改質処理によって、ダメージ層が除去された状態を示す半導体ウエハの表面部分の要部断面図である。 本発明の第１の実施の形態の改質処理方法の工程手順の一例を示すフローチャートである。 ダメージ層が形成された半導体ウエハの要部を拡大して示す断面図である。 改質処理の途中で表面酸化膜が除去された状態の半導体ウエハの要部を拡大して示す断面図である。 図９に続き、ダメージ層が除去された状態の半導体ウエハの要部を拡大して示す断面図である。 本発明の第２の実施の形態の改質処理方法の一工程における処理ガスの導入及び処理圧力の変化を示すタイミングチャートである。 実施例１における改質処理を行う前のＳｉ基板の表面付近の断面の透過型電子顕微鏡画像である。 実施例１における改質処理後のＳｉ基板の表面付近の断面の透過型電子顕微鏡画像である。 実施例１、比較例１及び実施例２の試料から作製したＭＯＳキャパシタのＣＶ特性を示す図面である。
以下、図面を参照しながら、本発明の実施の形態について説明する。図１は、本発明の一実施形態に係る改質処理方法に利用可能な基板処理システムの概略構成を示す図面である。この基板処理システム１００は、半導体ウエハ（以下、「ウエハ」と記す）Ｗを搬入出するための搬入出装置１０と、搬入出装置１０に隣接させて設けられた２つのロードロック装置２０と、ウエハＷに対してＰＨＴ（Ｐｏｓｔ Ｈｅａｔ Ｔｒｅａｔｍｅｎｔ）処理を行なう２つのＰＨＴ処理装置３０と、ウエハＷに対して改質処理を行なう２つの改質処理装置４０とを備えている。ロードロック装置２０、ＰＨＴ処理装置３０及び改質処理装置４０は、この順に一直線上に並べて設けられている。つまり、各ＰＨＴ処理装置３０は、それぞれロードロック装置２０に隣接して設けられ、また、各改質処理装置４０は、それぞれＰＨＴ処理装置３０に隣接して設けられている。
＜搬入出装置＞
搬入出装置１０は、大気側ウエハ搬送装置１１によって、基板処理システム１００と外部の装置との間でウエハＷの搬入もしくは搬出を行う。搬入出装置１０は、搬送室１２を有している。大気側ウエハ搬送装置１１は、搬送室１２の内部に設けられている。大気側ウエハ搬送装置１１は、ウエハＷを略水平に保持する２つの搬送アーム１１ａ，１１ｂを有している。搬送室１２の長手方向の側部には、複数枚のウエハＷを収容可能なキャリア１３を載置するキャリア載置台１４が設けられている。キャリア載置台１４には、複数（図１では３つ）のキャリア１３が設けられている。また、搬送室１２に隣接して、ウエハＷの位置合わせを行なうオリエンタ１５が設置されている。
搬入出装置１０において、ウエハＷは、大気側ウエハ搬送装置１１の搬送アーム１１ａ，１１ｂによって保持される。そして、ウエハＷは、大気側ウエハ搬送装置１１を駆動させることにより、所望の位置に搬送させられる。具体的には、キャリア載置台１４上のキャリア１３、オリエンタ１５及びロードロック装置２０のそれぞれに対して、搬送アーム１１ａ，１１ｂが進出もしくは退避することにより、ウエハＷを搬入出できるようになっている。
＜ロードロック装置＞
２つのロードロック装置２０は、それぞれ、ウエハＷの移送が可能なように、搬送室１２に連結されている。各ロードロック装置２０と搬送室１２との間には、ゲートバルブＧＶ１が介在している。各ロードロック装置２０内には、ウエハＷを搬送するウエハ搬送装置１９が設けられている。また、ロードロック装置２０は、所定の真空度まで真空引き可能に構成されている。
ウエハ搬送装置１９は、多関節構造のアーム（図示省略）と、このアームに連結され、ウエハＷを略水平に保持するハンド１９ａを有している。ウエハ搬送装置１９は、多関節構造のアームを最も縮めた状態でハンド１９ａがロードロック装置２０内に位置し、多関節構造のアームを伸ばすことにより、ハンド１９ａがＰＨＴ処理装置３０内、さらには改質処理装置４０内に進出可能となっている。従って、ウエハ搬送装置１９は、ハンド１９ａにウエハＷを載せた状態で、多関節構造のアームを伸縮させることにより、ロードロック装置２０、ＰＨＴ処理装置３０及び改質処理装置４０間でウエハＷを搬送することが可能となっている。
＜ＰＨＴ処理装置＞
ＰＨＴ処理装置３０は、図２に示すように、真空引き可能な処理容器３１と、その中でウエハＷを載置する載置台３２を有している。載置台３２には、ヒーター３３が埋設されている。ヒーター３３により改質処理が施された後のウエハＷを加熱して改質処理により生成した反応生成物を気化（昇華）させるＰＨＴ処理を行なうことができる。
処理容器３１のロードロック装置２０側には、ロードロック装置２０との間でウエハＷを搬送する搬入出口３１ａが設けられている。この搬入出口３１ａは、ゲートバルブＧＶ２によって開閉可能となっている。また、処理容器３１の改質処理装置４０側には、改質処理装置４０との間でウエハＷを搬送する搬入出口３１ｂが設けられている。この搬入出口３１ｂはゲートバルブＧＶ３により開閉可能となっている。
ＰＨＴ処理装置３０は、さらに、処理容器３１に例えば窒素ガス（Ｎ２）などの不活性ガスを供給するガス供給源３４を備えている。ガス供給源３４は、ガス供給路３５を介して処理容器３１に接続されている。そして、ガス供給路３５には、流路の開閉動作及び窒素ガスの供給流量の調節が可能な流量調整弁３６が設けられている。
ＰＨＴ処理装置３０は、さらに、処理容器３１内を排気する排気路３７と、排気路３７に接続された真空ポンプ３８と、排気路３７の途中に設けられた開閉弁３９を備えている。
＜改質処理装置＞
改質処理装置４０は、図３に示すように、密閉構造の処理容器４１を備えている。処理容器４１の内部には、ウエハＷを略水平にした状態で載置させる載置台４２が設けられている。
処理容器４１は、容器本体４３と蓋体４５とを有している。容器本体４３は、底部４３ａ及び略円筒形状の側壁部４３ｂを備えている。側壁部４３ｂの下部は、底部４３ａによって閉塞されており、側壁部４３ｂの上部は開口になっている。この上部の開口に、蓋体４５が装着されて閉塞される。側壁部４３ｂと蓋体４５とは、図示しないシール部材により封止されて、処理容器４１内の気密性が確保されている。処理容器４１及び蓋体４５の材質としては、例えばアルミニウムを用いることができる。容器本体４３の内表面には、陽極酸化処理を施したアルミニウムを用いることが好ましい。
図３に示すように、側壁部４３ｂには、ＰＨＴ処理装置３０の処理容器３１に対してウエハＷを搬入出する搬入出口４３ｃが設けられている。この搬入出口４３ｃはゲートバルブＧＶ３によって開閉可能となっている。処理容器４１は、ゲートバルブＧＶ３を介してＰＨＴ処理装置３０の処理容器３１に連結され、ウエハＷの移送が可能になっている。
蓋体４５は、蓋体本体４５ａと、処理ガスを噴射するシャワーヘッド４５ｂとを備えている。シャワーヘッド４５ｂは、蓋体本体４５ａの下部に取付けられている。つまり、シャワーヘッド４５ｂは、載置台４２の上方に設置され、シャワーヘッド４５ｂの下面が、蓋体４５の内面（下面）となっている。シャワーヘッド４５ｂの下面には、ガスを噴射するための複数の噴射口４５ｃが形成されており、載置台４２上のウエハＷに対して上方から、各種ガスを供給するようになっている。シャワーヘッド４５ｂは例えばアルミニウムによって形成され、その下面には、陽極酸化処理を施しておくことが好ましい。また、シャワーヘッド４５ｂは、一つないし複数のガス導入部４５ｄ（一つのみ図示）を有している。
載置台４２は、平面視略円形をなしており、底部４３ａに固定されている。載置台４２は、例えばアルミニウムなどの材質によって形成することができる。載置台４２の表面は、耐摩耗性を高めるため、例えば陽極酸化処理による酸化被膜（Ａｌ２Ｏ３）を形成しておくことが好ましい。載置台４２の内部には、載置台４２の温度を調節する温度調節部４７が設けられている。温度調節部４７は、例えば水などの熱媒体が循環させられる流路４７ａを備えている。この流路４７ａ内を流れる熱媒体との熱交換によって、載置台４２の温度を調節し、載置台４２上のウエハＷの温度を制御できる。
また、改質処理装置４０は、処理容器４１に処理ガスを供給するガス供給機構４９を備えている。そして、処理容器４１内に処理ガスを導入して所定圧力に維持し、処理ガスをウエハＷに接触させて、ウエハＷ上に形成された酸化膜（ＳｉＯ２）やダメージ層に作用させる。
処理対象が酸化膜である場合は、ＨＦガスとＮＨ３を含む処理ガスを用い、反応生成物としてケイフッ化アンモニウム［（ＮＨ４）２ＳｉＦ６］を生成させる。対象となる酸化膜としては、ウエハＷの表面に形成される自然酸化膜であってもよいし、デバイスを構成する酸化膜であってもよい。
処理対象が、シリコン層に形成されたダメージ層である場合は、Ｆ２及び必要に応じてＮＨ３、Ｎ２、Ａｒなどを含む処理ガスを用い、反応生成物としてＳｉＦ４などを生成させる。ダメージ層としては、例えばプラズマエッチングによってシリコン層に形成されたダメージ層であってもよい。
ガス供給機構４９は、シャワーヘッド４５ｂと、ガス導入部４５ｄと、処理容器４１内にＨＦガスを供給するＨＦガス供給路５１と、Ｆ２ガスを供給するＦ２ガス供給路５３と、ＮＨ３ガスを供給するＮＨ３ガス供給路５５と、不活性ガスとしてのＡｒを供給するＡｒガス供給路５７と、Ｎ２ガスを供給するＮ２ガス供給路５９とを備えている。ＨＦガス供給路５１、Ｆ２ガス供給路５３、ＮＨ３ガス供給路５５、Ａｒガス供給路５７及びＮ２ガス供給路５９は、いずれもシャワーヘッド４５ｂのガス導入部４５ｄに接続されている。従って、シャワーヘッド４５ｂを介して処理容器４１内にＨＦガス、Ｆ２ガス、ＮＨ３ガス、Ａｒガス、Ｎ２ガスがそれぞれ噴射され、拡散されるようになっている。
ガス供給機構４９は、さらに、ＨＦガス供給源６１、Ｆ２ガス供給源６３、ＮＨ３ガス供給源６５、Ａｒガス供給源６７及びＮ２ガス供給源６９を備えている。なお、これらのガス供給源は、改質処理装置４０の構成部分ではなく、外部のガス供給源を利用してもよい。
ＨＦガス供給路５１は、ＨＦガス供給源６１に接続されている。また、ＨＦガス供給路５１には、流路の開閉動作及びＨＦガスの供給流量の調節が可能な流量調節弁７１が設けられている。
Ｆ２ガス供給路５３は、Ｆ２ガス供給源６３に接続されている。また、Ｆ２ガス供給路５３には、流路の開閉動作及びＦ２ガスの供給流量の調節が可能な流量調節弁７３が設けられている。
ＮＨ３ガス供給路５５は、ＮＨ３ガス供給源６５に接続されている。また、ＮＨ３ガス供給路５５には、流路の開閉動作及びＮＨ３ガスの供給流量の調節が可能な流量調整弁７５が介設されている。
Ａｒガス供給路５７は、Ａｒガス供給源６７に接続されている。また、Ａｒガス供給路５７には、流路の開閉動作及びＡｒガスの供給流量の調節が可能な流量調整弁７７が介設されている。
Ｎ２ガス供給路５９は、Ｎ２ガス供給源６９に接続されている。また、Ｎ２ガス供給路５９には、流路の開閉動作及びＮ２ガスの供給流量の調節が可能な流量調整弁７９が介設されている。
また、改質処理装置４０は、処理容器４１内を排気する排気機構８１を備えている。排気機構８１は、排気路８３と、この排気路８３に設けられた開閉弁８５と、強制排気を行なうための真空ポンプ８７とを備えている。排気路８１の端部は、処理容器４１の底部４３ａの開口４３ｄに接続されている。
処理容器４１の側壁部４３ｂには、処理容器４１内の圧力を計測するための圧力計８９が設けられている。
＜制御部＞
基板処理システム１００の各構成部は、それぞれ制御部９０に接続されて、制御部９０によって制御される。制御部９０は、典型的にはコンピュータである。図４は、図１に示した制御部９０のハードウェア構成の一例を示している。制御部９０は、主制御部１０１と、キーボード、マウス等の入力装置１０２と、プリンタ等の出力装置１０３と、表示装置１０４と、記憶装置１０５と、外部インターフェース１０６と、これらを互いに接続するバス１０７とを備えている。主制御部１０１は、ＣＰＵ（中央処理装置）１１１、ＲＡＭ（ランダムアクセスメモリ）１１２及びＲＯＭ（リードオンリメモリ）１１３を有している。記憶装置１０５は、情報を記憶できるものであれば、その形態は問わないが、例えばハードディスク装置または光ディスク装置である。また、記憶装置１０５は、コンピュータ読み取り可能な記録媒体１１５に対して情報を記録し、また記録媒体１１５より情報を読み取るようになっている。記録媒体１１５は、情報を記憶できるものであれば、その形態は問わないが、例えばハードディスク、光ディスク、フラッシュメモリなどである。記録媒体１１５は、本実施の形態に係る改質処理方法のレシピを記録した記録媒体であってもよい。
制御部９０では、ＣＰＵ１１１が、ＲＡＭ１１２を作業領域として用いて、ＲＯＭ１１３または記憶装置１０５に格納されたプログラムを実行することにより、本実施の形態の基板処理システム１００においてウエハＷに対する処理を実行できるようになっている。具体的には、制御部９０は、基板処理システム１００において、例えばウエハＷの温度、処理圧力、ガス流量等のプロセス条件に関係する各構成部を制御する。例えば、制御部９０により、改質処理装置４０において、ＨＦガス、Ｆ２ガス、ＮＨ３ガス、Ａｒガス等の処理ガスが所定流量及び流量比率で供給されるようにガス供給機構４９を制御する。また、制御部９０では、圧力計８９の検出値により処理容器４１内の圧力をモニタしたり、該検出値に基づいてガス供給機構４９によるガスの供給流量、排気機構８１による排気量などを制御したりできるようになっている。
＜処理動作＞
次に、このような基板処理システム１００の処理動作について説明する。まず、基板処理システム１００によって処理されるウエハＷの構造について図５を参照しながら説明する。
図５は、ウエハＷの表面（デバイス形成面）部分の要部断面図である。このウエハＷは、シリコン基板２０１上に、フィン形状の凸部である複数のシリコン壁２０３（図５では１つのみ図示）が形成されている。
シリコン壁２０３は、例えば、シリコン基板２０１に対し、レジスト層を形成した後、フォトリソグラフィー技術を利用して異方性の高いプラズマエッチング処理を行うことにより形成されたものである。図５のシリコン壁２０３は、例えばＦｉｎＦＥＴのチャネル部分を形成するために利用できる。シリコン壁２０３は、本発明の「シリコン層」に該当する。プラズマエッチング処理によって、シリコン壁２０３の側壁部には、薄いダメージ層２０３ａが形成されている。基板処理システム１００は、このようなダメージ層２０３ａを除去する目的で好ましく利用できる。なお、プラズマエッチング処理によって、シリコン基板２０１の表面にも薄いダメージ層２０１ａが形成されるが、このダメージ層２０１ａも、ダメージ層２０３ａと同時に除去することが可能である。
図５に示す構造を有するウエハＷをキャリア１３内に収納し、基板処理システム１００に搬送する。基板処理システム１００では、まず、大気側のゲートバルブＧＶ１を開いた状態で、搬入出装置１０のキャリア１３から大気側ウエハ搬送装置１１の搬送アーム１１ａ、１１ｂのいずれかによって１枚のウエハＷをロードロック装置２０に搬送する。そして、ロードロック装置２０内のウエハ搬送装置１９のハンド１９ａに受け渡す。
次に、大気側のゲートバルブＧＶ１を閉じてロードロック装置２０内を真空排気する。そして、ゲートバルブＧＶ２及びＧＶ３を開き、ハンド１９ａを改質処理装置４０まで進出させ、載置台４２にウエハＷを載置する。
次に、ハンド１９ａをロードロック装置２０に戻し、ゲートバルブＧＶ３を閉じ、改質処理装置４０の処理容器４１内を密閉状態とする。そして、ガス供給機構４９から、処理ガスを処理容器４１内に導入することにより、ウエハＷに対して改質処理が開始される。すなわち、処理容器４１内に処理ガスを導入することによって、ウエハＷ上のダメージ層２０１ａ及びシリコン壁２０３のダメージ層２０３ａが除去される。この際、温度調節部４７によってウエハＷの温度を所定の範囲に調節するとともに、排気機構８１によって、処理容器４１内を所定の圧力に調節する。
また、改質処理の一部分として、ＰＨＴ処理を行う場合は、例えば、以下の手順で実施できる。改質処理装置４０による処理の後で、ゲートバルブＧＶ２及びＧＶ３を開き、ウエハ搬送装置１９のハンド１９ａにより載置台４２上の処理後のウエハＷを受け取る。そして、ウエハＷを、ＰＨＴ処理装置３０の処理容器３１内の載置台３２上に載置する。次に、ハンド１９ａをロードロック装置２０に退避させ、ゲートバルブＧＶ２、ＧＶ３を閉じた後、処理容器３１内にＮ２ガスを導入しつつ、ヒーター３３により載置台３２上のウエハＷを加熱する。これにより、改質処理の過程で生じた反応生成物が、加熱されて気化し、処理容器３１から排気除去される。
以上の改質処理によって、ウエハＷ上にはシリコン壁２０３Ａが形成される。図６は、図５の状態から、基板処理システム１００によって、ダメージ層２０１ａ及びダメージ層２０３ａを除去した状態を示している。基板処理システム１００では、ダメージ層２０１ａ及びダメージ層２０３ａをｎｍ単位の厚みで制御性良く除去することができる。ダメージ層２０３ａが除去された後のシリコン壁２０３Ａの厚みＬ１は、ダメージ層２０３ａを除去する前のシリコン壁２０３の厚みＬ０に比べて小さくなっている。
以上のような処理の後、ウエハ搬送装置１９のハンド１９ａによりウエハＷをロードロック装置２０に収容する。そして、ゲートバルブＧＶ２を閉じた後、ロードロック装置２０を大気に戻し、大気側ウエハ搬送装置１１によりウエハＷを搬入出装置１０のキャリア１３に収納する。
以上の動作を、制御部９０による制御の下で、キャリア１３に収納されているウエハＷに対して繰り返すことによって、所定枚数のウエハＷに対して順次処理を行うことができる。なお、本発明における「シリコン層」としては、例えば微細なライン＆スペースなどのパターン、微細な凸形状又は凹形状などの３次元構造を有するシリコン基板やシリコン膜でもよい。また、シリコン層は、絶縁膜上に形成されていてもよい。
［第１の実施の形態の改質処理方法］
次に、基板処理システム１００において行われる第１の実施の形態の改質処理方法の詳細な内容について、図７〜図１０を参照して説明する。図７は、本実施の形態の改質処理方法の工程手順の一例を示すフローチャートである。図８は、ダメージ層が形成されたウエハＷの要部を拡大して示す断面図である。図９は、改質処理途中のウエハＷの要部を拡大して示す断面図である。図１０は、図９の状態から、ダメージ層が除去されたウエハＷの要部を拡大して示す断面図である。なお、以下に示すプロセス条件は、３００ｍｍ径のウエハＷを処理対象とする場合である。
基板処理システム１００において行われる本実施の形態の改質処理方法は、図７に示すようにＳＴＥＰ１〜ＳＴＥＰ３の工程を含むことができる。まず、前提として、ダメージ層が形成されたウエハＷを準備する。ここでは、図５に示したものと同様のウエハＷを処理対象とする。すなわち、シリコン基板２０１上に、フィン形状の複数のシリコン壁２０３が形成され、その側部にダメージ層２０３ａを有するウエハＷを準備する。図８は、シリコン壁２０３の側壁部分に形成されたダメージ層２０３ａ付近の拡大断面図である。プラズマにより形成されるシリコンのダメージ層２０３ａは、例えば、結晶とアモルファスとの混合層（もしくは結晶が歪んだ歪層）によって構成される。また、プラズマエッチング後に、ウエハＷを大気雰囲気に曝した場合、ダメージ層２０３ａの外側（表面）には、アモルファス状になって自然酸化された表面酸化膜２０３ｂが形成されている場合がある。
＜ＳＴＥＰ１＞
まず、ＳＴＥＰ１では、表面酸化膜２０３ｂを除去する表面酸化膜除去処理工程である。表面酸化膜２０３ｂの除去は、改質処理装置４０において、例えばＨＦガスとＮＨ３を含む処理ガスを用いて行うことができる。ガス供給機構４９によって、ＨＦガス供給源６１、ＮＨ３ガス供給源６５、及びＡｒガス供給源６７もしくはＮ２ガス供給源６９から、ＨＦガス、ＮＨ３ガス及び、ＡｒガスもしくはＮ２ガスを、シャワーヘッド４５ｂを介して改質処理装置４０の処理容器４１内に導入する。
ＳＴＥＰ１の表面酸化膜２０３ｂの除去において、ＨＦガスの流量は、例えば２０〜３００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内とすることが好ましい。また、ＮＨ３ガスの流量は、例えば２０〜３００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内とすることが好ましい。また、ＡｒないしＮ２ガスの流量は、例えば１０〜１０００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内とすることが好ましい。ここで、ＨＦガスとＮＨ３ガスの流量比率（ＨＦ：ＮＨ３）は、選択比と反応速度のコントロールの観点から、例えば１：１０ 〜１０：１の範囲内とすることが好ましい。
また、ＳＴＥＰ１の表面酸化膜２０３ｂの除去において、処理容器４１内の圧力は、反応速度のコントロールの観点から、例えば２．７〜２６６Ｐａの範囲内とすることが好ましい。
また、ＳＴＥＰ１の表面酸化膜２０３ｂの除去において、ウエハＷの温度は、選択比コントロールの観点から、載置台４２の温度として、例えば２０〜１２０℃の範囲内とすることが好ましい。
ＳＴＥＰ１では、表面酸化膜２０３ｂを構成するＳｉＯ２は、ＨＦガス及びＮＨ３ガスとの反応によって、反応生成物であるケイフッ化アンモニウム［（ＮＨ４）２ＳｉＦ６］や水に変化する。生成された水は、ウエハＷの表面から拡散せずに、反応生成物の膜中に閉じこめられ、ウエハＷの表面に保持された状態になる。
ＳＴＥＰ１では、改質処理装置４０における上記処理が終了した後、ＰＨＴ処理装置３０によるＰＨＴ処理を行うことが好ましい。つまり、ＳＴＥＰ１は、ＰＨＴ処理を含むことができる。ＰＨＴ処理は、以下の手順で実施できる。まず、ゲートバルブＧＶ２及びＧＶ３を開き、ウエハ搬送装置１９のハンド１９ａにより、改質処理装置４０の載置台４２から処理後のウエハＷを受け取り、ＰＨＴ処理装置３０の処理容器３１内の載置台３２上に移載する。そして、ハンド１９ａをロードロック装置２０に退避させ、ゲートバルブＧＶ２、ＧＶ３を閉じる。次に、ＰＨＴ処理装置３０のガス供給源３４から、処理容器３１内にＮ２ガスを導入しつつ、ヒーター３３により載置台３２上のウエハＷを加熱する。
ＳＴＥＰ１でのＰＨＴ処理において、Ｎ２ガスの流量は、例えば５００〜２０００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内とすることが好ましい。
また、ＳＴＥＰ１でのＰＨＴ処理において、処理容器３１内の圧力は、反応生成物の昇温と昇華効率の観点から、例えば１３〜２６６Ｐａの範囲内とすることが好ましい。
また、ＳＴＥＰ１でのＰＨＴ処理において、ウエハＷの温度は、ケイフッ化アンモニウムや水を気化させて効率よく除去する観点から、載置台３２の温度として、例えば１００〜３００℃の範囲内とすることが好ましい。
ＳＴＥＰ１では、以上のＰＨＴ処理を行うことによって、上記改質処理装置４０におけるＨＦガス及びＮＨ３ガスとの反応によって生じた反応生成物が加熱されて気化し、ウエハＷ上（シリコン壁２０３）から除去される。このように、ＳＴＥＰ１によって、図９に示したように、シリコン壁２０３の表面酸化膜２０３ｂが除去される。
なお、プラズマエッチング後に、ウエハＷが大気雰囲気に曝されず、ダメージ層２０３ａの外側（表面）に表面酸化膜２０３ｂが形成されていない場合には、ＳＴＥＰ１において、表面酸化膜２０３ｂの除去処理は省略することができる。
＜ＳＴＥＰ２＞
ＳＴＥＰ２は、ダメージ層２０３ａを除去するダメージ層除去処理工程である。ダメージ層２０３ａの除去は、改質処理装置４０において、例えばＦ２ガスを含む処理ガスを用いて行うことができる。ガス供給機構４９によって、Ｆ２ガス供給源６３及びＡｒガス供給源６７からＦ２ガス及びＡｒガスを、さらに必要に応じてＮＨ３ガス供給源６５及びＮ２ガス供給源６９からＮＨ３ガス及びＮ２ガスを、シャワーヘッド４５ｂを介して改質処理装置４０の処理容器４１内に導入する。なお、ＳＴＥＰ２において、ＮＨ３ガス及びＮ２ガスの導入は任意であり、使用しなくてもよい。Ｆ２ガスとともにＮＨ３ガスを使用することによって、ダメージ層２０３ａの除去レートを向上させることが可能になる。
ＳＴＥＰ２のダメージ層２０３ａの除去において、Ｆ２ガスとしては、Ｎ２ガスを含有しないものを使用することが好ましい。Ｆ２ガスは、安全性を確保するため、通常、希釈ガスとして８０体積％程度のＮ２ガスが混合された混合ガスの形態で取り扱われている。しかし、改質処理装置４０によるダメージ層２０３ａの除去において、処理容器４１内にＮ２ガスが存在すると、ダメージ層２０３ａを除去した後のシリコン表面（シリコン壁２０３Ａの表面）のラフネスが悪化する。そのため、本実施の形態では、希釈ガスとして、Ａｒガス等の希ガスを８０体積％程度混合したＮ２フリーのＦ２ガス（Ｆ２含有量２０体積％）を使用することが好ましい。また、同様の理由によって、Ｎ２ガス供給源６９からのＮ２ガスも導入しないことが好ましい。
ＳＴＥＰ２のダメージ層２０３ａの除去において、Ｆ２ガス（Ｆ２含有量２０体積％）の流量は、例えば１００〜１０００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内とすることが好ましい。また、Ａｒガスの流量は、例えば５００〜１５００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内とすることが好ましい。ここで、Ｆ２ガス（ただし、Ｆ２含有量２０体積％）とＡｒガスの流量比率（Ｆ２：Ａｒ）は、エッチング量とラフネスコントロールの観点から、例えば１：５〜５：１の範囲内とすることが好ましい。
また、ＳＴＥＰ２のダメージ層２０３ａの除去において、ＮＨ３ガスを導入する場合の流量は、例えば１〜３０ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内とすることが好ましい。この場合、Ｆ２ガス（ただし、Ｆ２含有量２０体積％）とＮＨ３ガスの流量比率（Ｆ２：ＮＨ３）は、ダメージ層２０３ａの除去レートを向上させる観点から、例えば１００：１〜３：１の範囲内とすることが好ましい。
また、ＳＴＥＰ２のダメージ層２０３ａの除去において、Ｎ２ガスを導入する場合の流量は、例えば１００〜１５００ｍＬ／ｍｉｎ（ｓｃｃｍ）の範囲内とすることができる。ただし、上記のとおり、シリコン表面のラフネスを小さくするためには、Ｎ２ガスを使用しないことが好ましい。
また、ＳＴＥＰ２のダメージ層２０３ａの除去において、処理容器４１内の圧力は、エッチング量とラフネスコントロールの観点から、例えば１３３〜６６７Ｐａの範囲内とすることが好ましい。なお、ＳＴＥＰ２においては、処理の途中で、処理容器４１内の圧力を変化させることが可能であり、この点は後述する。
また、ＳＴＥＰ２のダメージ層２０３ａの除去において、ウエハＷの温度は、エッチング量と選択比の観点から、載置台４２の温度として、例えば３０〜１２０℃の範囲内とすることが好ましい。
ＳＴＥＰ２では、ダメージ層２０３ａを構成するＳｉが、Ｆ２ガスとの反応によって、反応生成物としてＳｉＦ、ＳｉＦ２、ＳｉＦ３を経て、最終的に気化しやすいＳｉＦ４に変化する。また、ＳＴＥＰ２において、ＮＨ３ガスを添加する場合は、ＳｉがＦ２ガス及びＮＨ３ガスとの反応によって、反応生成物であるケイフッ化アンモニウム［（ＮＨ４）２ＳｉＦ６］に変化する。このように、ＳＴＥＰ２によって、図１０に示したように、シリコン壁２０３のダメージ層２０３ａが除去され、ダメージの無いシリコン壁２０３Ａが形成される。
＜ＳＴＥＰ３＞
ＳＴＥＰ３は、ダメージ層２０３ａを除去した後のシリコン壁２０３Ａのシリコン表面が自然酸化されることを防止する表面酸化防止処理工程である。シリコン壁２０３Ａ中には、ＳＴＥＰ２でダメージ層２０３ａの除去に使用したＦ２由来のＦ原子が微量ながら存在している。このＦ原子がシリコン壁２０３Ａの表面の酸化を誘発する可能性がある。ＳＴＥＰ３の表面酸化防止処理では、ＨＦ及びＮＨ３を含む処理ガスを用いることによって、シリコン壁２０３Ａ表面のＳｉ−Ｆ結合を解離させ、代わりに水素原子で終端させてＳｉ−Ｈを生成させることにより、酸化が進行しにくい安定化した表面状態を形成する。
ＳＴＥＰ３の表面酸化防止処理は、ＳＴＥＰ１と同じ処理ガスを用い、ＳＴＥＰ１と同様の条件、手順で実施できる。
また、ＳＴＥＰ３では、上記改質処理装置４０における改質処理が終了した後、ＰＨＴ処理装置３０によるＰＨＴ処理を行うことが好ましい。つまり、ＳＴＥＰ３は、ＰＨＴ処理を含むことができる。ＰＨＴ処理を行う場合の条件、手順もＳＴＥＰ１と同様である。ＰＨＴ処理によって、上記ＨＦガス及びＮＨ３ガスとの反応によって生じた反応生成物や水が加熱されて気化し、ウエハＷ上（シリコン壁２０３Ａ）から除去される。
なお、ＳＴＥＰ２の後で、ウエハＷを大気雰囲気に曝さずに真空雰囲気を維持したまま、異種の工程（例えば成膜プロセスなど）に移行する場合には、ＳＴＥＰ３の表面酸化防止処理は省略することができる。
［第２の実施の形態の改質処理方法］
次に、基板処理システム１００において行われる第２の実施の形態の改質処理方法について、図１１を参照して説明する。本実施の形態の改質処理方法は、ＳＴＥＰ１〜ＳＴＥＰ３の工程を含むことができる（図７参照）。そして、本実施の形態では、ＳＴＥＰ２の途中で、処理容器４１内の圧力を変化させる。本実施の形態の改質処理方法は、ＳＴＥＰ２の途中で圧力を変化させる点以外は、第１の実施の形態の改質処理方法におけるＳＴＥＰ２と同様に実施できる。また、本実施の形態におけるＳＴＥＰ１及びＳＴＥＰ３の手順と条件は、第１の実施の形態の改質処理方法と同様であるため説明を省略する。
図１１は、第２の実施の形態の改質処理方法のＳＴＥＰ２における、処理ガスの導入タイミング及び処理容器４１内の圧力（処理圧力）の変化を示すタイミングチャートである。図１１に示すように、本実施の形態におけるＳＴＥＰ２は、時点ｔ１から開始される。すなわち、時点ｔ１から、ガス供給機構４９によって、例えば、Ｆ２ガス、ＮＨ３ガス及びＡｒガスを、シャワーヘッド４５ｂを介して改質処理装置４０の処理容器４１内に導入する。なお、本実施の形態のＳＴＥＰ２において、ＮＨ３ガスの導入は任意であり、使用しなくてもよい。また、Ｎ２ガスを導入してもよい。
本実施の形態におけるＳＴＥＰ２では、上記処理ガスの導入を継続しながら、処理圧力と変化させる。例えば図１１に示すように、処理圧力を「高」（高圧ステップ）、「低」（低圧ステップ）の２段階に設定し、所定時間毎に、処理圧力の切り替えを行う。図１１のｔ１〜ｔ２、ｔ３〜ｔ４の区間は高圧ステップ、ｔ２〜ｔ３、ｔ４〜ｔ５の期間は低圧ステップである。ここで、「高圧」、「低圧」の語は、あくまでも相対的な意味で使用している。高圧ステップでは、ダメージ層２０３ａの除去レートを大きくできるが、ダメージ層２０３ａの除去後のシリコン壁２０３Ａの表面のラフネスが増大する傾向がある。低圧ステップでは、ダメージ層２０３ａの除去レートは小さいが、ダメージ層２０３ａの除去後のシリコン壁２０３Ａの表面のラフネスを抑制し、平滑表面に整えることができる。従って、高圧ステップと低圧ステップを交互に繰り返すことによって、ダメージ層２０３ａの除去効率を高めてＳＴＥＰ２全体のスループットを改善しながら、シリコン壁２０３Ａの表面の平滑性を維持できる。シリコン壁２０３Ａの表面の平滑化によって、例えばシリコン壁２０３ＡをＦｉｎＦＥＴのＦｉｎチャネルとして利用した場合に、界面準位を低減してＦｉｎＦＥＴの電気的特性と信頼性を向上させることができる。
本実施の形態のＳＴＥＰ２における高圧ステップにおける処理圧力ＰＨは、ダメージ層２０３ａの除去レートを十分に高める観点から、例えば４００Ｐａ以上６６７Ｐａ以下の範囲内とすることが好ましい。また、低圧ステップにおける処理圧力ＰＬは、ダメージ層２０３ａの除去後のシリコン壁２０３Ａの表面のラフネスを低減し、出来るだけ平滑な表面に近づける観点から、例えば１３３Ｐａ以上４００Ｐａ以下の範囲内とすることが好ましい（ただし、処理圧力ＰＨ＝ＰＬである場合は除かれる）。また、処理圧力ＰＨと処理圧力ＰＬとの圧力差は、例えば１３３Ｐａ以上であることが好ましい。
本実施の形態におけるＳＴＥＰ２では、高圧ステップと低圧ステップを複数回、例えば２〜２０回程度繰り返すことができる。なお、図１１では、処理圧力を高圧と低圧の２段階に変化させたが、３段階以上に変化させてもよい。また、処理圧力の変化は、段階的に切り替える方法に限らず、例えば、処理圧力を傾斜的に変化（漸増、漸減）させる方法でもよい。
本実施の形態における他の構成及び効果は、第１の実施の形態と同様である。
［実施例］
次に、実施例を挙げ、本発明をさらに詳しく説明するが、本発明は以下の実施例によって制約されるものではない。
［実施例１］
＜試料の準備＞
以下の方法で、プラズマダメージ層が形成された試料を準備した。Ｓｉ基板に対し、希フッ酸（ＨＦ：水＝１：２００）を使用して３分間かけて前洗浄を行った。このＳｉ基板に対し、プラズマエッチング装置［東京エレクトロン株式会社製；ＳＣＣＭ（登録商標）］を使用してプラズマエッチング処理を行った。プラズマエッチングは、プラズマエッチング装置の下部電極に１３．４５ＭＨｚ、５００Ｗの高周波を印加しながら、処理ガスとしてＡｒのみを流量３００ｍＬ／ｍｉｎ（ｓｃｃｍ）で使用し、処理圧力４Ｐａ（３０ｍＴｏｒｒ）にて実施した。
＜ダメージ層の除去処理＞
上記試料に対し、図１に示したものと同様の構成の基板処理システム１００を使用して、上記ＳＴＥＰ１〜ＳＴＥＰ３の処理（図７参照）を実施し、改質処理を行った。各ＳＴＥＰの具体的内容は以下のとおりである。
（ＳＴＥＰ１）
改質処理装置４０の処理容器４１内に、ＨＦガス８０ｍＬ／ｍｉｎ（ｓｃｃｍ）、ＮＨ３ガス８０ｍＬ／ｍｉｎ（ｓｃｃｍ）及びＮ２ガス６８ｍＬ／ｍｉｎ（ｓｃｃｍ）を、それぞれ導入した。処理圧力は２．７Ｐａ（２０ｍＴｏｒｒ）、処理温度は３５℃、処理時間は１分間とした。
改質処理装置４０における上記処理が終了した後、ＰＨＴ処理装置３０を使用してＰＨＴ処理を行った。ＰＨＴ処理装置３０の処理容器３１内に、処理ガスとしてＮ２ガス１０００ｍＬ／ｍｉｎ（ｓｃｃｍ）を導入し、処理圧力は９０Ｐａ（６７５ｍＴｏｒｒ）、処理温度は１９０℃、処理時間は２分間とした。
（ＳＴＥＰ２）
改質処理装置４０の処理容器４１内に、Ｆ２ガス１８０ｍＬ／ｍｉｎ（ｓｃｃｍ）、Ａｒガス１２００ｍＬ／ｍｉｎ（ｓｃｃｍ）及びＮＨ３ガス５ｍＬ／ｍｉｎ（ｓｃｃｍ）を、それぞれ導入した。なお、Ｆ２ガスとしては、Ｆ２含有量２０体積％、Ａｒ含有量８０体積％のＮ２フリーの混合ガスを使用した。そして、処理圧力５３３Ｐａ（４Ｔｏｒｒ）で８秒間の処理と、処理圧力２６７Ｐａ（２Ｔｏｒｒ）で８秒間の処理を、交互に１０サイクル繰り返した。処理温度は８０℃とした。
（ＳＴＥＰ３）
ＳＴＥＰ１と同様に行った。
図１２は、ＳＴＥＰ１〜３の改質処理を行う前の試料（Ｓｉ基板）の表面付近の断面のＴＥＭ（透過型電子顕微鏡）画像である。一方、図１３は、ＳＴＥＰ１〜３の改質処理を行った後の試料（シリコン基板）の表面付近の断面のＴＥＭ画像である。図１２及び図１３の余白に記載された符号３０１はＳｉ基板、符号３０２はダメージ層、符号３０３は表面酸化膜、符号３０４は保護膜を意味する。図１２と図１３では、いずれも試料（Ｓｉ基板）の表面を保護膜３０４で覆っている。図１２と図１３の比較から、ＳＴＥＰ１〜３の改質処理を行うことによって、ダメージ層３０２が除去されているとともに、表面酸化膜３０３も除去されている。また、図１３から、Ｓｉ基板３０１の表面にナノメートルレベルの表面荒れは観察されず、平滑なＳｉ表面が形成されていることが確認できた。
［実施例２］
実施例１と同じ試料に対し、図１に示したものと同様の構成の基板処理システム１００を使用して、ＳＴＥＰ１（表面酸化膜除去処理）及びＳＴＥＰ２（ダメージ層除去処理）を実施した。各ＳＴＥＰの内容は以下のとおりである。なお、ＳＴＥＰ３（表面酸化防止処理）は実施しなかった。
（ＳＴＥＰ１）
実施例１のＳＴＥＰ１と同様に行った。
（ＳＴＥＰ２）
改質処理装置４０の処理容器４１内に、Ｆ２ガス１８０ｍＬ／ｍｉｎ（ｓｃｃｍ）、Ａｒガス３９９ｍＬ／ｍｉｎ（ｓｃｃｍ）、Ｎ２ガス８００ｍＬ／ｍｉｎ（ｓｃｃｍ）及びＮＨ３ガス３０ｍＬ／ｍｉｎ（ｓｃｃｍ）を、それぞれ導入した。なお、Ｆ２ガスとしては、Ｆ２含有量２０体積％、Ｎ２含有量８０体積％の混合ガスを使用した。そして、処理圧力５３３Ｐａ（４Ｔｏｒｒ）で１０秒間の処理と、処理圧力２６７Ｐａ（２Ｔｏｒｒ）で１０秒間の処理を、交互に３サイクル繰り返した。各サイクルの間には、１５秒間の真空排気を行った。処理温度は８０℃とした。
［試験例１］
電気的特性評価：
実施例１、２の改質処理を行った試料（Ｓｉ基板）を用い、ＭＯＳキャパシタを作製して電気的特性を評価した。まず、Ｓｉ基板上に、ＡＬＤ（原子層気層成長）法によって３５０℃の処理温度で、６ｎｍの厚みで酸化珪素膜を堆積した。この酸化珪素膜上に、ＰＶＤ（物理気相成長）法によって、３０ｎｍの厚みでＴｉＮ電極膜を形成した。次に、Ｓｉ基板の裏面の酸化膜を、希フッ酸（ＨＦ：水＝１：２００）で処理して除去した。次に、ＴｉＮ電極膜の上に、フォトレジスト層を積層形成した後、フォトリソグラフィープロセスと過酸化水素水によるウェットエッチングによってＴｉＮ電極膜をパターニングした。残ったフォトレジスト層を除去した後、フォーミングガス（Ｎ２とＨ２の混合ガス)雰囲気で４５０℃、３０分間かけてアニール処理を行い、ダングリングボンドを終端させた。
以上にようにして作製したＭＯＳキャパシタのＣＶ特性及びＩＶ特性を評価した。また、比較のため、ＳＴＥＰ１〜３の処理を行わなかった試料（比較例１）について、同様にＭＯＳキャパシタを作製し、電気的特性を評価した。図１４に、実施例１（曲線Ａ）、比較例１（曲線Ｂ）及び実施例２（曲線Ｃ）の試料から作製したＭＯＳキャパシタのＣＶ特性を示した。
図１４から、ＳＴＥＰ１〜３の改質処理を行った実施例１（曲線Ａ）では、酸化珪素膜の増膜が抑えられ、蓄積側での容量の低下も無く、ＣＶカーブの立ち上がりも急峻で、ハンプも見られなかった。また、図示は省略するが、ＩＶ特性のリークも大幅に改善し、ＡＬＤ法によって成膜した酸化珪素膜本来の特性を示した。
一方、ＳＴＥＰ２を実施例１とは異なる条件で行うとともに、ＳＴＥＰ３の処理を省略した実施例２のＭＯＳキャパシタのＣＶ特性（曲線Ｃ）は、比較例１（曲線Ｂ）に比べると大きく改善されており、ダメージ層の除去の効果が確認できた。しかし、実施例２（曲線Ｃ）を実施例１（曲線Ａ）と比べると、実施例２では、蓄積側の容量が減少し、酸化珪素膜が増膜していた。実施例２では、改質処理からゲート酸化までの引置き時間を６時間以内に抑えたが、その間に酸化珪素膜が増膜したものと考えられる。このことは、ＳＴＥＰ２のダメージ層除去後に、酸化防止処理（ＳＴＥＰ３）を行うことが好ましいことを示している。また、実施例２（曲線Ｃ）では、ＣＶカーブの立ち上がりの部分の傾きが小さく、ハンプが発生している。これは、実施例２では、ＳＴＥＰ２でＮ２ガスを含む処理ガスを使用したため、Ｓｉ基板のシリコン表面の表面荒れが生じ、それに起因する界面準位の影響が現れたものであると考えられた。
ラフネス評価：
実施例１の改質処理を行った試料（Ｓｉ基板）について、Ｓｉ表面のラフネスを測定した。試料１Ａは、実施例１のＳＴＥＰ１（表面酸化膜除去処理）とＳＴＥＰ２（ダメージ層除去処理）との間を真空状態に維持し、大気への曝露を避けたサンプルである。試料１Ｂは、実施例１のＳＴＥＰ１（表面酸化膜除去処理）とＳＴＥＰ２（ダメージ層除去処理）との間に、大気に曝露したサンプルである。各試料のラフネスの測定結果を表１に示した。
表１より、ＳＴＥＰ１（表面酸化膜除去処理）とＳＴＥＰ２（ダメージ層除去処理）との間を真空状態に維持した方が、Ｓｉ表面のラフネスが小さく、平滑化されていた。従って、Ｓｉ表面のラフネスを小さく抑え、界面準位を低減するためには、図１の基板処理システム１００を用い、真空状態を保持した状態でＳＴＥＰ１〜ＳＴＥＰ３の改質処理を行うことが好ましいことが確認された。
以上の結果から、本発明の改質処理を行うことによって、プラズマ照射によりシリコン層に形成されたダメージ層を確実に除去できるとともに、好ましい条件においては、シリコン表面のラフネスを小さくできることが確認できた。
以上のように、本発明の改質処理方法によれば、サーマルバジェットの増大や、パターン崩れを生じさせることなく、基板上のプラズマダメージを効率良く除去することができる。従って、本発明の改質処理方法を、例えば、ＦｉｎＦＥＴ、ＢｉＣＳ（Bit Cost Scalable）フラッシュメモリ、ＶＧ（vertical gate）−ＮＡＮＤフラッシュメモリなどの３次元デバイスの製造過程における微細なシリコンパターンのダメージ層の除去に適用することによって、信頼性の高い半導体デバイスを提供できる。
以上、本発明の実施の形態を例示の目的で詳細に説明したが、本発明は上記実施の形態に制約されることはなく、種々の変形が可能である。例えば、上記実施の形態では、処理対象である基板として半導体ウエハを例に挙げたが、基板としては、例えば液晶ディスプレイ（ＬＣＤ）に代表されるフラットパネルディスプレイ（ＦＰＤ）、太陽電池などの製造に使用されるものであってもよい。
また、図１の基板処理システム１００では、処理容器内でウエハＷを１枚ずつ処理する例について示したが、処理容器内で２枚以上のウエハＷを同時に処理するようにしてもよい。
ＳＴＥＰ１…表面酸化膜除去処理工程、ＳＴＥＰ２…ダメージ層除去処理工程、ＳＴＥＰ３…表面酸化防止処理工程

Claims (10)

  1. プラズマ処理によるダメージ層が形成されたシリコン層を有する基板を準備する工程と、
    前記基板を、フッ素ガスを含む第１の処理ガスで処理することによって、前記シリコン層に形成された前記ダメージ層を除去するダメージ層除去工程と、
    を含む改質処理方法。
  2. 前記ダメージ層除去工程は、第１の圧力による処理と、前記第１の圧力とは異なる第２の圧力による処理と、を含む請求項１に記載の改質処理方法。
  3. 前記第１の圧力による処理と、前記第２の圧力による処理とを、交互に複数回繰り返し行う請求項２に記載の改質処理方法。
  4. 前記第１の圧力が、４００Ｐａ以上６６７Ｐａ以下の範囲内であり、前記第２の圧力が、１３３Ｐａ以上４００Ｐａ以下の範囲内である請求項３に記載の改質処理方法。
  5. 前記第１の処理ガスが、フッ素ガスと希ガスを含み、窒素ガスを含まないものである請求項１から４のいずれか１項に記載の改質処理方法。
  6. 前記第１の処理ガスが、さらに、アンモニアを含む請求項１から５のいずれか１項に記載の改質処理方法。
  7. 前記シリコン層が、凹部又は凸部を有する立体的形状をなすとともに、前記ダメージ層が前記凹部又は前記凸部の側面に形成されている請求項１から６のいずれか１項に記載の改質処理方法。
  8. さらに、前記ダメージ層除去工程の前に、前記基板を、フッ化水素を含む第２の処理ガスで処理することによって前記シリコン層の表面の酸化膜を除去する工程を含む請求項１から７のいずれか１項に記載の改質処理方法。
  9. さらに、前記ダメージ層除去工程の後で、前記基板を、フッ化水素を含む第３の処理ガスで処理することによって、前記シリコン層の表面の酸化防止処理を行う工程を含む請求項１から８のいずれか１項に記載の改質処理方法。
  10. 請求項１から９のいずれか１項に記載の改質処理方法を含む半導体装置の製造方法。
JP2014118271A 2014-06-09 2014-06-09 改質処理方法及び半導体装置の製造方法 Active JP6418794B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2014118271A JP6418794B2 (ja) 2014-06-09 2014-06-09 改質処理方法及び半導体装置の製造方法
KR1020150074837A KR20150141135A (ko) 2014-06-09 2015-05-28 개질 처리 방법 및 반도체 장치의 제조 방법
US14/725,656 US9443724B2 (en) 2014-06-09 2015-05-29 Modification processing method and method of manufacturing semiconductor device
TW104117776A TWI733651B (zh) 2014-06-09 2015-06-02 改質處理方法及半導體裝置之製造方法
US15/232,260 US9911596B2 (en) 2014-06-09 2016-08-09 Modification processing method and method of manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014118271A JP6418794B2 (ja) 2014-06-09 2014-06-09 改質処理方法及び半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2015231043A true JP2015231043A (ja) 2015-12-21
JP6418794B2 JP6418794B2 (ja) 2018-11-07

Family

ID=54770159

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014118271A Active JP6418794B2 (ja) 2014-06-09 2014-06-09 改質処理方法及び半導体装置の製造方法

Country Status (4)

Country Link
US (2) US9443724B2 (ja)
JP (1) JP6418794B2 (ja)
KR (1) KR20150141135A (ja)
TW (1) TWI733651B (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017118026A (ja) * 2015-12-25 2017-06-29 東京エレクトロン株式会社 基板処理方法及び基板処理システム
JP2017188632A (ja) * 2016-04-08 2017-10-12 東京エレクトロン株式会社 基板処理方法及び基板処理装置
JP2019004026A (ja) * 2017-06-14 2019-01-10 東京エレクトロン株式会社 膜をエッチングする方法
WO2020072278A1 (en) * 2018-10-03 2020-04-09 Lam Research Ag Gas mixture including hydrogen fluoride, alcohol and an additive for preventing stiction of and/or repairing high aspect ratio structures
JP2021052039A (ja) * 2019-09-24 2021-04-01 東京エレクトロン株式会社 エッチング方法、ダメージ層の除去方法、および記憶媒体

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6426489B2 (ja) * 2015-02-03 2018-11-21 東京エレクトロン株式会社 エッチング方法
CN109427647B (zh) * 2017-09-04 2021-04-20 联华电子股份有限公司 隔离结构的制作方法
TWI778226B (zh) * 2018-02-20 2022-09-21 日商東京威力科創股份有限公司 達成側壁蝕刻的方法
KR102272823B1 (ko) * 2018-07-30 2021-07-02 도쿄엘렉트론가부시키가이샤 에칭 방법 및 에칭 장치
JP7210100B2 (ja) * 2018-12-03 2023-01-23 株式会社ディスコ ウェーハの加工方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61281531A (ja) * 1985-06-07 1986-12-11 Hitachi Ltd プラズマ処理方法
JP2005116595A (ja) * 2003-10-03 2005-04-28 Matsushita Electric Ind Co Ltd プラズマ処理装置およびプラズマ処理方法ならびに電子部品製造方法
JP2010245512A (ja) * 2009-03-19 2010-10-28 Tokyo Electron Ltd 基板のエッチング方法及びシステム
US20120083127A1 (en) * 2010-09-30 2012-04-05 Tokyo Electron Limited Method for forming a pattern and a semiconductor device manufacturing method

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001023918A (ja) 1999-07-08 2001-01-26 Nec Corp 半導体薄膜形成装置
KR100338768B1 (ko) * 1999-10-25 2002-05-30 윤종용 산화막 제거방법 및 산화막 제거를 위한 반도체 제조 장치
US7074720B2 (en) * 2001-06-25 2006-07-11 Matsushita Electric Industrial Co., Ltd. Plasma treating apparatus, plasma treating method and method of manufacturing semiconductor device
US6921727B2 (en) * 2003-03-11 2005-07-26 Applied Materials, Inc. Method for modifying dielectric characteristics of dielectric layers
US8809196B2 (en) * 2009-01-14 2014-08-19 Tokyo Electron Limited Method of etching a thin film using pressure modulation
EP2494595A4 (en) * 2009-10-30 2015-08-26 Semiconductor Energy Lab SEMICONDUCTOR DEVICE
JP2012004275A (ja) * 2010-06-16 2012-01-05 Sumitomo Electric Ind Ltd 炭化珪素半導体装置の製造方法
JP6055637B2 (ja) 2012-09-20 2016-12-27 株式会社日立国際電気 クリーニング方法、半導体装置の製造方法、基板処理装置及びプログラム
JP5535368B2 (ja) 2013-04-26 2014-07-02 東京エレクトロン株式会社 処理装置
US9337269B2 (en) * 2014-02-11 2016-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Buried-channel FinFET device and method
WO2015171335A1 (en) * 2014-05-06 2015-11-12 Applied Materials, Inc. Directional treatment for multi-dimensional device processing

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61281531A (ja) * 1985-06-07 1986-12-11 Hitachi Ltd プラズマ処理方法
JP2005116595A (ja) * 2003-10-03 2005-04-28 Matsushita Electric Ind Co Ltd プラズマ処理装置およびプラズマ処理方法ならびに電子部品製造方法
JP2010245512A (ja) * 2009-03-19 2010-10-28 Tokyo Electron Ltd 基板のエッチング方法及びシステム
US20120083127A1 (en) * 2010-09-30 2012-04-05 Tokyo Electron Limited Method for forming a pattern and a semiconductor device manufacturing method

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017118026A (ja) * 2015-12-25 2017-06-29 東京エレクトロン株式会社 基板処理方法及び基板処理システム
JP2017188632A (ja) * 2016-04-08 2017-10-12 東京エレクトロン株式会社 基板処理方法及び基板処理装置
KR20170115962A (ko) * 2016-04-08 2017-10-18 도쿄엘렉트론가부시키가이샤 기판 처리 방법 및 기판 처리 장치
KR102030232B1 (ko) * 2016-04-08 2019-10-08 도쿄엘렉트론가부시키가이샤 기판 처리 방법 및 기판 처리 장치
JP2019004026A (ja) * 2017-06-14 2019-01-10 東京エレクトロン株式会社 膜をエッチングする方法
WO2020072278A1 (en) * 2018-10-03 2020-04-09 Lam Research Ag Gas mixture including hydrogen fluoride, alcohol and an additive for preventing stiction of and/or repairing high aspect ratio structures
US11823892B2 (en) 2018-10-03 2023-11-21 Lam Research Ag Gas mixture including hydrogen fluoride, alcohol and an additive for preventing stiction of and/or repairing high aspect ratio structures
JP2021052039A (ja) * 2019-09-24 2021-04-01 東京エレクトロン株式会社 エッチング方法、ダメージ層の除去方法、および記憶媒体
JP7349861B2 (ja) 2019-09-24 2023-09-25 東京エレクトロン株式会社 エッチング方法、ダメージ層の除去方法、および記憶媒体

Also Published As

Publication number Publication date
US20160351390A1 (en) 2016-12-01
TWI733651B (zh) 2021-07-21
KR20150141135A (ko) 2015-12-17
TW201608605A (zh) 2016-03-01
US9911596B2 (en) 2018-03-06
US9443724B2 (en) 2016-09-13
JP6418794B2 (ja) 2018-11-07
US20150357187A1 (en) 2015-12-10

Similar Documents

Publication Publication Date Title
JP6418794B2 (ja) 改質処理方法及び半導体装置の製造方法
TWI648791B (zh) Etching method
JP6139986B2 (ja) エッチング方法
US20190378724A1 (en) Etching method and etching apparatus
JP5809144B2 (ja) 基板処理方法および基板処理装置
TWI806835B (zh) 蝕刻方法及ｄｒａｍ電容器之製造方法
KR101867194B1 (ko) 에칭 장치, 에칭 방법 및 기판 적재 기구
JP6494226B2 (ja) エッチング方法
KR102118784B1 (ko) 산화막 제거 방법 및 제거 장치, 그리고 컨택트 형성 방법 및 컨택트 형성 시스템
JP2007180418A (ja) エッチング方法及び記録媒体
WO2018180670A1 (ja) 基板処理方法及び記憶媒体
KR101678266B1 (ko) 반도체 장치의 제조 방법 및 제조 장치
US10923358B2 (en) Substrate processing method
JP2009094307A (ja) エッチング方法及び記録媒体
WO2014208365A2 (ja) エッチング方法及び記録媒体
US10546753B2 (en) Method of removing silicon oxide film
TWI827674B (zh) 蝕刻方法、蝕刻殘渣之去除方法及記憶媒體
KR101941766B1 (ko) 기판 처리 방법 및 기억 매체
TW202032656A (zh) 蝕刻方法、及蝕刻裝置
US20220384178A1 (en) Etching method and etching apparatus

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170413

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180215

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180306

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180420

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180925

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20181009

R150 Certificate of patent or registration of utility model

Ref document number: 6418794

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250