KR20150141135A - 개질 처리 방법 및 반도체 장치의 제조 방법 - Google Patents

개질 처리 방법 및 반도체 장치의 제조 방법 Download PDF

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다모츠 모리모토
유스케 무라키
가즈아키 니시무라
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도쿄엘렉트론가부시키가이샤
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Abstract

서멀 버짓의 증대나, 패턴 붕괴를 발생시키지 않고, 기판 위의 플라즈마 대미지를 효율적으로 제거할 수 있는 방법을 제공한다. 개질 처리 방법은, STEP 1 내지 STEP 3의 공정을 포함한다. STEP 1의 표면 산화막 제거 처리 공정에서는, 예를 들어 HF 가스와 NH3을 포함하는 처리 가스를 사용하여, SiO2을, 규불화암모늄[(NH4)2SiF6]이나 물로 변화시킨 후, PHT 처리를 행한다. STEP 2의 대미지층 제거 공정에서는, 예를 들어 F2 가스 및 필요에 따라 NH3을 포함하는 처리 가스를 사용하여, 대미지층을 구성하는 Si를, 기화하기 쉬운 SiF4로 변화시켜서 제거한다. STEP 3의 표면 산화 방지 처리에서는, HF 및 NH3을 포함하는 처리 가스를 사용하여, 실리콘 벽 표면의 Si-F 결합을 해리시키고, 그 대신에 수소 원자로 종단된 Si-H를 생성시킴으로써, 산화가 진행되기 어려운 안정화된 표면 상태를 형성한다.

Description

개질 처리 방법 및 반도체 장치의 제조 방법{MODIFICATION PROCESSING METHOD AND METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은, 예를 들어 반도체 웨이퍼 등의 기판 위의 대미지를 수복하는 개질 처리 방법, 및 그것을 이용한 반도체 장치의 제조 방법에 관한 것이다.
반도체 기판, 액정 디스플레이(LCD)로 대표되는 플랫 패널 디스플레이(FPD), 태양 전지 등의 제조 과정에서는, 기판에 대하여 플라즈마를 이용한 에칭이나 성막 등의 플라즈마 처리가 실시된다. 이러한 플라즈마 처리에 의해, 실리콘층을 구성하는 실리콘에 대미지층이 형성되는 것으로 알려져 있다. 예를 들어, 차세대의 3차원 디바이스인 FinFET(Fin형 채널 전계 효과형 트랜지스터)에서의 Fin 채널(실리콘으로 이루어지는 입설벽)은, 이방성이 높은 플라즈마 에칭에 의해 형성할 수 있다. 이 플라즈마 에칭 공정에서는, 수직 방향으로 이방적으로 입사되는 이온이, 기판에의 충돌에 의해 다방향으로 퍼져나가, Fin 채널의 측벽에도 플라즈마 대미지를 부여한다고 여겨지고 있다.
플라즈마 처리 등에 의해 실리콘층에 형성된 대미지층을 수복하기 위해서, 900 내지 1000℃ 정도의 고온에서 장시간의 어닐 처리를 행하는 방법이나, 일단, 대미지층 이상의 깊이에서 실리콘을 열 산화하여 희생 산화막을 형성한 후, 하지층과의 선택성을 갖는 약액에 의해 희생 산화막을 제거하는 방법이 채용되고 있다. 그러나, 어떤 방법이든 고온에서의 열처리를 필요로 하기 때문에, 서멀 버짓을 증대시키는 원인으로 되어 있다. 또한, 후자의 방법에서는, 약액에 의한 처리 시에, 기판 위에 형성되어 있는 미세한 패턴의 도괴(소위 패턴 붕괴)를 일으킬 것이 염려되고 있다. 따라서, 3차원 디바이스를 포함하는 차세대 디바이스의 제조 과정에서는, 플라즈마 대미지를 수복시키기 위해서, 고온이면서 장시간의 어닐 프로세스나 희생 산화 프로세스를 적용할 수 없을 가능성이 높다. 또한, Fin 채널과 같은 미세한 패턴으로 형성된 대미지의 제거에는, 고정밀도의 치수 제어성이 요구된다.
한편, 반도체 기판 위에, 3차원 구조 트랜지스터 등에 이용 가능한 미세한 패턴을 형성하는 방법으로서, 특허문헌 1에서는, 이방성 에칭에 의해 형성한 실리콘의 패턴의 표면에 얇은 산화막을 형성하는 공정과, 이 산화막을 HF 및 NH3의 혼합 가스에 노출시킴으로써 제거하는 공정을 반복하는 방법이 제안되어 있다.
미국 출원 공개 2012/0083127 A1
본 발명은 서멀 버짓의 증대나, 패턴 붕괴를 발생시키지 않고, 기판 위의 플라즈마 대미지를 효율적으로 제거할 수 있는 방법을 제공한다.
본 발명의 개질 처리 방법은, 플라즈마 처리에 의한 대미지층이 형성된 실리콘층을 갖는 기판을 준비하는 공정과, 상기 기판을, 불소 가스를 포함하는 제1 처리 가스로 처리함으로써, 상기 실리콘층에 형성된 상기 대미지층을 제거하는 대미지층 제거 공정을 포함하고 있다.
본 발명의 개질 처리 방법에 있어서, 상기 대미지층 제거 공정은, 제1 압력에 의한 처리와, 상기 제1 압력과는 다른 제2 압력에 의한 처리를 포함하고 있어도 좋다. 이 경우, 상기 제1 압력에 의한 처리와, 상기 제2 압력에 의한 처리를, 교대로 복수회 반복해서 행하는 것이 바람직하다. 또한 상기 제1 압력이, 400Pa 이상 667Pa 이하의 범위 내이며, 상기 제2 압력이, 133Pa 이상 400Pa 이하의 범위 내인 것이 보다 바람직하다.
본 발명의 개질 처리 방법은, 상기 제1 처리 가스가, 불소 가스와 희가스를 포함하고, 질소 가스를 포함하지 않는 것이어도 좋다.
본 발명의 개질 처리 방법은, 상기 제1 처리 가스가 암모니아를 더 포함하고 있어도 좋다.
본 발명의 개질 처리 방법은, 상기 실리콘층이, 오목부 또는 볼록부를 갖는 입체적 형상을 이룸과 함께, 상기 대미지층이 상기 오목부 또는 상기 볼록부의 측면에 형성되어 있는 것이어도 좋다.
본 발명의 개질 처리 방법은, 상기 대미지층 제거 공정 전에, 상기 기판을, 불화수소를 포함하는 제2 처리 가스로 처리함으로써 상기 실리콘층의 표면의 산화막을 제거하는 공정을 포함하고 있어도 좋다.
본 발명의 개질 처리 방법은 상기 대미지층 제거 공정 후에, 상기 기판을, 불화수소를 포함하는 제3 처리 가스로 처리함으로써, 상기 실리콘층의 표면의 산화 방지 처리를 행하는 공정을 더 포함하고 있어도 좋다.
본 발명의 반도체 장치의 제조 방법은, 상기 어느 하나의 개질 처리 방법을 포함하는 것이다.
본 발명의 개질 처리 방법에 의하면, 서멀 버짓의 증대나, 패턴 붕괴를 발생시키지 않고, 기판 위의 플라즈마 대미지를 효율적으로 제거할 수 있다. 따라서, 본 발명의 개질 처리 방법을, 예를 들어 3차원 디바이스의 제조 과정에서의 미세한 실리콘 패턴의 대미지층의 제거에 적용함으로써, 신뢰성이 높은 반도체 디바이스를 제공할 수 있다.
도 1은 본 발명의 일 실시 형태에 따른 개질 처리 방법에 이용 가능한 기판 처리 시스템의 개략 구성을 도시하는 도면이다.
도 2는 도 1의 기판 처리 시스템에서의 PHT 처리 장치를 도시하는 단면도이다.
도 3은 도 1의 기판 처리 시스템에서의 개질 처리 장치의 개략 구성을 도시하는 단면도이다.
도 4는 도 1의 기판 처리 시스템에서의 제어부의 하드웨어 구성의 일례를 나타내는 블록도이다.
도 5는 도 1의 기판 처리 시스템에 의해 처리되는 반도체 웨이퍼의 표면 부분의 주요부 단면도이다.
도 6은 도 5의 상태로부터, 개질 처리에 의해, 대미지층이 제거된 상태를 나타내는 반도체 웨이퍼의 표면 부분의 주요부 단면도이다.
도 7은 본 발명의 제1 실시 형태의 개질 처리 방법의 공정 수순의 일례를 나타내는 플로우챠트이다.
도 8은 대미지층이 형성된 반도체 웨이퍼의 주요부를 확대해서 도시하는 단면도이다.
도 9는 개질 처리 도중에 표면 산화막이 제거된 상태의 반도체 웨이퍼의 주요부를 확대해서 도시하는 단면도이다.
도 10은 도 9에 이어서, 대미지층이 제거된 상태의 반도체 웨이퍼의 주요부를 확대해서 도시하는 단면도이다.
도 11은 본 발명의 제2 실시 형태의 개질 처리 방법의 일 공정에서의 처리 가스의 도입 및 처리 압력의 변화를 나타내는 타이밍 챠트이다.
도 12는 실시예 1에서의 개질 처리를 행하기 전의 Si 기판의 표면 부근의 단면의 투과형 전자 현미경 화상이다.
도 13은 실시예 1에서의 개질 처리 후의 Si 기판의 표면 부근의 단면의 투과형 전자 현미경 화상이다.
도 14는 실시예 1, 비교예 1 및 실시예 2의 시료로부터 제작한 MOS 캐패시터의 CV 특성을 도시하는 도면이다.
이하, 도면을 참조하면서, 본 발명의 실시 형태에 대해서 설명한다. 도 1은, 본 발명의 일 실시 형태에 따른 개질 처리 방법에 이용 가능한 기판 처리 시스템의 개략 구성을 도시하는 도면이다. 이 기판 처리 시스템(100)은, 반도체 웨이퍼(이하, 「웨이퍼」라고 함)(W)를 반출입하기 위한 반출입 장치(10)와, 반출입 장치(10)에 인접시켜서 설치된 2개의 로드 로크 장치(20)와, 웨이퍼(W)에 대하여 PHT(Post Heat Treatment) 처리를 행하는 2개의 PHT 처리 장치(30)와, 웨이퍼(W)에 대하여 개질 처리를 행하는 2개의 개질 처리 장치(40)를 구비하고 있다. 로드 로크 장치(20), PHT 처리 장치(30) 및 개질 처리 장치(40)는, 이 순서대로 일직선상에 배열하여 설치되어 있다. 즉, 각 PHT 처리 장치(30)는, 각각 로드 로크 장치(20)에 인접해서 설치되고, 또한 각 개질 처리 장치(40)는, 각각 PHT 처리 장치(30)에 인접하여 설치되어 있다.
<반출입 장치>
반출입 장치(10)는, 대기측 웨이퍼 반송 장치(11)에 의해, 기판 처리 시스템(100)과 외부의 장치와의 사이에서 웨이퍼(W)의 반입 또는 반출을 행한다. 반출입 장치(10)는, 반송실(12)을 갖고 있다. 대기측 웨이퍼 반송 장치(11)는, 반송실(12)의 내부에 설치되어 있다. 대기측 웨이퍼 반송 장치(11)는, 웨이퍼(W)를 대략 수평으로 유지하는 2개의 반송 아암(11a, 11b)을 갖고 있다. 반송실(12)의 길이 방향의 측부에는, 복수매의 웨이퍼(W)를 수용 가능한 캐리어(13)를 적재하는 캐리어 적재대(14)가 설치되어 있다. 캐리어 적재대(14)에는, 복수(도 1에서는 3개)의 캐리어(13)가 설치되어 있다. 또한, 반송실(12)에 인접하여, 웨이퍼(W)의 위치 정렬을 행하는 오리엔타(15)가 설치되어 있다.
반출입 장치(10)에 있어서, 웨이퍼(W)는, 대기측 웨이퍼 반송 장치(11)의 반송 아암(11a, 11b)에 의해 유지된다. 그리고, 웨이퍼(W)는, 대기측 웨이퍼 반송 장치(11)를 구동시킴으로써, 원하는 위치에 반송된다. 구체적으로는, 캐리어 적재대(14) 위의 캐리어(13), 오리엔타(15) 및 로드 로크 장치(20) 각각에 대하여 반송 아암(11a, 11b)이 진출 또는 퇴피함으로써, 웨이퍼(W)를 반출입할 수 있도록 되어 있다.
<로드 로크 장치>
2개의 로드 로크 장치(20)는, 각각, 웨이퍼(W)의 이송이 가능하도록, 반송실(12)에 연결되어 있다. 각 로드 로크 장치(20)와 반송실(12)의 사이에는, 게이트 밸브(GV1)가 개재되어 있다. 각 로드 로크 장치(20) 내에는, 웨이퍼(W)를 반송하는 웨이퍼 반송 장치(19)가 설치되어 있다. 또한, 로드 로크 장치(20)는, 소정의 진공도까지 진공화 가능하게 구성되어 있다.
웨이퍼 반송 장치(19)는, 다관절 구조의 아암(도시 생략)과, 이 아암에 연결되어, 웨이퍼(W)를 대략 수평으로 유지하는 핸드(19a)를 갖고 있다. 웨이퍼 반송 장치(19)는, 다관절 구조의 아암을 가장 단축시킨 상태에서 핸드(19a)가 로드 로크 장치(20) 내에 위치하고, 다관절 구조의 아암을 신장시킴으로써, 핸드(19a)가 PHT 처리 장치(30) 내, 나아가 개질 처리 장치(40) 내에 진출 가능하게 되어 있다. 따라서, 웨이퍼 반송 장치(19)는, 핸드(19a)에 웨이퍼(W)를 실은 상태에서, 다관절 구조의 아암을 신축시킴으로써, 로드 로크 장치(20), PHT 처리 장치(30) 및 개질 처리 장치(40) 사이에서 웨이퍼(W)를 반송하는 것이 가능하게 되어 있다.
<PHT 처리 장치>
PHT 처리 장치(30)는, 도 2에 도시한 바와 같이, 진공화 가능한 처리 용기(31)와, 그 안에서 웨이퍼(W)를 적재하는 적재대(32)를 갖고 있다. 적재대(32)에는, 히터(33)가 매설되어 있다. 히터(33)에 의해, 개질 처리가 실시된 후의 웨이퍼(W)를 가열해서 개질 처리에 의해 생성된 반응 생성물을 기화(승화)시키는 PHT 처리를 행할 수 있다.
처리 용기(31)의 로드 로크 장치(20)측에는, 로드 로크 장치(20)와의 사이에서 웨이퍼(W)를 반송하는 반출입구(31a)가 형성되어 있다. 이 반출입구(31a)는, 게이트 밸브(GV2)에 의해 개폐 가능하게 되어 있다. 또한, 처리 용기(31)의 개질 처리 장치(40)측에는, 개질 처리 장치(40)와의 사이에서 웨이퍼(W)를 반송하는 반출입구(31b)가 형성되어 있다. 이 반출입구(31b)는, 게이트 밸브(GV3)에 의해 개폐 가능하게 되어 있다.
PHT 처리 장치(30)는, 또한, 처리 용기(31)에 예를 들어 질소 가스(N2) 등의 불활성 가스를 공급하는 가스 공급원(34)을 구비하고 있다. 가스 공급원(34)은, 가스 공급로(35)를 통해 처리 용기(31)에 접속되어 있다. 그리고, 가스 공급로(35)에는, 유로의 개폐 동작 및 질소 가스의 공급 유량의 조절이 가능한 유량 조정 밸브(36)가 설치되어 있다.
PHT 처리 장치(30)는 또한, 처리 용기(31) 내를 배기하는 배기로(37)와, 배기로(37)에 접속된 진공 펌프(38)와, 배기로(37)의 도중에 설치된 개폐 밸브(39)를 구비하고 있다.
<개질 처리 장치>
개질 처리 장치(40)는, 도 3에 도시한 바와 같이, 밀폐 구조의 처리 용기(41)를 구비하고 있다. 처리 용기(41)의 내부에는, 웨이퍼(W)를 대략 수평으로 한 상태에서 적재시키는 적재대(42)가 설치되어 있다.
처리 용기(41)는, 용기 본체(43)와 덮개(45)를 갖고 있다. 용기 본체(43)는, 저부(43a) 및 대략 원통 형상의 측벽부(43b)를 구비하고 있다. 측벽부(43b)의 하부는, 저부(43a)에 의해 폐색되어 있고, 측벽부(43b)의 상부는 개구되어 있다. 이 상부의 개구에, 덮개(45)가 장착되어서 폐색된다. 측벽부(43b)와 덮개(45)는, 도시하지 않은 시일 부재에 의해 밀봉되어서, 처리 용기(41) 내의 기밀성이 확보되어 있다. 처리 용기(41) 및 덮개(45)의 재질로서는, 예를 들어 알루미늄을 사용할 수 있다. 용기 본체(43)의 내표면에는, 양극 산화 처리를 실시한 알루미늄을 사용하는 것이 바람직하다.
도 3에 도시한 바와 같이, 측벽부(43b)에는, PHT 처리 장치(30)의 처리 용기(31)에 대하여 웨이퍼(W)를 반출입하는 반출입구(43c)가 형성되어 있다. 이 반출입구(43c)는, 게이트 밸브(GV3)에 의해 개폐 가능하게 되어 있다. 처리 용기(41)는, 게이트 밸브(GV3)를 통하여 PHT 처리 장치(30)의 처리 용기(31)에 연결되어, 웨이퍼(W)의 이송이 가능하게 되어 있다.
덮개(45)는, 덮개 본체(45a)와, 처리 가스를 분사하는 샤워 헤드(45b)를 구비하고 있다. 샤워 헤드(45b)는, 덮개 본체(45a)의 하부에 설치되어 있다. 즉, 샤워 헤드(45b)는, 적재대(42)의 상방에 설치되고, 샤워 헤드(45b)의 하면이, 덮개(45)의 내면(하면)으로 되어 있다. 샤워 헤드(45b)의 하면에는, 가스를 분사하기 위한 복수의 분사구(45c)가 형성되어 있고, 적재대(42) 위의 웨이퍼(W)에 대하여 상방으로부터, 각종 가스를 공급하도록 되어 있다. 샤워 헤드(45b)는, 예를 들어 알루미늄에 의해 형성되고, 그 하면에는, 양극 산화 처리를 실시해 두는 것이 바람직하다. 또한, 샤워 헤드(45b)는, 하나 내지 복수의 가스 도입부(45d)(하나만 도시)를 갖고 있다.
적재대(42)는, 평면에서 볼 때 대략 원형을 이루고 있으며, 저부(43a)에 고정되어 있다. 적재대(42)는, 예를 들어 알루미늄 등의 재질에 의해 형성할 수 있다. 적재대(42)의 표면은, 내마모성을 높이기 위해서, 예를 들어 양극 산화 처리에 의한 산화 피막(Al2O3)을 형성해 두는 것이 바람직하다. 적재대(42)의 내부에는, 적재대(42)의 온도를 조절하는 온도 조절부(47)가 설치되어 있다. 온도 조절부(47)는, 예를 들어 물 등의 열 매체가 순환되는 유로(47a)를 구비하고 있다. 이 유로(47a) 내를 흐르는 열 매체와의 열교환에 의해, 적재대(42)의 온도를 조절하여, 적재대(42) 위의 웨이퍼(W)의 온도를 제어할 수 있다.
또한, 개질 처리 장치(40)는, 처리 용기(41)에 처리 가스를 공급하는 가스 공급 기구(49)를 구비하고 있다. 그리고, 처리 용기(41) 내에 처리 가스를 도입해서 소정 압력으로 유지하고, 처리 가스를 웨이퍼(W)에 접촉시켜서, 웨이퍼(W) 위에 형성된 산화막(SiO2)이나 대미지층에 작용시킨다.
처리 대상이 산화막인 경우에는, HF 가스와 NH3을 포함하는 처리 가스를 사용하여, 반응 생성물로서 규불화암모늄[(NH4)2SiF6]을 생성시킨다. 대상이 되는 산화막으로서는, 웨이퍼(W)의 표면에 형성되는 자연 산화막이어도 좋고, 디바이스를 구성하는 산화막이어도 좋다.
처리 대상이, 실리콘층에 형성된 대미지층인 경우에는, F2 및 필요에 따라 NH3, N2, Ar 등을 포함하는 처리 가스를 사용하여, 반응 생성물로서 SiF4 등을 생성시킨다. 대미지층으로서는, 예를 들어 플라즈마 에칭에 의해 실리콘층에 형성된 대미지층이어도 좋다.
가스 공급 기구(49)는, 샤워 헤드(45b)와, 가스 도입부(45d)와, 처리 용기(41) 내에 HF 가스를 공급하는 HF 가스 공급로(51)와, F2 가스를 공급하는 F2 가스 공급로(53)와, NH3 가스를 공급하는 NH3 가스 공급로(55)와, 불활성 가스로서의 Ar을 공급하는 Ar 가스 공급로(57)와, N2 가스를 공급하는 N2 가스 공급로(59)를 구비하고 있다. HF 가스 공급로(51), F2 가스 공급로(53), NH3 가스 공급로(55), Ar 가스 공급로(57) 및 N2 가스 공급로(59)는, 모두 샤워 헤드(45b)의 가스 도입부(45d)에 접속되어 있다. 따라서, 샤워 헤드(45b)를 통해 처리 용기(41) 내에 HF 가스, F2 가스, NH3 가스, Ar 가스, N2 가스가 각각 분사되어, 확산되도록 되어 있다.
가스 공급 기구(49)는, 또한, HF 가스 공급원(61), F2 가스 공급원(63), NH3 가스 공급원(65), Ar 가스 공급원(67) 및 N2 가스 공급원(69)을 구비하고 있다. 또한, 이 가스 공급원은, 개질 처리 장치(40)의 구성 부분이 아니라, 외부의 가스 공급원을 이용해도 좋다.
HF 가스 공급로(51)는, HF 가스 공급원(61)에 접속되어 있다. 또한, HF 가스 공급로(51)에는, 유로의 개폐 동작 및 HF 가스의 공급 유량의 조절이 가능한 유량 조절 밸브(71)가 설치되어 있다.
F2 가스 공급로(53)는, F2 가스 공급원(63)에 접속되어 있다. 또한, F2 가스 공급로(53)에는, 유로의 개폐 동작 및 F2 가스의 공급 유량의 조절이 가능한 유량 조절 밸브(73)가 설치되어 있다.
NH3 가스 공급로(55)는, NH3 가스 공급원(65)에 접속되어 있다. 또한, NH3 가스 공급로(55)에는, 유로의 개폐 동작 및 NH3 가스의 공급 유량의 조절이 가능한 유량 조정 밸브(75)가 설치되어 있다.
Ar 가스 공급로(57)는, Ar 가스 공급원(67)에 접속되어 있다. 또한, Ar 가스 공급로(57)에는, 유로의 개폐 동작 및 Ar 가스의 공급 유량의 조절이 가능한 유량 조정 밸브(77)가 설치되어 있다.
N2 가스 공급로(59)는, N2 가스 공급원(69)에 접속되어 있다. 또한, N2 가스 공급로(59)에는, 유로의 개폐 동작 및 N2 가스의 공급 유량의 조절이 가능한 유량 조정 밸브(79)가 설치되어 있다.
또한, 개질 처리 장치(40)는, 처리 용기(41) 내를 배기하는 배기 기구(81)를 구비하고 있다. 배기 기구(81)는, 배기로(83)와, 이 배기로(83)에 설치된 개폐 밸브(85)와, 강제 배기를 행하기 위한 진공 펌프(87)를 구비하고 있다. 배기로(83)의 단부는, 처리 용기(41)의 저부(43a)의 개구(43d)에 접속되어 있다.
처리 용기(41)의 측벽부(43b)에는, 처리 용기(41) 내의 압력을 계측하기 위한 압력계(89)가 설치되어 있다.
<제어부>
기판 처리 시스템(100)의 각 구성부는, 각각 제어부(90)에 접속되며, 제어부(90)에 의해 제어된다. 제어부(90)는, 전형적으로는 컴퓨터이다. 도 4는, 도 1에 도시한 제어부(90)의 하드웨어 구성의 일례를 나타내고 있다. 제어부(90)는, 주 제어부(101)와, 키보드, 마우스 등의 입력 장치(102)와, 프린터 등의 출력 장치(103)와, 표시 장치(104)와, 기억 장치(105)와, 외부 인터페이스(106)와, 이들을 서로 접속하는 버스(107)를 구비하고 있다. 주 제어부(101)는, CPU(중앙 처리 장치)(111), RAM(랜덤 액세스 메모리)(112) 및 ROM(리드 온리 메모리)(113)을 갖고 있다. 기억 장치(105)는, 정보를 기억할 수 있는 것이라면, 그 형태는 상관없지만, 예를 들어 하드 디스크 장치 또는 광 디스크 장치이다. 또한, 기억 장치(105)는, 컴퓨터 판독 가능한 기록 매체(115)에 대하여 정보를 기록하고, 또한 기록 매체(115)로부터 정보를 판독하도록 되어 있다. 기록 매체(115)는, 정보를 기억할 수 있는 것이라면, 그 형태는 상관없지만, 예를 들어 하드 디스크, 광 디스크, 플래시 메모리 등이다. 기록 매체(115)는, 본 실시 형태에 관한 개질 처리 방법의 레시피를 기록한 기록 매체이어도 좋다.
제어부(90)에서는, CPU(111)가, RAM(112)을 작업 영역으로서 사용하고, ROM(113) 또는 기억 장치(105)에 저장된 프로그램을 실행함으로써, 본 실시 형태의 기판 처리 시스템(100)에 있어서 웨이퍼(W)에 대한 처리를 실행할 수 있도록 되어 있다. 구체적으로는, 제어부(90)는, 기판 처리 시스템(100)에 있어서, 예를 들어 웨이퍼(W)의 온도, 처리 압력, 가스 유량 등의 프로세스 조건에 관계하는 각 구성부를 제어한다. 예를 들어, 제어부(90)에 의해, 개질 처리 장치(40)에 있어서, HF 가스, F2 가스, NH3 가스, Ar 가스 등의 처리 가스가 소정 유량 및 유량 비율로 공급되도록 가스 공급 기구(49)를 제어한다. 또한, 제어부(90)에서는, 압력계(89)의 검출값에 의해 처리 용기(41) 내의 압력을 모니터하거나, 해당 검출값에 기초하여 가스 공급 기구(49)에 의한 가스의 공급 유량, 배기 기구(81)에 의한 배기량 등을 제어하거나 할 수 있도록 되어 있다.
<처리 동작>
이어서, 이러한 기판 처리 시스템(100)의 처리 동작에 대해서 설명한다. 먼저, 기판 처리 시스템(100)에 의해 처리되는 웨이퍼(W)의 구조에 대해서 도 5를 참조하면서 설명한다.
도 5는, 웨이퍼(W)의 표면(디바이스 형성면) 부분의 주요부 단면도이다. 이 웨이퍼(W)는, 실리콘 기판(201) 위에 핀 형상의 볼록부인 복수의 실리콘 벽(203)(도 5에서는 1개만 도시)이 형성되어 있다.
실리콘 벽(203)은, 예를 들어 실리콘 기판(201)에 대하여 레지스트층을 형성한 후, 포토리소그래피 기술을 이용해서 이방성이 높은 플라즈마 에칭 처리를 행함으로써 형성된 것이다. 도 5의 실리콘 벽(203)은, 예를 들어 FinFET의 채널 부분을 형성하기 위해서 이용할 수 있다. 실리콘 벽(203)은, 본 발명의 「실리콘층」에 해당한다. 플라즈마 에칭 처리에 의해, 실리콘 벽(203)의 측벽부에는, 얇은 대미지층(203a)이 형성되어 있다. 기판 처리 시스템(100)은, 이러한 대미지층(203a)을 제거할 목적으로 바람직하게 이용할 수 있다. 또한, 플라즈마 에칭 처리에 의해, 실리콘 기판(201)의 표면에도 얇은 대미지층(201a)이 형성되는데, 이 대미지층(201a)도, 대미지층(203a)과 동시에 제거하는 것이 가능하다.
도 5에 도시하는 구조를 갖는 웨이퍼(W)를 캐리어(13) 내에 수납하여 기판 처리 시스템(100)에 반송한다. 기판 처리 시스템(100)에서는, 먼저, 대기측의 게이트 밸브(GV1)를 개방한 상태에서, 반출입 장치(10)의 캐리어(13)로부터 대기측 웨이퍼 반송 장치(11)의 반송 아암(11a, 11b) 중 어느 하나에 의해 1매의 웨이퍼(W)를 로드 로크 장치(20)에 반송한다. 그리고, 로드 로크 장치(20) 내의 웨이퍼 반송 장치(19)의 핸드(19a)에 전달한다.
이어서, 대기측의 게이트 밸브(GV1)를 폐쇄하고 로드 로크 장치(20) 내를 진공 배기한다. 그리고, 게이트 밸브(GV2 및 GV3)를 개방하고, 핸드(19a)를 개질 처리 장치(40)까지 진출시켜, 적재대(42)에 웨이퍼(W)를 적재한다.
이어서, 핸드(19a)를 로드 로크 장치(20)로 되돌리고, 게이트 밸브(GV3)를 폐쇄하고, 개질 처리 장치(40)의 처리 용기(41) 내를 밀폐 상태로 한다. 그리고, 가스 공급 기구(49)로부터, 처리 가스를 처리 용기(41) 내에 도입함으로써, 웨이퍼(W)에 대하여 개질 처리가 개시된다. 즉, 처리 용기(41) 내에 처리 가스를 도입함으로써, 웨이퍼(W) 위의 대미지층(201a) 및 실리콘 벽(203)의 대미지층(203a)이 제거된다. 이때, 온도 조절부(47)에 의해 웨이퍼(W)의 온도를 소정의 범위로 조절함과 함께, 배기 기구(81)에 의해, 처리 용기(41) 내를 소정의 압력으로 조절한다.
또한, 개질 처리의 일부분으로서, PHT 처리를 행하는 경우에는, 예를 들어 이하의 수순으로 실시할 수 있다. 개질 처리 장치(40)에 의한 처리 후에, 게이트 밸브(GV2 및 GV3)를 개방하고, 웨이퍼 반송 장치(19)의 핸드(19a)에 의해 적재대(42) 위의 처리 후의 웨이퍼(W)를 수취한다. 그리고, 웨이퍼(W)를, PHT 처리 장치(30)의 처리 용기(31) 내의 적재대(32) 위에 적재한다. 이어서, 핸드(19a)를 로드 로크 장치(20)에 퇴피시키고, 게이트 밸브(GV2, GV3)를 폐쇄한 후, 처리 용기(31) 내에 N2 가스를 도입하면서, 히터(33)에 의해 적재대(32) 위의 웨이퍼(W)를 가열한다. 이에 의해, 개질 처리의 과정에서 발생한 반응 생성물이, 가열되어서 기화하여, 처리 용기(31)로부터 배기 제거된다.
이상의 개질 처리에 의해, 웨이퍼(W) 위에는 실리콘 벽(203A)이 형성된다. 도 6은, 도 5의 상태로부터, 기판 처리 시스템(100)에 의해, 대미지층(201a) 및 대미지층(203a)을 제거한 상태를 나타내고 있다. 기판 처리 시스템(100)에서는, 대미지층(201a) 및 대미지층(203a)을 nm 단위의 두께로 제어성 좋게 제거할 수 있다. 대미지층(203a)이 제거된 후의 실리콘 벽(203A)의 두께(L1)는, 대미지층(203a)을 제거하기 전의 실리콘 벽(203)의 두께(L0)에 비해 작게 되어 있다.
이상과 같은 처리 후, 웨이퍼 반송 장치(19)의 핸드(19a)에 의해 웨이퍼(W)를 로드 로크 장치(20)에 수용한다. 그리고, 게이트 밸브(GV2)를 폐쇄한 후, 로드 로크 장치(20)를 대기로 되돌려서, 대기측 웨이퍼 반송 장치(11)에 의해 웨이퍼(W)를 반출입 장치(10)의 캐리어(13)에 수납한다.
이상의 동작을, 제어부(90)에 의한 제어 하에서, 캐리어(13)에 수납되어 있는 웨이퍼(W)에 대하여 반복함으로써, 소정 매수의 웨이퍼(W)에 대하여 순차적으로 처리를 행할 수 있다. 또한, 본 발명에서의 「실리콘층」으로서는, 예를 들어 미세한 라인 & 스페이스 등의 패턴, 미세한 볼록 형상 또는 오목 형상 등의 3차원 구조를 갖는 실리콘 기판이나 실리콘막이어도 좋다. 또한, 실리콘층은, 절연막 위에 형성되어 있어도 좋다.
[제1 실시 형태의 개질 처리 방법]
이어서, 기판 처리 시스템(100)에서 행하여지는 제1 실시 형태의 개질 처리 방법의 상세한 내용에 대해서, 도 7 내지 도 10을 참조하여 설명한다. 도 7은, 본 실시 형태의 개질 처리 방법의 공정 수순의 일례를 나타내는 플로우챠트이다. 도 8은, 대미지층이 형성된 웨이퍼(W)의 주요부를 확대해서 도시하는 단면도이다. 도 9는, 개질 처리 도중의 웨이퍼(W)의 주요부를 확대해서 도시하는 단면도이다. 도 10은, 도 9의 상태로부터, 대미지층이 제거된 웨이퍼(W)의 주요부를 확대해서 도시하는 단면도이다. 또한, 이하에 나타내는 프로세스 조건은, 300mm 직경의 웨이퍼(W)를 처리 대상으로 하는 경우이다.
기판 처리 시스템(100)에서 행하여지는 본 실시 형태의 개질 처리 방법은, 도 7에 도시한 바와 같이 STEP 1 내지 STEP 3의 공정을 포함할 수 있다. 먼저, 전제로서, 대미지층이 형성된 웨이퍼(W)를 준비한다. 여기에서는, 도 5에 도시한 바와 마찬가지의 웨이퍼(W)를 처리 대상으로 한다. 즉, 실리콘 기판(201) 위에 핀 형상의 복수의 실리콘 벽(203)이 형성되고, 그 측부에 대미지층(203a)을 갖는 웨이퍼(W)를 준비한다. 도 8은, 실리콘 벽(203)의 측벽 부분에 형성된 대미지층(203a) 부근의 확대 단면도이다. 플라즈마에 의해 형성되는 실리콘의 대미지층(203a)은, 예를 들어 결정과 아몰퍼스와의 혼합층(또는 결정이 왜곡된 왜곡층)에 의해 구성된다. 또한, 플라즈마 에칭 후에, 웨이퍼(W)를 대기 분위기에 노출시켰을 경우, 대미지층(203a)의 외측(표면)에는, 아몰퍼스 형상으로 되어 자연 산화된 표면 산화막(203b)이 형성되어 있는 경우가 있다.
<STEP 1>
먼저, STEP 1에서는, 표면 산화막(203b)을 제거하는 표면 산화막 제거 처리 공정이다. 표면 산화막(203b)의 제거는, 개질 처리 장치(40)에 있어서, 예를 들어 HF 가스와 NH3을 포함하는 처리 가스를 사용해서 행할 수 있다. 가스 공급 기구(49)에 의해, HF 가스 공급원(61), NH3 가스 공급원(65) 및 Ar 가스 공급원(67) 또는 N2 가스 공급원(69)으로부터, HF 가스, NH3 가스 및, Ar 가스 또는 N2 가스를, 샤워 헤드(45b)를 통해서 개질 처리 장치(40)의 처리 용기(41) 내에 도입한다.
STEP 1의 표면 산화막(203b)의 제거에 있어서, HF 가스의 유량은, 예를 들어 20 내지 300mL/min(sccm)이 범위 내로 하는 것이 바람직하다. 또한, NH3 가스의 유량은, 예를 들어 20 내지 300mL/min(sccm)이 범위 내로 하는 것이 바람직하다. 또한, Ar 내지 N2 가스의 유량은, 예를 들어 10 내지 1000mL/min(sccm)의 범위 내로 하는 것이 바람직하다. 여기서, HF 가스와 NH3 가스의 유량 비율(HF:NH3)은, 선택비와 반응 속도의 컨트롤의 관점에서, 예를 들어 1:10 내지 10:1의 범위 내로 하는 것이 바람직하다.
또한, STEP 1의 표면 산화막(203b)의 제거에 있어서, 처리 용기(41) 내의 압력은, 반응 속도의 컨트롤의 관점에서, 예를 들어 2.7 내지 266Pa의 범위 내로 하는 것이 바람직하다.
또한, STEP 1의 표면 산화막(203b)의 제거에 있어서, 웨이퍼(W)의 온도는, 선택비 컨트롤의 관점에서, 적재대(42)의 온도로서, 예를 들어 20 내지 120℃의 범위 내로 하는 것이 바람직하다.
STEP 1에서는, 표면 산화막(203b)을 구성하는 SiO2는, HF 가스 및 NH3 가스와의 반응에 의해, 반응 생성물인 규불화암모늄[(NH4)2SiF6]이나 물로 변화한다. 생성된 물은, 웨이퍼(W)의 표면으로부터 확산되지 않고, 반응 생성물의 막 중에 갇혀서, 웨이퍼(W)의 표면에 유지된 상태로 된다.
STEP 1에서는, 개질 처리 장치(40)에서의 상기 처리가 종료된 후, PHT 처리 장치(30)에 의한 PHT 처리를 행하는 것이 바람직하다. 즉, STEP 1은, PHT 처리를 포함할 수 있다. PHT 처리는, 이하의 수순으로 실시할 수 있다. 먼저, 게이트 밸브(GV2 및 GV3)를 개방하고, 웨이퍼 반송 장치(19)의 핸드(19a)에 의해, 개질 처리 장치(40)의 적재대(42)로부터 처리 후의 웨이퍼(W)를 수취하여, PHT 처리 장치(30)의 처리 용기(31) 내의 적재대(32) 위에 이동 탑재한다. 그리고, 핸드(19a)를 로드 로크 장치(20)에 퇴피시키고, 게이트 밸브(GV2, GV3)를 폐쇄한다. 이어서, PHT 처리 장치(30)의 가스 공급원(34)으로부터, 처리 용기(31) 내에 N2 가스를 도입하면서, 히터(33)에 의해 적재대(32) 위의 웨이퍼(W)를 가열한다.
STEP 1에서의 PHT 처리에 있어서, N2 가스의 유량은, 예를 들어 500 내지 2000mL/min(sccm)의 범위 내로 하는 것이 바람직하다.
또한, STEP 1에서의 PHT 처리에 있어서, 처리 용기(31) 내의 압력은, 반응 생성물의 승온과 승화 효율의 관점에서, 예를 들어 13 내지 266Pa의 범위 내로 하는 것이 바람직하다.
또한, STEP 1에서의 PHT 처리에 있어서, 웨이퍼(W)의 온도는, 규불화암모늄이나 물을 기화시켜서 효율적으로 제거하는 관점에서, 적재대(32)의 온도로서, 예를 들어 100 내지 300℃의 범위 내로 하는 것이 바람직하다.
STEP 1에서는, 이상의 PHT 처리를 행함으로써, 상기 개질 처리 장치(40)에서의 HF 가스 및 NH3 가스와의 반응에 의해 발생한 반응 생성물이 가열되어서 기화하여, 웨이퍼(W) 위(실리콘 벽(203))로부터 제거된다. 이와 같이, STEP 1에 의해, 도 9에 도시한 바와 같이, 실리콘 벽(203)의 표면 산화막(203b)이 제거된다.
또한, 플라즈마 에칭 후에, 웨이퍼(W)가 대기 분위기에 노출되지 않고, 대미지층(203a)의 외측(표면)에 표면 산화막(203b)이 형성되어 있지 않은 경우에는, STEP 1에서, 표면 산화막(203b)의 제거 처리는 생략할 수 있다.
<STEP 2>
STEP 2는, 대미지층(203a)을 제거하는 대미지층 제거 처리 공정이다. 대미지층(203a)의 제거는, 개질 처리 장치(40)에 있어서, 예를 들어 F2 가스를 포함하는 처리 가스를 사용해서 행할 수 있다. 가스 공급 기구(49)에 의해, F2 가스 공급원(63) 및 Ar 가스 공급원(67)으로부터 F2 가스 및 Ar 가스를, 또한 필요에 따라 NH3 가스 공급원(65) 및 N2 가스 공급원(69)으로부터 NH3 가스 및 N2 가스를, 샤워 헤드(45b)를 통해서 개질 처리 장치(40)의 처리 용기(41) 내에 도입한다. 또한, STEP 2에서, NH3 가스 및 N2 가스의 도입은 임의이며, 사용하지 않아도 좋다. F2 가스와 함께 NH3 가스를 사용함으로써, 대미지층(203a)의 제거 레이트를 향상시키는 것이 가능해진다.
STEP 2의 대미지층(203a)의 제거에 있어서, F2 가스로서는, N2 가스를 함유하지 않는 것을 사용하는 것이 바람직하다. F2 가스는, 안전성을 확보하기 위해서, 통상 희석 가스로서 80체적％ 정도의 N2 가스가 혼합된 혼합 가스의 형태로 취급되고 있다. 그러나, 개질 처리 장치(40)에 의한 대미지층(203a)의 제거에 있어서, 처리 용기(41) 내에 N2 가스가 존재하면, 대미지층(203a)을 제거한 후의 실리콘 표면(실리콘 벽(203A)의 표면)의 러프니스가 악화된다. 그 때문에, 본 실시 형태에서는, 희석 가스로서, Ar 가스 등의 희가스를 80체적％ 정도 혼합한 N2 프리의 F2 가스(F2 함유량 20체적％)를 사용하는 것이 바람직하다. 또한, 마찬가지의 이유에 의해, N2 가스 공급원(69)으로부터의 N2 가스도 도입하지 않는 것이 바람직하다.
STEP 2의 대미지층(203a)의 제거에 있어서, F2 가스(F2 함유량 20체적％)의 유량은, 예를 들어 100 내지 1000mL/min(sccm)의 범위 내로 하는 것이 바람직하다. 또한, Ar 가스의 유량은, 예를 들어 500 내지 1500mL/min(sccm)의 범위 내로 하는 것이 바람직하다. 여기서, F2 가스(단, F2 함유량 20체적％)와 Ar 가스의 유량 비율(F2:Ar)은 에칭량과 러프니스 컨트롤의 관점에서, 예를 들어 1:5 내지 5:1의 범위 내로 하는 것이 바람직하다.
또한, STEP 2의 대미지층(203a)의 제거에 있어서, NH3 가스를 도입하는 경우의 유량은, 예를 들어 1 내지 30mL/min(sccm)의 범위 내로 하는 것이 바람직하다. 이 경우, F2 가스(단, F2 함유량 20체적％)와 NH3 가스의 유량 비율(F2:NH3)은 대미지층(203a)의 제거 레이트를 향상시키는 관점에서, 예를 들어 100:1 내지 3:1의 범위 내로 하는 것이 바람직하다.
또한, STEP 2의 대미지층(203a)의 제거에 있어서, N2 가스를 도입하는 경우의 유량은, 예를 들어 100 내지 1500mL/min(sccm)의 범위 내로 할 수 있다. 단, 상기한 바와 같이, 실리콘 표면의 러프니스를 작게 하기 위해서는, N2 가스를 사용하지 않는 것이 바람직하다.
또한, STEP 2의 대미지층(203a)의 제거에 있어서, 처리 용기(41) 내의 압력은, 에칭량과 러프니스의 관점에서, 예를 들어 133 내지 667Pa의 범위 내로 하는 것이 바람직하다. 또한, STEP 2에서는, 처리 도중에, 처리 용기(41) 내의 압력을 변화시키는 것이 가능하며, 이 점은 후술한다.
또한, STEP 2의 대미지층(203a)의 제거에 있어서, 웨이퍼(W)의 온도는, 에칭량과 선택비의 관점에서, 적재대(42)의 온도로서, 예를 들어 30 내지 120℃의 범위 내로 하는 것이 바람직하다.
STEP 2에서는, 대미지층(203a)을 구성하는 Si가, F2 가스와의 반응에 의해, 반응 생성물로서 SiF, SiF2, SiF3을 거쳐서, 최종적으로 기화하기 쉬운 SiF4로 변화한다. 또한, STEP 2에서, NH3 가스를 첨가하는 경우에는, Si가 F2 가스 및 NH3 가스와의 반응에 의해, 반응 생성물인 규불화암모늄[(NH4)2SiF6]으로 변화한다. 이와 같이, STEP 2에 의해, 도 10에 도시한 바와 같이, 실리콘 벽(203)의 대미지층(203a)이 제거되어, 대미지가 없는 실리콘 벽(203A)이 형성된다.
<STEP 3>
STEP 3은, 대미지층(203a)을 제거한 후의 실리콘 벽(203A)의 실리콘 표면이 자연 산화되는 것을 방지하는 표면 산화 방지 처리 공정이다. 실리콘 벽(203A) 중에는, STEP 2에서 대미지층(203a)의 제거에 사용한 F2 유래의 F 원자가 미량이지만 존재하고 있다. 이 F 원자가 실리콘 벽(203A)의 표면의 산화를 유발할 가능성이 있다. STEP 3의 표면 산화 방지 처리에서는, HF 및 NH3을 포함하는 처리 가스를 사용함으로써, 실리콘 벽(203A) 표면의 Si-F 결합을 해리시키고, 그 대신에 수소 원자로 종단시켜서 Si-H를 생성시킴으로써, 산화가 진행되기 어려운 안정화된 표면 상태를 형성한다.
STEP 3의 표면 산화 방지 처리는, STEP 1과 동일한 처리 가스를 사용하고, STEP 1과 마찬가지의 조건, 수순으로 실시할 수 있다.
또한, STEP 3에서는, 상기 개질 처리 장치(40)에서의 개질 처리가 종료된 후, PHT 처리 장치(30)에 의한 PHT 처리를 행하는 것이 바람직하다. 즉, STEP 3은, PHT 처리를 포함할 수 있다. PHT 처리를 행하는 경우의 조건, 수순도 STEP 1과 마찬가지이다. PHT 처리에 의해, 상기 HF 가스 및 NH3 가스와의 반응에 의해 발생한 반응 생성물이나 물이 가열되어서 기화하여, 웨이퍼(W) 위(실리콘 벽(203A))로부터 제거된다.
또한, STEP 2 후에, 웨이퍼(W)를 대기 분위기에 노출시키지 않고 진공 분위기를 유지한 채, 이종의 공정(예를 들어 성막 프로세스 등)으로 이행하는 경우에는, STEP 3의 표면 산화 방지 처리는 생략할 수 있다.
[제2 실시 형태의 개질 처리 방법]
이어서, 기판 처리 시스템(100)에서 행하여지는 제2 실시 형태의 개질 처리 방법에 대해서, 도 11을 참조하여 설명한다. 본 실시 형태의 개질 처리 방법은, STEP 1 내지 STEP 3의 공정을 포함할 수 있다(도 7 참조). 그리고, 본 실시 형태에서는, STEP 2의 도중에, 처리 용기(41) 내의 압력을 변화시킨다. 본 실시 형태의 개질 처리 방법은, STEP 2의 도중에 압력을 변화시키는 점 이외는, 제1 실시 형태의 개질 처리 방법에서의 STEP 2와 마찬가지로 실시할 수 있다. 또한, 본 실시 형태에서의 STEP 1 및 STEP 3의 수순과 조건은, 제1 실시 형태의 개질 처리 방법과 마찬가지이기 때문에 설명을 생략한다.
도 11은, 제2 실시 형태의 개질 처리 방법의 STEP 2에서의, 처리 가스의 도입 타이밍 및 처리 용기(41) 내의 압력(처리 압력)의 변화를 나타내는 타이밍 챠트이다. 도 11에 도시한 바와 같이, 본 실시 형태에서의 STEP 2는, 시점 t1로부터 개시된다. 즉, 시점 t1로부터, 가스 공급 기구(49)에 의해, 예를 들어 F2 가스, NH3 가스 및 Ar 가스를, 샤워 헤드(45b)를 통해서 개질 처리 장치(40)의 처리 용기(41) 내에 도입한다. 또한, 본 실시 형태의 STEP 2에서, NH3 가스의 도입은 임의이며, 사용하지 않아도 좋다. 또한, N2 가스를 도입해도 좋다.
본 실시 형태에서의 STEP 2에서는, 상기 처리 가스의 도입을 계속하면서, 처리 압력을 변화시킨다. 예를 들어 도 11에 도시한 바와 같이, 처리 압력을 「고」(고압 스텝), 「저」(저압 스텝)의 2단계로 설정하고, 소정 시간마다 처리 압력의 절환을 행한다. 도 11의 t1 내지 t2, t3 내지 t4의 구간은 고압 스텝, t2 내지 t3, t4 내지 t5의 기간은 저압 스텝이다. 여기서, 「고압」, 「저압」의 단어는, 어디까지나 상대적인 의미로 사용하고 있다. 고압 스텝에서는, 대미지층(203a)의 제거 레이트를 크게 할 수 있지만, 대미지층(203a)의 제거 후의 실리콘 벽(203A)의 표면의 러프니스가 증대되는 경향이 있다. 저압 스텝에서는, 대미지층(203a)의 제거 레이트는 작지만, 대미지층(203a)의 제거 후의 실리콘 벽(203A)의 표면의 러프니스를 억제하여, 평활 표면으로 할 수 있다. 따라서, 고압 스텝과 저압 스텝을 교대로 반복함으로써, 대미지층(203a)의 제거 효율을 높여서 STEP 2 전체의 스루풋을 개선하면서, 실리콘 벽(203A)의 표면의 평활성을 유지할 수 있다. 실리콘 벽(203A)의 표면의 평활화에 의해, 예를 들어 실리콘 벽(203A)을 FinFET의 Fin 채널로서 이용했을 경우에, 계면 준위를 저감해서 FinFET의 전기적 특성과 신뢰성을 향상시킬 수 있다.
본 실시 형태의 STEP 2에서의 고압 스텝에서의 처리 압력(PH)은, 대미지층(203a)의 제거 레이트를 충분히 높이는 관점에서, 예를 들어 400Pa 이상 667Pa 이하의 범위 내로 하는 것이 바람직하다. 또한, 저압 스텝에서의 처리 압력(PL)은, 대미지층(203a)의 제거 후의 실리콘 벽(203A)의 표면의 러프니스를 저감하여, 가능한 한 평활한 표면에 가깝게 하는 관점에서, 예를 들어 133Pa 이상 400Pa 이하의 범위 내로 하는 것이 바람직하다(단, 처리 압력 PH=PL일 경우에는 제외됨). 또한, 처리 압력(PH)과 처리 압력(PL)의 압력차는, 예를 들어 133Pa 이상인 것이 바람직하다.
본 실시 형태에서의 STEP 2에서는, 고압 스텝과 저압 스텝을 복수회, 예를 들어 2 내지 20회 정도 반복할 수 있다. 또한, 도 11에서는, 처리 압력을 고압과 저압의 2단계로 변화시켰지만, 3단계 이상으로 변화시켜도 좋다. 또한, 처리 압력의 변화는, 단계적으로 전환하는 방법에 한하지 않고, 예를 들어 처리 압력을 경사적으로 변화(점증, 점감)시키는 방법이어도 좋다.
본 실시 형태에서의 다른 구성 및 효과는, 제1 실시 형태와 마찬가지이다.
[실시예]
이어서, 실시예를 들어 본 발명을 더욱 상세하게 설명하겠지만, 본 발명은 이하의 실시예에 의해 제약되는 것이 아니다.
[실시예 1]
<시료의 준비>
이하의 방법으로, 플라즈마 대미지층이 형성된 시료를 준비하였다. Si 기판에 대하여 희불산(HF:물=1:200)을 사용해서 3분간에 걸쳐 전 세정을 행하였다. 이 Si 기판에 대하여, 플라즈마 에칭 장치[도쿄 일렉트론 가부시끼가이샤 제조; SCCM(등록 상표)]를 사용해서 플라즈마 에칭 처리를 행하였다. 플라즈마 에칭은, 플라즈마 에칭 장치의 하부 전극에 13.45MHz, 500W의 고주파를 인가하면서, 처리 가스로서 Ar만을 유량 300mL/min(sccm)으로 사용하여, 처리 압력 4Pa(30mTorr)에서 실시하였다.
<대미지층의 제거 처리>
상기 시료에 대하여, 도 1에 도시한 바와 마찬가지의 구성의 기판 처리 시스템(100)을 사용해서, 상기 STEP 1 내지 STEP 3의 처리(도 7 참조)를 실시하여, 개질 처리를 행하였다. 각 STEP의 구체적 내용은 이하와 같다.
(STEP 1)
개질 처리 장치(40)의 처리 용기(41) 내에, HF 가스 80mL/min(sccm), NH3 가스 80mL/min(sccm) 및 N2 가스 68mL/min(sccm)을 각각 도입하였다. 처리 압력은 2.7Pa(20mTorr), 처리 온도는 35℃, 처리 시간은 1분간으로 하였다.
개질 처리 장치(40)에서의 상기 처리가 종료된 후, PHT 처리 장치(30)를 사용해서 PHT 처리를 행하였다. PHT 처리 장치(30)의 처리 용기(31) 내에, 처리 가스로서 N2 가스 1000mL/min(sccm)을 도입하고, 처리 압력은 90Pa(675mTorr), 처리 온도는 190℃, 처리 시간은 2분간으로 하였다.
(STEP 2)
개질 처리 장치(40)의 처리 용기(41) 내에, F2 가스 180mL/min(sccm), Ar 가스 1200mL/min(sccm) 및 NH3 가스 5mL/min(sccm)을 각각 도입하였다. 또한, F2 가스로서는, F2 함유량 20체적％, Ar 함유량 80체적％의 N2 프리의 혼합 가스를 사용하였다. 그리고, 처리 압력 533Pa(4Torr)에서 8초간의 처리와, 처리 압력 267Pa(2Torr)에서 8초간의 처리를, 교대로 10 사이클 반복하였다. 처리 온도는 80℃로 하였다.
(STEP 3)
STEP 1과 마찬가지로 행하였다.
도 12는, STEP 1 내지 3의 개질 처리를 행하기 전의 시료(Si 기판)의 표면 부근의 단면 TEM(투과형 전자 현미경) 화상이다. 한편, 도 13은, STEP 1 내지 3의 개질 처리를 행한 후의 시료(실리콘 기판)의 표면 부근의 단면 TEM 화상이다. 도 12 및 도 13의 여백에 기재된 도면부호 301은 Si 기판, 도면부호 302는 대미지층, 도면부호 303은 표면 산화막, 도면부호 304는 보호막을 의미한다. 도 12와 도 13에서는, 모두 시료(Si 기판)의 표면을 보호막(304)으로 덮고 있다. 도 12와 도 13의 비교로부터, STEP 1 내지 3의 개질 처리를 행함으로써, 대미지층(302)이 제거되어 있음과 함께, 표면 산화막(303)도 제거되어 있다. 또한, 도 13으로부터, Si 기판(301)의 표면에 나노미터 레벨의 표면 거칠기는 관찰되지 않았고, 평활한 Si 표면이 형성되어 있는 것을 확인할 수 있었다.
[실시예 2]
실시예 1과 동일한 시료에 대하여, 도 1에 도시한 바와 마찬가지의 구성의 기판 처리 시스템(100)을 사용해서, STEP 1(표면 산화막 제거 처리) 및 STEP 2(대미지층 제거 처리)를 실시하였다. 각 STEP의 내용은 이하와 같다. 또한, STEP 3(표면 산화 방지 처리)은 실시하지 않았다.
(STEP 1)
실시예 1의 STEP 1과 마찬가지로 행하였다.
(STEP 2)
개질 처리 장치(40)의 처리 용기(41) 내에, F2 가스 180mL/min(sccm), Ar 가스 399mL/min(sccm), N2 가스 800mL/min(sccm) 및 NH3 가스 30mL/min(sccm)을 각각 도입하였다. 또한, F2 가스로서는, F2 함유량 20체적％, N2 함유량 80체적％의 혼합 가스를 사용하였다. 그리고, 처리 압력 533Pa(4Torr)에서 10초간의 처리와, 처리 압력 267Pa(2Torr)에서 10초간의 처리를, 교대로 3 사이클 반복하였다. 각 사이클의 사이에는, 15초간의 진공 배기를 행하였다. 처리 온도는 80℃로 하였다.
[시험 예 1]
전기적 특성 평가:
실시예 1, 2의 개질 처리를 행한 시료(Si 기판)를 사용하여, MOS 캐패시터를 제작해서 전기적 특성을 평가하였다. 먼저, Si 기판 위에, ALD(원자층 기층 성장)법에 의해 350℃의 처리 온도에서, 6nm의 두께로 산화규소막을 퇴적하였다. 이 산화규소막 위에, PVD(물리 기상 성장)법에 의해, 30nm의 두께로 TiN 전극막을 형성하였다. 이어서, Si 기판의 이면의 산화막을, 희불산(HF:물=1:200)으로 처리해서 제거하였다. 이어서, TiN 전극막의 위에 포토레지스트층을 적층 형성한 후, 포토리소그래피 프로세스와 과산화수소수에 의한 습식 에칭에 의해 TiN 전극막을 패터닝하였다. 남은 포토레지스트층을 제거한 후, 포밍 가스(N2와 H2의 혼합 가스) 분위기에서 450℃, 30분간에 걸쳐서 어닐 처리를 행하여, 댕글링 본드를 종단시켰다.
이상과 같이 해서 제작한 MOS 캐패시터의 CV 특성 및 IV 특성을 평가하였다. 또한, 비교를 위하여, STEP 1 내지 3의 처리를 행하지 않은 시료(비교예 1)에 대해서, 마찬가지로 MOS 캐패시터를 제작하여, 전기적 특성을 평가하였다. 도 14에, 실시예 1(곡선 A), 비교예 1(곡선 B) 및 실시예 2(곡선 C)의 시료로부터 제작한 MOS 캐패시터의 CV 특성을 나타냈다.
도 14로부터, STEP 1 내지 3의 개질 처리를 행한 실시예 1(곡선 A)에서는, 산화규소막의 증가가 억제되고, 축적측에서의 용량의 저하도 없고, CV 커브의 상승도 급준하고, 험프도 보이지 않았다. 또한, 도시는 생략하지만, IV 특성의 누설도 대폭 개선되어, ALD법에 의해 성막한 산화규소막 본래의 특성을 나타냈다.
한편, STEP 2를 실시예 1과는 다른 조건에서 행함과 함께, STEP 3의 처리를 생략한 실시예 2의 MOS 캐패시터의 CV 특성(곡선 C)은, 비교예 1(곡선 B)에 비하면 크게 개선되어, 대미지층의 제거의 효과를 확인할 수 있었다. 그러나, 실시예 2(곡선 C)를 실시예 1(곡선 A)과 비교하면, 실시예 2에서는, 축적측의 용량이 감소하고, 산화규소막이 증가되어 있었다. 실시예 2에서는, 개질 처리부터 게이트 산화까지의 대기 시간을 6시간 이내로 억제했지만, 그동안에 산화규소막이 증가된 것이라 생각된다. 이것은, STEP 2의 대미지층 제거 후에, 산화 방지 처리(STEP 3)를 행하는 것이 바람직한 것을 나타내고 있다. 또한, 실시예 2(곡선 C)에서는, CV 커브의 상승 부분의 기울기가 작고, 험프가 발생하였다. 이것은, 실시예 2에서는, STEP 2에서 N2 가스를 포함하는 처리 가스를 사용했기 때문에, Si 기판의 실리콘 표면의 표면 거칠기가 발생하고, 이에 기인하는 계면 준위의 영향이 나타난 것이라고 생각되었다.
러프니스 평가:
실시예 1의 개질 처리를 행한 시료(Si 기판)에 대해서, Si 표면의 러프니스를 측정하였다. 시료 1A는, 실시예 1의 STEP 1(표면 산화막 제거 처리)과 STEP 2(대미지층 제거 처리)의 사이를 진공 상태로 유지하고, 대기에의 폭로를 피한 샘플이다. 시료 1B는, 실시예 1의 STEP 1(표면 산화막 제거 처리)과 STEP 2(대미지층 제거 처리)의 사이에, 대기에 폭로한 샘플이다. 각 시료의 러프니스 측정 결과를 표 1에 나타냈다.
Figure pat00001
표 1에 따르면, STEP 1(표면 산화막 제거 처리)와 STEP 2(대미지층 제거 처리)와의 사이를 진공 상태로 유지하는 것이, Si 표면의 러프니스가 작고, 평활화되어 있다. 따라서, Si 표면의 러프니스를 작게 억제하고, 계면 준위를 저감하기 위해서는, 도 1의 기판 처리 시스템(100)을 사용하여, 진공 상태를 유지한 상태에서 STEP 1 내지 STEP 3의 개질 처리를 행하는 것이 바람직한 것으로 확인되었다.
이상의 결과로부터, 본 발명의 개질 처리를 행함으로써, 플라즈마 조사에 의해 실리콘층에 형성된 대미지층을 확실하게 제거할 수 있음과 함께, 바람직한 조건에서는, 실리콘 표면의 러프니스를 작게 할 수 있음을 확인할 수 있었다.
이상과 같이, 본 발명의 개질 처리 방법에 의하면, 서멀 버짓의 증대나, 패턴 붕괴를 발생시키지 않고, 기판 위의 플라즈마 대미지를 효율적으로 제거할 수 있다. 따라서, 본 발명의 개질 처리 방법을, 예를 들어 FinFET, BiCS(Bit Cost Scalable) 플래시 메모리, VG(vertical gate)-NAND 플래시 메모리 등의 3차원 디바이스의 제조 과정에서의 미세한 실리콘 패턴의 대미지층의 제거에 적용함으로써, 신뢰성이 높은 반도체 디바이스를 제공할 수 있다.
이상, 본 발명의 실시 형태를 예시의 목적으로 상세하게 설명했지만, 본 발명은 상기 실시 형태에 제약되지 않고, 다양한 변형이 가능하다. 예를 들어, 상기 실시 형태에서는, 처리 대상인 기판으로서 반도체 웨이퍼를 예로 들었지만, 기판으로서는, 예를 들어 액정 디스플레이(LCD)로 대표되는 플랫 패널 디스플레이(FPD), 태양 전지 등의 제조에 사용되는 것이어도 좋다.
또한, 도 1의 기판 처리 시스템(100)에서는, 처리 용기 내에서 웨이퍼(W)를 1매씩 처리하는 예에 대해서 설명하였지만, 처리 용기 내에서 2매 이상의 웨이퍼(W)를 동시에 처리하도록 해도 좋다.
STEP 1 : 표면 산화막 제거 처리 공정
STEP 2 : 대미지층 제거 처리 공정
STEP 3 : 표면 산화 방지 처리 공정

Claims (10)

  1. 플라즈마 처리에 의한 대미지층이 형성된 실리콘층을 갖는 기판을 준비하는 공정과,
    상기 기판을, 불소 가스를 포함하는 제1 처리 가스로 처리함으로써, 상기 실리콘층에 형성된 상기 대미지층을 제거하는 대미지층 제거 공정,
    을 포함하는 개질 처리 방법.
  2. 제1항에 있어서,
    상기 대미지층 제거 공정은, 제1 압력에 의한 처리와, 상기 제1 압력과는 다른 제2 압력에 의한 처리를 포함하는, 개질 처리 방법.
  3. 제2항에 있어서,
    상기 제1 압력에 의한 처리와, 상기 제2 압력에 의한 처리를, 교대로 복수회 반복해서 행하는, 개질 처리 방법.
  4. 제3항에 있어서,
    상기 제1 압력이, 400Pa 이상 667Pa 이하의 범위 내이며, 상기 제2 압력이, 133Pa 이상 400Pa 이하의 범위 내인, 개질 처리 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제1 처리 가스가, 불소 가스와 희가스를 포함하고, 질소 가스를 포함하지 않는 것인, 개질 처리 방법.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제1 처리 가스가 암모니아를 더 포함하는, 개질 처리 방법.
  7. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 실리콘층이, 오목부 또는 볼록부를 갖는 입체적 형상을 이룸과 함께, 상기 대미지층이 상기 오목부 또는 상기 볼록부의 측면에 형성되어 있는, 개질 처리 방법.
  8. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 대미지층 제거 공정 전에, 상기 기판을, 불화수소를 포함하는 제2 처리 가스로 처리함으로써 상기 실리콘층의 표면의 산화막을 제거하는 공정을 더 포함하는, 개질 처리 방법.
  9. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 대미지층 제거 공정 후에, 상기 기판을, 불화수소를 포함하는 제3 처리 가스로 처리함으로써, 상기 실리콘층의 표면의 산화 방지 처리를 행하는 공정을 더 포함하는, 개질 처리 방법.
  10. 제1항 내지 제4항 중 어느 한 항에 기재된 개질 처리 방법을 포함하는 반도체 장치의 제조 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200013606A (ko) * 2018-07-30 2020-02-07 도쿄엘렉트론가부시키가이샤 에칭 방법 및 에칭 장치
KR20210035740A (ko) * 2019-09-24 2021-04-01 도쿄엘렉트론가부시키가이샤 에칭 방법, 대미지층의 제거 방법, 및 기억 매체

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6426489B2 (ja) * 2015-02-03 2018-11-21 東京エレクトロン株式会社 エッチング方法
JP6466315B2 (ja) * 2015-12-25 2019-02-06 東京エレクトロン株式会社 基板処理方法及び基板処理システム
JP6692202B2 (ja) * 2016-04-08 2020-05-13 東京エレクトロン株式会社 基板処理方法及び基板処理装置
JP6552552B2 (ja) * 2017-06-14 2019-07-31 東京エレクトロン株式会社 膜をエッチングする方法
CN109427647B (zh) * 2017-09-04 2021-04-20 联华电子股份有限公司 隔离结构的制作方法
TWI778226B (zh) * 2018-02-20 2022-09-21 日商東京威力科創股份有限公司 達成側壁蝕刻的方法
KR20210054593A (ko) * 2018-10-03 2021-05-13 램 리서치 아게 고 종횡비 구조들의 마찰 방지 및/또는 보수를 위한 수소 플루오라이드, 알코올 및 첨가제를 포함하는 가스 혼합물
JP7210100B2 (ja) * 2018-12-03 2023-01-23 株式会社ディスコ ウェーハの加工方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0646630B2 (ja) * 1985-06-07 1994-06-15 株式会社日立製作所 プラズマ処理方法
JP2001023918A (ja) 1999-07-08 2001-01-26 Nec Corp 半導体薄膜形成装置
KR100338768B1 (ko) * 1999-10-25 2002-05-30 윤종용 산화막 제거방법 및 산화막 제거를 위한 반도체 제조 장치
US7074720B2 (en) * 2001-06-25 2006-07-11 Matsushita Electric Industrial Co., Ltd. Plasma treating apparatus, plasma treating method and method of manufacturing semiconductor device
US6921727B2 (en) * 2003-03-11 2005-07-26 Applied Materials, Inc. Method for modifying dielectric characteristics of dielectric layers
JP4396209B2 (ja) * 2003-10-03 2010-01-13 パナソニック株式会社 プラズマ処理装置およびプラズマ処理方法ならびに電子部品製造方法
US8809196B2 (en) * 2009-01-14 2014-08-19 Tokyo Electron Limited Method of etching a thin film using pressure modulation
JP4968861B2 (ja) * 2009-03-19 2012-07-04 東京エレクトロン株式会社 基板のエッチング方法及びシステム
KR102062077B1 (ko) * 2009-10-30 2020-01-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2012004275A (ja) * 2010-06-16 2012-01-05 Sumitomo Electric Ind Ltd 炭化珪素半導体装置の製造方法
US20120083127A1 (en) * 2010-09-30 2012-04-05 Tokyo Electron Limited Method for forming a pattern and a semiconductor device manufacturing method
JP6055637B2 (ja) 2012-09-20 2016-12-27 株式会社日立国際電気 クリーニング方法、半導体装置の製造方法、基板処理装置及びプログラム
JP5535368B2 (ja) 2013-04-26 2014-07-02 東京エレクトロン株式会社 処理装置
US9337269B2 (en) * 2014-02-11 2016-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Buried-channel FinFET device and method
WO2015171335A1 (en) * 2014-05-06 2015-11-12 Applied Materials, Inc. Directional treatment for multi-dimensional device processing

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200013606A (ko) * 2018-07-30 2020-02-07 도쿄엘렉트론가부시키가이샤 에칭 방법 및 에칭 장치
US11024514B2 (en) 2018-07-30 2021-06-01 Tokyo Electron Limited Etching method and etching apparatus
KR20210035740A (ko) * 2019-09-24 2021-04-01 도쿄엘렉트론가부시키가이샤 에칭 방법, 대미지층의 제거 방법, 및 기억 매체
US11557486B2 (en) 2019-09-24 2023-01-17 Tokyo Electron Limited Etching method, damage layer removal method, and storage medium

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