JP5809144B2 - 基板処理方法および基板処理装置 - Google Patents

基板処理方法および基板処理装置 Download PDF

Info

Publication number
JP5809144B2
JP5809144B2 JP2012527738A JP2012527738A JP5809144B2 JP 5809144 B2 JP5809144 B2 JP 5809144B2 JP 2012527738 A JP2012527738 A JP 2012527738A JP 2012527738 A JP2012527738 A JP 2012527738A JP 5809144 B2 JP5809144 B2 JP 5809144B2
Authority
JP
Japan
Prior art keywords
substrate
processing chamber
chamber
reaction product
processing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2012527738A
Other languages
English (en)
Other versions
JPWO2012018010A1 (ja
Inventor
宇賀神 肇
肇 宇賀神
戸澤 茂樹
茂樹 戸澤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Priority to JP2012527738A priority Critical patent/JP5809144B2/ja
Publication of JPWO2012018010A1 publication Critical patent/JPWO2012018010A1/ja
Application granted granted Critical
Publication of JP5809144B2 publication Critical patent/JP5809144B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67017Apparatus for fluid treatment
    • H01L21/67063Apparatus for fluid treatment for etching
    • H01L21/67069Apparatus for fluid treatment for etching for drying etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67155Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67201Apparatus for manufacturing or treating in a plurality of work-stations characterized by the construction of the load-lock chamber
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/677Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations
    • H01L21/67739Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations into and out of processing chamber
    • H01L21/67745Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations into and out of processing chamber characterized by movements or sequence of movements of transfer devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76283Lateral isolation by refilling of trenches with dielectric material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B41/00Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region

Description

本発明は、基板表面のSi系膜を化学処理および熱処理によって除去する基板処理方法と装置に関する。
例えばNAND型フラッシュメモリの製造プロセスでは、半導体ウェハ(以下、「ウェハ」という。)Wの表面に存在するシリコン酸化膜(SiO膜)や窒化シリコン膜(SiN膜)といったSi系膜をエッチングにより除去する工程が行われる。図1、2はNAND型フラッシュメモリの製造プロセスの一部を示すものである。まず、図1(a)に示すように、単結晶シリコン基板100上に、シリコン酸化膜101が熱酸化法で形成され、さらにその上に、LPCVD法などによりポリシリコン膜102が積層される。次に、図1(b)に示すように、一般的に知られた異方性エッチング技術が連続的に行われて、ポリシリコン膜102、シリコン酸化膜101、単結晶シリコン基板100の一部がエッチングされることにより、溝105が形成されて個々の素子が切り出される。こうして異方性エッチングによって個々の素子が切り出されることにより、前記シリコン酸化膜101は各素子のゲート絶縁膜103となり、ポリシリコン膜102は各素子のフローティングゲート104となる。なお、単結晶シリコン基板100に形成された溝105は、素子分離領域(STI)となる。
そして、図1(c)に示すように、前記溝105、及び個々の素子の間を埋めるように、LPCVD法などの方法で新たなシリコン酸化膜106が堆積させられる。次に、前記堆積されたシリコン酸化膜106がエッチングされ、図2(a)に示すような、フローティングゲート104の側壁の一部107が露出するような構造が形成される。その後、図2(b)に示すように、ONO絶縁膜108、さらにポリシリコン膜(コントロールゲート)109が積層される。フローティングゲート104の側壁の一部107が露出している状態でONO絶縁膜108が積層されたことにより、フローティングゲート104とONO絶縁膜108の接触面積が大きくなり、メモリセルの書き込み時にコントロールゲート(ポリシリコン膜109)に印加される書き込み電圧が低く設定できる。ここで、シリコン酸化膜106をエッチングする方法としては、薬液を用いるウェットエッチングや、反応性ガスプラズマを利用したプラズマエッチング等が一般に知られている。
図2(a)に示すような、フローティングゲート104の側壁の一部107を露出させる工程では、新しく堆積されたシリコン酸化膜106のエッチング量が、フローティングゲート104の露出した側壁の一部107の高さを決める為、エッチング量について非常に精度の高い制御が要求される。各素子でシリコン酸化膜106のエッチング量が設計した値と異なっていると、フローティングゲート104とONO絶縁膜108との接触面積が異なってしまい、結果、各素子の信頼性が低下することになってしまう。
しかしながら、ウェットエッチングは、エッチングレートが高く制御が困難である。また、プラズマエッチングは、Si系膜以外の膜に対する影響が大きいといった問題がある。このため、ウェハ表面のSi系膜を精度良く選択的に除去する方法として、Si系膜を化学的に除去する化学的除去処理が知られている(特許文献1、2参照)。この化学的除去処理は、処理室内にハロゲン元素を含むガスと塩基性ガスとの混合ガスを供給して、Si系膜をフルオロケイ酸アンモニウムを主とする反応生成物に変質させ、該反応生成物を気化(昇華)させることにより、ウェハから除去するものである。この場合、ハロゲン元素を含むガスとして例えばフッ化水素ガス(HF)が用いられ、塩基性ガスとして例えばアンモニアガス(NH)が用いられる。
特開2008−160000号公報 特開2008−235311号公報
かかる化学的除去処理は、ウェットエッチング処理に比べて、除去レートが低いので制御が容易であるという利点がある。また、プラズマエッチング処理に比べて、Si系膜以外の膜に対する影響が少ないという利点がある。その反面、化学的除去処理はSi系膜の除去レートが低く、生産性を上げるのが困難である。
ところで、酸化物を化学的に除去するCOR(Chemical Oxide Removal)処理を行う装置としては、特許文献1に示されるように、ウェハ表面の酸化膜を反応生成物に変質させる工程を比較的低温で行う化学的処理室と、反応生成物を加熱、昇華させてウェハから除去する工程を比較的高温で行う熱処理室を備えたものが一般に知られている。しかしながら、このような化学的処理室と熱処理室を別に備えた処理装置は、処理室の数が増えるので、装置が大型化しやすい。また、化学的処理室と熱処理室が別であると、両者間で基板を搬送する搬送機構が必要となり、搬送時間も要する。
一方、特許文献2に示されるように、同じ処理室内において、先ず低温でウェハ表面の酸化膜を反応生成物に変質させる工程を行った後、高温で反応生成物を加熱、昇華させてウェハから除去する工程を行う基板処理装置も提案されている。しかしながら、同じ処理室内であっても、ウェハの温度を変化させるのに時間がかかり、生産性を上げにくいという難点がある。
本発明は、上記の点に鑑みてなされたものであり、化学的除去処理によってSi系膜を効果的に除去することを目的とする。
上記課題を解決するため、本発明によれば、処理室内に収納した基板表面のSi系膜を除去する基板処理方法であって、前記処理室内において、フッ化水素ガスとアンモニアガスによって、基板表面のSi系膜が反応生成物に変質される第1の工程と、前記第1の工程よりも減圧された前記処理室内において、前記反応生成物が気化される第2の工程が行われ、前記第1の工程と前記第2の工程が、2回以上繰り返され、前記第1の工程と前記第2の工程において、基板の温度が前記反応生成物の昇華し始める温度以上にされ、前記第1の工程と前記第2の工程において、基板の温度が変化しないことを特徴とする、基板処理方法が提供される。
また、本発明によれば、処理室内に収納した基板表面のSi系膜を除去する基板処理装置であって、前記処理室内にフッ化水素ガスとアンモニアガスを供給するガス供給機構と、前記処理室内に収納した基板を温度調節する温度調節部材と、前記処理室内を排気する排気機構と、これらガス供給機構、温度調節部材および排気機構を制御する制御部を有し、前記制御部の制御により、前記処理室内において、フッ化水素ガスとアンモニアガスによって、基板表面のSi系膜が反応生成物に変質される第1の工程と、前記第1の工程よりも減圧された前記処理室内において、前記反応生成物が気化される第2の工程が行われ、前記第1の工程と前記第2の工程が、2回以上繰り返され、前記第1の工程と前記第2の工程において、基板の温度が前記反応生成物の昇華し始める温度以上にされ、前記第1の工程と前記第2の工程において、基板の温度が変化しないことを特徴とする、基板処理装置が提供される。
本発明によれば、処理室内において、ハロゲン元素を含むガスと塩基性ガスによって、基板表面のSi系膜が反応生成物に変質される第1の工程と、減圧された前記処理室内において、前記反応生成物が気化される第2の工程が、2回以上繰り返されることにより、Si系膜の除去レートが高くなり、生産性が向上する。同一の処理室内において基板表面のSi系膜を除去できるので、基板処理装置が小型となり、処理時間も短縮でき、スループットを向上できる。また、化学的除去処理は制御が容易であり、Si系膜以外の膜に対する影響が少ないので、基板表面のSi系膜を選択的に精度良く除去することが可能となる。
NAND型フラッシュメモリの製造プロセスの一部の説明図であり、(a)は単結晶シリコン基板上にシリコン酸化膜とポリシリコン膜が積層された状態を示し、(b)は個々の素子が切り出された状態を示し、(c)はシリコン酸化膜が堆積させられた状態を示している。 フローティングゲートの側壁部が露出させられる工程の説明図であり、(a)はシリコン酸化膜がエッチングされてフローティングゲートの側壁の一部が露出させられた状態を示し、(b)はONO絶縁膜とポリシリコン膜(コントロールゲート)が積層された状態を示している。 処理システムの概略構成を示す平面図である。 本発明の実施の形態にかかるCOR処理装置の説明図である。 ウェハの処理方法の工程の説明図である。 温度に対するフルオロケイ酸アンモニウムの重量変化を示すグラフである。 第1の工程と第2の工程を3回繰り返した本発明例(実施例1)と、第1の工程を続けて行った後第2の工程を行った比較例について、処理時間に対するシリコン酸化膜の除去量の変化を示すグラフである。 本発明例のCOR処理の手順を示す表1である。 比較例のCOR処理の手順を示す表2である。 表1の手順に従う本発明例のCOR処理によって除去されたシリコン酸化膜の状態の説明図である。 表2の手順に従う比較例のCOR処理によって除去されたシリコン酸化膜の状態の説明図である。 比較例1〜5および実施例2、3による排気処理工程を比較したグラフである。
以下、本発明の実施の形態を、基板表面のSi系膜を除去する方法および装置の一例として、シリコンウェハ(以下、「ウェハ」)Wの表面に形成された酸化膜(二酸化シリコン(SiO))をCOR(Chemical Oxide Removal)処理によって除去する場合について説明する。なお、本明細書および図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
図3に示すように、この処理システム1は、ウェハWを処理システム1に対して搬入出させる搬入出部2、搬入出部2に隣接させて設けられた2つのロードロック室3、各ロードロック室3にそれぞれ隣接させて設けられ、ウェハWの表面に形成された酸化膜をCOR処理によって除去する基板処理装置としてのCOR処理装置4、処理システム1の各部に制御命令を与える制御部5を有している。
搬入出部2は、例えば略円盤形状をなすウェハWを搬送する第一のウェハ搬送機構10が内部に設けられた搬送室12を有している。ウェハ搬送機構10は、ウェハWを略水平に保持する2つの搬送アーム11a、11bを有している。搬送室12の側方には、ウェハWを複数枚並べて収容可能なキャリア13aを載置する載置台13が、例えば3つ備えられている。また、ウェハWを回転させて偏心量を光学的に求め、ウェハWの位置合わせを行うオリエンタ14が設置されている。
かかる搬入出部2において、ウェハWは、搬送アーム11a、11bによって保持され、ウェハ搬送機構10の駆動により略水平面内で回転及び直進移動、また昇降させられることにより、所望の位置に搬送させられる。そして、載置台13上のキャリア13a、オリエンタ14、ロードロック室3に対してそれぞれ搬送アーム11a、11bが進退させられることにより、ウェハWが搬入出させられるようになっている。
各ロードロック室3は、搬送室12との間にそれぞれゲートバルブ16が備えられた状態で、搬送室12にそれぞれ連結されている。各ロードロック室3内には、ウェハWを搬送する第二のウェハ搬送機構17が設けられている。ウェハ搬送機構17は、ウェハWを略水平に保持する搬送アーム17aを有している。また、ロードロック室3は真空引き可能になっている。
かかるロードロック室3において、ウェハWは、搬送アーム17aによって保持され、ウェハ搬送機構17の駆動により略水平面内で回転及び直進移動、また昇降させられることにより搬送させられる。そして、各ロードロック室3に対して縦列に連結されたCOR処理装置4に対して搬送アーム17aが進退させられることにより、COR処理装置4に対してウェハWが搬入出させられる。
COR処理装置4は、ウェハWを収納する密閉構造の処理室(処理空間)21を備えている。また、ウェハWを処理室21内に搬入出させるための搬入出口35が設けられており、この搬入出口35を開閉するゲートバルブ22が、ロードロック室3とCOR処理装置4の間に設けられている。処理室21は、ロードロック室3との間にそれぞれゲートバルブ22が介在した状態で、ロードロック室3に連結されている。
図4に示すように、COR処理装置4は、密閉構造のチャンバー30を備えており、チャンバー30の内部が、ウェハWを収納する処理室(処理空間)21になっている。処理室21内には、ウェハWを略水平にした状態で載置させる載置台31が設けられている。また、COR処理装置4は、処理室21内に種々のガスを供給するガス供給機構32、処理室21内を排気して減圧させる排気機構33を備えている。
チャンバー30の側壁部には、ウェハWを処理室21内に搬入出させるための搬入出口35が設けられており、この搬入出口35がロードロック室3とCOR処理装置4の間に設けられたゲートバルブ22によって開閉される。
処理室21内に配置された載置台31は略円柱形状であり、チャンバー30の底部に固定されている。載置台31の内部には、載置台31の温度を調節する温度調節部材40が設けられている。温度調節部材40は、例えば温調用の液体(例えば水など)が循環させられる管路を備えており、かかる管路内を流れる液体と熱交換が行われることにより、載置台31の上面の温度が調節され、さらに、載置台31と載置台31上のウェハWとの間で熱交換が行われることにより、ウェハWの温度が調節される。なお、温度調節部材40はかかるものに限定されず、例えば抵抗熱を利用して載置台31及びウェハWを加熱する電気ヒータ等であっても良い。
チャンバー30の天井部には、処理室21内に種々のガスを吐出させる複数の吐出口を有するシャワーヘッド45が備えられている。ガス供給機構32は、フッ化水素ガスの供給源46、アンモニアガスの供給源47、アルゴンガスの供給源48、窒素ガスの供給源49を備えている。フッ化水素ガスの供給源46とシャワーヘッド45の間は、フッ化水素ガス供給路50で接続されている。また、フッ化水素ガス供給路50には、フッ化水素ガス供給路50の開閉動作及びフッ化水素ガスの供給流量の調節が可能な流量調整弁51が取り付けられている。アンモニアガスの供給源47とシャワーヘッド45の間は、アンモニアガス供給路52で接続されている。また、アンモニアガス供給路52には、アンモニアガス供給路52の開閉動作及びアンモニアガスの供給流量の調節が可能な流量調整弁53が取り付けられている。アルゴンガスの供給源48とシャワーヘッド45の間は、アルゴンガス供給路54で接続されている。また、アルゴンガス供給路54には、アルゴンガス供給路54の開閉動作及びアルゴンガスの供給流量の調節が可能な流量調整弁55が取り付けられている。窒素ガスの供給源49とシャワーヘッド45の間は、窒素ガス供給路56で接続されている。また、窒素ガス供給路56には、窒素ガス供給路56の開閉動作及び窒素ガスの供給流量の調節が可能な流量調整弁57が取り付けられている。
排気機構33は、チャンバー30の底部に接続された排気路60を備えている。排気路60には、開閉弁61と処理室21内を強制排気するための排気ポンプ62が取り付けられている。
処理システム1を構成するロードロック室3、ウェハ搬送機構10、オリエンタ14、ゲートバルブ16、22、ウェハ搬送機構17、載置台31の温度調節部材40、ガス供給機構32の各流量調整弁51、53、55、57、排気機構33の開閉弁61と排気ポンプ62は、いずれも制御部5で制御される。制御部5は、典型的には、ソフトウェアによって任意の機能を実行することができる汎用コンピュータである。
図3に示すように、制御部5は、CPU(中央演算装置)を備えた演算部5aと、演算部5aに接続された入出力部5bと、入出力部5bに挿着され制御ソフトウェアを格納した記録媒体5cと、を有する。この記録媒体5cには、制御部5によって実行されることにより処理システム1に後述する所定の基板処理方法を行わせる制御ソフトウェア(プログラム)が記録されている。制御部5は、該制御ソフトウェアを実行することにより、処理システム1の各機能要素を、所定のプロセスレシピにより定義された様々なプロセス条件(例えば、処理室21の圧力等)が実現されるように制御する。即ち、後に詳細に説明するように、制御部5は、COR処理装置4における各処理工程を実現させる制御命令を与える。
記録媒体5cは、制御部5に固定的に設けられるもの、あるいは、制御部5に設けられた図示しない読み取り装置に着脱自在に装着されて該読み取り装置により読み取り可能なものであっても良い。最も典型的な実施形態においては、記録媒体5cは、処理システム1のメーカーのサービスマンによって制御ソフトウェアがインストールされたハードディスクドライブである。他の実施形態においては、記録媒体5cは、制御ソフトウェアが書き込まれたCD−ROM又はDVD−ROMのような、リムーバブルディスクである。
次に、以上のように構成された処理システム1におけるウェハWの処理について説明する。なお、処理の一例として、先に図1(c)で説明したようにウェハWの表面に形成された溝105を間を埋めるように堆積させられた新たなシリコン酸化膜106を、フッ化水素ガス(HF)とアンモニアガス(NH)とを含む混合ガスを用いて除去するCOR処理に基づいて説明する。シリコン酸化膜106は、素子分離領域(STI)となる溝105に埋め込まれており、以下に説明するCOR処理により新たなシリコン酸化膜106が所望の高さまでエッチングされて、フローティングゲート104の側壁の一部107が露出させられる。
処理システム1で処理される前においては、図1(c)に示すように、ウェハW表面に形成された溝105に埋め込まれた新たなシリコン酸化膜106の上面は、フローティングゲート104の表面と同じ高さである。例えば、シリコン酸化膜106が堆積された後に、CMP(Chemical Mechanical Polishing)処理が行われて、シリコン酸化膜106の上面は、フローティングゲート104の表面と同じ高さにされている。そして、このようにシリコン酸化膜106の上面がフローティングゲート104と同じ高さとなっているウェハWが、キャリア13a内に収納され、処理システム1に搬送される。もちろん、各溝105に埋め込まれた各シリコン酸化膜106の高さも同一である。従って、後のCOR処理が正確に行われれば、COR処理によって露出させられるフローティングゲート104の側壁の一部107の高さは、ウェハW内において全て均一な高さになる。
処理システム1においては、図1に示すように、複数枚のウェハWが収納されたキャリア13aが載置台13上に載置される。そして、ウェハ搬送機構10によってキャリア13aから一枚目のウェハWが取り出され、ロードロック室3に搬入される。ロードロック室3に一枚目のウェハWが搬入されると、ロードロック室3が密閉され、減圧される。その後、ゲートバルブ22が開かれ、ロードロック室3と、大気圧に対して減圧されたCOR処理装置4の処理室21が、互いに連通させられる。一枚目のウェハWは、ウェハ搬送機構17によってロードロック室3から搬出され、搬入出口35を通過して、COR処理装置4の処理室21内に搬入される。
COR処理装置4の処理室21内において、ウェハWは、デバイス形成面を上面とした状態で(溝105に埋め込まれたシリコン酸化膜106を上に向けた状態で)、ウェハ搬送機構17の搬送アーム17aから載置台31に受け渡される。ウェハWが搬入されると搬送アーム17aが処理室21から退出させられ、搬入出口35に取り付けられたゲートバルブ22が閉じられ、処理室21が密閉される。
先ず、処理室21が密閉された後、流量調整弁55、57が開かれて、処理室21内には、アルゴンガスの供給源48と窒素ガスの供給源49から例えば1分30秒間アルゴンガスと窒素ガスが供給される。また、排気ポンプ62の稼動により、処理室21内の圧力は、大気圧よりも低圧状態にされる。
この場合、流量調整弁55、57の制御により、処理室21内には、アルゴンガスが例えば200sccmの流量で供給され、窒素ガスが例えば1000〜500sccmの流量で供給される。また、処理室21内の圧力は、例えば2000mTorrに減圧される。また一方、載置台31上のウェハWの温度は、温度調節部材40によって所定の目標値(90℃以上)に調節される。
そして、載置台31上のウェハWの温度は所定の目標値(90℃以上)に調節された後、一枚目のウェハW表面のSi系膜を除去する除去工程Sが開始される。この除去工程Sでは、処理室21内にアンモニアガスとフッ化水素ガスを供給して、シリコン酸化膜106を反応生成物に変質させる第1の工程S1と、処理室21内を第1の工程S1よりも減圧して、反応生成物を気化させる第2の工程S2が行われる。すなわち、先ずアンモニアガスの供給源47から処理室21内に例えば10秒間アンモニアガスが供給される。この場合、流量調整弁53の制御により、処理室21内には、アンモニアガスが例えば80sccmの流量で供給される。また、流量調整弁55,57の制御により、処理室21内にはアルゴンガスが例えば140sccmの流量で供給され、窒素ガスの供給は停止される。また、排気ポンプ62の稼動により、処理室21内の圧力は、例えば900mTorrに減圧される。
その後、アンモニアガスの供給源47から処理室21内にアンモニアガスが供給され続けながら、フッ化水素ガスの供給源46から処理室21にフッ化水素ガスが供給される。処理室21には、予めアンモニアガスが供給されているので、フッ化水素ガスを供給することにより、処理室21の雰囲気はフッ化水素ガスとアンモニアガスとを含む混合ガスからなる処理雰囲気にされる。こうして処理室21内のウェハWの表面に混合ガスが供給されることで、ウェハW表面の溝105に埋め込まれたシリコン酸化膜106が反応生成物に変質される第1の工程S1が行われる。反応生成物として、フルオロケイ酸アンモニウムや水分等が生成される。
なお、この第1の工程S1では、流量調整弁51、53の制御により、処理室21内には、フッ化水素ガスが例えば80sccmの流量で供給され、アンモニアガスが例えば80sccmの流量で供給される。また、流量調整弁55,57の制御により、処理室21内にはアルゴンガスが例えば60sccmの流量で供給され、窒素ガスの供給は停止される。また、排気ポンプ62の稼動により、処理室21内の圧力は、例えば900mTorrに減圧される。また、載置台31上のウェハWの温度は、温度調節部材40によって所定の目標値(90℃以上)に維持される。なお、第1の工程S1は例えば1分間行われる。
次に、前記第1の工程S1において反応生成物に変質されたシリコン酸化膜106を気化させる第2の工程S2が行われる。この第2の工程S2では、前記第1の工程S1よりも処理室21内が減圧されることにより、反応生成物に変質されたシリコン酸化膜106が気化させられる。この場合、流量調整弁51、53,55、57の制御により、処理室21内には、フッ化水素ガス、アンモニアガス、アルゴンガス、窒素ガスの供給がいずれも停止される。また、排気ポンプ62の稼動により、処理室21内の圧力は、例えば0mTorrに減圧される。また、載置台31上のウェハWの温度は、温度調節部材40によって所定の目標値(90℃以上)に維持される。なお、第2の工程S2は例えば10秒間行われる。
しかし、本発明者らの実験によれば、シリコン酸化膜106が反応生成物に変質される第1の工程S1では、時間の経過とともに反応生成物への変質速度が減少していくことが判明した。さらには、反応生成物の変質量は時間が長くなるとウェハW面内において不均一になることも判明した。シリコン酸化膜106と反応ガス(フッ化水素ガスとアンモニアガスとを含む混合ガス)との反応が、反応成生物の成長によって阻害されている為と推測される。反応生成物がシリコン酸化膜106上にあると、シリコン酸化膜106と反応ガスとの接触確率がウェハW面内において変化してしまう。先述したように、シリコン酸化膜106の除去量が、フローティングゲートとONO絶縁膜との接触面積を決めるので、シリコン酸化膜106の除去量はウェハW面内において、非常に高い均一性が要求される。
ここで、本発明者らは、第1の工程S1を複数に分けると共に、2回目以降の第1の工程S1は、第2の工程S2によって予め反応成生物を気化させた後に行うことに思い至った。このようにすれば、成長した反応成生物がシリコン酸化膜106と反応ガスとの反応に大きな影響を及ぼす前に気化されるので、2回目以降の第1の工程S1もシリコン酸化膜106上に反応成生物がない状態で始めることができる。シリコン酸化膜106上には遮るものがないので、ウェハWの面内において均一に反応が進むことになる。
しかし、従来技術のように、基板(ウェハW)の温度を昇降させるような方法によれば、2回目以降の第1の工程S1を行う時には、基板を所定温度にまで冷却しなければいけないことになる。一度温度が上昇した基板を、処理室内で冷却するのは、処理全体の速度を著しく低下させてしまう。本発明のさらなる特徴は、第1の工程S1と第2の工程S2を、ウェハWの温度変化によらず、処理室21内の圧力を変化させることで行う点にある。すなわち、ウェハWの温度が所定の目標値(90℃以上)に維持されて第1の工程S1も第2の工程S2も行われるので、これが何回繰り返されても、ウェハWを冷却する必要がない。ウェハWが維持される温度は、第2の工程S2における圧力下では、ウェハW上の反応成生物が気化する温度である。一方、第1の工程S1における処理室21内は、シリコン酸化膜106が変質し、反応成生物が気化せずにウェハW上に堆積する圧力に維持される。ウェハWの温度処理室21内にはウェハWの熱を受け取る為の冷却部材を配置する必要がないので、処理室21の内壁の全てを所定の温度以上になるように設計すれば、処理室21の内壁にデポが付着することを防止することもできる。
後述する実施例で説明するように、第1の工程S1を続けて3分間行った後、第2の工程S2を行った場合と、第1の工程S1を1分間行うごとに第2の工程S2を行う操作を3回繰り返した場合を比較した結果、次の結果を得た。即ち、第1の工程S1を続けて3分間行った後第2の工程S2を行った場合は、シリコン酸化膜106の除去量が17nm程度であった。これに対して、第1の工程S1を1分間行うごとに第2の工程S2を行う操作を3回繰り返した場合は、シリコン酸化膜106の除去量が30nm程度であった。
そこで、本発明の実施の形態では、ウェハW表面の溝105に埋め込まれたシリコン酸化膜106を除去するに際し、図5に示すように、シリコン酸化膜106を反応生成物に変質させる第1の工程S1と、第1の工程S1において反応生成物に変質されたシリコン酸化膜106を気化させる第2の工程S2を、2回以上繰り返して行う。この場合、例えば第1の工程S1を1分間行った後、第2の工程S2を10秒間行い、更に第1の工程S1を1分間行った後、第2の工程S2を10秒間行う。なお、このように第1の工程S1と第2の工程S2を繰り返して行う間、載置台31上のウェハWの温度は、温度調節部材40によって所定の目標値(90℃以上)に維持される。
除去工程Sでは、こうして第1の工程S1と第2の工程S2を交互に2回以上繰り返して行うことにより、ウェハW表面の溝105に埋め込まれたシリコン酸化膜106が所望の深さまで除去される。そして、除去工程Sが終了すると、その後、処理室21内のガスを強制的に排気する排気処理工程Tが行われる。この排気処理工程Tでは、処理室21内に不活性ガスとしてのフッ化水素ガス、アンモニアガスを供給する第3の工程T1と、処理室21内を排気する第4の工程T2が、交互に2回以上行われる。
まず、第3の工程T1では、流量調整弁51、53の制御により、処理室21内に対するフッ化水素ガス、アンモニアガスの供給が停止される。そして、排気ポンプ62の稼動により処理室21内を減圧させつつ、流量調整弁55、57の制御により、処理室21内にアルゴンガス、窒素ガスが供給される。
この第3の工程T1では、排気ポンプ62で処理室21内を減圧させつつ、流量調整弁55、57の制御により、処理室21内に例えば1000sccmの流量でアルゴンガスが供給され、例えば1000sccmの流量で窒素ガスが供給される。これにより、処理室21内の圧力は、例えばその流量時のベースプレッシャに昇圧される。そして、この第3の工程は、例えば3秒間行われる。
そして、第3の工程T1が終了すると、処理室21内を排気する第4の工程T2が行われる。この第4の工程T2では、流量調整弁51、53、55、57の制御により、処理室21内には、フッ化水素ガス、アンモニアガス、アルゴンガス、窒素ガスの供給がいずれも停止される。また、排気ポンプ62の稼動により、処理室21内の圧力は、例えば0mTorrに減圧される。なお、このように処理室21内のガスを排気する工程は例えば5秒間行われる。
そして、これら第3の工程T1と第4の工程T2が、交互に2回以上行われる。こうして第3の工程T1と第4の工程T2が交互に2回以上行われることにより、処理室21内を強制排気する排気処理工程Tが終了する。
そして、排気処理工程Tが終了すると、ゲートバルブ22が開いて搬入出口35が開口させられ、1枚目のウェハWはウェハ搬送機構17によって処理室21から搬出され、ロードロック室3に戻される。以上のようにして、1枚目のウェハWに対する一連のCOR処理が終了し、溝105に埋め込まれたシリコン酸化膜106が所望の深さまで除去された1枚目のウェハWが、ウェハ搬送機構10によってロードロック室3から搬出されてキャリア13aに戻される。
次に、ウェハ搬送機構10によってキャリア13aから2枚目のウェハWが取り出され、ロードロック室3に搬入される。ロードロック室3に2枚目のウェハWが搬入されると、ロードロック室3が密閉され、減圧される。その後、ゲートバルブ22が開かれ、ロードロック室3と、大気圧に対して減圧されたCOR処理装置4の処理室21が、互いに連通させられる。2枚目のウェハWは、ウェハ搬送機構17によってロードロック室3から搬出され、搬入出口35を通過して、COR処理装置4の処理室21内に搬入される。
その後、同様に図5で説明した工程が行われることにより、2枚目のウェハWに対する一連のCOR処理が終了し、溝105に埋め込まれたシリコン酸化膜106が所望の深さまで除去された2枚目のウェハWが、ウェハ搬送機構10によってロードロック室3から搬出されてキャリア13aに戻される。以下、同様にして、同一の処理室21内において、複数枚のウェハWに対する一連のCOR処理が繰り返し行われる。
かかる処理システム1によれば、ウェハW表面の溝105に埋め込まれたシリコン酸化膜106を、反応生成物に変質させる第1の工程S1と、反応生成物を気化させる第2の工程S2を2回以上繰り返して除去することにより、高い除去レートで所望の深さまで除去することができ、生産性が向上する。また、各溝105に埋め込まれたシリコン酸化膜106を、均一の深さまで除去することができる。シリコン酸化膜106が均一の深さまで除去された結果、溝105で分離された各素子(NAND型フラッシュメモリ)における書き込み電圧が均一となり、信頼性が向上する。更に、同一の処理室21内において第1の工程S1と第2の工程S2が行われるので、COR処理装置4および処理システム1が小型となり、フットプリントも小さくなり、処理時間が短縮され、スループットが向上する。また、COR処理は制御が容易であり、酸化膜以外の膜に対する影響が少ないので、各溝105に埋め込まれたシリコン酸化膜106を選択的に精度良く除去することが可能となる。更に、第1の工程S1と第2の工程S2を同じ温度で行うことで、ウェハWの温度を変化させる時間を省略でき、生産性が向上する。
また、図5で説明した処理方法のように、排気処理工程Tにおいて処理室21内に不活性ガスを供給する第3の工程T1と、処理室21内を排気する第4の工程T2を交互に2回以上行うことにより、COR処理で発生する反応生成物(フルオロケイ酸アンモニウムや水分等)を処理室21内から短時間で効率よく除去することができる。排気処理工程Tにおいて、第3の工程T1と第4の工程T2では、反応成生物が気化可能な圧力帯域で圧力変動が行われるので、ウェハW上の反応成生物も気化されるし、処理室21内の排気も効率よく行うことができ、両方の目的を同時に達成することができるのである。排気処理工程Tが、第2の工程S2と同等の作用を持っているので、図5にあるように、除去工程Sを第1の工程S1で終了し、続けて排気処理工程Tを行うことができるのである。また、処理終了後のウェハWを排出した後、別途のチャンバー内の排気処理を行わずに済むので、次のウェハWに対する処理を速やかに行うことができる。同一の処理室21内でウェハWを何枚も処理していくと、処理室21内にパーティクルが滞留していく心配があるが、本願発明では、1枚のウェハWの処理毎に排気処理工程Tが行われているので、何枚処理しても問題が発生しない。処理室21内からこれら反応生成物を効果的に除去することにより、パーティクル発生を回避できるようになる。また、排気処理工程Tが短時間で済むので、処理時間が短くなり、生産性(スループット)が向上する。
なお、第1の工程S1と第2の工程S2を2回以上繰り返して行う場合、第1の工程S1同士の間に行われる第2の工程S2では、処理室21内が減圧されることにより、気化させられた反応生成物が処理室21内から除去される。この第2の工程S2の時間が短すぎるとシリコン酸化膜106の表面に反応生成物が昇華しきれずに残ることによって、次に行われる第1の工程S1で反応生成物に変質されるシリコン酸化膜106の変質量が少なくなり、結果的にエッチング量の低下を起こす。
一方、第1の工程S1同士の間に行われる第2の工程S2が長すぎると、次に行われる第1の工程S1において、シリコン酸化膜106に対するフッ化水素ガスとアンモニアガスとを含む混合ガスの吸着に時間がかかり、反応が始まるまでの時間が長くなってしまう。その結果、エッチング形状にばらつきが出てしまう。シリコン酸化膜106を効果的に均一に反応生成物に変質させるためには、第1の工程S1同士の間に行われる第2の工程S2では、フッ化水素ガスとアンモニアガスとを含む混合ガスが完全に処理室21内から除去されず、処理室21内にフッ化水素ガスとアンモニアガスとを含む混合ガスが僅かに残っていることが好ましい。
ところが、このように第1の工程S1同士の間に行われる第2の工程S2で処理室21内にフッ化水素ガスとアンモニアガスとを含む混合ガスが残るようにすると、処理室21内や排気路60などに反応性生物が堆積しやすく、パーティクル源となるおそれがある。このような問題は、ウェハWの処理枚数が増えると顕著に現れてくる。
しかるに本発明によれば、第1の工程S1と第2の工程S2を繰り返して行っている間に処理室21内や排気路60などに残った混合ガスや反応生成物を、その後に行われる排気処理工程Tにおいて短時間で効果的に除去することができる。その結果、生産性(スループット)を低下させることなく、ばらつきのないエッチングを実施することが可能となる。このように、本発明における排気処理工程Tは、第1の工程S1と第2の工程S2を2回以上繰り返して行う場合に、特に有用な技術である。
なお、第1の工程S1と第2の工程S2を2回以上繰り返して行う場合、第1の工程S1同士の間に行われる第2の工程S2では、排気処理工程Tで行われるような処理室21内に不活性ガスを供給する第3の工程T1は行わない方が良い。即ち、上述したように、シリコン酸化膜106を効果的に均一に反応生成物に変質させるためには、第1の工程S1同士の間に行われる第2の工程S2は、処理室21内にフッ化水素ガスとアンモニアガスとを含む混合ガスが僅かに残っている状態で終了させることが望ましい。第1の工程S1同士の間に行われる第2の工程S2で処理室21内に不活性ガスを供給すると、処理室21内からフッ化水素ガスとアンモニアガスとを含む混合ガスが完全に除去されてしまい、エッチング形状にばらつきが出る心配がある。そのため、第1の工程S1同士の間に行われる第2の工程S2では、処理室21内に不活性ガスを供給する第3の工程T1は行わず、最後の第2の工程S2の終了後に行われる排気処理工程Tにおいてのみ、第3の工程T1と第4の工程T2を交互に行うことが望ましい。
本発明は、フラッシュメモリのフローティングゲートの側壁露出プロセスを実施例として説明したが、例えば、次世代デバイスに採用されるであろう、FIN型FETの製造プロセスにおいても実施することが可能である。シリコン酸化膜の層から、均一の高さを有する素子膜を正確に突出させるのである。半導体の微細化の進展に伴い、今後ますます、トランジスタなどの素子周辺では非常に正確な処理が要求されるようになる。本発明は、ポリシリコンなどの素子膜にダメージを与えることなく、シリコン酸化膜の正確なエッチバックを短時間で行うことを可能にするので、その技術的意義は非常に大きい。
以上、本発明の好適な実施形態について説明したが、本発明はかかる例に限定されない。当業者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到しうることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。例えば、第1の工程S1と第2の工程S2は2回以上繰り返して行えばよく、繰り返す回数は任意の複数回でよい。また、第3の工程T1と第4の工程T2は2回以上繰り返して行えばよく、繰り返す回数は任意の複数回でよいし、これらの間に、何らかのガスを供給するようなことを行ってもよい。
なお、処理室21に供給されるガスの種類は、以上の実施形態に示した組み合わせには限定されない。例えば、処理室21に供給される不活性ガスはアルゴンガスのみであっても良い。また、かかる不活性ガスは、その他の不活性ガス、例えば、ヘリウムガス(He)、キセノンガス(Xe)のいずれかであっても良く、または、アルゴンガス、窒素ガス、ヘリウムガス、キセノンガスのうち2種類以上のガスを混合したものであっても良い。
処理システム1の構造は、以上の実施形態に示したものには限定されない。例えば、COR処理装置4の他に、成膜装置を備えた処理システムであっても良い。また、処理システム1において処理される基板の構造は、以上の実施形態において説明したものには限定されない。さらに、処理システム1において実施される酸化膜の除去は、実施の形態に示したような、溝100に埋め込まれたシリコン酸化膜106の除去には限定されず、本発明は、様々なSi系膜の除去方法に適用できる。
処理システム1において除去の対象物となるシリコン酸化膜は、例えば、自然酸化膜、BPSG膜、HDP−SiO膜等、種々のシリコン酸化膜であっても良い。この場合、シリコン酸化膜の種類に応じて、COR処理におけるウェハWの温度、混合ガス中のフッ化水素ガスの分圧等を調節することで、反応生成物が飽和状態になる深さ、エッチング量などを制御することができる。また、本発明はCOR処理に限らず、処理室内にハロゲン元素を含むガスと塩基性ガスとの混合ガスを供給して基板表面のSiN膜を除去する化学的除去処理にも適用できる。
(実施例1)
まず、COR処理によってシリコン酸化膜から生成される反応生成物であるフルオロケイ酸アンモニウム((NH)2SiF)の昇華温度を調べた。N雰囲気の大気圧下でフルオロケイ酸アンモニウムを加熱し、重量変化を調べたところ図6の結果を得た。約90℃以上であれば、フルオロケイ酸アンモニウムが昇華されることが分かった。
次に、シリコン酸化膜を反応生成物に変質させる第1の工程と、第1の工程において反応生成物に変質されたシリコン酸化膜を気化させる第2の工程を、繰り返した場合による効果を調べた。その結果を図7に示す。本発明例では、シリコン酸化膜を反応生成物に変質させる第1の工程を1分間行った後、第1の工程において反応生成物に変質されたシリコン酸化膜を気化させる第2の工程を10秒間行い、これら第1の工程(1分間)と第2の工程(10秒間)を3回繰り返した。一方、比較例では、シリコン酸化膜を反応生成物に変質させる第1の工程を続けて3分間行った後、反応生成物に変質されたシリコン酸化膜を気化させる第2の工程を行った。なお、本発明例と比較例のいずれの場合も、基板の温度は120℃とした。第1の工程を続けて3分間行った比較例では反応生成物への変質が時間の経過とともに飽和し、変質速度が時間の経過とともに減少する現象が見られた。これに対して、本発明例では、反応生成物への変質速度が時間の経過とともに減少することはなかった。
次に、先に図1(c)で説明したように溝105にシリコン酸化膜106が埋め込まれたウェハWを用いて、本発明例と比較例によりCOR処理を行った。本発明例では、図8(表1)に示す手順1〜10に従ってCOR処理を行い、比較例では、図9(表2)に示す手順1〜7に従ってCOR処理を行った。なお、本発明例と比較例のいずれの場合も、ウェハWの温度は120℃とした。
その結果、第1の工程と第2の工程を2回繰り返した本発明例では、図10に示すように、各溝105内のシリコン酸化膜106がいずれも約80nm程度の深さhに均一に除去された。これに対して、第1の工程を2分間続けて行った後第2の工程を行った比較例では、図11に示すように、シリコン酸化膜106の除去深さhが各溝106によって不均一となり、除去後のシリコン酸化膜106の表面形状も乱れた。
(実施例2、3)
次に、第1の工程と第2の工程を交互に7回繰り返して行い、その後、種々の方法で排気処理工程を行って処理室内のガスを強制的に排気した。その結果を図12に示す。
図12において、横軸はウェハの処理枚数(枚)を示し、縦軸は直径が0.06μm以上のパーティクル数(個)を示す。また、図12中の各線A1〜A5(比較例1〜5)および各線B1、B2(実施例2、3)の条件は、以下の通りである。
(比較例1(A1))
ウェハを1枚処理する毎に、処理室内を30秒排気して0mTorrに減圧。
(比較例2(A2))
ウェハを5枚処理する毎に、処理室内にアルゴンガスを1000sccm供給し、窒素ガスを1000sccm供給して30秒間パージ。
(比較例3(A3))
ウェハを1枚処理する毎に、処理室内にアルゴンガスを1000sccm供給し、窒素ガスを1000sccm供給して5分間パージ。
(比較例4(A4))
ウェハを1枚処理する毎に、処理室内にアルゴンガスと窒素ガスをいずれも1000sccm供給しながら、処理室内を5秒排気して0mTorrに減圧。
(比較例5(A5))
ウェハを1枚処理する毎に、処理室内にアルゴンガスと窒素ガスをいずれも100sccm供給しながら、処理室内を5秒排気して0mTorrに減圧。
(実施例2(B1))
ウェハを1枚処理する毎に、処理室内にアルゴンガスを1000sccm、窒素ガスを1000sccm供給し、処理室内を0mTorrに保つ15秒間の第3の工程と、処理室21内の圧力を0mTorrに減圧する10秒間の第4の工程を、交互に10回繰り返した。
(実施例3(B2))
ウェハを1枚処理する毎に、処理室内にアルゴンガスを1000sccm、窒素ガスを1000sccm供給し、処理室内を0mTorrに保つ3秒間の第3の工程と、処理室21内の圧力を0mTorrに減圧する5秒間の第4の工程を、交互に10回繰り返した。
比較例1、2、4、5(A1、2、4、5)は、処理枚数が増加するといずれもパーティクルが発生した。また、比較例3(A3)は、パーティクルは低減できたものの、排気処理工程に5分要し、生産性(スループット)が低下した。
一方、第3の工程と第4の工程を繰り返し行った本発明の実施例2、3では、いずれの場合も処理枚数が増加してもパーティクルの発生は見られなかった。また、実施例3のように3秒間の第3の工程と5秒間の第4の工程を10回繰り返して排気処理工程の処理時間を80秒まで短縮することができた。なお、別途の実験では、2秒間の第3の工程と3秒間の第4の工程を6回繰り返して排気処理工程の処理時間を30秒まで短縮しても、パーティクルの発生を回避できることが分かった。これらの結果から、本発明によれば、排気処理工程において処理室内に不活性ガスを供給する第3の工程と、処理室内を排気する第4の工程を交互に繰り返すことにより、パーティクルの回避と処理時間短縮の両方を満足できることが分かった。
本発明は、基板表面のSi系膜を化学的除去処理によって除去する技術に適用できる。
W ウェハ
1 処理システム
2 搬入出部
3 ロードロック室
4 COR処理装置
5 制御部
5a 演算部
5b 入出力部
5c 記録媒体
10 第一のウェハ搬送機構
12 搬送室
11a、11b 搬送アーム
13 載置台
13a キャリア
14 オリエンタ
16 ゲートバルブ
17 第二のウェハ搬送機構
17a 搬送アーム17a
21 処理室
30 チャンバー
31 載置台
32 ガス供給機構
33 排気機構
35 搬入出口
40 温度調節部材
45 シャワーヘッド
46 フッ化水素ガスの供給源
47 アンモニアガスの供給源
48 アルゴンガスの供給源
49 窒素ガスの供給源
51、53、55、57 流量調整弁
60 排気路
61 開閉弁
62 排気ポンプ
100 単結晶シリコン基板
101 シリコン酸化膜
102 ポリシリコン膜
103 ゲート絶縁膜
104 フローティングゲート
105 溝
106 シリコン酸化膜
107 側壁の一部
108 ONO絶縁膜
109 ポリシリコン膜(コントロールゲート)

Claims (14)

  1. 処理室内に収納した基板表面のSi系膜を除去する基板処理方法であって、
    前記処理室内において、フッ化水素ガスとアンモニアガスによって、基板表面のSi系膜が反応生成物に変質される第1の工程と、
    前記第1の工程よりも減圧された前記処理室内において、前記反応生成物が気化される第2の工程が行われ、
    前記第1の工程と前記第2の工程が、2回以上繰り返され
    前記第1の工程と前記第2の工程において、基板の温度が前記反応生成物の昇華し始める温度以上にされ、
    前記第1の工程と前記第2の工程において、基板の温度が変化しないことを特徴とする、基板処理方法。
  2. 前記第1の工程と前記第2の工程において、基板の温度が90℃以上にされることを特徴とする、請求項に記載の基板処理方法。
  3. 基板表面のSi系膜が除去されることにより、基板表面において反応生成物に変質させられない膜が突出させられることを特徴とする、請求項1に記載の基板処理方法。
  4. 前記Si系膜がシリコン酸化膜であり、前記反応生成物に変質させられない膜がシリコン膜であることを特徴とする、請求項に記載の基板処理方法。
  5. 前記第1の工程と前記第2の工程を、交互に2回以上行う除去工程を有し、
    前記除去工程が前記処理室内で複数回繰り返し行われ、かつ、前記除去工程と前記除去工程との間に、前記処理室内から前記反応生成物を排出させる排気処理工程が行われ、
    前記排気処理工程では、前記処理室内に不活性ガスを供給する第3の工程と、
    前記処理室内を排気する第4の工程が、交互に2回以上行われることを特徴とする、請求項1に記載の基板処理方法。
  6. 前記第3の工程と前記第4の工程では、前記処理室内は前記反応生成物を気化させることができる圧力にされることを特徴とする、請求項に記載の基板処理方法。
  7. 前記排気処理工程は、基板表面のSi系膜を除去する基板処理の最後に行われることを特徴とする、請求項に記載の基板処理方法。
  8. 前記Si系膜は、シリコン酸化膜または窒化シリコン膜である、請求項1に記載の基板処理方法。
  9. 処理室内に収納した基板表面のSi系膜を除去する基板処理装置であって、
    前記処理室内にフッ化水素ガスとアンモニアガスを供給するガス供給機構と、前記処理室内に収納した基板を温度調節する温度調節部材と、前記処理室内を排気する排気機構と、これらガス供給機構、温度調節部材および排気機構を制御する制御部を有し、
    前記制御部の制御により、前記処理室内において、フッ化水素ガスとアンモニアガスによって、基板表面のSi系膜が反応生成物に変質される第1の工程と、前記第1の工程よりも減圧された前記処理室内において、前記反応生成物が気化される第2の工程が行われ、
    前記第1の工程と前記第2の工程が、2回以上繰り返され
    前記第1の工程と前記第2の工程において、基板の温度が前記反応生成物の昇華し始める温度以上にされ、
    前記第1の工程と前記第2の工程において、基板の温度が変化しないことを特徴とする、基板処理装置。
  10. 前記第1の工程と前記第2の工程において、基板の温度が90℃以上にされることを特徴とする、請求項に記載の基板処理装置。
  11. 前記制御部の制御により、前記第1の工程と前記第2の工程を、交互に2回以上行う除去工程が行われ、
    前記除去工程が前記処理室内で複数回繰り返し行われ、かつ、前記除去工程と前記除去工程との間に、前記処理室内から前記反応生成物を排出させる排気処理工程が行われ、
    前記排気処理工程では、前記処理室内に不活性ガスを供給する第3の工程と、前記処理室内を排気する第4の工程が、交互に2回以上行われることを特徴とする、請求項に記載の基板処理装置。
  12. 前記制御部の制御により、前記第3の工程と前記第4の工程では、前記処理室内は前記反応生成物を気化させることができる圧力にされることを特徴とする、請求項11に記載の基板処理装置。
  13. 前記制御部の制御により、前記排気処理工程は、基板表面のSi系膜を除去する基板処理の最後に行われることを特徴とする、請求項11に記載の基板処理装置。
  14. 前記Si系膜は、シリコン酸化膜または窒化シリコン膜である、請求項9に記載の基板処理装置。
JP2012527738A 2010-08-03 2011-08-02 基板処理方法および基板処理装置 Active JP5809144B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012527738A JP5809144B2 (ja) 2010-08-03 2011-08-02 基板処理方法および基板処理装置

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP2010174514 2010-08-03
JP2010174514 2010-08-03
JP2010284461 2010-12-21
JP2010284461 2010-12-21
PCT/JP2011/067670 WO2012018010A1 (ja) 2010-08-03 2011-08-02 基板処理方法および基板処理装置
JP2012527738A JP5809144B2 (ja) 2010-08-03 2011-08-02 基板処理方法および基板処理装置

Publications (2)

Publication Number Publication Date
JPWO2012018010A1 JPWO2012018010A1 (ja) 2013-10-03
JP5809144B2 true JP5809144B2 (ja) 2015-11-10

Family

ID=45559507

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012527738A Active JP5809144B2 (ja) 2010-08-03 2011-08-02 基板処理方法および基板処理装置

Country Status (6)

Country Link
US (1) US8956546B2 (ja)
JP (1) JP5809144B2 (ja)
KR (2) KR20160118387A (ja)
CN (1) CN103081071B (ja)
TW (1) TWI436421B (ja)
WO (1) WO2012018010A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11887861B2 (en) 2020-01-24 2024-01-30 Tokyo Electron Limited Substrate processing method and substrate processing apparatus

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6405958B2 (ja) * 2013-12-26 2018-10-17 東京エレクトロン株式会社 エッチング方法、記憶媒体及びエッチング装置
US9368370B2 (en) * 2014-03-14 2016-06-14 Applied Materials, Inc. Temperature ramping using gas distribution plate heat
JP6435667B2 (ja) * 2014-07-01 2018-12-12 東京エレクトロン株式会社 エッチング方法、エッチング装置及び記憶媒体
US10622205B2 (en) * 2015-02-16 2020-04-14 Tokyo Electron Limited Substrate processing method and substrate processing apparatus
JP6568769B2 (ja) * 2015-02-16 2019-08-28 東京エレクトロン株式会社 基板処理方法及び基板処理装置
JP6523119B2 (ja) * 2015-09-28 2019-05-29 株式会社Kokusai Electric 半導体装置の製造方法、基板処理装置およびプログラム
JP6643045B2 (ja) * 2015-11-05 2020-02-12 東京エレクトロン株式会社 基板処理方法及び基板処理装置
JP6692202B2 (ja) * 2016-04-08 2020-05-13 東京エレクトロン株式会社 基板処理方法及び基板処理装置
TW202310038A (zh) * 2021-05-31 2023-03-01 日商東京威力科創股份有限公司 基板處理方法及基板處理裝置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008010619A (ja) * 2006-06-29 2008-01-17 Tokyo Electron Ltd エッチング方法及び記録媒体
JP2008507131A (ja) * 2004-07-14 2008-03-06 東京エレクトロン株式会社 数式ベースのラン・ツウ・ラン制御
JP2009164555A (ja) * 2007-12-28 2009-07-23 Hynix Semiconductor Inc 半導体メモリ素子の素子分離膜形成方法
JP2009231799A (ja) * 2008-02-29 2009-10-08 Elpida Memory Inc 半導体装置の製造方法及び半導体製造装置
JP2010109335A (ja) * 2008-09-30 2010-05-13 Tokyo Electron Ltd シリコン酸化膜の除去方法及び処理装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7079760B2 (en) 2003-03-17 2006-07-18 Tokyo Electron Limited Processing system and method for thermally treating a substrate
US20040182315A1 (en) * 2003-03-17 2004-09-23 Tokyo Electron Limited Reduced maintenance chemical oxide removal (COR) processing system
JP4805948B2 (ja) * 2005-12-22 2011-11-02 東京エレクトロン株式会社 基板処理装置
US20080045030A1 (en) * 2006-08-15 2008-02-21 Shigeru Tahara Substrate processing method, substrate processing system and storage medium
JP5084250B2 (ja) 2006-12-26 2012-11-28 東京エレクトロン株式会社 ガス処理装置およびガス処理方法ならびに記憶媒体
JP4949091B2 (ja) 2007-03-16 2012-06-06 東京エレクトロン株式会社 基板処理装置、基板処理方法および記録媒体
JP5352103B2 (ja) * 2008-03-27 2013-11-27 東京エレクトロン株式会社 熱処理装置および処理システム
JP4968861B2 (ja) * 2009-03-19 2012-07-04 東京エレクトロン株式会社 基板のエッチング方法及びシステム

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008507131A (ja) * 2004-07-14 2008-03-06 東京エレクトロン株式会社 数式ベースのラン・ツウ・ラン制御
JP2008010619A (ja) * 2006-06-29 2008-01-17 Tokyo Electron Ltd エッチング方法及び記録媒体
JP2009164555A (ja) * 2007-12-28 2009-07-23 Hynix Semiconductor Inc 半導体メモリ素子の素子分離膜形成方法
JP2009231799A (ja) * 2008-02-29 2009-10-08 Elpida Memory Inc 半導体装置の製造方法及び半導体製造装置
JP2010109335A (ja) * 2008-09-30 2010-05-13 Tokyo Electron Ltd シリコン酸化膜の除去方法及び処理装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11887861B2 (en) 2020-01-24 2024-01-30 Tokyo Electron Limited Substrate processing method and substrate processing apparatus

Also Published As

Publication number Publication date
TW201225177A (en) 2012-06-16
KR20160118387A (ko) 2016-10-11
TWI436421B (zh) 2014-05-01
CN103081071B (zh) 2015-09-30
CN103081071A (zh) 2013-05-01
US8956546B2 (en) 2015-02-17
JPWO2012018010A1 (ja) 2013-10-03
KR20130135233A (ko) 2013-12-10
US20130130499A1 (en) 2013-05-23
WO2012018010A1 (ja) 2012-02-09
KR101882531B1 (ko) 2018-07-26

Similar Documents

Publication Publication Date Title
JP5809144B2 (ja) 基板処理方法および基板処理装置
JP4890025B2 (ja) エッチング方法及び記録媒体
TWI686843B (zh) 基板處理方法及基板處理裝置
WO2015115002A1 (ja) 微細パターンの形成方法、半導体装置の製造方法、基板処理装置及び記録媒体
JP5881612B2 (ja) 半導体装置の製造方法および製造装置
JP2009094307A (ja) エッチング方法及び記録媒体
US20190181015A1 (en) Substrate Processing Method and Substrate Processing Apparatus
US10153172B2 (en) Etching method and recording medium
US20190081238A1 (en) Method of manufacturing semiconductor device
US20200035504A1 (en) Etching method and etching apparatus
JPWO2007049510A1 (ja) 処理方法及び記録媒体
TWI620245B (zh) Etching method and recording medium
US10622205B2 (en) Substrate processing method and substrate processing apparatus
US20190221440A1 (en) Etching Method and Etching Apparatus
JP7209567B2 (ja) エッチング方法およびエッチング装置
KR101150268B1 (ko) 열처리 장치 및 처리 시스템

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140303

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150616

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150807

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150901

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150910

R150 Certificate of patent or registration of utility model

Ref document number: 5809144

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250